JP2004007324A

JP2004007324A - Ｄ級増幅器における三角波生成回路

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Publication number: JP2004007324A
Application number: JP2002181772A
Authority: JP
Inventors: Nobuaki Tsuji; 辻　信昭; Masao Noro; 野呂　正夫
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-03-28
Filing date: 2002-06-21
Publication date: 2004-01-08
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Abstract

【課題】波高値の変動やオフセットずれがない、精度の高い三角波を生成することができるＤ級増幅器における三角波生成回路を提供する。
【解決手段】演算増幅器３９と、コンデンサ４０とによって積分回路が構成されている。そして、スイッチ素子３６、３７が交互にオンになり、コンデンサ４０が定電流回路３４、３５の電流によって交互に充電され、出力端４６に三角波が得られる。この時、出力端４６の電圧が±１Ｖになると、比較回路４１，４２およびナンドゲート４４，４５によるフリップフロップによってスイッチ素子３６，３７が切り換えられる。定電流回路３４，３５の電流が、負荷回路３３の電流に応じて制御され、負荷回路３３の電流が、位相比較回路２２、ループフィルタ２３、ＬＰＦ２４、演算増幅器３０、ＦＥＴ３２を含むＰＬＬ回路によって制御される。これにより、出力三角波がクロックパルスＣＫと同一周波数となる。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、主としてオーディオ信号の電力増幅に用いられるＤ級増幅器に係り、特に、アナログオーディオ信号をパルス信号に変換する際に用いられる三角波生成回路に関する。
【０００２】
【従来の技術】
図６はＤ級増幅器の構成例を示すブロック図である。この図において、符号１０１はアナログ信号入力端子、１０２は三角波生成回路、１０３は積分器、１０４は積分器１０３の出力と三角波生成回路１０２の出力とを比較する電圧比較器、１０５はパルス増幅器、１０６、１０６’はパルス増幅器１０５の出力によってオン／オフ制御されるスイッチング素子、１０９，１０９’は＋および−電源である。また、１１０はスイッチング素子１０６、１０６’の接続点Ｑに得られるＰＷＭ信号を積分器１０３に帰還する抵抗であり、抵抗１１１とで帰還量が定まる。コンデンサ１１２は直流遮断用のコンデンサである。また、１０７はＬＰＦ（ローパスフィルタ）、１０８は負荷である。
【０００３】
図７は図６の各部の波形を示す波形図であり、（Ａ）は三角波生成回路１０１の出力Ｓ１の波形、（Ｂ）は入力端子１０１へ入力されたアナログ信号Ｓ２の波形、（Ｃ）は電圧比較回路１０４の非反転出力端Ｒ２の信号（ＰＷＭ信号）の波形、（Ｄ）はＬＰＦ１０７の出力信号Ｓ４の波形である。また、図８は三角波生成回路１０２の出力Ｓ１と電圧比較器１０４の出力端Ｒ１、Ｒ２の信号と、スイッチング素子１０６、１０６’の接続点Ｑの信号の波形を示す波形図であり、この図において、符号Ｐは積分器１０３の出力を示し、また、符号Ｐ’は積分器１０３の出力の理想波形を示している。
【０００４】
これらの図に示すように、アナログ入力信号Ｓ２は積分器１０３を介して電圧比較器１０４へ供給され、この電圧比較器１０４において三角波生成回路１０１の出力Ｓ１と比較され、ここでＰＷＭ変調されたパルス信号に変換される（図８（ロ）、（ハ）参照）。次いで、パルス増幅器１０５で増幅され、スイッチング素子１０６、１０６’によってスイッチング増幅される。そして、スイッチング増幅後の信号がＬＰＦ１０７によってアナログ信号Ｓ４に戻され、負荷１０８へ出力される。
【０００５】
図９は図６に示すＤ級増幅器をさらに詳細に示した回路図である。この図に示すように、積分器１０３は演算増幅器１２１および演算増幅器１２１の反転入力端および出力端間に介挿されたコンデンサ１２２から構成され、ＬＰＦ１０７はコイル１２４およびコンデンサ１２５から構成されている。
【０００６】
上述したＤ級増幅器においては、三角波生成回路１０２において生成される三角波の精度が増幅歪みに大きな影響を及ぼす。したがって、波高値の変動やオフセットずれが少ない、精度の高い三角波を生成することが極めて重要である。
【０００７】
図１０は従来の三角波生成回路の構成例を示す回路図であり、この図において、１はデューティ比５０％のクロックパルスが入力される入力端子、２は増幅器、３は抵抗、４は演算増幅器、５はコンデンサ、６は出力端子である。この回路は、入力端子１へ入力されるパルスが”Ｈ”（ハイ）レベル／”Ｌ”（ロー）レベルを繰り返すと、これに応じてコンデンサ５の充放電が行われ、これにより出力電圧Ｖｏｕｔが三角形状に変化する。
【０００８】
また、図１１は従来の三角波生成回路の他の構成例を示す回路図であり、この図において、符号１，２，４〜６は図１０の各部と同じ部品である。また、１１，１２は増幅器２の出力によってオン／オフ制御されるスイッチ素子、１３，１４は各々定電流回路である。この回路は、スイッチ素子１１がオン、スイッチ素子１２がオフになると、コンデンサ５が電流Ｉ１によって充電され、スイッチ素子１１がオフ、スイッチ素子１２がオンになると、コンデンサ５が電流Ｉ２によって上記と逆方向に充電され、この動作が繰り返されることによって出力電圧Ｖｏｕｔが三角形状に変化する。
【０００９】
【発明が解決しようとする課題】
ところで、上述した図１０の回路は、出力電圧Ｖｏｕｔが、
Ｑ＝ＣＶ（Ｑ；コンデンサ５の電荷、Ｃ；コンデンサ５の容量、Ｖ；コンデンサ５の電圧）
ｉｔ＝ＣＶｏｕｔ（ｉ；コンデンサ５の電流）
Ｖｏｕｔ＝ｉｔ／Ｃ＝（ＲＶｉｎ）／Ｃ（Ｒ；抵抗３の値、Ｖｉｎ；入力電圧）
となり、抵抗３の値Ｒとコンデンサ５の容量Ｃと入力クロックパルスの振幅および周波数に依存する。一般に、抵抗３の値Ｒとコンデンサ５の容量Ｃにはバラツキがあり、このため、出力電圧Ｖｏｕｔの波高値が一定にならない欠点がある。
【００１０】
また、図１１に示す回路は、入力クロックパルスのデューティ比または定電流回路１３、１４の電流値が僅かでもずれると、図１２（ｂ）に示すように、出力電圧Ｖｏｕｔにオフセットが発生してしまう。なお、図１２（ａ）はオフセットずれが発生しない場合の三角波形である。
この発明は、このような事情を考慮してなされたもので、その目的は、波高値の変動やオフセットずれがない、精度の高い三角波を生成することができるＤ級増幅器における三角波生成回路を提供することにある。
【００１１】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、増幅器と、該増幅器の入力端および出力端間に介挿された容量とからなる積分手段と、前記容量を、前記増幅器の出力が第１の規定電圧へ向かうように充電する第１の定電流手段と、前記容量を、前記増幅器の出力が第２の規定電圧へ向かうように充電する第２の定電流手段と、前記第１、第２の定電流手段の電流を設定する電流設定手段と、前記第１の定電流手段の電流をオン／オフ制御する第１のスイッチ手段と、前記第２の定電流手段の電流をオン／オフ制御する第２のスイッチ手段と、前記増幅器の出力と前記第１の規定電圧とを比較し、前記増幅器の出力が前記第１の規定電圧に一致した時、信号を出力する第１の比較手段と、前記増幅器の出力と前記第２の規定電圧とを比較し、前記増幅器の出力が前記第２の規定電圧に一致した時、信号を出力する第２の比較手段と、前記第１、第２の比較手段の出力に応じて出力信号が反転するフリップフロップであって、前記第１、第２のスイッチ手段をオン／オフ制御するフリップフロップとを具備することを特徴とするＤ級増幅器における三角波生成回路である。
【００１２】
また、請求項２に記載の発明は、請求項１に記載のＤ級増幅器における三角波生成回路において、前記電流設定手段は、外部から供給されるクロックパルスの位相と、前記フリップフロップの出力の位相とを比較する位相比較手段と、前記位相比較手段の出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に応じて前記第１、第２の定電流手段の電流を制御する電流制御手段とからなることを特徴とする。
【００１３】
また、請求項３に記載の発明は、増幅器と、該増幅器の入力端および出力端間に介挿された容量とからなる積分手段と、前記容量を、前記増幅器の出力が第１の規定電圧へ向かうように充電する第１のカレントミラー回路と、前記容量を、前記増幅器の出力が第２の規定電圧へ向かうように充電する第２のカレントミラー回路と、前記第１のカレントミラー回路の電流をオン／オフ制御する第１のスイッチ手段と、前記第２のカレントミラー回路の電流をオン／オフ制御する第２のスイッチ手段と、前記増幅器の出力と前記第１の規定電圧とを比較し、前記増幅器の出力が前記第１の規定電圧に一致した時、信号を出力する第１の比較手段と、前記増幅器の出力と前記第２の規定電圧とを比較し、前記増幅器の出力が前記第２の規定電圧に一致した時、信号を出力する第２の比較手段と、前記第１、第２の比較手段の出力に応じて出力信号が反転するフリップフロップであって、前記第１、第２のスイッチ手段をオン／オフ制御するフリップフロップと、外部から供給されるクロックパルスの位相と、前記フリップフロップの出力の位相とを比較する位相比較手段と、前記位相比較手段の出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に応じて前記第１、第２のカレントミラー回路の電流を制御する電流制御手段とを具備することを特徴とするＤ級増幅器における三角波生成回路である。
【００１４】
また、請求項４に記載の発明は、入力信号を三角波生成回路から出力される三角波によってＰＷＭ変調する変調段と、前記変調段の出力をスイッチング素子によってスイッチング増幅するスイッチング増幅段とからなるＤ級増幅器において、前記スイッチング増幅段の正電源電圧および負電源電圧を各々一定の分圧比で分圧し、第１、第２の電圧として出力する分圧回路と、増幅器と、該増幅器の入力端および出力端間に介挿された容量とからなる積分手段と、前記容量を、前記増幅器の出力が第１の規定電圧へ向かうように充電する第１の定電流手段と、前記容量を、前記増幅器の出力が第２の規定電圧へ向かうように充電する第２の定電流手段と、前記第１、第２の定電流手段の電流を設定する電流設定手段と、前記第１の定電流手段の電流をオン／オフ制御する第１のスイッチ手段と、前記第２の定電流手段の電流をオン／オフ制御する第２のスイッチ手段と、前記増幅器の出力と前記第１の規定電圧とを比較し、前記増幅器の出力が前記第１の規定電圧に一致した時、信号を出力する第１の比較手段と、前記増幅器の出力と前記第２の規定電圧とを比較し、前記増幅器の出力が前記第２の規定電圧に一致した時、信号を出力する第２の比較手段と、前記第１、第２の比較手段の出力に応じて出力信号が反転するフリップフロップであって、前記第１、第２のスイッチ手段をオン／オフ制御するフリップフロップとを具備することを特徴とするＤ級増幅器における三角波生成回路である。
【００１５】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態による三角波生成回路の構成を示す回路図である。この図において、符号２１は基準クロックパルスＣＫが入力される端子である。２２はディジタル位相比較回路であり、基準入力端ＩＮへ入力されるクロックパルスＣＫの位相と比較入力端ＲＥＦの信号ＮＦＢの位相を比較し、比較結果に従って出力端ＵＰまたは出力端ＤＷから”Ｈ”レベルの信号を出力する。２３はループフィルタであり、位相比較回路２２の出力をアナログ信号ＰＬＬＣに変換して出力する。２４はコンデンサ２５，２６および抵抗２７から構成され、ループフィルタ２３とでローパスフィルタを構成し、ループフィルタ２３の出力の高周波成分を除去する。
【００１６】
３０は演算増幅器であり、その非反転入力端へループフィルタ２３の出力ＰＬＬＣが入力され、反転入力端がＦＥＴ（電界効果トランジスタ）３２のソースに接続され、その出力端がＦＥＴ３２のゲートに接続されている。また、ＦＥＴ３２のソースは抵抗３１を介して接地され、ドレインは負荷回路３３を介して負電源（−５Ｖ）に接続されている。負荷回路３３はＦＥＴ３２の負荷となる回路であり、１個のＦＥＴによって構成されている。上記演算増幅器３０、ＦＥＴ３２および抵抗３１は、負荷回路３３を流れる電流を、ループフィルタ２３の出力ＰＬＬＣのレベルに応じて制御する回路である。
【００１７】
３４、３５は定電流回路であり、その電流値は負荷回路３３を流れる電流によって制御され、負荷回路３３と同一の電流が流れる。３６、３７はスイッチ素子であり、信号ＮＦＢによってオン／オフ制御される。すなわち、信号ＮＦＢが”Ｌ”レベルの時はスイッチ素子３６がオン、３７がオフとなり、”Ｈ”レベルの時はスイッチ素子３６がオフ、３７がオンとなる。３９は演算増幅器であり、その非反転入力端は接地され、反転入力端はスイッチ素子３６，３７の接続点に接続され、出力端が出力端子４６に接続されている。４０は演算増幅器３９の反転入力端および出力端間に介挿されたコンデンサである。そして、上記演算増幅器３９およびコンデンサ４０によって積分回路が構成されている。
【００１８】
４１は比較回路であり、その反転入力端に演算増幅器３９の出力が入力され、非反転入力端に電圧＋１Ｖが入力されている。４２も比較回路であり、その反転入力端に演算増幅器３９の出力が入力され、非反転入力端に電圧−１Ｖが入力されている。そして、比較回路４１出力がナンドゲート４４の一方の入力端へ入力され、比較回路４２の出力がインバータ４３を介してナンドゲート４５の一方の入力端へ入力されている。ナンドゲート４４、４５はＲＳ（セット／リセット）フリップフロップを構成しており、その出力が前述した信号ＮＦＢとしてスイッチ素子３６、３７および位相比較回路２２へ出力される。
上述した説明から明らかなように、図１に示す三角波生成回路はＰＬＬ（フェイズロックドループ）構成となっている。
【００１９】
次に、上述した三角波生成回路の動作を図２に示すタイミングチャートを参照して説明する。
回路に電源が投入されると、ナンドゲート４５の出力信号ＮＦＢの”Ｈ”／”Ｌ”に応じてスイッチ素子３６、３７のいずれかがオンとなる。いま、信号ＮＦＢが”Ｌ”であり、スイッチ素子３６がオンになったとすると、定電流回路３４の電流によってコンデンサ４０が逐次充電され、演算増幅器３９の出力が直線的に下降する（図２（イ）の符号Ｐ１参照）。そして、演算増幅器３９の出力が−１Ｖに達すると（時刻ｔ１）、比較回路４２の出力信号ＮＬＯが”Ｈ”となり（図２（ロ））、従って、インバータ４３の出力信号ＮＬＯＮが”Ｌ”となり（図２（ハ））、これにより、ナンドゲート４５の出力信号ＮＦＢが”Ｈ”となる（図２（ニ））。
【００２０】
信号ＮＦＢが”Ｈ”になると、スイッチ素子３６がオフ、スイッチ素子３７がオンとなり、コンデンサ４０が定電流回路３５の電流によって上記と逆方向に充電され、演算増幅器３９の出力電圧が上昇を開始する。演算増幅器３９の出力電圧がわずかでも上昇すると、比較回路４２の出力信号ＮＬＯが”Ｌ”レベルに戻るが（図２（ロ））、信号ＮＦＢは”Ｈ”レベルを続け、これにより、演算増幅器３９の出力が徐々に上昇する（図２（イ）の符号Ｐ２）。
【００２１】
そして、時刻ｔ２において、演算増幅器３９の出力が＋１Ｖに達すると、比較回路４１の出力信号ＮＨＩが”Ｌ”レベルとなり（図２の（ホ））、これにより、ナンドゲート４５の出力信号ＮＦＢが反転し、”Ｌ”レベルとなる（図２の（ニ））。信号ＮＦＢが”Ｌ”レベルになると、スイッチ素子３７がオフ、スイッチ素子３６がオンとなり、再び演算増幅器３９の出力が下降を開始する。演算増幅器３９の出力が下降を開始すると、比較回路４１の出力信号ＮＨＩが”Ｈ”レベルに戻る。
【００２２】
以下、上記の動作が繰り返され、これにより、出力端子４６に三角波による出力電圧Ｖｏｕｔが得られる。そして、以上の説明から明らかなように、三角波の立ち上がり、立ち下がりの速度は、定電流回路３４、３５の電流値によって決まり、その電流値が大であれば、立ち上がり、立ち下がりが急峻な勾配の波形となり、電流値が小であれば、立ち上がり、立ち下がりが緩やかな勾配の波形となる。なお、比較回路４１，４２へは＋１，−１Ｖを入力したが、他の所定電圧を入力してもよい。
【００２３】
上述した定電流回路３４、３５の電流値を決める回路が、位相比較回路２２、ループフィルタ２３、ローパスフィルタ２４、演算増幅器３０、抵抗３１、ＦＥＴ３２および負荷回路３３であり、以下、この部分の動作を説明する。
【００２４】
いま、端子２１に基準クロックパルスＣＫ（図２（ヘ））を入力すると、位相比較回路２２が信号ＮＦＢとクロックパルスＣＫの位相を比較し、比較結果に応じた信号をループフィルタ２３へ出力する。ループフィルタ２３は位相比較回路２２の出力に対応するアナログ信号ＰＬＬＣ（図２（ト））をローパスフィルタ２４を介して演算増幅器３０へ出力する。演算増幅器３０は上記信号ＰＬＬＣに基づいて負荷回路３３を流れる電流を制御する。すなわち、信号ＰＬＬＣが大になると、演算増幅器３０の出力が上昇し、これにより、ＦＥＴ３２のソース−ゲートバイアスが小となって負荷回路３３を流れる電流が減少する。一方、信号ＰＬＬＣが小になると、演算増幅器３０の出力が下降し、これにより、ＦＥＴ３２のソース−ゲートバイアスが大となって負荷回路３３を流れる電流が増加する。
【００２５】
そして、負荷回路３３の電流が変化すると、それに応じて定電流回路３４，３５の電流が変化し、したがって、演算増幅器３９の出力の立ち上がり、立ち下がりの勾配が変化し、信号ＮＦＢの周期が変化する。以上述べたＰＬＬ（フェイズロックドループ）の作用により、信号ＮＦＢの位相がクロックパルスＣＫの位相と一致するように変化し、これにより、信号ＮＦＢの周期がクロックパルスＣＫの周期に一致する。すなわち、出力端子４６の三角波の周期が基準クロックパルスＣＫの周期に等しくなる。
【００２６】
このように、上記実施形態による三角波生成回路によれば、基準クロックパルスＣＫと等しい周期の三角波を出力端子４６に得ることができる。また、その三角波のピーク電圧は比較回路４１，４２へ入力される電圧±１Ｖによって正確に規定されることから、ピーク電圧の変動が全くない三角波を得ることができる。さらに、コンデンサ４０の充放電電流が定電流回路３４，３５によって決まり、、常に、同一電流となることから、オフセットずれが生じることも全くない。
【００２７】
次に、上述した抵抗３１，ＦＥＴ３２、負荷回路３３、定電流回路３４，３５，スイッチ素子３６，３７による回路部分の具体的構成例を図３によって説明する。なお、図３において、符号Ｎ、ＮＧ、Ｐ、ＰＧは各々ＦＥＴのＮチャネル、Ｐチャネルを示している。
【００２８】
図３において、負荷回路３３はＦＥＴ５０によって構成されている。このＦＥＴ５０のゲートはソースと接続されると共に、ＦＥＴ５１のゲートに接続され、これにより、ＦＥＴ５０、ＦＥＴ３２、抵抗３１による回路と、ＦＥＴ５１〜５４の直列接続回路がカレントミラー回路を構成している。したがって、ＦＥＴ５０を流れる電流とＦＥＴ５１〜５４を流れる電流が同一となる。ＦＥＴ５３のゲートはソースに接続されると共に、ＦＥＴ５５のゲートに接続され、ＦＥＴ５４のゲートはソースに接続されると共に、ＦＥＴ５６のゲートに接続されている。これにより、ＦＥＴ５１〜５４の直列接続回路とＦＥＴ５５〜５８の直列接続回路がカレントミラー回路を構成し、したがって、両回路に流れる電流は同一となる。なお、各ＦＥＴの大きさを変えることによって両回路に電流を変えることもできる。その場合、各回路を流れる電流はＦＥＴの大きさに比例した電流となる。また、ＦＥＴ５４、５６がなくても（ショートされていても）カレントミラー回路を構成する点は同じであるが、ＦＥＴ５４，５６がある方が電流の精度がよくなる。また、ＦＥＴ５２は回路のオン抵抗を調整するためのものである。
【００２９】
また、ＦＥＴ５７のゲートはソースに接続されると共に、ＦＥＴ６３のゲートに接続され、これにより、ＦＥＴ５５〜５８の直列接続回路と、ＦＥＴ５９〜６４の直列接続回路とがカレントミラー回路を構成している。したがって、ＦＥＴ５５〜５８の直列接続回路とＦＥＴ５９〜６４の直列接続回路には同一電流が流れる。また、ＦＥＴ６０のゲートはソースに接続されると共に、ＦＥＴ６６のゲートに接続され、ＦＥＴ６１のゲートはソースに接続されると共に、ＦＥＴ６７のゲートに接続されている。これにより、ＦＥＴ５９〜６４の直列接続回路とＦＥＴ６５〜６７の直列接続回路がカレントミラー回路を構成し、したがって、両回路には同じ電流が流れる。
【００３０】
また、ＦＥＴ５７のゲートはＦＥＴ６９のゲートに接続され、これにより、ＦＥＴ５５〜５８の直列接続回路とＦＥＴ６８〜７０の直列接続回路には同一電流が流れる。また、ＦＥＴ６５は図１のスイッチ素子３６を構成し、ＦＥＴ７０は図１のスイッチ素子３７を構成している。また、ＦＥＴ５８，５９，６２，６４，６８はオン抵抗調整用のＦＥＴである。また、ＦＥＴ７１、７２および増幅器７３は三角波生成を停止するための回路である。
【００３１】
上述した説明から明らかなように、ＦＥＴ５０（負荷回路３３）を流れる電流と同一の電流が、ＦＥＴ６５がオンとなった時にＦＥＴ６５〜６７の直列接続回路に流れ、ＦＥＴ７０がオンとなった時はＦＥＴ６８〜７０の直列接続回路に流れる。
【００３２】
以上がこの発明の第１の実施形態の詳細である。ところで、上述した実施形態を図９における三角波生成回路１０２として用いた場合に次の問題がある。すなわち、コンパレータ１０４の入力端Ｐからスイッチング素子１０６、１０６’の接続点Ｑまでの間の利得Ｇは、三角波生成回路１０２の出力Ｓ１の最大値をＶＰ、最小値をＶＭとし、スイッチング素子１０６に入力される電源電圧をＶＰＸ（＋電源）、スイッチング素子１０６’に入力される電源電圧をＶＭＸ（−電源）とすると、入力端Ｐの信号の振幅が（ＶＰ−ＶＭ）、出力端Ｑの信号の振幅が、（ＶＰＸ−ＶＭＸ）となることから、
Ｇ＝（ＶＰＸ−ＶＭＸ）／（ＶＰ−ＶＭ）・・・（１）
となる。
【００３３】
ここで、電源電圧ＶＰＸ、ＶＭＸは各々変動する可能性がある。そして、電源電圧ＶＰＸ、ＶＭＸが変動すると、上述した利得Ｇが変動してしまい、この結果、系としての安定度が変わり、安定度を必要以上にとらなければならなくなる。この利得変動を押さえるには、スイッチング素子１０６、１０６’へ入力する電源として高安定化電源を用いればよいが、それでは電源回路が複雑かつ高価になってしまう。次の第２の実施形態は、高安定化電源を使用せずに、利得変動を防止した回路である。
【００３４】
図４はこの発明の第２の実施形態による三角波生成回路の構成を示す回路図であり、この図に示す回路が図１に示す回路と異なる点は、比較回路４１、４２の各非反転入力端へ入力されている信号である。すなわち、図１の回路はこれらの非反転入力端へ一定電圧が入力されていたが、この実施形態においては、比較回路４１の非反転入力端へ、電源電圧ＶＰＸを抵抗８１，８２によって分圧した電圧が入力され、比較回路４２の非反転入力端へ、電源電圧ＶＭＸを抵抗８３，８４によって分圧した電圧が入力されている。この場合、抵抗８１，８３の抵抗値（Ｒ８１、Ｒ８３）は同一であり、また、抵抗８２，８４の抵抗値（Ｒ８２、Ｒ８４）も同一である。すなわち、比較回路４１，４２の各非反転入力端へは、
Ｖ１＝ＶＰＸ／ａ・・・（２）
Ｖ２＝ＶＭＸ／ａ・・・（３）
なる電圧が入力される。ここで、ａは正の定数であり、
ａ＝Ｒ８２／（Ｒ８１＋Ｒ８２）
＝Ｒ８４／（Ｒ８３＋Ｒ８４）
となる。
【００３５】
これにより、出力端子４６から出力される三角波の最大値ＶＰ、最小値ＶＭは各々上記電圧Ｖ１、Ｖ２となり、この結果、上記（１）式の利得Ｇは
Ｇ＝（ＶＰＸ−ＶＭＸ）／（ＶＰ３−ＶＭ３）
＝（ＶＰＸ−ＶＭＸ）／（ＶＰＸ／ａ−ＶＭＸ／ａ）
＝ａ・・・（４）
となり、スイッチング素子１０６、１０６’へ供給される電源電圧ＶＰＸ、ＶＭＸに影響されない値となり、したがって、電源電圧ＶＰＸ、ＶＭＸが変動しても利得Ｇが変動することはない。
【００３６】
図５は図１に示す三角波生成回路を用いたＤ級増幅器の一例を示す回路図であり、この図において図９の各部と対応する部分には同一の符号が付してある。この図に示す回路が図９に示す回路と異なる点は次の点である。すなわち、コンパレータ１０４の非反転入力端が手動切替スイッチ９１のコモン端子に接続され、スイッチ９１の第１接点がスイッチ９２のコモン端子に接続され、スイッチ９１の第２接点が三角波生成回路１０２の出力端に接続されている。スイッチ９２はコンパレータ１０４の非反転出力端Ｒ２の信号によって駆動されるもので、その非反転出力端Ｒ２の信号が”Ｈ”の時コモン端子が第１接点に接続され、”Ｌ”の時はコモン端子が第２接点に接続される。このスイッチ９２の第１の接点には電圧ＶＭ３が、第２の接点には電圧ＶＰ３が各々供給されている。この場合、電圧ＶＭ３、ＶＰ３は各々次の電圧である。
ＶＭ３＝ＶＭＸ／ｂ・・・（５）
ＶＰ３＝ＶＰＸ／ｂ・・・（６）
但し、ｂは正の定数
【００３７】
このような構成において、手動切替スイッチ９１を第２接点側に投入すると、三角波生成回路１０２の出力がコンパレータ１０４の非反転入力端へ入力され、これにより、回路が他励型ＰＷＭ変調回路として動作する。一方、スイッチ９１を第１接点側に投入すると、回路が自励型ＰＷＭ変調回路として動作する。この場合、コンパレータ１０４の入力端Ｐからスイッチング素子１０６，１０６’の接続点Ｑまでの間の利得Ｇは、
Ｇ＝（ＶＰＸ−ＶＭＸ）／（ＶＰ３−ＶＭ３）
＝（ＶＰＸ−ＶＭＸ）／（ＶＰＸ／ｂ−ＶＭＸ／ｂ）
＝ｂ・・・（７）
となり、スイッチング素子１０６，１０６’の電源電圧ＶＰＸ、ＶＭＸに影響されない値となる。
【００３８】
【発明の効果】
以上説明したように、この発明によれば、波高値の変動やオフセットずれがない、精度の高い三角波を生成することができる効果が得られる。また、請求項４の発明によれば、上記の効果に加えて、さらにスイッチング素子へ供給される電源電圧の変動に影響されない、安定した動作を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による三角波生成回路の構成を示すブロック図である。
【図２】同実施形態の動作を説明するためのタイミングチャートである。
【図３】同実施形態における抵抗３１，ＦＥＴ３２、負荷回路３３、定電流回路３４，３５，スイッチ素子３６，３７による回路部分の具体的構成例を示す回路図である。
【図４】この発明の他の実施形態による三角波生成回路の構成を示すブロック図である。
【図５】図４に示す三角波生成回路を用いたＤ級電力増幅器の構成例を示す回路図である。
【図６】一般的なＤ級増幅器の構成を示すブロック図である。
【図７】同Ｄ級増幅器の各部の波形を示す波形図である。
【図８】同Ｄ級増幅器の各部の波形を示す波形図である。
【図９】同Ｄ級増幅器の詳細構成を示す回路図である。
【図１０】従来の三角波生成回路の構成例を示す回路図である。
【図１１】従来の三角波生成回路の他の構成例を示す回路図である。
【図１２】図１１に示す三角波生成回路の問題点を説明するための波形図である。
【符号の説明】
２１…端子、２２…位相比較回路、２３…ループフィルタ、２４…ローパスフィルタ、３０…演算増幅器、３２…ＦＥＴ、３３…負荷回路、３４、３５…定電流回路、３６，３７…スイッチ素子、３９…演算増幅器、４０…コンデンサ、４１，４２…比較回路、４４，４５…ナンドゲート。８１〜８４…抵抗。

Claims

増幅器と、該増幅器の入力端および出力端間に介挿された容量とからなる積分手段と、
前記容量を、前記増幅器の出力が第１の規定電圧へ向かうように充電する第１の定電流手段と、
前記容量を、前記増幅器の出力が第２の規定電圧へ向かうように充電する第２の定電流手段と、
前記第１、第２の定電流手段の電流を設定する電流設定手段と、
前記第１の定電流手段の電流をオン／オフ制御する第１のスイッチ手段と、
前記第２の定電流手段の電流をオン／オフ制御する第２のスイッチ手段と、
前記増幅器の出力と前記第１の規定電圧とを比較し、前記増幅器の出力が前記第１の規定電圧に一致した時、信号を出力する第１の比較手段と、
前記増幅器の出力と前記第２の規定電圧とを比較し、前記増幅器の出力が前記第２の規定電圧に一致した時、信号を出力する第２の比較手段と、
前記第１、第２の比較手段の出力に応じて出力信号が反転するフリップフロップであって、前記第１、第２のスイッチ手段をオン／オフ制御するフリップフロップと、
を具備することを特徴とするＤ級増幅器における三角波生成回路。
前記電流設定手段は、
外部から供給されるクロックパルスの位相と、前記フリップフロップの出力の位相とを比較する位相比較手段と、
前記位相比較手段の出力の高周波成分を除去するローパスフィルタと、
前記ローパスフィルタの出力に応じて前記第１、第２の定電流手段の電流を制御する電流制御手段と、
からなることを特徴とする請求項１に記載のＤ級増幅器における三角波生成回路。
増幅器と、該増幅器の入力端および出力端間に介挿された容量とからなる積分手段と、
前記容量を、前記増幅器の出力が第１の規定電圧へ向かうように充電する第１のカレントミラー回路と、
前記容量を、前記増幅器の出力が第２の規定電圧へ向かうように充電する第２のカレントミラー回路と、
前記第１のカレントミラー回路の電流をオン／オフ制御する第１のスイッチ手段と、
前記第２のカレントミラー回路の電流をオン／オフ制御する第２のスイッチ手段と、
前記増幅器の出力と前記第１の規定電圧とを比較し、前記増幅器の出力が前記第１の規定電圧に一致した時、信号を出力する第１の比較手段と、
前記増幅器の出力と前記第２の規定電圧とを比較し、前記増幅器の出力が前記第２の規定電圧に一致した時、信号を出力する第２の比較手段と、
前記第１、第２の比較手段の出力に応じて出力信号が反転するフリップフロップであって、前記第１、第２のスイッチ手段をオン／オフ制御するフリップフロップと、
外部から供給されるクロックパルスの位相と、前記フリップフロップの出力の位相とを比較する位相比較手段と、
前記位相比較手段の出力の高周波成分を除去するローパスフィルタと、
前記ローパスフィルタの出力に応じて前記第１、第２のカレントミラー回路の電流を制御する電流制御手段と、
を具備することを特徴とするＤ級増幅器における三角波生成回路。
入力信号を三角波生成回路から出力される三角波によってＰＷＭ変調する変調段と、前記変調段の出力をスイッチング素子によってスイッチング増幅するスイッチング増幅段とからなるＤ級増幅器において、
前記スイッチング増幅段の正電源電圧および負電源電圧を各々一定の分圧比で分圧し、第１、第２の電圧として出力する分圧回路と、
増幅器と、該増幅器の入力端および出力端間に介挿された容量とからなる積分手段と、
前記容量を、前記増幅器の出力が第１の規定電圧へ向かうように充電する第１の定電流手段と、
前記容量を、前記増幅器の出力が第２の規定電圧へ向かうように充電する第２の定電流手段と、
前記第１、第２の定電流手段の電流を設定する電流設定手段と、
前記第１の定電流手段の電流をオン／オフ制御する第１のスイッチ手段と、
前記第２の定電流手段の電流をオン／オフ制御する第２のスイッチ手段と、
前記増幅器の出力と前記第１の規定電圧とを比較し、前記増幅器の出力が前記第１の規定電圧に一致した時、信号を出力する第１の比較手段と、
前記増幅器の出力と前記第２の規定電圧とを比較し、前記増幅器の出力が前記第２の規定電圧に一致した時、信号を出力する第２の比較手段と、
前記第１、第２の比較手段の出力に応じて出力信号が反転するフリップフロップであって、前記第１、第２のスイッチ手段をオン／オフ制御するフリップフロップと、
を具備することを特徴とするＤ級増幅器における三角波生成回路。