KR20030078761A

KR20030078761A - Ｄ급 증폭기에 사용되는 삼각파 생성회로

Info

Publication number: KR20030078761A
Application number: KR10-2003-0019518A
Authority: KR
Inventors: 츠지노부아키; 노로마사오
Original assignee: 야마하 가부시키가이샤
Priority date: 2002-03-28
Filing date: 2003-03-28
Publication date: 2003-10-08
Also published as: US20040036529A1; KR100606378B1; US6791405B2; TW200401505A; JP3982342B2; JP2004007324A; TWI294720B

Abstract

삼각파 생성회로의 적분회로는 연산증폭기와 커패시터를 포함한다. 스위치 소자들이 선택적으로 온(ON)되고, 커패시터들이 정전류(constant-current) 회로들에 흐르는 전류에 의해 선택적으로 충전됨으로써 출력단자에서 삼각파를 얻게 된다. 이 경우, 출력단자의 전압이 ±1 V가 되면, 비교회로(41, 42)와 NAND 게이트를 포함하는 플립플롭이 스위치 소자들을 변화시킨다. 정전류 회로에 흐르는 전류는 부하회로에 흐르는 전류에 따라 제어된다. 부하회로에 흐르는 전류는 위상비교회로, 루프필터, 저역통과필터, 연산증폭기 및 FET를 포함하는 PLL 회로에 의해 제어된다. 본 발명은 클럭펄스(CK)와 동일한 주파수를 갖는 삼각파 출력을 제공한다.

Description

Ｄ급 증폭기에 사용되는 삼각파 생성회로{TRIANGULAR WAVE GENERATING CIRCUIT USED IN A CLASS-D AMPLIFIER}

본 발명은 오디오 신호의 전력 증폭에 주로 사용되는 D급 증폭기에 관한 것으로서 특히, 아날로그 오디오 신호를 펄스 신호로 변환하는 데 사용되는 삼각파 생성회로에 대한 것이다.

도 6은 일반적인 D급 증폭기의 구성의 일례를 나타내는 블록도이다. 본 도에서 부호 101은 아날로그 신호 입력단자, 102는 삼각파 생성회로, 103은 적분기, 104는 적분기(103)의 출력과 삼각파 생성회로(102)의 출력을 비교하는 전압비교기, 105는 펄스증폭기, 106 및 106'는 펄스증폭기(105)의 출력에 의해 온/오프(OFF) 제어되는 스위칭 소자, 109 및 109'는 양 및 음전력원을 나타낸다. 부호 110은 스위칭 소자(106, 106')의 접속점에서 얻은 PWM 신호를 적분기(103)로 귀환시키는 저항을 나타낸다. 저항 110 및 저항 111은 귀환량을 결정한다. 커패시터(112)는 직류차단용 커패시터이다. 부호 107은 LPF(저역통과필터)를 나타내고, 108은 부하를 나타낸다.

도 7은 도 6의 각부의 파형을 나타내는 파형도이다. 도 7A는 삼각파 생성회로(102)의 출력(S1)의 파형, 도 7B는 입력단자(101)에 대한 아날로그 신호입력(S2)의 파형, 도 7C는 전압비교기(104)의 비반전 출력단자에서의 신호(PWM 신호)의 파형, 도 7D는 LPF(107)의 출력신호(S4)의 파형을 나타낸다. 도 8은 삼각파 생성회로(102)의 출력(S1), 전압비교기(104)의 출력단자 신호(R1, R2) 및 스위칭 소자(106, 106')의 접속점(Q)에서의 신호의 파형들을 나타내는 파형도이다. 도 8에서, 부호 P는 적분기(103) 출력, 부호 P'는 적분기(103) 출력의 이상적인 파형을 나타낸다.

본 도면들에 나타나듯이, 아날로그 입력신호(S2)는 적분기(103)를 통하여 전압비교기에 공급된다. 본 신호는 삼각파 생성회로(102)의 출력(S1)과 비교되어, 전압비교기(104)에서 PWM 변조된 펄스신호로 변환된다(도 8B 및 8C 참조). 다음으로, 본 신호는 펄스증폭기(105)에 의해 증폭되어 스위칭 소자(106, 106')에 의해 스위칭-증폭된다. 스위칭-증폭된 신호는 LPF(107)에 의해 아날로그 신호(S4)로 변환되어 부하(108)에 출력된다.

도 9는 도 6에 나타난 D급 증폭기의 세부사항을 나타낸 회로도이다. 적분기(103)는 연산증폭기(121) 및 연산증폭기(121)의 비반전 입력단자와 출력단자 사이에 삽입된 커패시터를 구비한다. LPF(107)는 코일(124) 및 커패시터(125)를 구비한다.

D급 증폭기에 있어서, 삼각파 생성회로(102)에서 생성된 삼각파의 정확도는 증폭의 왜곡에 대해 큰 영향을 미친다. 따라서, 무시할 만한 변동의 피크값 및 무시할 만한 옵셋편차를 갖는 고정확도의 삼각파를 생성하는 것이 매우 중요하다.

도 10은 종래 삼각파 생성회로의 구성의 일례를 나타내는 회로도이다. 도 10에서 부호 1은 듀티비가 50 퍼센트인 클럭펄스가 입력되는 입력단자, 2는 증폭기, 3은 저항, 4는 연산증폭기, 5는 커패시터, 6은 출력단자를 나타낸다. 본 회로에서 입력단자의 펄스입력이 하이(High) 및 로우(Low)로 변하는 경우에, 커패시터(5)의 충전/방전이 일어나고, 출력전압 Vout은 삼각형태로 변한다.

도 11은 종래 삼각파 생성회로의 구성의 또 다른 일례를 나타내는 회로도이다. 도 11에서 부호 1, 2, 4 ~ 6은 도 10과 같다. 부호 11, 12는 증폭기(2)의 출력에 의해 온/오프 제어되는 스위치 소자를 나타낸다. 부호 13, 14는 정전류 회로를 각각 나타낸다. 본 회로에서 스위치 소자(11)가 온되고 스위치 소자(12)가 오프되었을 때, 커패시터(5)는 전류(I1)에 의해 충전된다. 스위치 소자(11)가 오프되고 스위치 소자(12)가 온되었을 때, 커패시터(5)는 전류(I2)에 의해 상기 방향과 역방향으로 충전된다. 이러한 동작은 출력전압 Vout을 삼각형태로 변화시키기 위해 반복된다.

도 10의 회로에 있어서 출력전압 Vout은 다음의 수식을 사용하여 얻는다.

Q=CV (Q: 커패시터(5)의 전하, C: 커패시터(5)의 용량, V: 커패시터(5)의 전압)

it=CVout (i: 커패시터(5)에 흐르는 전류)

Vout=it/C=(RVin)/C (R: 저항(3)의 저항값, Vin: 입력전압)

계산식에서 알 수 있듯이, 출력전압 Vout은 저항(3)의 저항값 R,커패시터(5)의 용량 C 및 입력 클럭펄스의 진폭과 주파수에 의해 결정된다. 일반적으로, 저항(3)의 저항값 R 및 커패시터(5)의 용량 C가 변화하기 때문에, 출력전압 Vout의 피크값이 일정하게 유지되지 않는다.

도 11에 나타난 회로에서는, 입력 클럭펄스 듀티비 및 정전류 회로(13, 14)의 전류값의 미세한 편차에 의해서도 도 12B에 나타난 것처럼 출력전압 Vout에 옵셋이 발생한다. 도 12A는 옵셋편차가 없는 삼각파를 나타낸다.

본 발명은 이러한 상황하에서 제안되었으며, 피크값의 변동이나 옵셋편차가 없는 고정확도의 삼각파를 생성할 수 있는, D급 증폭기에 사용되는 삼각파 생성회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 일 실시예에 따른 삼각파 생성회로의 구성을 나타내는 블록도이다.

도 2A 내지 2G는 본 실시예의 동작을 설명하는 타이밍도이다.

도 3은 본 실시예에 있어서 저항(31), FET(32), 부하회로(33), 정전류 회로(34, 35) 및 스위치 소자(36, 37)를 포함하는 회로부의 구체적인 구성을 나타내는 회로도이다.

도 4는 본 발명의 또 다른 실시예에 따른 삼각파 생성회로의 구성을 나타내는 블록도이다.

도 5는 도 4에 나타난 삼각파 생성회로를 사용한 D급 증폭기의 구성의 일례를 나타내는 회로도이다.

도 6은 일반적인 D급 증폭기의 구성을 나타내는 블록도이다.

도 7A 내지 7D는 D급 증폭기의 각 부분에서의 파형을 나타내는 파형도이다.

도 8은 D급 증폭기 각 부분의 파형을 나타내는 파형도이다.

도 9는 D급 증폭기의 상세한 구성을 나타내는 회로도이다.

도 10은 종래 삼각파 생성회로의 구성의 일례를 나타내는 회로도이다.

도 11은 종래 삼각파 생성회로의 구성의 또 다른 일례를 나타내는 회로도이다.

도 12A 및 12B는 도 11에 나타난 삼각파 생성회로의 문제점을 설명하는 파형도이다.

상술한 목적을 해결하기 위해서, 본 발명은 다음의 구성을 갖는 것을 특징으로 한다.

(1) 증폭기 및 상기 증폭기의 입력단자와 출력단자 사이에 삽입된 커패시터를 포함하는 적분 수단;

상기 커패시터를, 상기 증폭기의 출력이 제1 규정전압에 도달하도록 충전하는 제1 정전류 수단;

상기 커패시터를, 상기 증폭기의 출력이 제2 규정전압에 도달하도록 충전하는 제2 정전류 수단;

상기 제1 및 제2 정전류 수단의 전류를 설정하는 전류설정 수단;

상기 제1 정전류 수단에 흐르는 전류를 온/오프 제어하는 제1 스위치 수단;

상기 제2 정전류 수단에 흐르는 전류를 온/오프 제어하는 제2 스위치 수단;

상기 증폭기의 출력과 상기 제1 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제1 규정전압과 일치할 때 신호를 출력하는 제1 비교 수단;

상기 증폭기의 출력과 상기 제2 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제2 규정전압과 일치할 때 신호를 출력하는 제2 비교 수단; 및

상기 제1 및 제2 비교 수단의 출력에 따라 출력신호가 반전되고, 상기 제1 및 제2 스위치 수단을 온/오프 제어하는 플립플롭을 구비하는 것을 특징으로 하는 D급 증폭기에 사용되는 삼각파 생성회로.

(2) (1)에 따른 삼각파 생성회로로서, 상기 전류설정 수단은,

외부에서 공급되는 클럭펄스의 위상과 상기 플립플롭 출력의 위상을 비교하는 위상 비교 수단;

상기 위상 비교 수단의 출력의 고주파 성분을 제거하는 저역통과필터; 및

상기 제1 및 제2 정전류 수단의 전류를 제어하는 전류 제어 수단을 포함하는 것을 특징으로 하는 삼각파 생성회로.

(3) 증폭기 및 상기 증폭기의 입력단자와 출력단자 사이에 삽입된 커패시터를 포함하는 적분수단;

상기 커패시터를, 상기 증폭기의 출력이 제1 규정전압에 도달하도록 충전하는 제1 전류미러 회로;

상기 커패시터를, 상기 증폭기의 출력이 제2 규정전압에 도달하도록 충전하는 제2 전류미러 회로;

상기 제1 전류미러회로에 흐르는 전류를 온/오프 제어하는 제1 스위치 수단;

상기 제2 전류미러회로에 흐르는 전류를 온/오프 제어하는 제2 스위치 수단;

상기 증폭기의 출력과 상기 제2 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제2 규정전압과 일치할 때 신호를 출력하는 제2 비교 수단;

상기 제1 및 제2 비교 수단의 출력에 따라 출력신호가 반전되고, 상기 제1 및 제2 스위치 수단을 온/오프 제어하는 플립플롭;

외부에서 공급되는 클럭펄스의 위상과 상기 플립플롭의 출력의 위상을 비교하는 위상 비교 수단;

상기 제1 및 제2 전류미러회로의 전류를 제어하는 전류 제어 수단을 구비하는 것을 특징으로 하는 D급 증폭기에 사용되는 삼각파 생성회로.

(4) 삼각파 생성회로의 삼각파 출력을 사용하여 입력 신호를 PWM 변조하는 변조단; 및

스위칭 소자를 사용하여 상기 변조단의 출력을 스위칭 증폭하는 스위칭 증폭단을 구비하는 D급 증폭기에 있어서,

상기 삼각파 생성회로는,

상기 스위칭 증폭단의 양전압원과 음전압원을 소정 분배비로 각각 분배하고, 분배된 전압을 제1 전압 및 제2 전압으로 출력하는 전압분배회로;

증폭기 및 상기 증폭기의 입력단자와 출력단자 사이에 삽입된 커패시터를 포함하는 적분수단;

상기 증폭기의 출력과 상기 제1 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제1규정전압과 일치할 때 신호를 출력하는 제1 비교 수단;

상기 증폭기의 출력과 상기 제2 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제2규정전압과 일치할 때 신호를 출력하는 제2 비교 수단; 및

상기 제1 및 제2 비교 수단의 출력에 따라 출력신호가 반전되고, 상기 제1 및 제2 스위치 수단을 온/오프 제어하는 플립플롭을 구비하는 것을 특징으로 하는 D급 증폭기.

본 발명에 따른 실시예를 첨부된 도면을 참조하여 설명한다.

도 1은 본 발명의 제1 실시예에 따른 삼각파 생성회로의 구성을 나타내는 회로도이다. 도 1에서, 부호 21은 기준 클럭펄스 CK 가 입력되는 단자를 나타낸다.부호 22는 기준 입력단자 IN 에 대한 클럭펄스 CK 입력의 위상과, 비교 입력단자 REF 의 신호 NFB 의 위상을 비교하여, 비교 결과에 따라 출력단자 UP 또는 출력단자 DW 에 하이레벨의 신호를 출력하는 디지털 위상비교회로를 나타낸다. 부호 23은 위상비교회로(22)의 출력을 아날로그 신호 PLLC 로 변환하고, 신호 PLLC 를 출력하는 루프필터를 나타낸다. 부호 24는 커패시터(25, 26) 및 저항(27)으로 구성된 회로를 나타낸다. 커패시터(25, 26), 저항(27) 및 루프필터(23)는 저역통과필터를 구성하고, 루프필터(23)의 고주파출력을 제거한다.

부호 30은 연산증폭기를 나타낸다. 루프필터의 출력 PLLC 는 비반전 입력단자의 입력이고, 반전 입력단자는 FET(32, 전계효과 트랜지스터)의 소스에 연결된다. 연산증폭기의 출력은 FET(32)의 게이트에 연결된다. FET(32)의 소스는 저항(31)을 통하여 접지된다. FET(32)의 드레인은 부하회로(33)를 통하여 음전력원(-5V)에 연결된다. 부하회로(33)는 FET(32)에 대한 부하로 동작하고 단일 FET를 구비한다. 연산증폭기(30), FET(32) 및 저항(31)은 루프필터(23)의 출력 PLLC 의 레벨에 따라 부하회로(33)에 흐르는 전류를 제어하는 회로를 구성한다.

부호 34, 35는 정전류 회로를 나타내고 그 전류값은 부하회로(33)에 흐르는 전류에 의해 제어된다. 부하회로(33)에 흐르는 전류와 동일한 전류가 정전류 회로(34, 35)에 흐른다. 부호 36, 37은 신호 NFB 에 의해 온/오프 제어되는 스위치 소자를 나타낸다. 신호 NFB 가 로우일 때, 스위치 소자 36과 37은 각각 온과 오프가 된다. 신호 NFB 가 하이일 때, 스위치 소자 36과 37은 각각 오프와 온이 된다. 부호 39는 연산증폭기를 나타낸다. 연산증폭기의 비반전 입력단자는 접지되고, 반전 입력단자는 스위치 소자(36, 37)의 접속점에 연결되고, 출력단자는 출력단자(46)에 연결된다. 부호 40은 연산증폭기(39)의 반전 입력단자와 출력단자 사이에 삽입된 커패시터를 나타낸다. 연산증폭기(39) 및 커패시터(40)는 적분회로를 구성한다.

부호 41은 비교회로를 나타낸다. 연산증폭기(39)의 출력은 반전 입력단자에 대한 입력이고, 전압 +1V 는 비반전 입력단자에 대한 입력이다. 부호 42는 비교회로이다. 연산증폭기(39)의 출력은 반전 입력단자에 대한 입력이고, 전압 -1V 는 비반전 입력단자에 대한 입력이다. 비교회로(41)의 출력은 NAND 게이트(44)의 입력단자 중 하나에 입력된다. 비교회로(42)의 출력은 인버터(43)를 통하여 NAND 게이트(44)의 입력단자 중 하나에 입력된다. NAND 게이트들(44, 45)은 셋/리셋(RS) 플립플롭을 구성하고, 그 출력은 신호 NFB로서 스위치 소자(36, 37) 및 위상비교회로(22)에 공급된다.

상술한 설명에서 알 수 있는 바와 같이, 도 1에 나타난 삼각파 생성회로는 PLL(위상고정루프) 회로이다.

다음으로, 상술한 삼각파 생성회로의 동작을 도 2의 타이밍도를 참조하여 설명한다.

회로에 전원이 공급될 때, NAND 게이트의 출력신호가 하이 또는 로우가 되기 때문에 스위치 소자(36, 37) 중 1개가 온된다. 신호 NFB 가 로우이고 스위치 소자(36)가 온된다고 가정하면, 정전류 회로(34)에 흐르는 전류에 의해 커패시터(40)는 충전되고 연산증폭기(39)의 출력은 선형적으로 하강한다(도 2A의부호 P1 참조). 연산증폭기(39)의 출력이 -1V(시간 t1)에 도달하면, 비교회로(42)의 출력신호 NLO 는 하이(도 2B)가 되고 인버터(43, 도 2C)의 출력신호 NLON은 로우가 되어(도 2C) NAND 게이트(45)의 출력신호 NFB 가 하이가 된다(도 2D).

신호 NFB 가 하이가 되면, 스위치 소자(36)는 오프되고 스위치 소자(37)가 온된다. 정전류 회로(35)에 흐르는 전류에 의해 상기 방향과 역방향으로 커패시터(40)가 충전되고 따라서, 연산증폭기(39)의 출력전압이 상승하기 시작한다. 연산증폭기(39)의 출력전압이 미세하게 상승하더라도, 신호 NFB 는 하이를 유지하지만 비교회로(42)의 출력신호 NLO 는 로우로 돌아간다(도 2B). 따라서, 연산증폭기(39)의 출력은 점차적으로 증가하게 된다(도 2A에서 부호 P2).

시간 t2 에서 연산증폭기의 출력이 +1V 에 도달하면, 비교회로(41)의 출력신호 NHI 가 로우가 된다(도 2E). 따라서, NAND 게이트(45)의 출력신호 NFB는 로우로 반전된다(도 2D). 신호 NFB 가 로우가 될 때, 스위치 소자(37)는 오프되고 스위치 소자(36)는 온된다. 연산증폭기(39)의 출력은 다시 하강하기 시작한다. 연산증폭기(39)의 출력이 하강하기 시작할 때, 비교회로(41)의 출력신호 NHI는 하이로 돌아간다.

상술한 동작이 반복됨으로써, 출력단자(46)에서 삼각파 출력전압 Vout 을 얻을 수 있다. 상술한 설명에서 알 수 있듯이, 삼각파의 상승 및 하강 속도는 정전류 회로(34, 35)의 전류값에 의해 결정된다. 전류값이 큰 경우에는 파형의 상승에지(leading edge) 및 하강에지(trailing edge)가 더 가파르다. 전류값이 작은 경우에는 파형의 상승에지 및 하강에지가 더 평평하다. 전압 +1V 및 -1V 가 비교회로(41, 42)의 입력이지만, 다른 규정전압이 비교회로(41, 42)의 입력이 될 수 있다.

정전류 회로(34, 35)의 전류값을 결정하는 회로는 위상비교회로(22), 루프필터(23), 저역통과필터(24), 연산증폭기(30), 저항(31), FET(32) 및 부하회로(33)이다. 상기 회로들의 동작을 설명한다.

기준 클럭펄스 CK(도 2F)가 단자(21)에 입력되면, 위상비교회로(22)가 신호 NFB의 위상과 클럭펄스 CK의 위상을 비교하여 비교 결과에 따른 신호를 루프필터(23)로 출력한다. 루프필터(23)는 위상비교회로(22)의 출력에 대응하는 아날로그 신호 PLLC(도 2G)를 저역통과필터(24)를 통하여 연산증폭기(30)로 출력한다. 연산증폭기(30)는 신호 PLLC에 기초하여 부하회로(33)에 흐르는 전류를 제어한다. 신호 PLLC의 레벨이 커지면, 연산증폭기(30)의 출력은 상승하고, 이로 인해 FET(32)의 소스-게이트 바이어스가 감소하여 부하회로(33)에 흐르는 전류가 감소한다. 신호 PLLC의 레벨이 작아지면, 연산증폭기(30)의 출력은 하강하고, 이로 인해 FET(32)의 소스-게이트 바이어스가 증가하여 부하회로(33)에 흐르는 전류가 증가한다.

부하회로(33)에 흐르는 전류가 변화하면, 정전류 회로(34, 35)의 전류가 변화하고, 이로 인해 연산증폭기(39) 출력의 상승에지 및 하강에지의 기울기가 변화하여 신호 NFB의 주기가 변화한다. 이러한 PLL(위상고정루프)의 동작은 신호 NFB가 클럭펄스 CK의 위상과 일치하도록 변화시킨다. 따라서, 신호 NFB의 주기가 클럭펄스 CK의 주기와 일치하게 된다. 즉, 출력단자(46)의 삼각파의 주기가 기준 클럭펄스 CK의 주기와 일치한다.

본 실시예의 삼각파 생성회로에 의하면, 출력단자(46)에서 기준 클럭펄스 CK와 동일한 주기를 갖는 삼각파를 얻는 것이 가능하다. 피크값에 어떠한 변화도 없이 삼각파를 얻을 수 있도록, 비교회로(41, 42)에 입력된 ±1V 전압에 의해 삼각파의 피크값은 정확하게 특정된다. 또한, 충전/방전 전류는 정전류 회로(34, 35)에 의해 결정되고 동일한 레벨을 유지한다. 이것이 옵셋편차를 방지한다.

저항(31), FET(32), 부하회로(33), 정전류 회로(34, 35) 및 스위치 소자(36, 37)를 포함하는 회로 부분의 구체적 구성예를 도 3을 참조하여 설명한다. 도 3에서, 부호 N, NG, P 및 PG는 FET의 N 채널, FET의 P 채널을 각각 나타낸다.

도 3에서, 부하회로(33)는 FET(50)를 구비한다. FET(50)의 게이트는 FET(50)의 소스 및 FET(51)의 게이트에 연결된다. 따라서, FET(50), FET(32) 및 저항(31)을 포함하는 회로와 FET(51~54)를 포함하는 직렬연결회로는 전류미러회로를 구성한다. 동일한 전류가 FET(50)와 FET(51~54)에 흐른다. FET(53)의 게이트는 FET(53)의 소스 및 FET(55)의 게이트에 연결된다. FET(54)의 게이트는 FET(54)의 소스 및 FET(56)의 게이트에 연결된다. 따라서, FET(51~54)를 포함하는 직렬연결회로와 FET(55~58)를 포함하는 직렬연결회로는 전류미러회로를 구성한다. 양 회로에 동일한 전류가 흐른다. 각 FET의 크기를 변화시켜서 양 회로에 흐르는 전류를 변화시킬 수 있다. 이 경우에, 각 FET에 흐르는 전류는 FET의 크기에 비례한다. FET(54, 56)가 사용되지 않는 경우(단락회로)에도 전류미러회로는 제공되지만, FET(54, 56)가 사용되는 경우에 전류의 정확도가 향상된다. FET(52)는 회로의온저항을 조정하는 기능을 한다.

FET(57)의 게이트는 FET(57)의 소스 및 FET(63)의 게이트에 연결된다. FET(55~58)를 포함하는 직렬연결회로와 FET(59~64)를 포함하는 직렬연결회로는 전류미러회로를 구성한다. FET(55~58)를 구비한 직렬연결회로와 FET(59~64)를 구비한 직렬연결회로에 동일한 전류가 흐른다. FET(60)의 게이트는 FET(60)의 소스 및 FET(66)의 게이트에 연결된다. FET(59~64)를 포함하는 직렬연결회로와 FET(65~67)를 포함하는 직렬연결회로는 전류미러회로를 구성한다. 양 회로에 동일한 전류가 흐른다.

FET(57)의 게이트는 FET(69)의 게이트에 연결된다. FET(55~58)를 구비한 직렬연결회로와 FET(68~70)를 구비한 직렬연결회로에 동일한 전류가 흐른다. FET(65)는 도 1의 스위치 소자(36)를 구성하고 FET(70)은 도 1의 스위치 소자(37)를 구성한다. FET(58, 59, 62, 64, 68)는 온저항을 조정하는 FET이다. FET(71, 72) 및 증폭기(73)는 삼각파 생성을 정지시키는 회로이다.

상술한 바에 명백하듯이, FET 50(부하회로 33)에 흐르는 전류와 동일한 전류가, FET(65)가 온되면 FET(65~67)를 포함한 직렬연결회로에 흐르고, FET(70)가 온되면 FET(68~70)를 포함한 직렬연결회로에 흐른다.

본 발명에 따른 제2 실시예를 설명하기에 앞서, 제1 실시예에 따른 삼각파 생성회로가 도 9에서의 삼각파 생성회로(102)로 사용된 경우를 설명한다.

비교기(104)의 입력단자 P로부터 스위칭 소자(106, 106')의 접속점 Q까지의이득 G 는 아래의 수학식에 의해 구할 수 있다. 삼각파 생성회로(102)의 출력 S1의 최대값과 최소값을 각각 VP 와 VM, 스위칭 소자(106)에 대한 전압원 입력을 VPX(양전력원), 스위칭 소자(106')에 대한 전압원 입력을 VMX(음전력원)로 가정하면, 입력단자 P에 나타나는 신호의 진폭은 (VP-VM)이며, 출력단자 Q에 나타나는 신호의 진폭은 (VPX-VMX)이며, 다음의 수학식이 성립한다.

G=(VPX-VMX)/(VP-VM)

여기에서, 전압원 VPX 및 VMX는 변동할 수 있다. 전압원 VPX 및 VMX가 변동할 때, 상기 이득 G가 변동하고, 따라서 시스템의 안정도가 변하게 되어 필요 이상의 안정도가 제공되어야 한다. 이득의 변동을 억제하기 위해 스위칭 소자(106, 106')에 대한 입력으로 고안정성의 전력원이 사용될 수 있다. 이것은 복잡하고 고비용의 전력회로설계를 초래한다. 이하에서 설명하는 제2 실시예는 고안정성의 전력원을 사용하지 않고 이득의 변동을 방지하는 회로를 제공한다.

도 4는 제2 실시예에 따른 삼각파 생성회로의 구성을 나타내는 회로도이다. 본 도에 나타난 회로는, 비교회로(41, 42)의 비반전 입력단자에 입력되는 신호의 면에서 도 1에 나타난 회로와 다르다. 도 1에 나타난 회로에서는 비반전 입력단자에 일정전압이 입력된다. 제2 실시예에서는, 저항(81, 82)에 의해 전압원 VPX를 분배하여 얻은 전압을 비교회로(41)의 비반전 입력단자에 입력하고, 저항(83, 84)에 의해 전압원 VMX를 분배하여 얻은 전압을 비교회로(42)의 비반전 입력단자에 입력한다. 이 경우에, 저항(81, 83)의 저항값(R81, R83)은 동일하고, 저항(82, 84)의 저항값(R82, R84)은 동일하다. 따라서, 비교회로(41, 42)의 비반전 입력단자에 입력되는 전압 V1 및 V2는 다음과 같다.

V1=VPX/a

V2=VMX/a

여기에서 a는 양의 상수이다.

a=(R81+R82)/R82

=(R83+R84)/R84

따라서, 출력단자(46)의 삼각파 출력의 최대값 VP와 최소값 VM은 각각 상기 전압 V1, V2이다. 따라서, 수학식 1의 이득 G는 다음과 같다.

G=(VPX-VMX)/(V1-V2)

=(VPX-VMX)/(VPX/a-VMX/a)

=a

상술한 방법으로, 이득 G는 스위칭 소자(106, 106')에 공급되는 전압원 VPX, VMX의 변동에 영향을 받지 않는다. 전압원 VPX, VMX가 변동하더라도 이득 G는 일정하게 유지된다.

도 5는 도1에 나타난 삼각파 생성회로를 사용한 D급 증폭기의 예를 나타내는 회로도이다. 도 5에서, 도 9와 일치하는 부분은 동일한 부호를 갖는다. 도 5에나타난 회로가 도 9에 나타난 회로와 다른 점은, 비교기(104)의 반전 입력단자가 수동 선택스위치(91)의 공통(common)단자에 연결되고, 스위치(91)의 제1 접점이 수동으로 선택가능한 스위치(92)의 공통단자에 연결되고, 스위치(91)의 제2 접점이 삼각파 생성회로(102)의 출력단자에 연결되어 있는 것이다. 스위치(92)는 비교기(104)의 비반전 출력단자 R2 신호에 의해 구동된다. 비반전 출력단자 R2 신호가 하이가 될 때, 공통단자가 제1 접점에 연결된다. R2 신호가 로우가 될 때, 공통단자는 제2 접점에 연결된다. 스위치(92)의 제1 접점과 제2 접점에는 전압 VM3와 VP3가 각각 공급된다. 이 경우에, 전압 VM3와 VP3는 다음의 수학식을 이용해 구할 수 있다.

VM3=VMX/b

VP3=VPX/b

b는 양의 상수이다.

본 구성에서, 수동 선택스위치(91)가 제2 접점 위치에 있다면, 삼각파 생성회로(102)의 출력이 비교기(104)의 반전 입력단자에 입력되고, 본 회로가 타려형(separately excited) PWM 변조회로로 동작하도록 한다. 스위치(91)가 제1 접점 위치에 있다면, 본 회로는 자려형 PWM 변조회로로 동작하게 된다. 이 경우에, 비교기(104)의 입력단자 P로부터 스위칭 소자(106, 106')의 접속점 Q까지의 이득 G는 다음의 수학식을 이용하여 구한다.

G=(VPX-VMX)/(VP3-VM3)

=(VPX-VMX)/(VPX/b-VMX/b)

=b

이 경우에, 이득 G는 스위칭 소자(106, 106')에 공급되는 전압원 VPX, VMX의 변동에 영향을 받지 않는다.

상술한 바와 같이, 본 발명에 따르면 무시할 만한 변동의 피크값과 무시할 만한 옵셋편차를 갖는 고정확도의 삼각파를 생성하는 것이 가능하다. 본 발명에 따르면, 스위칭 소자에 공급되는 전압원의 변동에 영향을 받지 않는 안정한 동작을 얻는 것도 가능하다.

Claims

증폭기 및 상기 증폭기의 입력단자와 출력단자 사이에 삽입된 커패시터를 포함하는 적분 수단;

상기 커패시터를, 상기 증폭기의 출력이 제1 규정전압에 도달하도록 충전하는 제1 정전류 수단;

상기 커패시터를, 상기 증폭기의 출력이 제2 규정전압에 도달하도록 충전하는 제2 정전류 수단;

상기 제1 및 제2 정전류 수단의 전류를 설정하는 전류설정 수단;

상기 제1 정전류 수단에 흐르는 전류를 온/오프 제어하는 제1 스위치 수단;

상기 제2 정전류 수단에 흐르는 전류를 온/오프 제어하는 제2 스위치 수단;

상기 증폭기의 출력과 상기 제1 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제1 규정전압과 일치할 때 신호를 출력하는 제1 비교 수단;

상기 증폭기의 출력과 상기 제2 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제2 규정전압과 일치할 때 신호를 출력하는 제2 비교 수단; 및

상기 제1 및 제2 비교 수단의 출력에 따라 출력신호가 반전되고, 상기 제1 및 제2 스위치 수단을 온/오프 제어하는 플립플롭을 구비하는 것을 특징으로 하는 D급 증폭기에 사용되는 삼각파 생성회로.
제1항에 있어서, 상기 전류설정 수단은,

외부에서 공급되는 클럭펄스의 위상과 상기 플립플롭 출력의 위상을 비교하는 위상 비교 수단;

상기 위상 비교 수단의 출력의 고주파 성분을 제거하는 저역통과필터; 및

상기 제1 및 제2 정전류 수단의 전류를 제어하는 전류 제어 수단을 포함하는 것을 특징으로 하는 삼각파 생성회로.
증폭기 및 상기 증폭기의 입력단자와 출력단자 사이에 삽입된 커패시터를 포함하는 적분수단;

상기 커패시터를, 상기 증폭기의 출력이 제1 규정전압에 도달하도록 충전하는 제1 전류미러회로;

상기 커패시터를, 상기 증폭기의 출력이 제2 규정전압에 도달하도록 충전하는 제2 전류미러회로;

상기 제1 전류미러회로에 흐르는 전류를 온/오프 제어하는 제1 스위치 수단;

상기 제2 전류미러회로에 흐르는 전류를 온/오프 제어하는 제2 스위치 수단;

상기 증폭기의 출력과 상기 제1 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제1 규정전압과 일치할 때 신호를 출력하는 제1 비교 수단;

상기 증폭기의 출력과 상기 제2 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제2 규정전압과 일치할 때 신호를 출력하는 제2 비교 수단;

상기 제1 및 제2 비교 수단의 출력에 따라 출력신호가 반전되고, 상기 제1 및 제2 스위치 수단을 온/오프 제어하는 플립플롭;

외부에서 공급되는 클럭펄스의 위상과 상기 플립플롭의 출력의 위상을 비교하는 위상 비교 수단;

상기 위상 비교 수단의 출력의 고주파 성분을 제거하는 저역통과필터; 및

상기 제1 및 제2 전류미러회로의 전류를 제어하는 전류 제어 수단을 구비하는 것을 특징으로 하는 D급 증폭기에 사용되는 삼각파 생성회로.
삼각파 생성회로의 삼각파 출력을 사용하여 입력 신호를 PWM 변조하는 변조단; 및

스위칭 소자를 사용하여 상기 변조단의 출력을 스위칭 증폭하는 스위칭 증폭단을 구비하는 D급 증폭기에 있어서,

상기 삼각파 생성회로는,

상기 스위칭 증폭단의 양전압원과 음전압원을 소정 분배비로 각각 분배하고, 분배된 전압을 제1 전압 및 제2 전압으로 출력하는 전압분배회로;

증폭기 및 상기 증폭기의 입력단자와 출력단자 사이에 삽입된 커패시터를 포함하는 적분수단;

상기 커패시터를, 상기 증폭기의 출력이 제1 규정전압에 도달하도록 충전하는 제1 정전류 수단;

상기 커패시터를, 상기 증폭기의 출력이 제2 규정전압에 도달하도록 충전하는 제2 정전류 수단;

상기 제1 및 제2 정전류 수단의 전류를 설정하는 전류설정 수단;

상기 제1 정전류 수단에 흐르는 전류를 온/오프 제어하는 제1 스위치 수단;

상기 제2 정전류 수단에 흐르는 전류를 온/오프 제어하는 제2 스위치 수단;

상기 증폭기의 출력과 상기 제1 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제1규정전압과 일치할 때 신호를 출력하는 제1 비교 수단;

상기 증폭기의 출력과 상기 제2 규정전압을 비교하고, 상기 증폭기의 출력이 상기 제2규정전압과 일치할 때 신호를 출력하는 제2 비교 수단; 및

상기 제1 및 제2 비교 수단의 출력에 따라 출력신호가 반전되고, 상기 제1 및 제2 스위치 수단을 온/오프 제어하는 플립플롭을 구비하는 것을 특징으로 하는 D급 증폭기.