JP2003337546A - アクティブマトリクス基板の検査方法及び検査装置並びにそれに用いる検査用プログラム及び情報記録媒体 - Google Patents
アクティブマトリクス基板の検査方法及び検査装置並びにそれに用いる検査用プログラム及び情報記録媒体Info
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Abstract
陥、線欠陥または輝度不良を検査することができるアク
ティブマトリクス基板の検査方法を提供すること。 【解決手段】 検査対象は、複数の信号線14、複数の
走査線10及び複数の電圧供給線16の各1本にそれぞ
れ接続された複数の画素20を有し、複数の画素20の
各々は、信号線及び走査線に接続された画素選択トラン
ジスタQ1と、動作トランジスタQ2とを含み、動作ト
ランジスタQ2は、ゲートG2が画素選択トランジスタ
Q1に接続され、ドレインD2に電圧供給線が接続さ
れ、ソースS2がオープン状態であるアクティブマトリ
クス基板である。この検査方法は、検査装置より電位を
供給して、動作トランジスタQ2のゲート−ドレイン間
の寄生容量Cdgoを充電し、寄生容量Cdgoに蓄え
られた電荷を放電させて、その寄生容量Cdgoに基づ
く放電電流を検査装置にて計測し、その放電電流値に基
づいて、複数の画素20の欠陥を検査装置にて判定す
る。
Description
レイ装置等に用いられるアクティブマトリクス基板の検
査方法及び検査装置並びにそれに用いる検査用プログラ
ム及び情報記録媒体に関する。
発光可能な有機EL素子をマトリクスアレイ状に配列し
た表示装置の開発が盛んである。
欠陥検査は、アクティブマトリクス基板とその対向基板
との間に有機EL膜を形成し、周辺部品を全て組み立て
た後に実施されている。
駆動してその表示画面を目視検査をするものがある。し
かし、目視検査の場合、検査員の体調や個人差により検
査精度にばらつきが生じ易い。また、その表示欠陥が配
線欠陥によるものか、あるいは欠陥画素自体がダークス
ポットであるのか、原因が不明である。また、画面上の
輝度むらが、有機EL膜の不良であるのか、あるいは駆
動部の不良であるのか、さらには配線からの電流リーク
であるかも判別がつかない。このため、不良と判断され
たものについて、検査後に不良原因を一つ一つあたって
いく必要があるが、複数の製造工程を経ていることから
不良原因が各工程で重畳することもある。よって、不良
発生データを製造工程に迅速にフィードバックすること
ができない。
化したものもがある(特開平10−321367及び特
開2000−348861)。特開平10−32136
7は、逆バイアス電圧印加時に有機EL素子に流れるリ
ーク電流を測定して、その有機EL素子を評価するもの
である。この方法では、有機ELに一定電流を流す表示
駆動を一旦中断し、有機EL素子に逆バイアス電圧を印
加する必要がある。特開2000−348861は、上
記公報での提案が、駆動中断による影響から真の駆動特
性を評価できない可能性を指摘し、それに代えて、有機
EL素子へ順方向バイアス電圧を印加する駆動時に検査
信号を重畳させて検査を行っている。そして、検査信号
を重畳した時の駆動電圧及び駆動電流の変化に基づい
て、有機EL素子を評価している。
態で検査を実施しているため、不良品の検出時までに、
その製品を製造するために費やした多くの時間と材料と
が無駄になってしまう。
板の段階で、点欠陥、線欠陥または輝度不良を検査する
ことができるアクティブマトリクス基板の検査方法及び
検査装置並びにそれに用いる検査用プログラム及び情報
記録媒体を提供することにある。
るアクティブマトリクス基板の検査方法は、複数の信号
線、複数の走査線及び複数の電圧供給線の各1本にそれ
ぞれ接続された複数の画素を有し、前記複数の画素の各
々は、前記信号線及び前記走査線に接続された画素選択
トランジスタと、動作トランジスタとを含み、前記動作
トランジスタは、ゲートが前記画素選択トランジスタに
接続され、ソース及びドレインの一方に前記電圧供給線
が接続され、他方がオープン状態であるアクティブマト
リクス基板を用意する第1工程と、検査装置より電位を
供給して、前記動作トランジスタのゲート−電圧供給線
間の寄生容量を充電する第2工程と、前記寄生容量に蓄
えられた電荷を放電させて、前記寄生容量に基づく放電
電流を前記検査装置にて計測する第3工程と、前記放電
電流値に基づいて、前記複数の画素の欠陥を前記検査装
置にて判定する第4工程と、を有することを特徴とす
る。
タのゲート−電圧供給線間に電圧を印加している。これ
により、電圧供給線に接続されていないソースまたはド
レインがオープン状態であっても、動作トランジスタの
ゲート−電圧供給線間の寄生容量に充電できる。もし、
電圧供給線が断線され、あるいは動作トランジスタのゲ
ート−電圧供給線間が断線されている不良発生時には、
寄生容量を充電できない。よって、寄生容量を充電した
後、その電荷を放電させた時の電流をモニタすれば、上
述の欠陥を検出することができる。電圧供給線等がショ
ートしている場合も、動作トランジスタのゲート−電圧
供給線間に正常な電圧を印加できないので、放電時の電
流モニタにより欠陥として判別可能である。さらには、
画素間で寄生容量が異なることに起因した輝度むら欠陥
も判定可能となる。
ジスタのゲートに接続された保持容量をさらに含むこと
ができる。この場合、前記第2工程及び前記第3工程で
は、保持容量の影響をキャンセルすればよい。寄生容量
のみに依存した電流計測をする必要があるからである。
保持容量の影響をキャンセルするには、前記第2工程及
び前記第3工程にて、前記保持容量の両端の電位差を実
質的に同一とすればよい。こうすると、保持容量での充
放電は行われないからである。
の寄生容量の容量値は、印加電圧に依存して、高飽和域
と、低飽和域と、前記高飽和域及び低飽和域間で容量値
が変化する移行域とを有することができる。この場合、
前記第2工程及び前記第3工程の少なくとも一方では、
前記動作トランジスタのゲート−電圧供給線間の寄生容
量の容量値が前記高飽和域となる電圧を、動作トランジ
スタのゲート−電圧供給線間に印加することができる。
蓄えられる電荷量も多くなり、大きな放電電流を得られ
るからである。充電時に寄生容量Cdgoの容量値が小
さくても、放電時に寄生容量Cdgoの容量値が大きい
と、平衡状態になるまで電流が流れるため、やはり大き
な放電電流を得ることができる。こうして、モニタ電流
の信号/ノイズ比(S/N)を大きく確保できる。
タのゲート−電圧供給線間に印加される電圧を変化させ
て、前記第2〜第4工程の1セットとして複数セット実
施してもよい。
性(例えばゲート−ドレイン間の寄生容量の電圧依存特
性のばらつき)が要因となることがある。なお、トラン
ジスタの特性がばらついても初期段階では目視上輝度む
らとならないこともある。ただし、そのような場合、経
時的に輝度むら欠陥となる。本明細書では、「輝度む
ら」とは「特性の異なるトランジスタの分布」の意味と
して用いる。
高飽和域での電圧設定では検出できない場合がある。そ
こで、この寄生容量の電圧依存性のばらつきを測定する
ために、特に移行域での複数ポイントの電圧を印加さ
せ、その各ポイントで寄生容量を充電・放電させると良
い。
量値が高飽和域となるポイントにて放電電流を測定し、
2セット目以降では、寄生容量の容量値が移行域となる
ポイントにて放電電流を測定して主に輝度むら欠陥を判
別しても良い。その際に、1セット目の測定で異常と判
定された画素については、2セット目以降では欠陥判定
を実施しなくても良い。理想的には、1セット目で正常
と判定された画素についてのみ2セット目以降のチャー
ジ、センス及び判定工程を実施すればよいが、画素駆動
は一定の手順でシーケンシャルに実施される場合には、
異常画素については判定工程のみ省略すると良い。
リクス基板の検査方法は、複数の信号線、複数の走査線
及び複数の電圧供給線の各1本にそれぞれ接続された複
数の画素を有し、前記複数の画素の各々は、前記信号線
及び前記走査線に接続された画素選択トランジスタと、
動作トランジスタと、保持容量とを含み、前記動作トラ
ンジスタは、ゲートが前記保持容量及び前記画素選択ト
ランジスタに接続され、ソース及びドレインの一方に前
記電圧供給線が接続され、他方がオープン状態であるア
クティブマトリクス基板を用意する第1工程と、検査装
置より電位を供給して、前記保持容量を充電する第2工
程と、前記保持容量に蓄えられた電荷を放電させて、前
記保持容量に基づく放電電流を前記検査装置にて計測す
る第3工程と、前記放電電流値に基づいて、前記複数の
画素の欠陥を前記検査装置にて判定する第4工程と、前
記第2工程及び前記第3工程では、前記動作トランジス
タのゲート−電圧供給線間の寄生容量の影響をキャンセ
ルすることを特徴とする。
ジスタのゲート−電圧供給線間の寄生容量の影響をキャ
ンセルした状態で、保持容量を充放電させることができ
る。この場合、保持容量への充放電ルートに欠陥があれ
ば、例えば画素選択トランジスタに欠陥があれば、放電
電流が異常となるので、画素欠陥を判別することができ
る。この際、動作トランジスタのゲート−電圧供給線間
の寄生容量の影響はキャンセルされているので、動作ト
ランジスタの存在を無視した状態で測定することができ
る。よって、本発明の第2の態様での検査方法で画素欠
陥と判定された場合、動作トランジスタ以外の画素部分
の異常であると判定できる。従って、本発明の第1の態
様に係る検査方法にて欠陥と判定された画素についてさ
らに、本発明の第2の態様に係る検査方法を実施すれ
ば、欠陥原因が動作トランジスタにあるのか否かを判断
できる。前述したように、画素駆動は一定の手順でシー
ケンシャルに実施される場合には、本発明の第1の態様
に係る検査方法にて正常と判定された画素については、
本発明の第2の態様に係る検査方法の際に、判定工程の
み省略すると良い。
響をキャンセルするには、前記第2工程及び前記第3工
程にて、動作トランジスタのゲート−電圧供給線間の電
位差を実質的に同一とすればよい。動作トランジスタの
ゲート−電圧供給線間の寄生容量の容量値は、印加電圧
に依存して、高飽和域と、低飽和域と、前記高飽和域及
び低飽和域間で容量値が変化する移行域とを有する。従
って、前記第2工程及び前記第3工程では、前記動作ト
ランジスタのゲート−電圧供給線間の寄生容量の容量値
が前記低飽和域となる電圧を、前記動作トランジスタの
ゲート−電圧供給線間に印加してもよい。これにより、
寄生容量を実質的に無視することができる。
施されるシーケンシャルな画素駆動とは、アクティブマ
トリクス型ディスプレーの表示駆動法と同じである。こ
の表示駆動法に従えば、第2工程では、複数の走査線を
1本ずつ順次アクティブ電位に設定して、複数の走査線
の各々に接続された一行分の複数の画素毎に充電動作を
実施し(第1フレーム)、第3工程では、全画素につい
ての充電工程が完了した後に、複数の走査線を1本ずつ
順次アクティブ電位に設定して、複数の走査線の各々に
接続された一行分の複数の画素毎に放電動作を実施する
ことになる(第2フレーム)。インターレス駆動の場合
には、第1,第2フィールドを用いて、奇数行及び偶数
行の全画素について充電動作を実施し、第3,第4フィ
ールドを用いてに全画素に対する放電動作を実施すれば
よい。
たは点順次のいずれかで駆動することができる。点順次
駆動法を採用すれば、第3工程での放電電流が、線順次
のように一ライン毎でなく、一画素毎に得られる点で好
ましい。点順次駆動法では、前記第2工程及び前記第3
工程は、一行分の複数の画素に接続された複数の信号線
を、検査装置に順次接続して、一行分の複数の画素を点
順次で駆動することになる。
路と、複数の信号線を選択駆動する水平系駆動回路とが
搭載されているアクティブマトリクス基板を検査対象と
することもできる。この場合、前記第2工程及び前記第
3工程での画素駆動が、前記垂直系駆動回路及び前記水
平系駆動回路の機能に基づいて実施される。
リクス基板の検査装置は、複数の信号線、複数の走査線
及び複数の電圧供給線の各1本にそれぞれ接続された複
数の画素を有し、前記複数の画素の各々は、前記信号線
及び前記走査線に接続された画素選択トランジスタと、
動作トランジスタとを含み、前記動作トランジスタは、
ゲートが前記画素選択トランジスタに接続され、ソース
及びドレインの一方に前記電圧供給線が接続され、他方
がオープン状態であるアクティブマトリクス基板を検査
する検査装置であって、前記複数の走査線及び前記複数
の電圧供給線に供給される検査電位を発生する検査電位
発生手段と、前記複数の信号線に接続されるチャージ・
センス手段と、前記複数の走査線、前記複数の信号線及
び前記複数の電圧供給線を駆動するためのタイミング信
号を発生するタイミング信号発生手段と、前記チャージ
・センス手段からの出力に基づいて、前記複数の画素の
欠陥を判定する判定手段と、を有し、前記検査電位発生
手段及びチャージ・センス手段は、チャージ時に前記動
作トランジスタのゲート−電圧供給線間の寄生容量を充
電する電位を供給し、センス時に前記寄生容量に蓄えら
れた電荷を放電させる電位を供給し、前記センス時に前
記寄生容量に基づく放電電流を前記チャージ・センス手
段にて計測することを特徴とする。
発明の第3の形態に係る検査装置と同様のハードウェア
を用いて、本発明の第2の形態に係る検査方法を実施す
るものである。
装置を用いれば、上述した本発明の第1または第2の態
様に係る検査方法を好適に実施することができる。
プログラムは、上述した本発明の第1または第2の態様
に係る検査方法のための手順をコンピュータに実行させ
るためのものである。
み取り可能な情報記録媒体は、上述した本発明の第5ま
たは第6に係る検査用プログラムを記録しているもので
ある。
て、図面を参照して説明する。
機EL表示装置に用いられるアクティブマトリクス基板
の等価回路図である。図1において、絶縁基板上にはそ
の行方向に沿って、複数のゲート線(走査線)10と複
数のコモン線12が設けられている。基板上にはさら
に、その列方向に沿って、複数の信号線(ソース線)1
4と、複数の電圧供給線(アノード線)16とが設けら
れている。
走査線10の各1本にそれぞれ接続された複数の画素2
0が設けられる。複数の画素20の各々は、画素選択ト
ランジスタQ1と動作トランジスタQ2とを有する。画
素選択トランジスタQ1のゲートG1はゲート線10
に、ソースS1はソース線14に、ドレインD1は動作
トランジスタQ2のゲートG2に、それぞれ接続されて
いる。動作トランジスタQ2のドレインD2はアノード
線16に、ソースS2は画素電極22に接続されてい
る。なお、画素電極22は、実際には図1よりも広い面
積が確保されている。
と動作トランジスタQ2とを共にN型トランジスタにて
形成しているが、いずれか一方または双方をP型トラン
ジスタとしても良い。N型トランジスタに代えてP型ト
ランジスタを採用した場合には、画素選択トランジスタ
Q1のソースS1とドレインD1は、図1とは逆に接続
され、動作トランジスタQ2のソースS2とドレインD
2は、図1とは逆に接続される。
うに、保持容量Csを設けることができる。保持容量C
sの第1電極は、ノードaつまり動作トランジスタQ2
のゲートG2(=画素トランジスタQ1のドレインD
1)に接続され、第2電極はコモン線12に接続されて
いる。
えばガラス基板上に形成されるTFT(薄膜トランジス
タ)にて形成することができるが、それに限定されな
い。
機EL表示装置を組み立てると、動作トランジスタQ2
のソースS2に接続された画素電極22に、有機EL素
子が接続されることになる。従って、有機EL膜が形成
されていないアクティブマトリクス基板の段階では、全
ての画素電極22はオープン状態であり、動作トランジ
スタQ2のソース−ドレイン間に電流は流れない。な
お、本実施形態の検査方法は、画素電極22が形成され
る前の状態でも検査可能であり、要は、動作トランジス
タQ2のソース及びドレインの一方がオープン状態であ
るアクティブマトリクス基板であれば良い。
検査欠陥との相関)本実施形態は、図1に示すアクティ
ブマトリクス基板を用いて有機EL表示装置を組み立て
た後に初めて可能となる図2に示すような欠陥を、アク
ティブマトリクス基板の段階での検査にて事前に検出で
きるようにしたものである。
で可能となる目視検査の一例を示している。図2では、
正常画素が中間調に表示されているが、線欠陥F1、点
欠陥F2及び輝度むらF3が発生している。
線、画素選択トランジスタの不良などであり、例えば箇
所P1にて図1に示すアノード線16が断線している場
合が考えられる。アノード電圧供給回路が図2の上側に
配置されている場合には、断線箇所P1に至る前のアノ
ード線16には電圧が供給可能であるので、その部分に
接続された画素20のEL素子に通電可能となる。しか
し、断線箇所P1にてアノード電圧供給回路との接続が
絶たれたアノード線16に接続された各画素20のEL
素子には電流がながれず、縦ラインに沿って線欠陥F1
が発生する。
中のトランジスタの不良(オープンまたはショート)で
あり、例えば画素20の動作トランジスタQ2の不良が
考えられる。動作トランジスタQ2のソース−ドレイン
間に流れる電流が、正常時の中間調の電流でないと、白
点または黒点のような点欠陥が生ずる。
20の動作トランジスタQ2の特性のばらつきが考えら
れる。動作トランジスタQ2の電流特性がばらつくと、
有機EL素子に流れる電流が区々となり、画面上で輝度
むらF3として認識される。なお、輝度むらF3のパタ
ーンは、電流特性がばらつく動作トランジスタQ2の配
置に依存し、図2はその一例を示している。
機EL表示装置が完成されない限り実施不能である。換
言すれば、有機EL膜を有しないアクティブマトリクス
基板の段階では、有機EL素子に通電不能であるので、
目視検査は不可能である。
ジスタQ2の電流特性を測定するには、微細ピッチで配
列された多数の画素電極22の個々にコンタクトする必
要があるが、それは事実上不可能である。画素電極22
の形成前にあっては、図1に示す動作トランジスタQ2
のソースS2にコンタクトすることもできない。
イン間の寄生容量Cdgoに基づく電流測定 そこで、本発明者等は、図1に示す動作トランジスタQ
2のゲート−ドレイン間の寄生容量Cdgoに着目し
た。動作トランジスタQ2のゲート−ドレイン間に電圧
を印加すれば、ソースがオープン状態であっても、寄生
容量Cdgoに充電できるからである。もし、アノード
線16が断線され、あるいは動作トランジスタQ2のゲ
ート−ドレイン間が断線されている不良発生時には、寄
生容量Cdgoを充電できない。よって、寄生容量Cd
goを充電した後、その電荷を放電させた時の電流をモ
ニタすれば、上述の断線欠陥を検出することができる。
アノード線16等がショートしている場合も、動作トラ
ンジスタQ2のゲート−ドレイン間に正常な電圧を印加
できないので、放電時の電流モニタにより欠陥として判
別可能である。
す線欠陥F1及び点欠陥F2の原因となる欠陥が検出可
能となる。
の高飽和域の利用 図3は、動作トランジスタQ2をTFTにて形成したと
きの、ゲート−ドレイン間電圧に依存して変化する寄生
容量Cdgoの特性の一例を示している。図3に示す通
り、動作トランジスタQ2の寄生容量Cdgoは印加電
圧依存性を有する。図3に示すように、例えば実線で示
すTFT−Aは、印加電圧に拘わらず寄生容量Cdgo
が高い飽和値となる高飽和域Aと、印加電圧に拘わらず
寄生容量Cdgoが低い飽和値となる低飽和域Bと、こ
れら高・低飽和域A,Bの間では印加電圧に従って寄生
容量Cdgoが変化する移行域Cとを有している。
ニタするには、寄生容量Cdgoの容量値が大きい方
が、流れる電流も多くなるので信号/ノイズ比(S/
N)が高く、検査精度が高まる。
る時及びそれから放電させる時のいずれか一方または双
方にて、寄生容量Cdgoの容量値が高飽和域Aとなる
印加電圧(例えば図3に示す−VA2)を生成すればよ
い。
ければ、蓄えられる電荷量も多くなり、大きな放電電流
を得られるからである。充電時に寄生容量Cdgoの容
量値が小さくても、放電時に寄生容量Cdgoの容量値
が大きいと、平衡状態になるまで電流が流れるため、や
はり大きな放電電流を得ることができる。逆に、充電時
及び放電時の双方で、寄生容量Cdgoの容量値が小さ
いと、大きな放電電流は得られない。
きの測定 図2の輝度むらF3の原因の一つは、動作トランジスタ
Q2の特性のばらつきであるが、その特性のばらつき
も、寄生容量Cdgoのばらつきに基づく電流を測定す
ることで検出可能である。
と破線で示すTFT−Bとでは、特に移行域Cでの寄生
容量Cdgoの電圧依存特性が異なっている。よって、
寄生容量Cdgoを高飽和域Aとする電圧設定(例えば
図3に示す−VA2)では、2種の特性TFT−A,T
FT−Bの違いを検出できない場合がある。
ば電圧0〜電圧Vcまでの複数ポイントで変化させ、そ
の時に寄生容量Cdgoに蓄えられた電荷を放電させ、
その際の電流をモニタすると良い。こうすれば、動作ト
ランジスタQ2の特性のばらつきを判別することができ
る。よって、その電流モニタ結果から、図2に示す輝度
むらF3の原因となる欠陥を検出可能となる。例えば、
複数の画素20のほとんどが、図3に示すTFT−Aの
特性を有する動作トランジスタQ2で形成されている場
合、図3に示すTFT−Bの特性を持つ動作トランジス
タQ2を有する画素20では、他の画素20とは輝度が
異なり、輝度むらF3を生ずることが分かる。
セル 図1に示す画素構成によれば、動作トランジスタQ2の
ゲートG2には、保持容量Csが接続されている。よっ
て、動作トランジスタQ2の寄生容量Cdgoの充電、
放電を実施する際には、保持容量Csの充電、放電が同
時に実施されてしまう。しかも、保持容量Csの容量値
をc1とし、寄生容量Cdgoの容量値をc2とする
と、一般的にはc2≪c1であり、例えばc2<c1/
10のように、容量値c1と比べて容量値c2は充分に
小さい。
Cdgoからの放電電流をモニタする時に、保持容量C
sからの放電電流を無視できなくなり、動作トランジス
タQ2の特性を検出することができなくなる。
動作トランジスタQ2の寄生容量Cdgoの充電、放電
を実施する際に、保持容量Csの影響をキャンセルすれ
ばよい。そのためには、動作トランジスタQ2の寄生容
量Cdgoの充電、放電を実施する際に、充電時と放電
時とで保持容量Csの両端の電位差を実質的に等しく設
定すればよい。こうすると、保持容量Csに対して充放
電がなされないため、保持容量Csの影響をキャンセル
できる。
した場合の、画素20の等価回路図であり、ソース線1
2とアノード線16との間には画素選択トランジスタQ
1と、動作トランジスタQ2の寄生容量Cdgoのみが
存在することになる。
生容量Cdgoの影響をキャンセル) 画素欠陥の測定として、チャージ時に寄生容量Cdgo
でなく、保持容量Csに充電させさせても良い。センス
時には、保持容量Csからの放電電流を測定することが
できる。その放電電流値が異常であれば、保持容量Cs
への充電経路途中に欠陥があることが分かる。特に、寄
生容量Cdgoを充放電したときに異常のあった画素に
ついて、保持容量Csを充放電させる測定を実施するこ
とができる。保持容量Csを充放電させた時も異常であ
れば、動作トランジスタQ2以外の部分、例えば画素選
択トランジスタQ1が異常であることが判明する。
ンセルさせた状態で、チャージ工程及びセンス工程を実
施する。動作トランジスタQ2の影響がない状態で測定
するためである。寄生容量Cdgoの影響をキャンセル
するには、チャージ時とセンス時とで、動作トランジス
タQ2のゲート−ドレイン間の電位差を実質的に等しく
すれば良い。あるいは、寄生容量Csが低飽和域となる
電圧を、動作トランジスタQ2のゲート−ドレイン間に
印加すればよい。
検査対象であるアクティブマトリクス基板とその検査装
置を示している。画素マトリクスアレー領域30には、
図1に示す多数の画素20がマトリクスアレー状に配列
されている。この画素マトリクスアレー30の複数のゲ
ート線10は垂直系駆動回路32に、複数のソース線1
4は複数の列選択ゲート35を介して水平系駆動回路3
4に、複数のアノード線16はアノード電圧供給回路3
6に、複数のコモン線12はコモン電圧供給回路38
に、それぞれ接続されている。これら垂直系駆動回路3
2、水平系駆動回路34、アノード電圧供給回路36及
びコモン電圧供給回路38は、アクティブマトリクス基
板上に形成することもできる。その場合には、検査装置
側にこれらの回路32〜38は不要であり、アクティブ
マトリクス基板上に設けられた回路32〜38をそのま
ま用いることができる。なお、図5では説明の便宜上、
画素マトリクスアレー30内のゲート線10及びソース
線14の本数をそれぞれ4本とし、トータルで16個の
画素20を有するものとした。
回路(CPU)40が設けられている。CPU40のバ
ス42には、検査電位発生回路(検査電位発生手段)4
4と、タイミング信号発生回路(タイミング信号発生手
段)46と、判定手段を構成するA/D変換回路48、
第1のメモリー回路50、第2のメモリー回路52、減
算回路54、第3のメモリー回路56及び欠陥判定回路
58とが接続されている。また、複数の列選択ゲート3
5に共通接続されたビデオ端子には、チャージ・センス
回路(チャージ・センス手段)60が接続され、センシ
ングされたアナログ信号がA/D変換回路48に入力さ
れるようになっている。
2が接続されている。このプログラムメモリ62は、以
下にて説明する検査方法の実行手順を記録した、CPU
40を含むコンピュータにて読み取り可能な情報記録媒
体である。このプログラムメモリ62は、ハードディス
ク、ROM、RAM、フレキシブルディスク、CDRO
Mなどにて構成することができる。
本実施形態では、第1フレームにて各画素20の動作ト
ランジスタQ2の寄生容量Cdgoを順次チャージし、
第2フレームにて各画素20の動作トランジスタQ2の
寄生容量Cdgoを順次ディスチャージして電流をセン
シングしている。
タイミング信号発生回路46からのYスタート信号Y−
ST(垂直同期信号)等のタイミング信号に基づき、4
本のゲート線G1〜G4に、図6に示すように、一水平
走査期間Hだけオンする走査信号が供給される。これに
より、まず第1行目の4個の画素選択トランジスタQ1
が同時にオンされ、以降第2行目〜第4行目の画素選択
トランジスタQ1が行単位で順次選択される。
ング信号発生回路46からのXスタート信号X−ST等
のタイミング信号に基づき、4本の列選択ゲート制御線
R1〜R4に、図6に示す水平走査信号が供給される。
これにより、各行の選択毎に、4つの列選択ゲート35
が左側から順にオンされて、4本のソース線S1〜S4
が左側から順にチャージ・センス回路60に接続され
る。これにより、いわゆる点順次にて、各行の画素20
を駆動することができる。
ード電圧供給回路36より4本のアノード線16に電圧
が供給され、コモン電圧供給回路38より4本のコモン
線12に電圧が供給される。また、第1フレームのチャ
ージ動作時には、チャージ・センス回路60より、列選
択ゲート35を介して、4本のソース線14(S1〜S
4)にチャージ電圧が供給される。第2フレームのセン
ス時には、4本のソース線14(S1〜S4)より列選
択ゲート35を介して流れる電流がチャージ・センス回
路60に入力される。
フレームのセンス時に、検査電位発生回路44またはチ
ャージ・センス回路60にて設定される各種電圧は下記
の表1の通りである。
垂直系駆動回路32の動作により、一水平走査期間(1
H)内にて、まず、図6の第1行目の画素20(1,
1)〜画素20(1,4)の各画素選択トランジスタQ
1が同時にオンされる。また、水平系駆動回路34の動
作により、一水平走査期間(1H)内にて、列選択ゲー
ト線R1,R2,R3,R4に接続された列選択ゲート
35が順次オンされる。
に、画素20(1,1)の画素選択トランジスタQ1が
オンされ、チャージ・センス回路60からのソース線S
1,画素選択トランジスタQ1を介して、図1のノード
aの電位がソース線S1の電位VS1とほぼ等しい電位
(トランジスタQ1のソース−ドレイン間の電圧降下分
だけ電位VS1より低い)に設定される。一方、コモン
電圧設定回路38により、画素20(1,1)に接続さ
れたコモン線12にも電位VS1が供給される。よっ
て、画素20(1,1)の保持トランジスタCの両端の
電位がほぼVS1となり、保持容量Csの両端の各電位
の電位差はほぼ0となっている。
ノード線16のノードbは、アノード電圧供給回路36
の動作により、電位VA1に設定される。よって、画素
20(1,1)の動作トランジスタQ2のゲートG2−
ドレインD2間に電圧(VS1−VA1)が印加され、
ゲートG2−ドレインD2間の寄生容量Cdgoは印加
電圧(VS1−VA1)に基づき充電される。
行目の画素20(1,2),(1,3),(1,4)で
も同様にチャージ動作が実施される。
回路34の動作により、次の一水平走査期間(1H)に
て、第2行目の画素20(2,1)〜(2,4)でも、
同様なチャージ動作が実施される。このとき、第1行目
の画素20(1,1)〜(1,4)では、画素選択トラ
ンジスタQ1がオフされるので、各画素20での寄生容
量Cdgoは充電状態を維持する。
の各画素20にてチャージ動作が実施され、1フレーム
目のチャージ動作が終了する。
20の選択は第1フレーム目と同様にして実施される。
まず、画素20(1,1)では、列選択ゲート35及び
ソース線S1を介してチャージ・センス回路60より電
圧が供給され、表1の通り、図1のノードaの電位はソ
ース線14(S1)の電位VS2とほぼ等しく設定され
る。一方、図1のノードbの電位は、表1のアノード線
16の電位VA2と等しい。よって、寄生容量Cdgo
への印加電圧は電圧(VS2−VA2)となる。
素20(1,1)に接続されたコモン線12にも電位V
S2が供給される。よって、画素20(1,1)の保持
トランジスタCの両端の電位がほぼVS2となり、保持
容量Csの両端の各電位の電位差は、チャージ時と同じ
くほぼ0となっている。
の電圧VS2はチャージ時よりも低く設定され、例えば
0Vである。この場合、センス時の寄生容量Cdgoへ
の印加電圧は−VA2である。この印加電圧(−VA
2)は、図2に示すように、寄生容量Cdgoの容量値
を高飽和域Aに設定する電圧である。よって、センス時
には高飽和域Aの容量値を持つ寄生容量Cdgoが平衡
状態となるまで、画素選択トランジスタQ1を介してソ
ース線14(S1)に比較的大きな放電電流が流れ続け
る。このとき、保持容量Csについては、チャージ時も
センス時も印加電圧がほぼ一定であるので、保持容量C
sでは充放電が起こらない。
て保持容量Csの影響をキャンセルすることができる。
このようにして、センス時に寄生容量Cdgoからの比
較的大きな放電電流をモニタすることで、寄生容量Cd
goの特性を検査することができる。以下、チャージ時
と同様にして各画素20を選択してセンス動作を実施す
れば、全画素20の寄生容量Cdgoからの放電電流を
モニタすることができる。
は、種々の方法を適用できる。電流計で計測しても良い
が、本実施形態ではその絶対値までは不要であり、各画
素20の寄生容量Cdgoを比較値と比較するだけで、
欠陥が識別できる。
5に示すように構成している。図5において、各ソース
線14からの電流は、チャージ・センス回路60を介し
てA/D変換器48に入力され、ここでディジタル信号
に変換される。A/D変換器48の出力は第1,第2メ
モリー回路50,52の一方に記憶される。第1,第2
メモリー回路50,52の他方には、第1メモリー回路
50の記憶値と比較される比較値が記憶される。
であっても良いし、あるいは次の画素20の検出値であ
っても良い。後者の場合には、順次得られる画素20毎
の検出値が第1,第2メモリー回路50,52に交互に
記憶され、前回記憶された値と比較される。
情報同士の比較は、図5に示す減算回路54にて実施さ
れ、その差分結果が第3メモリー回路56に記憶され
る。すなわち、この差分結果とは、各画素20からの放
電電流値と比較値との差分である。
6に記憶された情報に基づいて、欠陥判定を行う。これ
により、図2に示す欠陥F1〜F3を目視検査の前に、
アクティブマトリクス基板の段階で判定できる。
一例を示している。順次計測される画素20からの放電
電流値が、比較値と比較して上限及び下限の許容幅に入
っていれば、正常画素と判定できる。(n+2)番目の
画素20からの放電電流は0であるので、図2の欠陥F
1又はF2のいずれかである。(n+2)番目の画素2
0と同一列にて縦に連続して同じ欠陥が生ずれば、欠陥
F1と判定できる。この欠陥が(n+2)番目の画素2
0のみスポット的に生じていれば、点欠陥F2と判定で
きる。放電電流が0ではないが許容幅からある程度外れ
た(n+4)及び(n+6)番目の各画素20は、輝度
むら欠陥F3である。
記の検査を実施すると良い。下記の検査は、上述の欠陥
判定検査と独立して実施しても良いし、上述の欠陥判定
検査に引き続き実施しても良い。
2種の特性TFT−A,TFT−Bで示すように、各画
素20の寄生容量Cdgoの特性のばらつきである。こ
の特性のばらつきは、図3に示す高飽和域Aでは測定不
能な場合があり、図3に示すように移行域Cにて顕著に
現われる。よって、輝度むら欠陥F3を検出するには、
寄生容量Cdgoの容量値が移行域Cとなる電圧帯域に
て、例えば図3に示す0V〜Vcの間の複数種の電圧
を、寄生容量Cdgoへの印加電圧として、チャージ時
及びセンス時のいずれか一方または双方にて印加すると
よい。
TFT−A,TFT−Bのいずれであるかを検出でき
る。画素マトリクスアレー30中の多くの画素20が特
性TFT−Aであれば、特性TFT−Bを有する画素2
0にて輝度むらが生ずることが分かる。
は、チャージ工程、センス工程を1セットとした時、検
査電圧を変更しながら複数セット繰り返して実施するこ
とが好ましい。複数点で計測したほうが、寄生容量Cd
goの特性の相違を明確に検出できるからである。
工程を1セット目に実施し、輝度むら欠陥のための欠陥
検査工程を2セット目以降に実施しても良い。この場
合、1セット目で異常と判定された画素については、2
セット目以降では判定しなくても良い。もちろん、2セ
ット目以降では、異常画素に対するチャージ、センス工
程も不要である。ただし、垂直・水平系駆動回路32,
34の機能に基づいてチャージ・センス工程を実施する
場合、特定画素についてのみ充放電させることが困難で
ある。よって、2セット目以降では、図5に示すA/D
変換回路48以降の判定工程を、異常画素については省
略すると良い。このようにするためには、1セット目の
画素20毎の判定結果をメモリ(図示せず)に記憶して
おき、このメモリの情報に基づいて、1セット目にて正
常と判定された画素20についてのみ、2セット目以降
での判定工程を実施すればよい。
陥検査)画素欠陥の測定として、チャージ時に寄生容量
Cdgoでなく、保持容量Csに充電させさせても良
い。保持容量Csは、画素選択トランジスタQ1をオン
させて、図1のノードaとコモン線12とに電位差を与
えることで充電される。センス時には、画素選択トラン
ジスタQ1をオンさせて、保持容量Csからの放電電流
をソース線14を介して測定することができる。その放
電電流値が異常であれば、保持容量Csへの充電経路途
中に欠陥があることが分かる。特に、寄生容量Cdgo
を充放電したときに異常のあった画素について、保持容
量Csを充放電させる測定を実施することができる。保
持容量Csを充放電させた時も異常であれば、動作トラ
ンジスタQ2以外の部分、例えば画素選択トランジスタ
Q1が異常であることが判明する。
ンセルさせた状態で、チャージ工程及びセンス工程を実
施する。動作トランジスタQ2の影響がない状態で測定
するためである。寄生容量Csの影響をキャンセルする
には、チャージ時とセンス時とで、動作トランジスタQ
2のゲート−ドレイン間(図1のノードaとノードbと
の間)の電位差を実質的に等しくすれば良い。あるい
は、図3に示すように、寄生容量Cdgoが低飽和域と
なる電圧を、動作トランジスタQ2のゲート−ドレイン
間に印加すればよい。
い、検査電位発生回路44からの発生電位を変更するだ
けで実施することができる。
るものではなく、本発明の要旨の範囲内で種々の変形実
施が可能である。
ためのアクティブマトリクス基板を例に挙げ説明した
が、寄生容量のある動作トランジスタを画素毎に有する
ものであれば、他の用途に用いることもできる。
型トランジスタに限らず、Pチャネル型トランジスタを
用いてもよい。この場合、この動作トランジスタQ2の
寄生容量の特性は、図3とは異なり、高電圧側で高飽和
域Aとなり、負電圧を含む低電圧側にて低飽和域Bとな
る。よって、その特性を考慮して、チャージ時またはセ
ンス時の印加電圧を設定すればよい。
ス基板の画素の等価回路図である。
形成される有機EL表示装置での線欠陥、点欠陥及び輝
度むらを説明するための概略説明図である。
ンジスタをTFTにて構成した時の、TFTのゲート−
ドレイン間電圧に依存して変化するゲート−ドレイン間
の寄生要領Cdgoの容量値の特性図である。
の画素の等価回路図である。
ス基板の検査装置のブロック図である。
タイミングチャートである。
図である。
容量 R1〜R4 列選択ゲート制御線
6)
Claims (23)
- 【請求項1】 複数の信号線、複数の走査線及び複数の
電圧供給線の各1本にそれぞれ接続された複数の画素を
有し、前記複数の画素の各々は、前記信号線及び前記走
査線に接続された画素選択トランジスタと、動作トラン
ジスタとを含み、前記動作トランジスタは、ゲートが前
記画素選択トランジスタに接続され、ソース及びドレイ
ンの一方に前記電圧供給線が接続され、他方がオープン
状態であるアクティブマトリクス基板を用意する第1工
程と、 検査装置より電位を供給して、前記動作トランジスタの
ゲート−電圧供給線間の寄生容量を充電する第2工程
と、 前記寄生容量に蓄えられた電荷を放電させて、前記寄生
容量に基づく放電電流を前記検査装置にて計測する第3
工程と、 前記放電電流値に基づいて、前記複数の画素の欠陥を前
記検査装置にて判定する第4工程と、を有することを特
徴とするアクティブマトリクス基板の検査方法。 - 【請求項2】 請求項1において、 前記複数の画素の各々は、前記動作トランジスタのゲー
トに接続された保持容量をさらに含み、 前記第2工程及び前記第3工程では、前記保持容量の影
響をキャンセルすることを特徴とするアクティブマトリ
クス基板の検査方法。 - 【請求項3】 請求項2において、 前記第2工程及び前記第3工程では、前記保持容量の両
端の電位差が実質的に同一であることを特徴とするアク
ティブマトリクス基板の検査方法。 - 【請求項4】 請求項1乃至3のいずれかにおいて、 前記動作トランジスタのゲート−電圧供給線間の寄生容
量の容量値は、印加電圧に依存して、高飽和域と、低飽
和域と、前記高飽和域及び低飽和域間で容量値が変化す
る移行域とを有し、 前記第2工程及び前記第3工程の少なくとも一方では、
前記動作トランジスタのゲート−電圧供給線間の寄生容
量の容量値が前記高飽和域となる電圧を、前記動作トラ
ンジスタのゲート−電圧供給線間に印加することを特徴
とするアクティブマトリクス基板の検査方法。 - 【請求項5】 請求項1乃至3のいずれかにおいて、 前記動作トランジスタのゲート−電圧供給線間に印加さ
れる電圧を変化させて、前記第2〜第4工程を1セット
として複数セット実施することを特徴とするアクティブ
マトリクス基板の検査方法。 - 【請求項6】 請求項5において、 前記動作トランジスタのゲート−電圧供給線間の寄生容
量の容量値は、印加電圧に依存して、高飽和域と、低飽
和域と、前記高飽和域及び低飽和域間で容量値が変化す
る移行域とを有し、 前記複数セットの各々で実施される前記第2工程及び前
記第3工程の少なくとも一方では、前記動作トランジス
タのゲート−電圧供給線間の寄生容量の容量値が前記移
行域となる電圧を、前記動作トランジスタのゲート−電
圧供給線間に印加することを特徴とするアクティブマト
リクス基板の検査方法。 - 【請求項7】 請求項5において、 前記動作トランジスタのゲート−電圧供給線間の寄生容
量の容量値は、印加電圧に依存して、高飽和域と、低飽
和域と、前記高飽和域及び低飽和域間で容量値が変化す
る移行域とを有し、 1セット目に実施される前記第2工程及び前記第3工程
の少なくとも一方では、前記動作トランジスタのゲート
−電圧供給線間の寄生容量の容量値が前記高飽和域とな
る電圧を、前記動作トランジスタのゲート−電圧供給線
間に印加し、 2セット目以降に実施される前記第2工程及び前記第3
工程の少なくとも一方では、前記動作トランジスタのゲ
ート−電圧供給線間の寄生容量の容量値が前記移行域と
なる電圧を、前記動作トランジスタのゲート−電圧供給
線間に印加することを特徴とするアクティブマトリクス
基板の検査方法。 - 【請求項8】 請求項7において、 2セット目以降に実施される前記第4工程では、1セッ
ト目の前記第4工程にて正常とされた画素について判定
することを特徴とするアクティブマトリクス基板の検査
方法。 - 【請求項9】 複数の信号線、複数の走査線及び複数の
電圧供給線の各1本にそれぞれ接続された複数の画素を
有し、前記複数の画素の各々は、前記信号線及び前記走
査線に接続された画素選択トランジスタと、動作トラン
ジスタと、保持容量とを含み、前記動作トランジスタ
は、ゲートが前記保持容量及び前記画素選択トランジス
タに接続され、ソース及びドレインの一方に前記電圧供
給線が接続され、他方がオープン状態であるアクティブ
マトリクス基板を用意する第1工程と、 検査装置より電位を供給して、前記保持容量を充電する
第2工程と、 前記保持容量に蓄えられた電荷を放電させて、前記保持
容量に基づく放電電流を前記検査装置にて計測する第3
工程と、 前記放電電流値に基づいて、前記複数の画素の欠陥を前
記検査装置にて判定する第4工程と、 前記第2工程及び前記第3工程では、前記動作トランジ
スタのゲート−電圧供給線間の寄生容量の影響をキャン
セルすることを特徴とするアクティブマトリクス基板の
検査方法。 - 【請求項10】 請求項9において、 前記第2工程及び前記第3工程では、前記動作トランジ
スタのゲート−電圧供給線間の電位差が実質的に同一で
あることを特徴とするアクティブマトリクス基板の検査
方法。 - 【請求項11】 請求項10において、 前記動作トランジスタのゲート−電圧供給線間の寄生容
量の容量値は、印加電圧に依存して、高飽和域と、低飽
和域と、前記高飽和域及び低飽和域間で容量値が変化す
る移行域とを有し、 前記第2工程及び前記第3工程では、前記動作トランジ
スタのゲート−電圧供給線間の寄生容量の容量値が前記
低飽和域となる電圧を、前記動作トランジスタのゲート
−電圧供給線間に印加することを特徴とするアクティブ
マトリクス基板の検査方法。 - 【請求項12】 請求項1乃至11のいずれかにおい
て、 前記第2工程は、前記複数の走査線を1本ずつ順次アク
ティブ電位に設定して、前記複数の走査線の各々に接続
された一行分の複数の画素毎に充電動作を実施し、 前記第3工程は、全画素についての充電工程が完了した
後に、前記複数の走査線を1本ずつ順次アクティブ電位
に設定して、前記複数の走査線の各々に接続された一行
分の複数の画素毎に放電動作を実施することを特徴とす
るアクティブマトリクス基板の検査方法。 - 【請求項13】 請求項12において、 前記第2工程及び前記第3工程は、前記一行分の複数の
画素に接続された前記複数の信号線を、前記検査装置に
順次接続して、前記一行分の複数の画素を点順次で駆動
することを特徴とするアクティブマトリクス基板の検査
方法。 - 【請求項14】 請求項12または13において、 前記アクティブマトリクス基板上に、前記複数の走査線
を選択駆動する垂直系駆動回路と、前記複数の信号線を
選択駆動する水平系駆動回路とが搭載され、 前記第2工程及び前記第3工程での画素駆動が、前記垂
直系駆動回路及び前記水平系駆動回路の機能に基づいて
実施されることを特徴とするアクティブマトリクス基板
の検査方法。 - 【請求項15】 複数の信号線、複数の走査線及び複数
の電圧供給線の各1本にそれぞれ接続された複数の画素
を有し、前記複数の画素の各々は、前記信号線及び前記
走査線に接続された画素選択トランジスタと、動作トラ
ンジスタとを含み、前記動作トランジスタは、ゲートが
前記画素選択トランジスタに接続され、ソース及びドレ
インの一方に前記電圧供給線が接続され、他方がオープ
ン状態であるアクティブマトリクス基板を検査する検査
装置であって、 前記複数の走査線及び前記複数の電圧供給線に供給され
る検査電位を発生する検査電位発生手段と、 前記複数の信号線に接続されるチャージ・センス手段
と、 前記複数の走査線、前記複数の信号線及び前記複数の電
圧供給線を駆動するためのタイミング信号を発生するタ
イミング信号発生手段と、 前記チャージ・センス手段からの出力に基づいて、前記
複数の画素の欠陥を判定する判定手段と、を有し、 前記検査電位発生手段及びチャージ・センス手段は、チ
ャージ時に前記動作トランジスタのゲート−電圧供給線
間の寄生容量を充電する電位を供給し、センス時に前記
寄生容量に蓄えられた電荷を放電させる電位を供給し、
前記センス時に前記寄生容量に基づく放電電流を前記チ
ャージ・センス手段にて計測することを特徴とするアク
ティブマトリクス基板の検査装置。 - 【請求項16】 請求項15において、 前記アクティブマトリクス基板はコモン線をさらに有
し、前記複数の画素の各々は、前記動作トランジスタの
ゲートと前記コモン線との間に接続された保持容量をさ
らに含み、 前記検査電位発生手段は前記コモン線にも検査電位を供
給し、 前記検査電位発生手段及び前記チャージ・センス手段
は、前記チャージ時及び前記センス時の双方で、前記保
持容量の両端の電位差を実質的に同一にする電位を供給
することを特徴とするアクティブマトリクス基板の検査
装置。 - 【請求項17】 請求項15または16において、 前記動作トランジスタのゲート−電圧供給線間の寄生容
量の容量値は、印加電圧に依存して、高飽和域と、低飽
和域と、前記高飽和域及び低飽和域間で容量値が変化す
る移行域とを有し、 前記検査電位発生手段及び前記チャージ・センス手段
は、前記チャージ時及び前記センス時の少なくとも一方
では、前記動作トランジスタのゲート−電圧供給線間の
寄生容量の容量値が前記高飽和域となる電圧を、前記動
作トランジスタのゲート−電圧供給線間に印加すること
を特徴とするアクティブマトリクス基板の検査装置。 - 【請求項18】 請求項15または16において、 前記動作トランジスタのゲート−電圧供給線間の寄生容
量の容量値は、印加電圧に依存して、高飽和域と、低飽
和域と、前記高飽和域及び低飽和域間で容量値が変化す
る移行域とを有し、 前記検査電位発生手段及び前記チャージ・センス手段
は、前記チャージ時及び前記センス時の少なくとも一方
では、前記動作トランジスタのゲート−電圧供給線間の
寄生容量の容量値が前記移行域となる電圧を、前記動作
トランジスタのゲート−電圧供給線間に印加することを
特徴とするアクティブマトリクス基板の検査装置。 - 【請求項19】 複数の信号線、複数の走査線及び複数
の電圧供給線の各1本にそれぞれ接続された複数の画素
を有し、前記複数の画素の各々は、前記信号線及び前記
走査線に接続された画素選択トランジスタと、動作トラ
ンジスタと、保持容量とを含み、前記動作トランジスタ
は、ゲートが前記保持容量の一端及び前記画素選択トラ
ンジスタに接続され、ソース及びドレインの一方に前記
電圧供給線が接続され、その他方がオープン状態であ
り、前記保持容量の他端にコモン線が接続されたアクテ
ィブマトリクス基板を検査する検査装置であって、 前記複数の走査線、前記複数の電圧供給線及び前記コモ
ン線に供給される検査電位を発生する検査電位発生手段
と、 前記複数の信号線に接続されるチャージ・センス手段
と、 前記複数の走査線、前記複数の信号線、前記複数の電圧
供給線及び前記コモン線を駆動するためのタイミング信
号を発生するタイミング信号発生手段と、 前記チャージ・センス手段からの出力に基づいて、前記
複数の画素の欠陥を判定する判定手段と、を有し、 前記検査電位発生手段及びチャージ・センス手段は、チ
ャージ時に前記保持容量を充電する電位を供給し、セン
ス時に前記保持容量に蓄えられた電荷を放電させる電位
を供給し、前記チャージ時及びセンス時に前記動作トラ
ンジスタのゲート−電圧供給線間の寄生容量をキャンセ
ルさせる電位を供給し、前記センス時に前記保持容量に
基づく放電電流を前記チャージ・センス手段にて計測す
ることを特徴とするアクティブマトリクス基板の検査装
置。 - 【請求項20】 請求項15乃至19のいずれかにおい
て、 前記アクティブマトリクス基板上に、前記複数の走査線
を選択駆動する水平系駆動回路と、前記複数の信号線を
選択駆動する垂直系駆動回路とが搭載され、 前記タイミング信号発生手段は、前記水平系駆動回路及
び前記垂直系駆動回路にタイミング信号を供給して、前
記水平系駆動回路及び前記垂直系駆動回路の機能に基づ
いてチャージ動作及びセンス動作を実施させることを特
徴とするアクティブマトリクス基板の検査装置。 - 【請求項21】 複数の信号線、複数の走査線及び複数
の電圧供給線の各1本にそれぞれ接続された複数の画素
を有し、前記複数の画素の各々は、前記信号線及び前記
走査線に接続された画素選択トランジスタと、動作トラ
ンジスタとを含み、前記動作トランジスタは、ゲートが
前記画素選択トランジスタに接続され、ソース及びドレ
インの一方に前記電圧供給線が接続され、他方がオープ
ン状態であるアクティブマトリクス基板を検査するため
に、コンピュータに、 前記動作トランジスタのゲート−電圧供給線間の寄生容
量を充電させる第1手順と、 前記寄生容量に蓄えられた電荷を放電させて、前記寄生
容量に基づく放電電流を計測する第2手順と、 前記放電電流値に基づいて、前記複数の画素の欠陥を判
定する第3手順と、を実行させるためのアクティブマト
リクス基板の検査用プログラム。 - 【請求項22】 複数の信号線、複数の走査線及び複数
の電圧供給線の各1本にそれぞれ接続された複数の画素
を有し、前記複数の画素の各々は、前記信号線及び前記
走査線に接続された画素選択トランジスタと、動作トラ
ンジスタと、保持容量を含み、前記動作トランジスタ
は、ゲートが前記保持容量の一端及び前記画素選択トラ
ンジスタに接続され、ソース及びドレインの一方に前記
電圧供給線が接続され、他方がオープン状態であり、前
記保持容量の他端がコモン線に接続されたアクティブマ
トリクス基板を検査するために、コンピュータに、 前記保持容量を充電させる第1手順と、 前記保持容量に蓄えられた電荷を放電させて、前記保持
容量に基づく放電電流を計測する第2手順と、 前記放電電流値に基づいて、前記複数の画素の欠陥を判
定する第3手順と、を実行させ、かつ、前記第1手順お
よび前記第2手順にて、前記動作トランジスタのゲート
−電圧供給線間の寄生容量の影響をキャンセルさせるた
めのアクティブマトリクス基板の検査用プログラム。 - 【請求項23】 コンピュータ読み取り可能な情報記録
媒体であって、請求項21または22に記載の検査用プ
ログラムを記録した情報記録媒体。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002146323A JP3527726B2 (ja) | 2002-05-21 | 2002-05-21 | アクティブマトリクス基板の検査方法及び検査装置 |
KR1020030028471A KR100939188B1 (ko) | 2002-05-21 | 2003-05-06 | 액티브 매트릭스 기판의 검사방법 및 검사장치와 그에 사용되는 검사용 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체 |
TW092113627A TWI266559B (en) | 2002-05-21 | 2003-05-20 | Method and device for inspecting active matrix substrate, program used for the inspection and information recording medium |
EP03011065A EP1365632B1 (en) | 2002-05-21 | 2003-05-20 | Inspection method and device for active matrix |
DE60308748T DE60308748T2 (de) | 2002-05-21 | 2003-05-20 | Inspektionsverfahren und Einrichtung für aktive Matrix |
EP05028011A EP1641324A1 (en) | 2002-05-21 | 2003-05-20 | Inspection method and device for active matrix |
US10/441,951 US6815975B2 (en) | 2002-05-21 | 2003-05-20 | Inspection method and inspection device for active matrix substrate, inspection program used therefor, and information storage medium |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002146323A JP3527726B2 (ja) | 2002-05-21 | 2002-05-21 | アクティブマトリクス基板の検査方法及び検査装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003430804A Division JP4091537B2 (ja) | 2003-12-25 | 2003-12-25 | アクティブマトリクス基板の検査方法及び検査装置並びにそれに用いる検査用プログラム及び情報記録媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003337546A true JP2003337546A (ja) | 2003-11-28 |
JP3527726B2 JP3527726B2 (ja) | 2004-05-17 |
Family
ID=29397791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002146323A Expired - Fee Related JP3527726B2 (ja) | 2002-05-21 | 2002-05-21 | アクティブマトリクス基板の検査方法及び検査装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6815975B2 (ja) |
EP (2) | EP1641324A1 (ja) |
JP (1) | JP3527726B2 (ja) |
KR (1) | KR100939188B1 (ja) |
DE (1) | DE60308748T2 (ja) |
TW (1) | TWI266559B (ja) |
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-
2002
- 2002-05-21 JP JP2002146323A patent/JP3527726B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-06 KR KR1020030028471A patent/KR100939188B1/ko not_active IP Right Cessation
- 2003-05-20 EP EP05028011A patent/EP1641324A1/en not_active Withdrawn
- 2003-05-20 TW TW092113627A patent/TWI266559B/zh not_active IP Right Cessation
- 2003-05-20 US US10/441,951 patent/US6815975B2/en not_active Expired - Fee Related
- 2003-05-20 EP EP03011065A patent/EP1365632B1/en not_active Expired - Fee Related
- 2003-05-20 DE DE60308748T patent/DE60308748T2/de not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
EP1641324A1 (en) | 2006-03-29 |
KR20030090502A (ko) | 2003-11-28 |
US20040008053A1 (en) | 2004-01-15 |
JP3527726B2 (ja) | 2004-05-17 |
DE60308748D1 (de) | 2006-11-16 |
DE60308748T2 (de) | 2007-10-31 |
KR100939188B1 (ko) | 2010-01-28 |
EP1365632A1 (en) | 2003-11-26 |
EP1365632B1 (en) | 2006-10-04 |
TWI266559B (en) | 2006-11-11 |
TW200403950A (en) | 2004-03-01 |
US6815975B2 (en) | 2004-11-09 |
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Legal Events
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
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S531 | Written request for registration of change of domicile |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140227 Year of fee payment: 10 |
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