WO2004109376A1

WO2004109376A1 - アレイ基板の検査方法

Info

Publication number: WO2004109376A1
Application number: PCT/JP2004/007988
Authority: WO
Inventors: Satoru Tomita
Original assignee: Toshiba Matsushita Display Technology Co., Ltd.
Priority date: 2003-06-04
Filing date: 2004-06-02
Publication date: 2004-12-16
Also published as: TW200510742A; CN1802592A; JPWO2004109376A1; TWI238259B; KR20060020652A; US20060103413A1

Abstract

任意の画素電極に電荷をチャージする。電荷がチャージされた画素電極に接続されたスイッチング素子をオフにした状態で、少なくとも1フレーム期間より長い期間電荷を保持する。電荷を保持した後、画素電極に対し電子ビームを照射し、画素電極から放出される２次電子の情報によって画素電極に関して検査する。

Description

明細書

アレイ基板の検査方法

技術分野

'この発明は、液晶表示パネルの構成部品である'アレイ基板を検査するアレイ基板の検査方法に関する。

背景技術

液晶表示パネルは、ノート型パーソナルコンピュータ（ノート P C ) のディスプレイ部、携帯電話器のディスプレイ部 . テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示パネルは、複数の画素電極がマトリクス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層と、を有する。

アレイ基板は、マトリクス状に配列される複数の画素電極. 複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿つて配列される複数の信号線、及びこれら走査線と信号線の交差位置近傍に配置される複数のスィッチング素子を有する。

アレイ基板のタイプとして、 2 つのタイプがある。即ち、スィツチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、ァモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線及ぴ信号線の駆動回路をアレイ基板に組み込むことができる。

上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法及ぴ検査装置としては、特開平 1 1 一 2 7 1 1 7 7号公報、特開 2 0 0 0 - 3 1 4 2 号公報、 U.S.P.5,268,638 に開示された技術力 ^sある。

特開平 1 1 — 2 7 1 1 7 7号公報は、アモルファスタイプの L C D基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、 L C D基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開 2 0 0 0 - 3 1 4 2号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される 2次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。 U.S.P.5.,268,638 の技術でも、電子ビームを画素電極に照射したときに放出される 2次電子を利用するものである。

発明の開示

液晶表示パネルの信頼性を向上させるためには、素子（画素部）のリークの有無を厳格に検出し、製品を選別しなければならない。しかし製品の良否を厳格に判定するには、ァレィ基板の製造工程においてその品質を検查する検査方法の信頼性が高くなければならない。この発明は以上の点に鑑みなされたもので、その目的は、アレイ基板の検査の信頼性を向上させることができるアレイ基板の検查方法を提供することにある。

上記課題を解決するため、本発.明の態様に係るアレイ基板の検査方法は、基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記走査線と信号線との交差部近傍にそれぞれ形成された複数のスイッチング素子と、前記複数のスィツチング素子にそれぞれ接続され行列方向に配置された複数の画素電極と、を備えたアレイ基板の検査方法において、任意の画素電極に電荷をチャージし、電荷がチャージされた前記画素電極に接続されたスイッチング素子をオフにした状態で、少なくとも 1 フレーム期間より長い期間電荷を保持し、前記電荷を保持した後、前記画素電極に対し電子ビームを照射し、前記画素電極から放出される 2次電子の情報によって前記画素電極に関して検查する。

図面の簡単な説明

図 1 は本発明の実施の形態に係るアレイ基板の検査方法による測定を説明するタイミングチヤ一トである。

図 2 はアレイ基板を備えた液晶表示パネルの概略断面図である。

図 3 は図 2 に示した液晶表示パネルの一部を示す斜視図である。

図 4 はマザ一基板を利用して構成されたアレイ基板の配列例を示す平面図である。図 5 は図 4 に示したアレイ基板のアレイ基板メイン領域の概略平面図である。

図 6 は図 5 に示したァレイ基板の画素領域の一部を拡大して示す概略平面図である。

図 7 は図 6 に示したァレイ基板を備えた液晶表示パネルの概略断面図である。

図 8 は図 7 に示したアレイ基板の一部を拡大して示す断面図である。

図 9 は電気的テスタおよび電子ビームテスタを含むアレイ基板の検查装置の概略構成図である。

図 1 0 はアレイ基板の検查方法を説明するためのフローチヤートである。

図 1 1 は検査対象となるアレイ基板の端部の例を示す平面図である。

図 1 2 はアレイ基板のアレイ基板メイン領域の変形例を示す概略平面図である。

発明を実施するための最良の形態

以下、図面を参照しながらこの発明の実施の形態に係るァレイ基板の検査方法について詳細に説明する。始めに、ポリシリコンタイプのアレイ基板を備えた液晶表示パネルについて説明する。本実施の形態において、ポリシリコンタイプのアレイ基板を、アレイ基板 1 0 1 として説明する。

図 2 およぴ図 3 に示すように、液晶表示パネルは、アレイ基板 1 0 1 と、このアレイ基板に所定の隙間を保持して対向配置された対向基板 1 0 2 と、これら両基板に狭持された液曰

曰曰 0 3 とを備えている。アレイ基板 1 0 1 および対向基板 1 0 2 は、スぺーサとして柱状スぺーサ 1 2 7 により所定の隙間を保持している。アレイ基板 1 0 1 および対向基板 1 0 2 の周縁部同士はシール材 1 6 0 で接合され、シール材の一部に形成された液晶注入口 1 6 1 は封止材 1 6 2 で封止されている。

次に、図 4 を参照して、アレイ基板 1 0 1 について詳述する。図 4 には、アレイ基板より大きな寸法の基板としてのマザ一基板 1 0 0 を示し、このマザ一基板を利用して 4 つのァレイ基板 1 0 1 が構成された例を示している。このように、アレイ基板 1 0 1 を形成する際、一般に、マザ一基板 1 0 0 を用いて形成されている。

次に、図 4 に示した 1 つのアレイ基板 1 0 1 を代表してその構成を説明する。アレイ基板 1 0 1 は、アレイ基板メイン領域 1 0 1 a およびアレイ基板サブ領域 1 0 1 b を有するがここではアレイ基板メイン領域 1 0 1 a について詳しく説明する。なお、アレイ基板サブ領域 1 0 1 b については、後で詳しく説明する。

図 5 に示すように、アレイ基板 1 0 1 上の画素領域 3 0 には、複数の画素電極 Pがマトリクス状に配置されている。ァレイ基板 1 0 1 は、画素電極 P に加えて、これら画素電極 P の行に沿って配置された複数の走査線 Y、これら画素電極 P の列に沿って配置された複数の信号線 Xを備えている。すなわち、複数の走査線 Yは行方向に延在し、複数の信号線 Xは列方向に延在している。アレイ基板 1 0 1 は、走査線 Yおよぴ信号線 Xの各交差部近傍に配置されるスィツチング素子としての薄膜トランジスタ（以下、 T F T と称する） S Wを有している。アレイ基板 1 0 1 は駆動回路部として、複数の走查線 Yを駆動する走査線駆動回路 4 0 を有している。

各 T F T S Wは、走査線 Yを介して駆動された時に信号線 Xの信号電圧を画素電極 P に印加する。走査線駆動回路 4 0 は、アレイ基板 1 0 1 上に作り込まれ、画素領域 3 0 の外側領域に配置されている。また、走査線駆動回路 4 0 は、 T F T S Wと同様なポリシリコンの半導体膜を有した T F Tを用いて構成されている。

更に、アレイ基板 1 0 1 は、アレイ基板メイン領域 1 0 1 _a のエッジラインの一側に沿って並ぶとともに、走査線駆動回路 4 0および信号線 Xに接続される複数の端子からなるパッド群 P ΰ p を備えてレ、る。パッド群 P D ρ は、それぞれ異なる信号を入力するために用いられる他、検査用の信号を入出力するために用いられる。アレイ基板 1 0 1 は、マザ一基板 1 0 0 を、例えばアレイ基板のエッジ e (図 4 ) に沿って切断することにより互いに分離され切出される。

次に、図 6 およぴ図 7 を参照して、液晶表示パネルの画素領域 3 0 の一部をとり出して更に説明する。図 6 はアレイ基板の画素領域 3 0 を拡大して示す平面図、図 7 は液晶表示パネルの画素領域を拡大して示す断面図である。アレイ基板 1 0 1 はガラス基板等の透明な絶縁基板としての基板 1 1 1 を有している。基板 1 1 1 上には、複数の信号線 Xおよび複数の走査線 Yがマトリタス状に配置され、信号線と走査線との各交差部近傍に T F T S W (図 6 の円 1 7 1 で囲む部分参照）が設けられている。

T F T S Wは、ポリシリコンで形成されソース Zドレイン領域 1 1 2 a 、 1 1 2 b を有した半導体膜 1 1 2 と、走査線 Yの一部を延在したゲート電極 1 1 5 と、を有している。

また、基板 1 1 1上には、捕助容量素子 1 3 1 を形成するストライプ状の補助容量線 1 1 6 が複数形成され、走査線 Y と平行に延ぴている。この部分に画素電極 Pが形成されている（図 6 の円 1 7 2で囲む部分と図 7参照）。

詳細に述べると、基板 1 1 1上には、半導体膜 1 1 2 と、補助容量下部電極 1 1 3 と、が形成され、これら半導体膜おょぴ補助容量下部電極を含む基板上にゲート絶縁膜 1 1 4が成膜されている。ここで、補助容量下部電極 1 1 3 は、半導体膜 1 1 2 と同様ポリシリコンで形成されている。ゲート絶縁膜 1 1 4上に、走査線 Y、ゲート電極 1 1 5 b 、および補助容量線 1 1 6が配設されている。補助容量線 1 1 6および補助容量下部電極 1 1 3 はゲート絶縁膜 1 1 4 を介して対向配置されている。走査線 Y、ゲート電極 1 1 5 b 、およぴ補助容量線 1 1 6 を含むゲート絶縁膜 1 1 4上には層間絶縁膜 1 1 7が成膜されている。

層間絶縁膜 1 1 7上には、コンタクト電極 1 2 1 および信号線 Xが形成されている。コンタクト電極 1 2 1 は、それぞれコンタクトホールを介して、半導体膜 1 1 2のソース Zドレイン領域 1 1 2 a 、および画素電極 Pにそれぞれ接続されている。コンタクト電極 1 2 1 は補助容量下部電極 1 1 3 に接続されている。信号線 Xはコンタクトホールを介して半導体膜 1 1 2 のソース Zドレイン領域 1 1 2 b と接続されている。

コンタクト電極 1 2 1 、信号線 X、および層間絶縁膜 1 1 7 に重ねて保護絶縁膜 1 2 2が形成されている。保護絶縁膜 1 2 2上には、それぞれストライプ状の緑色の着色層 1 2 4 G,、赤色の着色層 1 2 4 R、および青色の着色層 1 2 4 Bが隣接し交互に並んで配設されている。着色層 1. 2 4 G、 1 2 4 R、 1 2 4 Bはカラーフィルタを構成してレ、る。

着色層 1 2 4 G、 1 2 4 R、 1 2 4 B上には、 I T O (ィンジゥム · すず酸化物）等の透明な導電膜により画素電極 P がそれぞれ形成されている。各画素電極 Pは、着色層および保護絶縁膜 1 2 2 に形成されたコンタクトホール 1 2 5 を介してコンタクト電極 1 2 1 に接続されている。画素電極 P の周縁部は、補助容量線 1 1 6 および信号線 Xに重なっている。ここで、画素電極 Pに接続された補助容量素子 1 3 1 は、電荷を蓄積する補助容量として機能する。

着色層 1 2 4 R、 1 2 4 G上には、柱状スぺーサ 1 2 7 ( 図 6参照）が形成されている。全てを図示しないが、柱状スぺーサ 1 2 7 は各着色層上に所望の密度で複数本形成されている。着色層 1 2 4 G、 1 2 4 R、 1 2 4 Bおよび画素電極 P上には、配向膜 1 2 8が形成されている。

対向基板 1 0 2 は、透明な絶縁基板として基板 1 5 1 を有している。この基板 1 5 1 上には、 I T O等の透明材料で形成された対向電極 1 5 2およぴ配向膜 1 5 3 が順次形成されている。

図 9 を参照して、電子ビームテスタ（以下、 E Bテスタと称する）および電気的テスタを用いたアレイ基板 1 0 1 の検查方法おょぴアレイ基板の検査装置について説明する。この検查は、基板上に画素電極 Pを形成した後に行なわれる。

まず、アレイ。基板 1 0 1 の検査に用いる検查装置の構成を説明する。検査チャンパとしての真空チャンパ 3 1 0 には、電子ビーム走查器 3 0 0 が設けられている。電子ビーム走查器 3 0 0 はアレイ基板に対し電子ビームを照射する電子ビーム照射手段として機能する。真空チャンパ 3 1 0 内には、検查対象となるアレイ基板 1 0 1 を収容することができ、また取り出すこともできる。さらに真空チャンバ 3 1 0 には、電子検出器 3 5 0 が設けられている。電子検出器 3 5 0 はァレィ基板から放出される 2次電子を検出する電子検出手段として機能する。真空チャンバ 3 1 0 内には、プローブュニット 3 4 0 が配置され、プローブュニット 3 4 0 は、その複数のプローブをアレイ基板 1 0 1 の対応するパッドに接触させることができる。このコントロールは、図示しないがロボットにより精度良く行なわれる。

真空チャンパ 3 1 0 の側壁には、封止コネクタ 3 1 1 が設けられている。この封止コネクタ 3 1 1 は、真空チャンパ 3 1 0 内部を気密状態に維持しながら、内部のプローブュニット 3 4 0 、電子検出器 3 5 0 などを外部の各対応するュ -ットに接続するためのものである。真空チャンバ 3 1 0 の外側には制御装置 3 2 0 が配置されている。制御装置 3 2 0 は、信号源部 3 2 1 、駆動回路制御部 3 2 2 、信号解析部 3 2 3 、これらを制御する制御部 3 2 4 、入出力部 3 2 5 を有している。信号源部 3 2 1 はアレイ基板に対し電気信号を供給する電気信号供.給手段として機能する。信号解祈部 ' 3 2 3 はァレイ基板を流れた電気信号を検出する電気信号検出手段として機能する。

制御部 3 2 4 は、駆動回路制御部 3 2 2 を制御し、プロ一プュニット 3 4 0 を介してアレイ基板 1 0 1 上の走査線駆動回路 4 0 の検查を行うことができる。走査線駆動回路 4 0 をテストする検出情報が駆動回路制御部 3 2 2 から制御部 3 2 4 に取り込まれ、入出力部 3 2 5 を介して外部の例えば表示装置に出力される。駆動回路制御部 3 2 2 は、アレイ基板 1 0 1 上の走査線駆動回路 4 0 を介して、アレイ基板 1 0 1 上の素子を駆動することができる。このとき、信号源部 3 2 1 からの信号はアレイ基板上の信号線 Xに与えられ、各画素部

2 0 0 の補助容量に対する電荷チャージを実現することもできる。

制御部 3 2 4 は、電子ビーム走査器 3 0 0 を制御し、ァレィ基板 1 0 1 の画素部 2 0 0 を走査させることができる。このとき画素部 2 0 0 から放出される 2次電子は、電子検出器

3 5 0 によって検出され、その検出情報は、信号解析部 3 2 3 に送られる。信号解析部 3 2 3 は、電子検出器 3 5 0 力らの検出情報を解析し、また制御部 3 2 4 からの位置情報（検出した画素部のアドレス）を参照し、画素部 2 0 0 の状態を判断する。上記の検査装置がアレイ基板 1 0 1 を検査する場合、まず、真空チャンバ 3 1 0 内にアレイ基板 1 0 1 が配置される。プローブュニット 3 4 0 のプローブは、後述する接続パッド群 C P D p に接続される。信号源部 3 2 1 カゝら出.力される電気信号としての駆動信号はプローブュ -ット 3 4 0 を介して接続パッド群 C P D p に供給される。これにより、接続パッド群 C P D に接続された走査線駆動回路 4 0 および信号線 Xに駆動信号が供給される。走査線駆動回路 4 0 を流れた駆動信号を検出おょぴ解析することにより走査線駆動回路 4 0 に対して電気的な検査を行う。さらに、走査線駆動回路 4 0 および信号線 Xに駆動信号を供給して、画素電極 Pに電荷を' チャージする。そして電荷がチャージされた画素電極 Pに対し電子ビーム走査器 3 0 0 から電子ビームを照射し、画素電極 Pから放出される 2次電子を検出および解析することによりこの画素電極 Pが正常に電荷を保持しているか否かの検查を行う。ここでの検査は画素電極 P 自体の不良だけではなく、画素電極 P に接続されている T F T S Wの不良、画素電極 P を含む補助容量素子 1 3 1 の不良等々、画素電極に関する素子の検査を意味する。

図 1 0 には、上記したアレイ基板 1 0 1 を検査するときのプロセスを概略的に示している。真空チャンパ 3 1 0 内で走查線駆動回路 4 0 に駆動信号が入力される（ステップ S 1 ) 。電気的テスタにより走査線駆動回路 4 0 が検査される（ステップ S 2 ) 。検査項目としては、走査線駆動回路 4 0 にスタートパルスを供給し、シリアルァゥトが正常かどうかで走查線駆動回路 4 0 の動作が正常であるかどうかが判断'される検查などがある（ステップ S 3 ) 。この時点で不良が発見された場合は、リペアまたは破棄されることになる。

次に、走査線駆動回路 4 0 の動作が正常と判断されると、各画素部 2 0 0 のテストが開始される。まず、各画素部 2 0 0 の補助容量素子 1 3 1 に対して電荷がチャージされる（ステツプ S 4 ) 。これは電気的テスタにより信号源部 3 2 1 からの駆動信号が供給されることで得られる。また、電子ビーム走査器 3 0 0 が駆動される。これにより電子検出器 3 5 0 からの検出情報が信号解析部 3 2 3 に送られ、各画素部 2 0 0 の検査が実行される（ステップ S 5 ) 。放出された 2次電子を測定し、各画素部 2 0 0 の電圧が正常であるかどうか判断する（ステップ S 6 ) 。不備のアレイ基板が検出された場合は、リペアまたは破棄されることになる。

上記の説明において、検査対象となるアレイ基板としては図 9 に示すような基板を想定した。しかし、この発明はこのようなアレイ基板の検査のみに限定されるものではない。

図 1 1 には、本実施の形態の検査方法の検查対象となるァレイ基板の端部の例を示している。アレイ基板 1 0 1 はァレィ基板メイン領域 1 0 1 a と、このアレイ基板メイン領域 1 0 1 a の外側であるアレイ基板サブ領域 1 0 1 b とを有する , なお、アレイ基板サブ領域 1 0 1 b は、検査後、切り取り線 e 2 に沿って例えばスクライブラインを引くことにより切り取られる。

アレイ基板メイン領域 1 0 1 a のノッド群 P D p は、配線を介して図 5 に示した走査線駆動回路 4 0 および信号線 Xにそれぞれ接続されている。この領域に配置されたパッド群 P D p を構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に.分類される。

ロジック端子は、端子 C L Kおよび端子 S Tを有している。これら端子 C L K、および端子 S Tに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号おょぴスタートパルス信号は、走査線駆動回路 4 0 に入力する信号である。

検査端子は、シリアルアウト端子 s / o である。このシリアルアゥト端子 s Z o から出力される信号は、スタートパルスに応答する走査線駆動回路 4 0 のシフトレジスタ（ s Z r ) から出力されるシリアル出力である。

電源端子としては、例えば端子 V D D、および端子 V S S 等、複数の種類の端子がある。端子 V D D 'および端子 V S S に入力される信号は、ハイレベル用の電源おょぴロゥレベル用の電源である。信号入力端子としては、端子 V I D E Oである。端子 V I D E Oに入力される信号は、例えば映像信号である。ここで、端子 V I D E Oは、数百から数千の端子であり、パッド群 P D p の大きな割合を占めている。

一方、アレイ基板サブ領域 1 0 1 b のエッジには接続パッド群 C P D p が設けられてレ、る。この接続パッド群 C P D p は、配線を介してアレイ基板メイン領域 1 0 1 a側のパッド群 P D p と接続されている。

接続パッド群 C P D p の端子は、クロック用の従属端子 d C L K：、ハイレベル用の従属端子 d V D D、ロウレベル用の従属端子 d V S S 、および映像信号用の共通端子 c V I D E O等である。これらの従属端子 d C L K、従属端子 d V D D 、従属端子 d V S S 、および共通端子 c V I D E O等は、了レイ基板サブ領域 1 0 1 b のエッジ e に配列されており、対応するアレイ基板メイン領域 1 0 1 a のパッド群 P D p に配線を介して接続されている。 ' 複数の端子 V I D E Oは 1 つの共通端子 c V I D E Oに接続される構成としたが、少数の共通端子に接続される構成であれば良い。これにより、アレイ基板サブ領域 1 0 1 b に設けられた接続パッド群 C P D p のパッド数は、アレイ基板メイン領域 1 0 1 a に設けられたパッド群 P D p のパッド数に比べて格段と低減される。

以上のように構成されたアレイ基板 1 0 1 の画素部を E B テスタにより検査する際、アレイ基板 1 0 1 の有する接続パッド群 C P D p の各パッドにプローブを接続し、このプロ一プを介して画素部 2 0 0 の補助容量素子 1 3 1 に電荷を蓄積する。そして電荷が蓄積された後、各画素部 2 0 0 に電子ビームを照射することにより各画素部から放出される 2次電子を検出する。これにより、各画素部 2 0 0 の欠陥の有無を検查する。

上記のように、製品の信頼性をあげるためには、各画素部 2 0 0 のリーク量を検出し、製品を選別しなければならない _c そこで、アレイ基板 1 0 1 の画素部 2 0 0 において、リーク電流が生じる原因として次のようなことが考えられるので説明する。

図 8 には、図 7 に示したアレイ基板 1 0 1 を一部拡大し、リーク電流が生じる場合を示す。上述したように、補助容量下部電極 1 1 3 はポリシリコン（ p — S i ) により形成されている。補助容量下部電極 1 1 3 を形成する場合、基板 1 1 1 上にアモルファスシリコン（ a — S i ) 膜を被着、その a - S i 膜に、例えば X e C 1 エキシマレーザを照射することにより形成される。補助容量下部電極 1 1 3 の表面は、一部 ***して形成されている。また、補助容量線 1 1 6 は、例えばモリブデンタングステン（M o W ) で形成されている。この場合、補助容量下部電極 1 1 3 と補助容量線 1 1 6 との距離は適正に保持されていないと、リーク電流が生じることがある。すなわち、エキシマレーザを照射して p — S i 膜を形成する場合、補助容量下部電極 1 1 3 の表面が***して形成されるためである。，

補助容量下部電極 1 1 3 の表面が***して構成された場合. 上記したリーク電流は微小であるため、一層厳格なリーク電流の測定を行う必要がある。以下、微小リークを測定する検査方法を説明する。

図 1 を用いて、本実施の形態における画素部 2 0 0 の電圧を測定するタイミングを説明する。画素部 2 0 0 の外部から 1 行目の走査線 Yにゲート信号 Gate 1 が t 0 のタイミングで入力される。これに続いて 2行目の走査線 Y、 3行目の走查線に順次ゲート信号が入力されていき、最終行の走查線に Gate 最終が入力される。各走査線 Yにゲート信号が入力されている間は、当該走査線に接続される T F T S Wはオン状態となり、このタイミングで信号線 X に駆動信号（データ）を入力することにより、行毎に画素電極 P に電荷がチャージされる。そしてゲート信号の入力が終了すると同時に当該走查線 Yに接続される T F T S Wはオフ状態となり、次の行の走査線にゲート信号が入力されていく。

ゲート信号 Gate 1 が入力された時点 t 0 から Gate 最終が入力され終わる時点 t 1 までの期間 T 1 を 1 フレームとレ、う。通常、. 1 フレームはおよそ 1 6 m s 程度である。

各走査線 Yにゲート信号が入力されるタイミングで信号線 Xに駆動信号（データ）を入力することにより、行毎に画素電極 P に電荷がチャージされる。すなわち、異なる行の画素電極 P に電荷がチャージされる。 1 行目の画素電極 Pから順に最終行の画素電極 Pまで電荷がチャージされた後、即ち、全ての行の T F T S Wがオフ状態となった後、本実施の形態においては 4 フレームに相当する期間、そのまま画素電極 P に電荷を保持させる。言い換えると画素電極 P を含む補助容量に電荷を保持させる。ゲート信号 Gate 1 が入力される 1 行目の画素電極 P を含む補助容量で保持されている電荷量はデータ D ataで示される。

そして、 4 フレームに相当する期間の後、 1 行目の画素電極 Pから順に電子ビームを照射していき E B テストを行う。ここで、例えば 1 行目の画素電極 · P の保持期間は、電荷がチヤージされてから最終行の走査線 Yまで走査される期間（ 1 フレーム）と 4 フレームとの合計、即ち 5 フレームに相当する期間となる。

このように一定の保持期間を設けることにより、微弱なリークを生じている画素部 2 0 0 においても検査時には補助容量のリーク量 V o が大きい状態で検查できるため、欠陥画素であると認識することが可能となる。欠陥画素の判定は、もともと正常な画素電極 Pが保持している電荷量に関する理想データを参照して、この理想データとデータ D ata とを比較することにより行われる。

なお、本実施の形態においては、全ての画素電極 Pに電荷をチャージし終え全ての T F T S Wをオフして力らの保持期間を 4 フレームとしたが、必ずしも 4 フレームである必要はなく、少なくとも 1 フレームより長い期間であるように適宜保持期間を設定しても良い。検査効率を考慮すると、保持期間の上限は 1 0秒である。なお、本実施の形態において 1 フレームは、製品になったときに表示を行う場合と同じ期間としたが、 E Bテスタを用いた検查のために画素電極 Pに電荷をチャージする際の書き込みはこの期間と異なっていても良い。但し、本発明における保持期間は、製品になったときに表示を行う場合の 1 フレーム期間を基準とするものである。

以上のように構成されたアレイ基板の検査方法によれば、補助容量に生じるリーク量を一層厳格に測定できるため、ァレイ基板の検査の信頼性を向上することができる。また、不良の液晶表示パネルの製品流出を抑制することができる。

なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、任意の画素電極 P を検査する際は、まず、任意の画素電極に電荷をチャージする。電荷がチャージされた画素電極 Pに接続された T F T S Wをオフにした状態で、少なくとも 1 フレーム期間より長い期間電荷を保持する。電荷を保持した後、画素電極 P に対し電子ビームを照射して画素電極から放出される 2次電子の情報によって画素電極に関して検査すれば良い _c 図 1 2 に示すように、アレイ基板 1 0 1 上の画素領域 3 0 の外側領域に、駆動回路部として、走査線駆動回路 4 0 および複数の信号線を駆動する信号線駆動回路 5 0 を作り込んでも良い。信号線駆動回路 5 0 は、 T F T S Wと同様にポリシリコンの半導体膜を有した T F Tを用いて構成されている。信号線駆動回路 5 0 はパッド群 P D p を介して接続パッド群 C P D p に接続されている。接続パッド群 C P D p は信号線駆動回路 5 0 に接続されるロジック端子や検査端子等を含んでいる。映像信号、クロック信号、およびスタートパルス信号がそれぞれ信号線駆動回路 5 0 に入力されると、信号線駆動回路 5 0 を構成するシフトレジスタが駆動し、シフトレジスタから出力される。この出力を解析することによって信号線駆動回路 5 0 が正常か否かを判別する。

上記したことから、制御部 3 2 4 は、駆動回路制御部 3 2 2 を制御し、プローブュニット 3 4 0 を介してアレイ基板 1 0 1 上の走査線駆動回路 4 0 および信号線駆動回路 5 0 の検查を行うことができる。走査線駆動回路 4 0 および信号線駆動回路 5 0 を流れた駆動信号を検出および解析することにより、走査線駆動回路 4 0および信号線駆動回路 5 0 を電気的に検査することができる。

走査線駆動回路 4 0 および信号線駆動回路 5 0 に駆動信号を供給することにより、画素電極 Pに電荷をチャージすることができ、上記したように電子ビームによる検査を行うことができる。

検査対象となるアレイ基板 1 0 1 は、基板上に作り込まれ、走査線 Yに駆動信号を供給する走査線駆動回路 4 0および信号線 Xに駆動信号を供給する信号線駆動回路 5 0 の少なくとも一方の駆動回路を含む駆動回路部を有していれば良い。走査線駆動回路 4 0および信号線駆動回路 5 0 を構成する T F Tはポリシリコンを用いたものでなくても良い。

産業上の利用可能性

この発明によれば、アレイ基板の検査の信頼性を向上させることができるアレイ基板の検査方法を提供することができる。

Claims

請求の範囲

1 . 基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記走査線と信号線との交差部近傍にそれぞれ形成された複数のスイッチング素子と、前記複数のスィツチング素子にそれぞれ接続され行列方向に配置された複数の画素電極と、を備えたアレイ基板の検査方法において、前記複数の画素電極に順次電荷をチャージし、

前記複数の画素電極に電荷をチャージした後、当該複数の画素電極に接続される前記スィツチング素子を全てオフにした状態で、前記電荷を一定期間保持し、

前記一定期間保持した後、前記複数の画素電極に対し電子ビームを照射し、前記画素電極から放出される 2次電子の情報によって前記画素電極に関して検査するアレイ基板の検査方法。

2 . 前記アレイ基板は、前記基板上に作りこまれ、前記走查線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部を更に備えた請求項 1 に記載のァレィ基板の検査方法。

3 . 前記駆動回路部および前記スイッチング素子は、ポリシリコンを用いた薄膜トランジスタを含んで構成される請求項 2 に記載のァレイ基板の検査方法。

4 . 前記複数の画素電極は、異なる行に配置されている請求項 1 に記載のアレイ基板の検査方法。

5 . 基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記走査線と信号線との交差部近傍にそれぞれ形成された複数のスィツチング素子と、前記複数のスィツチング素子にそれぞれ接続され行列方向に配置された複数の画素電極と、を備えたアレイ基板の検查方法において、任意の画素電極に電荷をチャージし、

電荷がチャージされた前記画素電極に接続されたスィッチング素子をオフにした状態で、少なくとも 1 フレーム期間より長い期間電荷を保持し、

前記電荷を保持した後、前記画素電極に対し電子ビームを照射し、前記画素電極から放出される 2次電子の情報によつて前記画素電極に関して検查するアレイ基板の検査方法。

6 . 前記電荷を保持する際は、 4 フレーム期間以上保持する請求項 5 に記載のアレイ基板の検査方法。

7 . 前記アレイ基板は、前記基板上に作りこまれ、前記走查線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部を更に備えた請求項 5 に記載のァレィ基板の検査方法。

8 . 前記駆動回路部および前記スイッチング素子は、ポリシリコンを用いた薄膜トランジスタを含んで構成される請求項 7 に記載のァレイ基板の検査方法。