WO2005083452A1

WO2005083452A1 - アレイ基板の検査方法およびアレイ基板の製造方法

Info

Publication number: WO2005083452A1
Application number: PCT/JP2005/002814
Authority: WO
Inventors: Satoru Tomita
Original assignee: Toshiba Matsushita Display Technology Co., Ltd.
Priority date: 2004-02-27
Filing date: 2005-02-22
Publication date: 2005-09-09
Also published as: TW200602712A; KR20060118595A; JPWO2005083452A1; CN1922500A; US20060284642A1; JP4921969B2

Abstract

　アレイ基板を検査する場合、画素電極を設ける前のアレイ基板の欠陥の有無を検査し（ステップＳ３）、画素電極が設けられた後のアレイ基板の欠陥の有無を検査する（ステップＳ７）。

Description

明細書

アレイ基板の検査方法およびアレイ基板の製造方法

技術分野

[0001] この発明は、例えば液晶表示パネルの構成部品であるアレイ基板を検査するァレィ基板の検查方法およびアレイ基板の製造方法に関するものである。

背景技術

[0002] 液晶表示パネルは、ノート型パーソナルコンピュータ（ノート PC)のディスプレイ部、携帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示パネルは、複数の画素電極がマトリックス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層と、を有する。

[0003] アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、及びこれら走査線と信号線の交差位置近傍に配置される複数のスィッチング素子を有する。

[0004] アレイ基板のタイプとして、 2つのタイプがある。即ち、スイッチング素子がァモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子がポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなぐ走査線及び信号線の駆動回路をアレイ基板に組み込むことができる。

[0005] 上記のアレイ基板は、その製造過程において欠陥品を検出するために、検查工程を通ることになる。検査方法及び検査装置としては、特開平 11—271177号、特開 2 000-3142、 U.S. P.5, 268, 638に開示された技術がある。

[0006] 特開平 11一 271177号は、アモルファスタイプの LCD基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、 LCD基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開 2000-3142に開示された技術では、電子ビームを画素電極に照射したとき、放出される 2次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。 U.S.P.5，268，638の技術でも、電子ビームを画素電極に照射したときに放出される 2次電子を利用するものである。

発明の開示

[0007] ところで液晶表示パネルの製品価格は、その製品の歩留まり率に大きな影響を受ける。また歩留まり率は、製造過程において製品の欠陥を見つけ、修復率が高いか否かにも影響を受けることになる。

[0008] そこでこの発明は、液晶表示パネルの製造過程において欠陥がある場合には、その検出率が高ぐかつそのために修復率も高くなることで製品の歩留まり率を向上し、ひいては製品価格の低減を得ることができるアレイ基板の検査方法およびアレイ基板の製造方法を提供することを目的とする。

[0009] 本発明の態様に係るアレイ基板の検査方法は、

基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記基板上に形成され、前記走查線と信号線との交差部近傍にそれぞれ形成され、薄膜トランジスタによるスィッチング素子及び補助容量並びに画素電極を含む複数の画素部と、を備えたアレイ基板の検查方法において、

前記画素部に画素電極が設けられる前に、前記アレイ基板の欠陥の有無を検査し前記画素部に前記画素電極が設けられた後に、前記アレイ基板の欠陥の有無を検査する。

[0010] また、本発明の他の態様に係るアレイ基板の製造方法は、

配線と、前記配線に接続されたスイッチング素子と、外部からの電気信号を受けるための第 1パッド及び第 2パッドを形成する工程と、

前記第 1パッドが前記配線に電気的に接続された状態で前記第 1パッドから前記配線に電気信号を供給することにより前記配線を電気的に検査し、前記スイッチング素子に接続するように画素電極を形成し、前記第 2パッドが前記第 1パッドに電気的に接続された状態で前記第 2パッドから前記第 1パッド及び配線を介して前記画素電極に電気信号を供給し、及び前記画素電極に対して電子ビームを照射し、前記画素電極から放出される 2次電子の情報によつて前記画素電極の欠陥の有無を検查する。

また、本発明の他の態様に係るアレイ基板の製造方法は、

基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記基板上に形成され、前記走查線と信号線との交差部近傍にそれぞれ形成され、ポリシリコンを用いた薄膜トランジスタによるスイッチング素子及び補助容量並びに画素電極を含む複数の画素部と

、前記基板上に設けられているとともに前記複数の走査線に接続され前記複数の画素部に対して前記行方向へ走査線駆動信号を与える走査線駆動回路と、前記基板上に設けられているとともに前記複数の信号線に接続され前記複数の画素部に対して前記列方向へ信号線駆動信号を与える信号線駆動回路と、を備え、アレイ基板メイン領域及びアレイ基板サブ領域を有したアレイ基板の製造方法において、前記アレイ基板メイン領域に前記走査線駆動回路及び信号線駆動回路に接続される複数の正規パッドを形成し、

前記アレイ基板サブ領域に複数の共通パッドを形成するとともに、前記走査線駆動回路及び信号線駆動回路の複数の端子の複数のロジック端子、複数の電源端子、及び複数の信号入力端子を同一種類毎にグループ化することで複数の端子グループとし、前記端子グループの前記複数の端子が前記基板に形成された前記複数の共通パッドのいずれかに接続し、且つ、前記複数の共通パッドと前記正規パッドとを非接続状態とし、

前記非接続状態で、且つ前記複数の画素部に前記画素電極が設けられる前に前記アレイ基板を検査し、

前記画素電極が設けられる前の検査後に、前記共通パッドと前記正規パッドとを接糸し、

前記共通パッドと前記正規パッドとを接続した後、前記アレイ基板の欠陥の有無を検査する。

図面の簡単な説明

[0012] [図 1]本発明の前提となる技術を説明するために示した図であり、アモルファスシリコンタイプのアレイ基板の基本構成を示す説明図である。

[図 2]本発明の前提となる技術を説明するために示した図であり、ポリシリコンタイプのアレイ基板の基本構成を示す説明図である。

[図 3]本発明の実施の形態に係る液晶表示パネルの概略断面図である。

[図 4]上記液晶表示パネルの一部を示す斜視図である。

[図 5]マザ一基板上のアレイ基板の配列例を示す説明図である。

[図 6]本発明の実施の形態に係るアレイ基板を取り出してその概略を示す図である。

[図 7]図 6に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。

[図 8]図 7に示したアレイ基板を備えた液晶表示パネルの概略断面図である。

[図 9]本発明の実施の形態に係る検査方法を説明するために示したフローチャートである。

[図 10]本発明の実施の形態に係るカラーフィルタ及び画素電極形成前のアレイ基板の要部を取り出して示す説明図である。

[図 11]本発明の実施の形態に係るカラーフィルタ及び画素電極形成後のアレイ基板の要部を取り出して示す説明図である。

[図 12]本発明の実施の形態に係る電子ビームテスタの基本的な構成と動作を説明するために示した図である。

発明を実施するための最良の形態

[0013] 以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板の検査方法及びアレイ基板の製造方法について詳しく説明する。

[0014] まず、本発明の前提となる技術を説明する。図 1、図 2に示すように、アレイ基板のタィプとして、アモルファスシリコンタイプのアレイ基板と、ポリシリコンタイプのアレイ基板とがある。 XGA (extended Graphics Array)を例にとると、アモルファスシリコンタイプのアレイ基板は、画素領域 30、および外付け回路接続用の約 3000個の端子からなるパッド群 PDaを有する。これに対しポリシリコンタイプのアレイ基板では、画素領域 30の他に全ての X、Y座標の画素を駆動するための走査線駆動回路 40および信号線駆動回路 50が形成され、これらの回路は薄膜トランジスタ（以下、 TFTと称する )で構成されている。したがって、パッド群 PDpの端子数は走査線駆動回路 40および信号線駆動回路 50の入力分でょレ、ため、合計で約 300個となる。

[0015] 上記のアレイ基板は、その製造過程において、製品検査が必要である。画素領域 3 0の状況を検查するテスタとして、電気的テスタ、および電子ビームテスタ（以下、 EB テスタと称する）がある。電気的テスタを用いた検查は、画素部の補助容量へ電荷を蓄積させた後、蓄積された電荷をプローブにより読み出すことで行なわれる。 EBテスタを用いた検查は、画素部の補助容量へ電荷を蓄積させた後、その画素部に電子ビームを照射し、放出された 2次電子を検出することにより行われる。

[0016] 電気的テスタを用いてアモルファスシリコンタイプのアレイ基板を検查する際、この検査に用いるプローブは約 3000個必要である。この場合、プローブは非常に高価であるため、多大な費用となる。電気的テスタを用いてポリシリコンタイプのアレイ基板を検査するとした場合、この検査に用いるプローブ数は約 300個必要である。プロ一ブ数は低減されるが、走査線駆動回路 40および信号線駆動回路 50を介しての検查となるため、その検査を良好に行うことができない。また、検査のための信号処理が複雑となる。

[0017] 一方、 EBテスタを用いてアモルファスシリコンタイプのアレイ基板を検査する場合、共通のプローブからパッド群 PDpの複数の端子を介して画素部の補助容量へ電荷を蓄積させた後、 EBテスタを用いた検査が行われる。また、 EBテスタを用いてポリシリコンタイプのアレイ基板を検査する場合、画素部の補助容量へ電荷を蓄積することはできる。し力ながら、ノノド群 PDpは、入力信号の異なる種々の端子を有しているため、アモルファスシリコンタイプのように共通のプローブによってチャージすることはできない。

[0018] 以上のように、アモルファスシリコンタイプのアレイ基板およびポリシリコンタイプのァレイ基板を、電気的テスタ、および EBテスタによって検査した 4通りについて説明した。ここで、ポリシリコンタイプのアレイ基板を EBテスタによって検查する方法及び装置について以下に示す。 [0019] 図 3、図 4を参照して、ポリシリコンタイプのアレイ基板を有した液晶表示パネルについて説明する。ここで、ポリシリコンタイプのアレイ基板を、以下アレイ基板 101として説明する。図 3、図 4に示すように、液晶表示パネルは、アレイ基板 101と、このアレイ基板に所定の隙間を保持して対向配置された対向基板 102と、これら両基板に狭持された液晶層 103とを備える。アレイ基板 101および対向基板 102は、スぺーサとして柱状スぺーサ 127により所定の隙間を保持している。アレイ基板 101および対向基板 102の周縁部同士はシール材 160で接合されており、シール材の一部に形成された液晶注入口 161は封止材 162で封止されてレ、る。

[0020] 図 5を参照して、アレイ基板 101について詳述する。図 5には、アレイ基板より大きな寸法の基板（以下、マザ一基板と称する） 100を示し、このマザ一基板を利用して 4つのアレイ基板 101が構成された例を示している。このように、アレイ基板 101を形成する際、一般に、マザ一基板 100を用いて形成されている。ここでは 1つのアレイ基板 1 01を代表してその構成を説明する。アレイ基板 101は、本発明の特有な点となるメイン領域とサブ領域を有するが、これについては、後で詳しく説明する。

[0021] 図 6に示すように、アレイ基板 101上の画素領域 30には、複数の画素電極 Pがマトリクス状に配置されている。アレイ基板 101は、画素電極 Pに加えて、これら画素電極 Pの行に沿って配置された複数の走査線 Y、これら画素電極 Ρの列に沿って配置された複数の信号線 Xを備える。更に、アレイ基板 101は、走査線 Υおよび信号線 Xの交差部近傍に配置されるスイッチング素子として TFTSW、および各々複数の走査線を駆動する走査線駆動回路 40、複数の信号線を駆動する信号線駆動回路 50を有する。

[0022] 各 TFTSWは、対応走査線 Yを介して駆動された時に対応信号線 Xの信号電圧を対応画素電極 Pに印加する。走査線駆動回路 40および信号線駆動回路 50は、ァレィ基板 101の端部に隣接するとともに画素領域 30の外側領域に配置されている。また、走査線駆動回路 40および信号線駆動回路 50は、 TFTSWと同様なポリシリコンの半導体膜を用レ、た TFTを利用して構成してレ、る。

[0023] 更に、アレイ基板 101は、アレイ基板の切り取りラインの一側に沿って並ぶとともに、走査線駆動回路 40および信号線駆動回路 50に接続される複数の端子からなるパッド群 PDpを備えている。ノッド群 PDpは、それぞれ異なる信号を入力する他、検査用の信号を入出力するために用いられる。アレイ基板 101は、マザ一基板 100を、例えばアレイ基板のエッジ e (図 5)に沿って切断することにより互いに分離され切出される

[0024] 図 7、図 8を参照して、図 6に示した画素領域 30の一部をとり出して更に説明する。

図 7は平面的に表す図、図 8は断面を示した図である。アレイ基板 101は透明な絶縁基板 (ガラス）としての基板 111を有する（図 8)。画素領域 30において、基板 111上には、複数の信号線 X、および複数の走査線 Yがマトリクス状に配置され、信号線と走査線との各交差部に TFTSW (図 7の円 171で囲む部分参照）が設けられている。

[0025] TFTSWは、ポリシリコンで形成されソース Zドレイン領域 112a、 112bを有した半導体膜 112と、走査線 Yの一部を延在したゲート電極 115bと、を有している。

[0026] また、基板 111上には、補助容量素子 131を形成するストライプ状の補助容量線 1 16が複数形成され、走査線 Yと平行に延びている。この部分に対応画素電極 Pが形成されている（図 7の円 172で囲む部分と図 8参照）。

[0027] 詳細に述べると、基板 111上には、半導体膜 112と、補助容量下部電極 113と、が形成され、これら半導体膜および補助容量下部電極 113を含む基板上にゲート絶縁膜 114が成膜されている。ここで、補助容量下部電極 113は、半導体膜 112と同様ポリシリコンで形成されている。ゲート絶縁膜 114上に、走査線 Y、ゲート電極 115b、および補助容量線 116が配設されてレ、る。補助容量線 116および補助容量下部電極 1 13はゲート絶縁膜 114を介し対向配置されている。走査線 Y、ゲート電極 115b、および補助容量線 116を含むゲート絶縁膜 114上には層間絶縁膜 117が成膜されている。

[0028] 層間絶縁膜 117上には、コンタクト電極 121、および信号線 Xが形成されている。コンタクト電極 121は、それぞれコンタクトホールを介して、半導体膜 112のソース/ドレイン領域 112a、および画素電極 Pにそれぞれ接続されている。信号線 Xはコンタクトホールを介して、半導体膜のソース Zドレイン領域 112bと接続されている。

[0029] コンタクト電極 121、信号線 X、および層間絶縁膜 117に重ねて保護絶縁膜 122が形成され、更に、保護絶縁膜 122上には、それぞれストライプ状の緑色の着色層 12 4G、赤色の着色層 124R、および青色の着色層 124Bが隣接し交互に並んで配設され、カラーフィルタを形成している。

[0030] 着色層 124G、 124R、 124B上には、 ITO (インジウム ·すず酸化物）等の透明な導電膜により画素電極 Pがそれぞれ形成されている。そして、各画素電極 Pは、着色層および保護絶縁膜 122に形成されたコンタクトホール 125を介してコンタクト電極 121 に接続されている。画素電極 Pの周縁部は、補助容量線 116および信号線 Xに重ねて位置している。画素電極 Pに接続された補助容量素子 131は、電荷を蓄積する補助容量として機能する。

[0031] 着色層 124R、 124G上には、柱状スぺーサ 127 (図 7参照）が形成されている。全てを図示しなレ、が、柱状スぺーサ 127は各着色層上に所望の密度で複数本形成されている。着色層 124G、 124R、 124Bおよび画素電極 P上には、配向膜 128が形成されている。対向基板 102は、透明な絶縁基板として基板 151を有している。この基板 151上には、 ITO等の透明材料で形成された対向電極 152、および配向膜 15 3が順次形成されている。

[0032] 図 9には、上記したアレイ基板 101を 2段階で検査するプロセスを概略的に示している。ステップ S1において、アレイ基板の検査がスタートすると、ステップ S2のアレイ工程において、カラーフィルタ形成前のアレイ基板が作製される。次いで、このアレイ基板は、ステップ S3のアレイ中間検査として電気的テスタにより検査される。ステップ S4において、アレイ基板に欠陥が検出された場合、アレイ基板の修復修理を行うリペア工程 (ステップ S5)或いは破棄工程へ送られる。

[0033] そして、アレイ基板が良好である場合や修復処理を行った場合は、次の COA ( color filter on array)工程に移行される（ステップ S6)。この工程において、上記ァレィ基板には、カラーフィルタおよび画素電極が形成される。次に、画素電極が形成されたアレイ基板は、ステップ S7において、アレイ最終検查として電子ビームにより検查される。より詳しくは、電荷がチャージされた画素電極 Pに対し電子ビームを照射し、画素電極から放出される 2次電子を検出 ·解析することにより、この画素電極が正常に電荷を保持しているか否か検査される。ここでの検查は、画素電極 P自体の不良だけではなぐ画素電極に接続されている TFTSWの不良、画素電極を含む補助容量素子 131の不良等々、画素電極に関する検査を意味する。

[0034] ステップ S8において、アレイ基板に欠陥が検出された場合、アレイ基板の修復修理を行うリペア工程 (ステップ S9)或いは破棄工程へ送られる。ここで、アレイ中間検查を第 1工程、アレイ最終検查を第 2工程とする。そして、ステップ S8においてアレイ基板が良好である場合やステップ S9において修復修理を行った場合、アレイ基板の検查は終了する (ステップ S10)。

[0035] ここで、上記した検查プロセスにおいて、第 2工程の前に第 1工程を設けた利点を説明する。ここで、第 2工程のみでアレイ基板を検查する場合に、不備なアレイ基板が検出されたとする。例えば、信号線や走査線等のアレイ配線の断線が原因の場合、第 2工程はカラーフィルタおよび画素電極形成後に行われるため、下層のアレイ配線の修復修理を行うことができない。しかし、第 1工程を設けることで、アレイ配線に断線があつたとしても、その修復修理を行うことができる。これにより、第 2工程で破棄ェ程に送られるアレイ基板を抑制することができる。また、不備なアレイ基板をより早く検出し、修復することにより、製品の歩留まり率が向上し、結果として製造コストを低減させること力 Sできる。

[0036] 図 10には、上記した第 1工程において検査されるアレイ基板を一部拡大し、その一部に設けられたパッド群 PDpの例を示す。ここで、アレイ基板 101はアレイ基板メイン領域 101 aと、このアレイ基板メイン領域 101 aの外側であるアレイ基板サブ領域 101 bとを有する。なお、アレイ基板サブ領域 101bは、上記した第 2工程終了後、切り取り線 e2に沿って例えばスクライブラインを引くことにより切り取られる。

[0037] アレイ基板サブ領域 101bのエッジには接続パッド群 CPDpが設けられている。この接続パッド群 CPDpは、配線を介してアレイ基板メイン領域 10 la側のパッド群 PDpと接続するために形成される力 S、カラーフィルタ形成前のアレイ基板の非接続部 600において、接続パッド群 CPDpとパッド群 PDpは非接続状態に形成される。この点、つまり、接続パッド群 CPDpと、パッド群 PDpと、の接続関係が本発明の重要な点となる

[0038] アレイ基板メイン領域 101aのパッド群 PDpについて説明する。このパッド群 PDpは、複数の正規端子を含む。この複数の正規端子は、配線を介して図 6に示した走查線駆動回路 40および信号線駆動回路 50にそれぞれ接続されている。この領域に配置されたパッド群 PDpを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。

[0039] ロジック端子は、端子 CLKおよび端子 STを有している。これら端子 CLK、および端子 STに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路 40および信号線駆動回路 50 にそれぞれ入力する信号である。そのため、パッド群 PDpは、例えば端子 STを 2個含む。また、クロック信号を入力する際、例えば 2個所から入力するため、端子 CLK は 2個となる。

[0040] 検查端子は、シリアルアウト端子 s/oである。端子 s/oはクロック端子 CLKおよびスタートパルス端子 STと同様 2個以上ある。この端子 s/oから出力される信号は、スタートパルスに応答する走査線駆動回路 40および信号線駆動回路 50のシフトレジスタ（s/r)力出力されるシリアル出力である。

[0041] 電源端子としては、例えば端子 VDD、および端子 VSS等、複数の種類の端子がある。つまり電源端子は端子 VDD、および端子 VSSの 2つに分類される。端子 VDD、および端子 VSSに入力される信号は、ハイレベル用の電源、およびロウレベル用の電源である。なお、端子 VDD および端子 VSSは、端子 CLKと同様、それぞれ 2個存在する。信号入力端子としては、端子 VIDEOである。端子 VIDEOに入力される信号は、例えば映像信号である。ここで、端子 VIDEOは、数百の端子であり、ノッド群 PDpの大きな割合を占めてレ、る。

[0042] 一方、アレイ基板サブ領域 101b側の接続パッド群 CPDpについて説明すると以下の通りである。パッド群 PDpは、同一の信号が入力される端子毎に分類され、複数の端子グループとされている。この分類された端子グノレープ毎に、共通の接続パッド群 CPDpが用意されている。共通端子は、クロック用の共通端子 cCLK、ハイレベル用の共通端子 cVDD、ロウレベル用の共通端子 cVSS、および信号用の共通端子 cVI DE〇であり、アレイ基板サブ領域 10 lbのエッジ eに配列されている。これら各共通端子は、対応するアレイ基板メイン領域 10 laのパッド群 PDpと非接続状態に配列されている。 [0043] 以上のように構成されたカラーフィルタ形成前のアレイ基板を電気的テスタにより検查する際、アレイ基板 101の有するパッド PDpの各パッドにプローブを接続し、走査線駆動回路 40および信号線駆動回路 50を介して画素部に走査線駆動信号および信号線駆動信号を与え、画素部の補助容量に電荷を蓄積させる。その後、蓄積された電荷をプローブを介して読み出すことにより、各画素部の欠陥の有無を検出する。

[0044] また、画素部を検查する際、アレイ基板 101の走査線駆動回路 40および信号線駆動回路 50の欠陥の有無を同時に検查することもできる。図 6、図 10に示すように、走查線駆動回路 40に接続される配線 401および 402は、それぞれ端子 STおよび端子 sZoに接続される。同様に、信号線駆動回路 50に接続される配線 501および 502 は、それぞれ他の端子 STおよび他の端子 sZoに接続される。

[0045] 走査線駆動回路 40および信号線駆動回路 50は、シフトレジスタ（s/r)を有してレ、る。そのため、走査線駆動回路 40および信号線駆動回路 50にスタートパルスが端子 STから入力されると、シフトレジスタを介してシリアル出力を出力する。上述したように、端子 STおよび端子 s/oは、共通端子 dSTおよび共通端子 ds/oにそれぞれ接続される。

[0046] すると、アレイ基板 101を電気的テスタにより検査する際、パッド群 PDpの端子 ST および端子 s/oにもプローブを介して電圧を印加することにより、走査線駆動回路 4 0および信号線駆動回路 50を同時に検査できる。これにより、走査線駆動回路 40および信号線駆動回路 50の欠陥を発見することができる。

上記のように接続パッド群 CPDpとパッド群 PDpを非接続状態に処理することにより電気的テスタを用いた検査を行うことができる。

[0047] 次に、上記した第 2工程について説明する。図 11には、基板上にカラーフィルタおよび画素電極形成後のアレイ基板を一部拡大し、その一部に設けられたパッド群 PD pの例を示す。また、画素電極形成後のアレイ基板 101のパッド群 PDpおよび接続パッド群 CPDpは接続部 700を介して接続状態に処理されている。上記のように接続部 700を形成する際、例えば、画素電極と同様に同一材料として ITOを用いて形成される。この処理ステップを有することも本発明の特徴的な点である。

[0048] 上述した接続パッド群 CPDpと、ノノド群 PDpと、の接続関係を説明する。アレイ基板メイン領域 101a側の端子 STおよび端子 s/oは、配線を介し、それぞれアレイ基板サブ領域 101b側の従属端子 dSTおよび従属端子 ds/oと接続される。上記のことは、端子 STと端子 s/oは同じ分類に属しないからである。

[0049] アレイ基板メイン領域 101a側の複数の端子 CLKは、同じ分類に属するから、端子 cCLKに共通接続される。アレイ基板メイン領域 101a側の複数の端子 VDDは、同じ分類に属するから、共通端子 cVDDに接続される。アレイ基板メイン領域 101a側の複数の端子 VSSは、同じ分類に属するから、共通端子 cVSSに接続される。アレイ基板メイン領域 101a側の複数の端子 VIDEOは、同じ分類に属するから、アレイ基板サブ領域 10 lb側の共通端子 cVIDEOに接続される。

[0050] 複数の端子 VIDEOは 1つの共通パッドとして共通端子 cVIDEOに接続される構成としたが、少数の共通パッドに接続される構成であれば良レ、。これにより、アレイ基板サブ領域 101bに設けられた接続パッド群 CPDpのパッド数は、アレイ基板メイン領域 101aに設けられたパッド群 PDpのパッド数に比べて格段と低減される。ここで、接続パッド群 CPDpを構成する端子の配列は、プローブの配列に合わせて設計することができる。

[0051] 図 12は、 EBテスタを用いてアレイ基板 101を検査する方法を説明するために示した。この検査は、基板上に画素電極 Pを形成した後であり、かつ、マザ一基板 100からアレイ基板 101をそのエッジ eに沿って切断する前に行なわれる。

[0052] まず、信号発生器および信号解析器 902に接続される複数のプローブは対応する複数のノッド 801、 802 (ノッド 801、 802ίま図 11に示した接続ノヽ°ッド CPDpに申目当）に接続される。信号発生器および信号解析器 902から出力される駆動信号はプロ一ブ、およびパッド 801、 802を介して画素部 803に供給される。駆動信号が画素部 80 3に供給された後、その画素部には、電子線源 901から放出される電子ビーム EBが照射される。

[0053] この照射によって画素部 803の電圧を表す 2次電子 SEが放出され、この 2次電子 S Eは、電子検出器 DEで検出される。 2次電子 SEは、放出される個所の電圧に比例する。検査の工程において、アレイ基板 101の画素部 803は、信号発生器および信号解析器 902からの駆動信号によって電気的に走査される。この走查は電子ビーム EBが矢印 aで示されるアレイ基板 101表面上の走査と同期して行われる。

[0054] 電子検出器 DEで検出した 2次電子の情報は、画素部 803の解析のために信号発生器および信号解析器 902に送られる。 2次電子に対応する電圧変化は、画素部 8 03の状態を示している。また、信号発生器および信号解析器 902に送られる 2次電子の情報は、各画素部 803の TFTの端子に供給する駆動信号に対する各画素部の応答性能を反映していることになる。これにより、各画素部 803の画素電極 Pの電圧の状態を検查することが可能である。つまり画素部 803に欠陥がある場合、 EBテスタによってその欠陥を検出することができる。

[0055] 以上のように構成された、アレイ基板の検查方法、アレイ基板の検查装置及びァレィ基板の製造方法によれば、カラーフィルタ形成前のアレイ基板を電気的テスタにより検査し、画素電極形成後のアレイ基板を EBテスタにより検査している。製造工程において、製品の欠陥をより効果的に発見することができ、製品歩留まりの高い液晶表示パネルを得ることができる。また、第 2工程における接続パッド群 CPDpのパッド数は少ないため、検査装置のプローブ数も少ない。このため、製造コストおよび検査装置のコスト低減により高い製造歩留まりを実現でき、かつ、良好な検査を行うことができる。画素電極 Pを形成する際、パッド PDpおよび接続パッド CPDpは接続部 700により接続処理される。これにより、製造工程を増やすことなく接続処理することができる。

[0056] さらに、画素部 803を検査する際、走査線駆動回路 40および信号線駆動回路 50 を同時に検査することにより、検査に要する全体的な時間を短縮することができる。つまり走査線駆動回路 40および信号線駆動回路 50の検査を別途設けた工程で検查する必要がない。

[0057] 接続パッド群 CPDpを構成する端子の配列をプローブの配列に合わせて配置することにより、アレイ基板メイン領域 101aのパッド群 PDpや、このパッドの配置が変更されたとしても、接続パッド群 CPDpの配列を強制的に検查装置のプローブの配列になるように形成することができる。これにより、検查装置とアレイ基板との相互の組み合せ形態を工夫することにより、検查装置の融通性を拡大することができる。また、検查装置の設計変更や修正の機会を低減し、ひいてはパネルの製品価格の上昇を抑えることができる。

[0058] アレイ基板メイン領域 10 laの回路構成が設計変更されたとしても、アレイ基板サブ領域 101bのパッド群 CPDpの配列構成を同じパターンに維持することで、検査装置の設計変更や修正を行う必要がなレ、。

産業上の利用可能性

[0059] この発明によれば、製造歩留まり率を向上し、ひいては製品価格の低減を得ることができるアレイ基板の検査方法およびアレイ基板の製造方法を提供することができる

Claims

請求の範囲

[1] 基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記基板上に形成され、前記走查線と信号線との交差部近傍にそれぞれ形成され、薄膜トランジスタによるスィッチング素子及び補助容量並びに画素電極を含む複数の画素部と、を備えたアレイ基板の検查方法において、

前記画素部に画素電極が設けられる前に、前記アレイ基板の欠陥の有無を検査し前記画素部に前記画素電極が設けられた後に、前記アレイ基板の欠陥の有無を検査するアレイ基板の検査方法。

[2] 前記基板上に設けられているとともに前記複数の走査線に接続され前記複数の画素部に対して前記行方向へ走査線駆動信号を与える走査線駆動回路と、前記基板上に設けられているとともに前記複数の信号線に接続され前記複数の画素部に対して前記列方向へ信号線駆動信号を与える信号線駆動回路と、をさらに備えたアレイ基板の検査方法において、

前記画素電極が設けられる前に前記検查する際は、前記複数の画素部、走査線駆動回路、及び信号線駆動回路の欠陥の有無を検査する請求項 1記載のアレイ基板の検查方法。

[3] 前記画素電極が設けられる前の前記検查では電気的テスタを用い、前記画素電極が設けられた後の前記検查では電子ビームテスタを用いる請求項 1記載のアレイ基板の検查方法。

[4] 前記画素電極が設けられる前の前記検査と、前記画素電極が設けられた後の前記検査と、の間に、前記基板上にカラーフィルタを形成する請求項 1に記載のアレイ基板の検查方法。

[5] 前記画素電極が設けられる前の前記検査と、前記画素電極が設けられた後の前記検査と、の間に、前記アレイ基板の修復処理を行う請求項 1記載のアレイ基板の検査方法。

[6] 前記走査線駆動回路及び信号線駆動回路の複数の端子の複数のロジック端子、複数の電源端子、及び複数の信号入力端子を同一種類毎にグノレープ化することで複数の端子グループとし、前記各端子グループの前記複数の端子が前記基板に形成された複数の共通パッドのいずれかに接続されて構成されたアレイ基板の検査方法において、

前記画素電極が設けられた後の前記検査の際は、前記複数の共通パッドにそれぞれプローブを接続した後、前記プローブを介して前記アレイ基板の欠陥の有無を検查する請求項 2記載のアレイ基板の検查方法。

[7] 前記スイッチング素子、前記走査線駆動回路及び前記信号線駆動回路は、ポリシリコンを用いた素子で形成されている請求項 2記載のアレイ基板の検查方法。

[8] 配線と、前記配線に接続されたスイッチング素子と、外部からの電気信号を受けるための第 1パッド及び第 2パッドを形成する工程と、

前記第 1パッドが前記配線に電気的に接続された状態で前記第 1パッドから前記配線に電気信号を供給することにより前記配線を電気的に検査し、

前記スイッチング素子に接続するように画素電極を形成し、

前記第 2パッドが前記第 1パッドに電気的に接続された状態で前記第 2パッドから前記第 1パッド及び配線を介して前記画素電極に電気信号を供給し、及び前記画素電極に対して電子ビームを照射し、前記画素電極から放出される 2次電子の情報によつて前記画素電極の欠陥の有無を検査するアレイ基板の製造方法。

[9] 基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記基板上に形成され、前記走查線と信号線との交差部近傍にそれぞれ形成され、ポリシリコンを用いた薄膜トランジスタによるスイッチング素子及び補助容量並びに画素電極を含む複数の画素部と

前記画素電極が設けられる前の検査後に、前記共通パッドと前記正規パッドとを接

1¾し、

前記共通パッドと前記正規パッドとを接続した後、前記アレイ基板の欠陥の有無を検査するアレイ基板の製造方法。

前記共通パッドと前記正規パッドとを接続する際、前記画素電極が形成される工程と同時に、同一材料を用いて接続する請求項 9に記載のアレイ基板の製造方法。