JP5072274B2 - メモリ装置の書き込み回路 - Google Patents

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Description

本発明は、半導体メモリ装置に関し、メモリの書き込み動作において、書き込みデータとメモリ内部のグローバルデータの入力／出力ラインのグローバルデータとを比較した後、その値が異なる場合のみに書き込みデータをグローバルデータの入力／出力ラインに書き込むことで、グローバル入力／出力ラインに書き込む時に消費される電流を低減するメモリ装置に関する。
半導体メモリ装置の動作速度を高速化するためには、中央処理装置（ＣＰＵ）の動作速度を向上させると共に、中央処理装置が待ち時間無しで動作して、メモリへのアクセス時間を可能な限り短くすることが必要となる。しかしながら、非同期式ＤＲＡＭの場合、ＤＲＡＭの特性からシステムクロックに同期させるのにかかる別の遅延時間が求められる。そのため、システムクロックに同期することで、メモリへのアクセス時間が極めて短い同期式ＤＲＡＭが出現するようになった。
通常、同期式ＤＲＡＭは、システムクロックの遷移によって発生されるパルス信号に応答して動作する。同期式ＤＲＡＭは、システムクロックの遷移によるパルス信号の発生方式に応じて、ＳＤＲ（Single Data Rate）同期式ＤＲＡＭとＤＤＲ（Double Data Rate）同期式ＤＲＡＭとに分けられる。
ＳＤＲ ＳＤＲＡＭは、システムクロックの立ち上がりエッジに応答して、パルス信号を発生させる。しかし、ＤＤＲ ＳＤＲＡＭは、システムクロックの立ち上がりエッジだけでなく、立下りエッジでもデータや命令が同期されて入出力できる素子である。ＤＤＲ ＳＤＲＡＭは、またプリフェッチ命令の種類に応じて、ＤＤＲ１ ＳＤＲＡＭとＤＤＲ２ ＳＤＲＡＭなどに分けられる。ＤＤＲ１ ＳＤＲＡＭは、入出力時に２ビットプリフェッチ（Prefetch）を行い、ＤＤＲ２ ＳＤＲＡＭは、入出力時に４ビットプリフェッチを行う。
図１は、従来のメモリ装置の書き込み動作を説明するためのブロック構成図である。
図１に示すように、従来のメモリ装置は、書き込み動作を行うために、データ入出力パッドＤＱ ＰＡＤ１０、プリフェッチ部２０、データ伝達部３０、増幅手段４０及びグローバルデータの入力／出力ラインＧＩＯ５０を備える。
まず、ＤＲＡＭの書き込み駆動の際に、図示するように、データ入出力パッドＤＱ ＰＡＤ１０を介してデータを受信する。
通常、データ入出力パッドＤＱ ＰＡＤ１０を介して入力されたデータをプリフェッチするためには、ＤＤＲ１ ＳＤＲＡＭの場合、２つのプリフェッチ部２０が必要となり、ＤＤＲ２ ＳＤＲＡＭの場合、４つのプリフェッチ部２０が必要となる。図１には、ＤＤＲ２ ＳＤＲＡＭが示されている。
図１に示すように、ＤＲＡＭ（ＤＤＲ２ ＳＤＲＡＭ）の書き込み駆動の際に、プリフェッチ部２０からプリフェッチされて出力されたデータは、カラムアドレスと、モードレジスタに設定されたバーストタイプに応じて整列されて、データ伝達部３０から増幅手段４０へ伝送される。
さらに詳細に、表１は、カラムアドレス（ＣＡ<１：０>）と、バーストタイプに応じてデータ伝達部３０から増幅手段４０へ伝送されたデータ（Ｄ０〜Ｄ３）を表す例示表である。表１のように、通常、バーストタイプは、シーケンシャル（Sequential）またはインターリーブ（Interleave）方式に分けられる。
Figure 0005072274
増幅手段４０は、データ入力／出力センスアンプＤＩＮ ＩＯＳＡであって、書き込み駆動の際に入力されるデータを同期させるために印加されるＤＱＳ信号の立ち上がり／立ち下がりエッジでラッチされたデータＤ０〜Ｄ３を増幅して、グローバルデータの入力／出力ライン５０に伝送する役割を果たす。すなわち、ＤＱＳドメインのデータをクロックドメインに伝送する。
ところが、図１のような従来のメモリ装置の書き込み動作では、増幅手段４０を制御するイネーブル信号がクロック信号ＣＬＫであるため、グローバルデータの入力／出力ライン５０のデータを確認せずに、書き込み駆動の際に印加されるＤＱＳ信号の立ち上がり／立ち下がりエッジに合せて、データを伝送するようになる。
特開平１１−７７６４号公報
しかし、従来の増幅手段は、上記のような理由によって、書き込み駆動の際ごとに動作して、不要な電流を消費するという問題があった。
したがって、本発明は、上記した従来の問題を解決するためになされたものであって、その目的は、ＤＲＡＭの書き込み動作駆動の際に、グローバルデータの入力／出力ラインのデータと書き込みデータとを比較した値に応答して、増幅手段のイネーブル／ディセーブルを制御することによって、増幅手段が動作する時に追加に使用されていた電流の消費を低減するメモリ装置及びそのためのメモリ装置の駆動方法を提供することにある。
上記の課題を達成するため、本発明の第一のメモリ装置は、グローバルデータの入力／出力ラインと、書き込みデータを受信して増幅した後、これをグローバルデータとして前記グローバルデータの入力／出力ラインに出力する増幅手段と、該増幅手段に入力される書き込みデータと前記グローバルデータの入力／出力ラインのグローバルデータとの論理値を比較して、論理値が同じである場合には、前記増幅手段をディセーブルさせる制御手段とを備える。
また、本発明の第二のメモリ装置は、上記第一のメモリ装置の構成に加え前記グローバルデータの入力／出力ラインのデータをラッチして、グローバルデータの入力／出力ラインがフローティングされるのを防止するグローバルラッチ手段と、メモリ装置の書き込み動作の際に、入力／出力パッドに入力されたデータをプリフェッチして、プリフェッチされたデータとして出力するプリフェッチ手段と、カラムアドレスとモードレジスタのバーストタイプに応答して、前記プリフェッチ部から受信したプリフェッチされたデータを、前記増幅手段に伝達するデータ伝達手段とをさらに備える。
また本発明の第三のメモリ装置は、上記第一又は第二のメモリ装置の構成に加え、さらに前記制御手段が、前記増幅手段に入力される書き込みデータと前記グローバルデータの入力／出力ラインのグローバルデータとの論理値を比較する比較手段と、クロック信号と前記比較手段の出力信号とを組み合わせて、前記増幅手段を制御する増幅イネーブル信号を生成する信号生成手段とを備えている。
また本発明の第四のメモリ装置は、上記第三のメモリ装置の構成に加え、さらに前記比較手段が、常にイネーブルされることを特徴としている。
また本発明の第五のメモリ装置は、上記第四のメモリ装置の構成に加え、さらに前記比較手段が、前記書き込みデータと前記グローバルデータとを受信し排他論理和して出力するＸＯＲゲートからなり、前記信号生成手段が、前記ＸＯＲゲートの出力信号とクロック信号とを受信し論理積して、前記増幅イネーブル信号として出力するＡＮＤゲートからなっている。
また本発明の第六のメモリ装置は、上記第三のメモリ装置の構成に加え、さらに前記比較手段が、外部から提供されたテストモード信号を比較イネーブル信号として受信して、テストモード信号の状態に応じてイネーブルされている。
また本発明の第七のメモリ装置は、上記第六のメモリ装置の構成に加え、さらに前記比較手段が、前記書き込みデータと前記グローバルデータとを受信し否定排他論理和して出力するＸＮＯＲゲート、及び前記ＸＮＯＲゲートの出力信号と前記比較イネーブル信号とを受信し否定論理積して出力するＮＡＮＤゲートからなり、前記信号生成手段が、前記ＮＡＮＤゲートの出力信号とクロック信号とを論理積して、前記増幅イネーブル信号として出力するＡＮＤゲートからなっている。
また本発明の第八のメモリ装置は、上記第三のメモリ装置の構成に加え、前記比較手段が、フューズオプション回路により生成された比較イネーブル信号を受信して、前記比較イネーブル信号に応じてイネーブルされることを特徴とする。
また本発明の第九のメモリ装置は、上記第八のメモリ装置の構成に加え、前記フューズオプション回路が、外部から受信したパワーアップ信号に応答して、接地電圧の伝達を制御するＮＭＯＳトランジスタと、電源電圧の伝達を制御するフューズオプションと、前記ＮＭＯＳトランジスタから伝達された接地電圧又は前記フューズオプションから伝達された電源電圧の論理値を出力しラッチするラッチ部と、該ラッチ部の出力信号を反転して、前記比較イネーブル信号として出力するインバータと、からなっている。
また本発明の第十のメモリ装置は、上記第九のメモリ装置の構成に加え、前記比較手段が、前記書き込みデータと前記グローバルデータとを受信し否定排他論理和して出力するＸＮＯＲゲート、及び前記ＸＮＯＲゲートの出力信号と前記比較イネーブル信号とを受信し否定論理積して出力するＮＡＮＤゲートからなり、前記信号生成手段が、前記ＮＡＮＤゲートの出力信号とクロック信号を論理積して、前記増幅イネーブル信号として出力するＡＮＤゲートからなる。
また本発明の第十一のメモリ装置は、上記第三のメモリ装置の構成に加え、前記比較手段が、フューズオプション回路によりフューズオプション及びテストモード信号を組み合わせて生成された比較イネーブル信号を受信して、前記比較イネーブル信号に応じてイネーブルされることを特徴とする。
また本発明の第十二のメモリ装置は、上記第十一のメモリ装置の構成に加え、前記比較手段が、外部から受信したパワーアップ信号に応答して、接地電圧の伝達を制御するＮＭＯＳトランジスタと、電源電圧の伝達を制御するフューズオプションと、前記ＮＭＯＳトランジスタから伝達された接地電圧又は前記フューズオプションから伝達された電源電圧の論理値を出力しラッチするラッチ部と、該ラッチ部の出力信号を反転して出力するインバータと、該インバータの出力とテストモード信号とを受信し論理和して、前記比較イネーブル信号として出力するＯＲゲートと、からなる。
また本発明の第一三のメモリ装置は、上記第十二のメモリ装置の構成に加え、前記比較手段が、前記書き込みデータと前記グローバルデータとを受信し否定排他論理和して出力するＸＮＯＲゲート、及び前記ＸＮＯＲゲートの出力信号と前記比較イネーブル信号とを受信し否定論理積して出力するＮＡＮＤゲートからなり、前記信号生成手段が、前記ＮＡＮＤゲートの出力信号とクロック信号とを論理積して、前記増幅イネーブル信号として出力するＡＮＤゲートからなる。
また本発明の第一四のメモリ装置は、上記第三のメモリ装置の構成に加え、前記増幅手段が、前記増幅イネーブル信号に応答して、受信した書き込みデータの論理値を増幅して差動出力する差動増幅部と、前記増幅イネーブル信号に応答して、前記差動増幅部をイネーブル／ディセーブルさせるイネーブル部と、前記差動増幅部の出力信号を該当グローバルデータの入力／出力ラインに出力するドライバー部と、を備えている。
また、さらに上記の課題を達成するため、本発明のメモリ装置の第一の駆動方法は、書き込みデータを増幅して、グローバルデータとしてグローバルデータの入力／出力ラインに出力する増幅／ドライブ手段を備えたメモリ装置の駆動方法において、前記書き込みデータと前記グローバルデータとの論理値を比較するステップと、前記書き込みデータと前記グローバルデータとの論理値が同じである場合、前記増幅／ドライブ手段をディセーブルするステップと、前記書き込みデータと前記グローバルデータとの論理値が異なる場合、前記増幅／ドライブ手段をイネーブルするステップとを含む。
また本発明のメモリ装置の第二の駆動方法は、上記第一の駆動方法のステップに加え、メモリ装置の書き込み動作の際に、入力／出力パッドに入力されたデータをプリフェッチして、プリフェッチされたデータとして出力するステップと、カラムアドレスとモードレジスタのバーストタイプに応答して、前記プリフェッチ部から受信したプリフェッチされたデータを、前記増幅／ドライブ手段に伝達するステップと、をさらに含む。
また本発明のメモリ装置の第三の駆動方法は、上記第一の駆動方法において、前記比較するステップが、比較イネーブル信号を受信して、前記比較イネーブル信号に応じて比較を行うことを特徴とする。
また本発明のメモリ装置の第四の駆動方法は、上記第三の駆動方法において、前記比較イネーブル信号が、テストモードでアクティブになることを特徴とする。
また本発明のメモリ装置の第五の駆動方法は、上記第三の駆動方法において、前記比較イネーブル信号が、フューズオプションを利用してアクティブになることを特徴とする。
また本発明のメモリ装置の第六の駆動方法は、上記第三の駆動方法において、前記比較イネーブル信号が、フューズオプションを利用してテストモードで動作することを特徴とする。
本発明によれば、半導体メモリ素子で書き込み動作の際に不要であった電流の消費を低減することができる。この効果は、プリフェッチが増加するＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭにおいて、さらに増大すると予想される。
以下、本発明の最も好ましい実施形態を、添付する図面を参照して詳細に説明する。
図２は、本発明に係るメモリ装置の書き込み動作を説明するためのブロック構成図である。
図２に示すように、本発明に係るメモリ装置は、書き込み動作の際に、入力／出力パッドＤＱ ＰＡＤ１０に入力されたデータをプリフェッチして、プリフェッチされたデータＡ０〜Ａ３として出力するためのプリフェッチ部２００と、カラムアドレスとモードレジスタのバーストタイプに応答して、プリフェッチ部２００から受信したプリフェッチされたデータＡ０〜Ａ３を書き込みデータＤ０〜Ｄ３としてデータ入力増幅部４００に伝達するデータ伝達部３００と、前記書き込みデータＤ０〜Ｄ３を受信して増幅した後、グローバルデータの入力／出力ラインＧＩＯ５００に出力するデータ入力増幅部４００とを備える。
また、本発明は、データ入力増幅部４００に入力される書き込みデータＤ０〜Ｄ３とグローバルデータの入力／出力ライン５００のグローバルデータＧＩＯ＿Ｄ０〜ＧＩＯ＿Ｄ３との論理値を比較して、同じである場合、データ入力増幅部４００をディセーブルさせるための制御部６００と、グローバルデータの入力／出力ライン５００のグローバルデータＧＩＯ＿Ｄ０〜ＧＩＯ＿Ｄ３をラッチして、グローバルデータの入力／出力ライン５００がフローティングされるのを防止するためのグローバルラッチ部７００とをさらに備える。
さらに詳細に、前記制御部６００は、書き込みデータＤ０〜Ｄ３とグローバルデータＧＩＯ＿Ｄ０〜ＧＩＯ＿Ｄ３との論理値を比較する比較部６２０と、該比較部の出力信号とクロック信号とを組み合わせて、データ入力増幅部４００を制御する信号を生成するための信号生成部６４０とを備えていても良い。
以下、様々な実施形態を参照しつつ、データ入力増幅部４００を駆動する方法について説明する。説明の便宜上、以下の図面では、メモリ装置の各構成要素の中で、基本的な構成単位及び基本信号のみを示して説明する。
図３は、本発明の第１の実施形態に従い、データ入力増幅部４００を選択的に駆動するためのメモリ装置の構成図である。
図３に示すように、単位データ入力増幅部４００Ａは、単位制御部６００Ａの増幅イネーブル信号ＡＭＰ＿ＥＮに応答して、グローバルデータＧＩＯ＿Ｄと書き込みデータＤとを比較し、単位グローバルラッチ部７００Ａは、前記単位データ入力増幅部４００Ａの出力をラッチして、該当グローバルデータの入力／出力ライン５００Ａに出力する。又は、単位データ入力増幅部４００Ａは、次の単位制御部６００ＡからグローバルデータＧＩＯ＿Ｄと書き込みデータＤとの比較結果などに応じて出力された増幅イネーブル信号ＡＭＰ＿ＥＮに応答して、書き込みデータＤを受信して増幅した後、これをグローバルデータＧＩＯ＿Ｄとして該当グローバルデータの入力／出力ライン５００Ａに出力する。
さらに詳細に、図３に示された単位制御部６００Ａは、単位データ入力増幅部４００Ａに入力される書き込みデータＤと該当グローバルデータの入力／出力ライン５００のデータＧＩＯ＿Ｄとの論理値を比較する単位比較部６２０Ａと、クロック信号ＣＬＫと単位比較部６２０Ａの出力信号とを組み合わせて、単位データ入力増幅部４００Ａを制御する増幅イネーブル信号ＡＭＰ＿ＥＮを生成する単位信号生成部６４０Ａとを備える。
第１の実施形態において、図３に示された前記単位比較部６２０Ａは、常にイネーブルされるように構成されていても良い。この時、単位比較部６２０Ａは、単位データ入力増幅部４００Ａに入力される書き込みデータＤとグローバルデータＧＩＯ＿Ｄとを受信して、排他的論理和して出力するＸＯＲゲートＸＯＲ１からなっていても良い。すなわち、単位比較部６２０Ａは、入力される書き込みデータＤとグローバルデータＧＩＯ＿Ｄとが互いに異なる値を有する時のみハイレベルの値を出力するように具現化されている。
また、前記単位信号生成部６４０Ａは、ＸＯＲゲートＸＯＲ１の出力信号とクロック信号ＣＬＫとを受信し論理積して、増幅イネーブル信号ＡＭＰ＿ＥＮとして単位データ入力増幅部４００Ａに出力するＡＮＤゲートＡＮＤ１からなっている。
図４は、本発明の第２の実施形態に従い、データ入力増幅部４００をテストモード信号により選択的に駆動するためのメモリ装置の構成図である。
図４に示すように、第２の実施形態に係る図４のメモリ装置は、第１の実施形態に係る図３のメモリ装置と実質的に同様であるものの、単位比較部６２０Ｂが常にイネーブルされることのではなく、テストモード信号ＴＥＳＴ＿ＭＯＤＥを比較イネーブル信号ＣＯＭ＿ＥＮとして受信して、テストモード信号ＴＥＳＴ＿ＭＯＤＥの状態に応じて単位比較部６２０Ｂがイネーブル／ディセーブルされるという点で相違がある。
さらに詳細に、単位比較部６２０Ｂは、単位データ入力増幅部４００Ａに入力される書き込みデータＤとグローバルデータＧＩＯ＿Ｄとを受信し否定排他的論理和して出力するＸＮＯＲゲートＸＮＯＲ１と、ＸＮＯＲゲートＸＮＯＲ１の出力信号と比較イネーブル信号ＣＯＭ＿ＥＮとを受信して、否定論理積して出力するＮＡＮＤゲートＮＡＮＤ１からなっていても良い。すなわち、単位比較部６２０Ｂは、比較イネーブル信号ＣＯＭ＿ＥＮがイネーブルされた時、入力される書き込みデータＤとグローバルデータＧＩＯ＿Ｄとが互いに異なる値を有する時のみハイレベルの値を出力するように具現化されている。
また、前記単位信号生成部６４０Ｂは、ＮＡＮＤゲートＮＡＮＤ１の出力信号とクロック信号ＣＬＫとを受信し論理積して、増幅イネーブル信号ＡＭＰ＿ＥＮとして出力するＡＮＤゲートＡＮＤ２からなっている。
図５は、本発明の第３の実施形態に従い、データ入力増幅部４００をフューズオプションにより選択的に駆動するためのメモリ装置の構成図である。
図５に示すように、第３の実施形態に係る図５のメモリ装置は、第２の実施形態に係る図４のメモリ装置と実質的に同様であるものの、単位比較部６２０Ｃを制御する比較イネーブル信号ＣＯＭ＿ＥＮがフューズオプション回路６６０Ｃにより生成されるという点で相違がある。
さらに詳細に、比較イネーブル信号ＣＯＭ＿ＥＮを生成するためのフューズオプション回路６６０Ｃは、外部から受信したパワーアップ信号ＰＷＲＵＰ＿Ｐに応答して、接地電圧ＶＳＳの伝達を制御するＮＭＯＳトランジスタＮ１と、電源電圧ＶＤＤの伝達を制御するフューズオプションＦＵＳＥ１と、ＮＭＯＳトランジスタＮ１から伝達された接地電圧ＶＳＳ又はフューズオプションＦＵＳＥ１から伝達された電源電圧ＶＤＤの論理値を出力しラッチするラッチ部６６２と、ラッチ部６６２の出力信号を反転して、比較イネーブル信号ＣＯＭ＿ＥＮとして単位比較部６２０Ｃに出力するインバータＩＮＶ１とからなっていても良い。
この時、単位比較部６２０Ｃは、単位データ入力増幅部４００Ａに入力される書き込みデータＤとグローバルデータＧＩＯ＿Ｄとを受信して、これを論理組み合わせにより出力し、第２の実施形態の構造と同様な構造で具現化されることができる。
また、単位信号生成部６４０Ｃは、前記単位比較部６２０Ｃの出力信号とクロック信号ＣＬＫとを受信し論理積して、増幅イネーブル信号ＡＭＰ＿ＥＮを出力するＡＮＤゲートＡＮＤ３からなっている。
図６は、本発明の第４の実施形態に従い、データ入力増幅部４００をテストモード信号とフューズオプションとの組み合わせにより選択的に駆動するためのメモリ装置の構成図である。
第４の実施形態に係る図６のメモリ素子は、第２及び第３の実施形態に係る図４及び図５を組み合わせたものであって、単位比較部６２０Ｄを制御する比較イネーブル信号ＣＯＭ＿ＥＮがフューズオプションＦＵＳＥ２とテストモード信号ＴＥＳＴ＿ＭＯＤＥとの組み合わせにより生成されることを示している。
さらに詳細に、フューズオプションＦＵＳＥ２とテストモード信号ＴＥＳＴ＿ＭＯＤＥとを組み合わせて、比較イネーブル信号ＣＯＭ＿ＥＮを生成するフューズオプション回路６６０Ｄは、外部から受信したパワーアップ信号ＰＷＲＵＰ＿Ｐに応答して、接地電圧ＶＳＳの伝達を制御するＮＭＯＳトランジスタＮ２と、電源電圧ＶＤＤの伝達を制御するフューズオプションＦＵＳＥ２と、ＮＭＯＳトランジスタＮ２から伝達された接地電圧又はフューズオプションＦＵＳＥ２から伝達された電源電圧ＶＤＤの論理値を出力しラッチするラッチ部６６４と、ラッチ部６６４の出力信号を反転して出力するインバータＩＮＶ２と、インバータＩＮＶ２の出力とテストモード信号ＴＥＳＴ＿ＭＯＤＥとを受信し論理和して、比較イネーブル信号ＣＯＭ＿ＥＮとして出力するＯＲゲートＯＲ１とからなっていても良い。
同様に、単位比較部６２０Ｄは、単位データ入力増幅部４００Ａに入力される書き込みデータＤとグローバルデータＧＩＯ＿Ｄとを受信して、これを論理組み合わせにより出力し、第２の実施形態及び第３の実施形態の構造と同様な構造で具現化されることができる。
また、単位信号生成部６４０Ｄは、前記単位比較部６２０Ｄの出力信号とクロック信号ＣＬＫとを受信し論理積して、増幅イネーブル信号ＡＭＰ＿ＥＮを単位データ入力増幅部４００Ａに出力するＡＮＤゲートＡＮＤ４からなっている。
図７は、図２〜図６に示された単位データ入力増幅部４００Ａを詳細に示した回路図である。
図７に示すように、単位データ入力増幅部４００Ａは、増幅イネーブル信号ＡＭＰ＿ＥＮによってイネーブルされて、受信した書き込みデータＤを増幅して、グローバルデータＧＩＯ＿Ｄとして該当するグローバルデータの入力／出力ライン５００に出力する。
さらに詳細に、単位データ入力増幅部４００Ａは、増幅イネーブル信号ＡＭＰ＿ＥＮに応答して、受信した書き込みデータＤの論理値を増幅して差動出力する差動増幅部４２０と、増幅イネーブル信号ＡＭＰ＿ＥＮに応答して、前記差動増幅部４２０をイネーブル／ディセーブルさせるイネーブル部４４０及び前記差動増幅部４２０の出力信号を該当グローバルデータの入力／出力ライン５００Ａに出力するドライバー部４６０とからなる。
したがって、本発明の制御部６００は、書き込みデータＤとグローバルデータＧＩＯ＿Ｄとを比較して、そのデータ値が互いに異なる時には、増幅イネーブル信号ＡＭＰ＿ＥＮをロジックハイ値にイネーブルさせて、データ入力増幅部４００に出力することによって、書き込み動作を行い、データ値が互いに同じである時は、増幅イネーブル信号ＡＭＰ＿ＥＮをロジックロー値にディセーブルさせて、データ入力増幅部４００に出力することによって、同じデータをグローバルデータの入力／出力ライン５００にまた書き込まないようにすることによって、不要な電流消費の抑制を可能にした。
以上で説明した通り、従来には、グローバルデータの入力／出力ラインＧＩＯに書き込み動作を行う時に、グローバルデータの入力／出力ラインＧＩＯのデータを確認せず、条件無しでデータ入力／出力センスアンプをイネーブルさせて書き込み動作を行なうことで、必要のないデータ入力／出力センスアンプの動作により、追加電流が消費されていた。
しかし、本発明では、書き込み動作の際に、グローバルデータの入力／出力ラインＧＩＯのデータと書き込みしようとするデータとを比較して、データ入力／出力センスアンプを実行するか否かを制御させることによって、データ入力／出力センスアンプ動作の際に追加使用されていた電流の消費を低減する方法を用いる。すなわち、書き込みデータがグローバルデータの入力／出力ラインＧＩＯのデータと同じ値であれば、データ入力／出力センスアンプをディセーブルさせることによって、データ入力／出力センスアンプ動作の際に追加使用されていた電流の消費を低減することができる。しかし、書き込みデータがグローバルデータの入力／出力ラインＧＩＯのデータと異なる値であれば、データ入力／出力センスアンプをイネーブルさせて行う。
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、前述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性に応じて、その位置及び種類が異なるように具現化されるべきである。
従来のメモリ装置の書き込み動作を説明するためのブロック構成図。 本発明に係るメモリ装置の書き込み動作を説明するためのブロック構成図。 本発明の第１の実施形態に従って、データ入力増幅部を選択的に駆動するためのメモリ装置の構成図。 本発明の第２の実施形態に従って、データ入力増幅部をテストモード信号により選択的に駆動するためのメモリ装置の構成図。 本発明の第３の実施形態に従って、データ入力増幅部をフューズオプションにより選択的に駆動するためのメモリ装置の構成図。 本発明の第４の実施形態に従って、データ入力増幅部をテストモード信号とフューズオプションとの組み合わせにより選択的に駆動するためのメモリ装置の構成図。 図２〜図６に示した単位データ入力増幅部を詳細に示す回路図。
符号の説明
１０ 入力／出力パッド
２００ プリフェッチ部
３００ データ伝達部
４００ データ入力増幅部
５００ グローバルデータの入力／出力ライン
６００ 制御部
６２０ 比較部
６４０ 信号生成部
７００ グローバルラッチ部

Claims (15)

  1. グローバルデータの入力／出力ラインと、
    書き込みデータを受信して増幅した後、これをグローバルデータとして前記グローバルデータの入力／出力ラインに出力する増幅手段と、
    該増幅手段に入力される書き込みデータと前記グローバルデータの入力／出力ラインのグローバルデータとの論理値を比較する比較手段と、
    前記書き込みデータと前記グローバルデータとを比較した結果、論理値が同じである場合に、前記増幅手段をディセーブルさせ、論理値が異なる場合に、前記増幅手段をイネーブルさせる制御手段と、を備え
    前記比較手段が、外部から提供されたテストモード信号を比較イネーブル信号として受信して、テストモード信号の状態に応じてイネーブルされることを特徴とするメモリ装置。
  2. 前記グローバルデータの入力／出力ラインのデータをラッチして、グローバルデータの入力／出力ラインがフローティングされるのを防止するグローバルラッチ手段と、
    メモリ装置の書き込み動作の際に、入力／出力パッドに入力されたデータをプリフェッチして、プリフェッチされたデータとして出力するプリフェッチ手段と、
    カラムアドレスとモードレジスタのバーストタイプに応答して、前記プリフェッチ部から受信したプリフェッチされたデータを、前記増幅手段に伝達するデータ伝達手段と
    をさらに備えたことを特徴とする請求項１に記載のメモリ装置。
  3. 前記制御手段が、クロック信号と前記比較手段の出力信号とを組み合わせて、前記増幅手段を制御する増幅イネーブル信号を生成する信号生成手段をさらに備えたことを特徴とする請求項１又は２に記載のメモリ装置。
  4. 前記比較手段が、前記書き込みデータと前記グローバルデータとを受信し否定排他論理和して出力するＸＮＯＲゲート、及び前記ＸＮＯＲゲートの出力信号と前記比較イネーブル信号とを受信し否定論理積して出力するＮＡＮＤゲートからなり、
    前記信号生成手段が、前記ＮＡＮＤゲートの出力信号とクロック信号とを論理積して、前記増幅イネーブル信号として出力するＡＮＤゲートからなることを特徴とする請求項３に記載のメモリ装置。
  5. グローバルデータの入力／出力ラインと、
    書き込みデータを受信して増幅した後、これをグローバルデータとして前記グローバルデータの入力／出力ラインに出力する増幅手段と、
    該増幅手段に入力される書き込みデータと前記グローバルデータの入力／出力ラインのグローバルデータとの論理値を比較する比較手段と、
    前記書き込みデータと前記グローバルデータとを比較した結果、論理値が同じである場合に、前記増幅手段をディセーブルさせ、論理値が異なる場合に、前記増幅手段をイネーブルさせる制御手段と、を備え
    前記比較手段が、フューズオプション回路により生成された比較イネーブル信号を受信して、前記比較イネーブル信号に応じてイネーブルされることを特徴とするメモリ装置。
  6. 前記フューズオプション回路が、
    外部から受信したパワーアップ信号に応答して、接地電圧の伝達を制御するＮＭＯＳトランジスタと、
    電源電圧の伝達を制御するフューズオプションと、
    前記ＮＭＯＳトランジスタから伝達された接地電圧又は前記フューズオプションから伝達された電源電圧の論理値を出力しラッチするラッチ部と、
    該ラッチ部の出力信号を反転して、前記比較イネーブル信号として出力するインバータと
    からなることを特徴とする請求項５に記載のメモリ装置。
  7. 前記制御手段が、クロック信号と前記比較手段の出力信号とを組み合わせて、前記増幅手段を制御する増幅イネーブル信号を生成する信号生成手段をさらに備え、
    前記比較手段が、前記書き込みデータと前記グローバルデータとを受信し否定排他論理和して出力するＸＮＯＲゲート、及び前記ＸＮＯＲゲートの出力信号と前記比較イネーブル信号とを受信し否定論理積して出力するＮＡＮＤゲートからなり、
    前記信号生成手段が、前記ＮＡＮＤゲートの出力信号とクロック信号を論理積して、前記増幅イネーブル信号として出力するＡＮＤゲートからなることを特徴とする請求項５に記載のメモリ装置。
  8. グローバルデータの入力／出力ラインと、
    書き込みデータを受信して増幅した後、これをグローバルデータとして前記グローバルデータの入力／出力ラインに出力する増幅手段と、
    該増幅手段に入力される書き込みデータと前記グローバルデータの入力／出力ラインのグローバルデータとの論理値を比較する比較手段と、
    前記書き込みデータと前記グローバルデータとを比較した結果、論理値が同じである場合に、前記増幅手段をディセーブルさせ、論理値が異なる場合に、前記増幅手段をイネーブルさせる制御手段と、を備え
    前記比較手段が、フューズオプション回路によりフューズオプション及びテストモード信号を組み合わせて生成された比較イネーブル信号を受信して、前記比較イネーブル信号に応じてイネーブルされることを特徴とするメモリ装置。
  9. 前記フューズオプション回路が、
    外部から受信したパワーアップ信号に応答して、接地電圧の伝達を制御するＮＭＯＳトランジスタと、
    電源電圧の伝達を制御するフューズオプションと、
    前記ＮＭＯＳトランジスタから伝達された接地電圧又は前記フューズオプションから伝達された電源電圧の論理値を出力しラッチするラッチ部と、
    該ラッチ部の出力信号を反転して出力するインバータと、
    該インバータの出力とテストモード信号とを受信し論理和して、前記比較イネーブル信号として出力するＯＲゲートと
    からなることを特徴とする請求項８に記載のメモリ装置。
  10. 前記制御手段が、クロック信号と前記比較手段の出力信号とを組み合わせて、前記増幅手段を制御する増幅イネーブル信号を生成する信号生成手段をさらに備え、
    前記比較手段が、前記書き込みデータと前記グローバルデータとを受信し否定排他論理和して出力するＸＮＯＲゲート、及び前記ＸＮＯＲゲートの出力信号と前記比較イネーブル信号とを受信し否定論理積して出力するＮＡＮＤゲートからなり、
    前記信号生成手段が、前記ＮＡＮＤゲートの出力信号とクロック信号とを論理積して、前記増幅イネーブル信号として出力するＡＮＤゲートからなることを特徴とする請求項８に記載のメモリ装置。
  11. 前記増幅手段が、
    前記増幅イネーブル信号に応答して、受信した書き込みデータの論理値を増幅して差動出力する差動増幅部と、
    前記増幅イネーブル信号に応答して、前記差動増幅部をイネーブル／ディセーブルさせるイネーブル部と、
    前記差動増幅部の出力信号を該当グローバルデータの入力／出力ラインに出力するドライバー部と
    を備えたことを特徴とする請求項１、５、または８に記載のメモリ装置。
  12. 書き込みデータを増幅して、グローバルデータとしてグローバルデータの入力／出力ラインに出力する増幅／ドライブ手段を備えたメモリ装置の駆動方法において、
    比較イネーブル信号に応じて前記書き込みデータと前記グローバルデータとの論理値を比較するステップと、
    前記書き込みデータと前記グローバルデータとの論理値が同じである場合、前記増幅／ドライブ手段をディセーブルするステップと、
    前記書き込みデータと前記グローバルデータとの論理値が異なる場合、前記増幅／ドライブ手段をイネーブルするステップと、を含み、
    前記比較イネーブル信号が、テストモードでアクティブになることを特徴とするメモリ装置の駆動方法。
  13. メモリ装置の書き込み動作の際に、入力／出力パッドに入力されたデータをプリフェッチして、プリフェッチされたデータとして出力するステップと、
    カラムアドレスとモードレジスタのバーストタイプに応答して、前記プリフェッチ部から受信したプリフェッチされたデータを、前記増幅／ドライブ手段に伝達するステップと
    をさらに含むことを特徴とする請求項１２に記載のメモリ装置の駆動方法。
  14. 書き込みデータを増幅して、グローバルデータとしてグローバルデータの入力／出力ラインに出力する増幅／ドライブ手段を備えたメモリ装置の駆動方法において、
    比較イネーブル信号に応じて前記書き込みデータと前記グローバルデータとの論理値を比較するステップと、
    前記書き込みデータと前記グローバルデータとの論理値が同じである場合、前記増幅／ドライブ手段をディセーブルするステップと、
    前記書き込みデータと前記グローバルデータとの論理値が異なる場合、前記増幅／ドライブ手段をイネーブルするステップと、を含み、
    前記比較イネーブル信号が、フューズオプションを利用してアクティブになることを特徴とするメモリ装置の駆動方法。
  15. 書き込みデータを増幅して、グローバルデータとしてグローバルデータの入力／出力ラインに出力する増幅／ドライブ手段を備えたメモリ装置の駆動方法において、
    比較イネーブル信号に応じて前記書き込みデータと前記グローバルデータとの論理値を比較するステップと、
    前記書き込みデータと前記グローバルデータとの論理値が同じである場合、前記増幅／ドライブ手段をディセーブルするステップと、
    前記書き込みデータと前記グローバルデータとの論理値が異なる場合、前記増幅／ドライブ手段をイネーブルするステップと、を含み、
    前記比較イネーブル信号が、フューズオプションを利用してテストモードで動作することを特徴とするメモリ装置の駆動方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695436B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
KR101187642B1 (ko) * 2011-05-02 2012-10-08 에스케이하이닉스 주식회사 집적 회로의 모니터링 장치
US9710403B2 (en) * 2011-11-30 2017-07-18 Intel Corporation Power saving method and apparatus for first in first out (FIFO) memories
KR20130123934A (ko) * 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 입출력센스앰프 및 이를 포함하는 반도체 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0887888A (ja) * 1994-09-14 1996-04-02 Fujitsu Ltd 半導体記憶装置
US5640115A (en) * 1995-12-01 1997-06-17 Sun Microsystems, Inc. Self-enabling latch
JP4540137B2 (ja) 1998-07-24 2010-09-08 ルネサスエレクトロニクス株式会社 同期型半導体記憶装置
JP3362775B2 (ja) * 1998-12-25 2003-01-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法
US6081479A (en) * 1999-06-15 2000-06-27 Infineon Technologies North America Corp. Hierarchical prefetch for semiconductor memories
JP2000311489A (ja) * 1999-04-23 2000-11-07 Fujitsu Ltd 半導体記憶装置
KR100322535B1 (ko) * 1999-06-29 2002-03-18 윤종용 소비전력을 최소화하는 메모리 장치 및 이를 이용한 데이터 기입 및 독출방법
US6084819A (en) 1999-07-06 2000-07-04 Virage Logic Corp. Multi-bank memory with word-line banking
JP3964593B2 (ja) * 2000-02-24 2007-08-22 富士通株式会社 半導体記憶装置
TW508587B (en) 2000-03-17 2002-11-01 Macronix Int Co Ltd Write-in control circuit for writing data into flash memory
US6272062B1 (en) * 2000-05-31 2001-08-07 Infineon Technologies Ag Semiconductor memory with programmable bitline multiplexers
JP2002298586A (ja) 2001-04-02 2002-10-11 Nec Corp 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
KR100468719B1 (ko) * 2002-01-11 2005-01-29 삼성전자주식회사 Ｎ 비트 프리페치 방식과 2ｎ 버스트 길이를 지원할 수있는 반도체 메모리 장치
KR100413774B1 (ko) * 2002-02-22 2004-01-03 삼성전자주식회사 래이 아웃 면적을 감소시키는 반도체 메모리 장치
JP4301760B2 (ja) * 2002-02-26 2009-07-22 株式会社ルネサステクノロジ 半導体装置
KR100464437B1 (ko) 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
JP4400081B2 (ja) * 2003-04-08 2010-01-20 エルピーダメモリ株式会社 半導体記憶装置
KR100542712B1 (ko) * 2003-08-25 2006-01-11 주식회사 하이닉스반도체 동기형 디램의 라이트 패스 구조
KR100605600B1 (ko) 2004-07-27 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 소자

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