JP2679390B2 - コード設定回路 - Google Patents
コード設定回路Info
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- JP2679390B2 JP2679390B2 JP2274790A JP27479090A JP2679390B2 JP 2679390 B2 JP2679390 B2 JP 2679390B2 JP 2274790 A JP2274790 A JP 2274790A JP 27479090 A JP27479090 A JP 27479090A JP 2679390 B2 JP2679390 B2 JP 2679390B2
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/31702—Testing digital circuits including elements other than semiconductor transistors, e.g. biochips, nanofabrics, mems, chips with magnetic elements
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコード設定回路に関し、特にトリミング用の
薄膜抵抗ヒューズを有するコード設定回路に関する。
薄膜抵抗ヒューズを有するコード設定回路に関する。
［従来の技術］ 最近の集積回路の高性能化及び高集積化に伴い回路条
件設定の高確度化及び低消費電力化の要望がますます強
くなってきた。
件設定の高確度化及び低消費電力化の要望がますます強
くなってきた。
集積回路装置において、特に、アナログ回路等の基準
電圧値の設定及び回路電流の設定等は、そのカタログ規
格が非常に厳しいため、製造工程中に電圧値及び電流値
をトリミングすることにより規格内に調整するための回
路を必要としている。
電圧値の設定及び回路電流の設定等は、そのカタログ規
格が非常に厳しいため、製造工程中に電圧値及び電流値
をトリミングすることにより規格内に調整するための回
路を必要としている。
このトリミングは一度製造工程で設定してしまえば固
定され、集積回路の応用動作中は再調整できないので永
久に変化してはいけない性質のものである。従って、誤
動作のない高信頼性の回路が要求されている。従来この
種のコード設定回路の一例を第３図に示す。定電流回路
（M19とI0）で決定される定電流IM10をそれぞれ長そう
とする３つのトランジスタM20,M21,M22と薄膜抵抗R7,R
8,R9とでレシオ回路を形成する。ここで薄膜抵抗R7〜R9
の抵抗値はトランジスタM20〜M22のオン抵抗に比べて十
分低く設定しておく。つまりこの状態では節点A,B,Cは
すべて低レベルになり、インバータI13〜I15はデコーダ
300に対して高レベルを出力している。ここで、コード
設定のために選定された薄膜抵抗R7,R8,89のみを溶断す
るわけであるが、溶断は選択された薄膜抵抗に付随して
いるパッドA,B,Cのみに高電圧を印加し、大電流を流す
ことによって高熱を発生してなされる。例えば薄膜抵抗
R8のみを切断した場合を考える。切断された薄膜抵抗R8
は理想的には抵抗が無限大となりトランジスタM21によ
って節点Ｂは高レベルとなる。従ってインバータI14の
みデコーダ300に対して低レベルを出力する。このよう
に選択された薄膜抵抗R7〜R9を切断することにより、所
望のコードをデコーダ300に出力するわけである。とこ
ろがこの切断が不完全で経時変化を受けて切断部分にリ
ーク電流が発生した場合、リーク電流がトランジスタM2
1の流す定電流以上になると、節点Ｂのレベルが、高レ
ベルから低レベルに移行してしまい、誤動作が発生す
る。
定され、集積回路の応用動作中は再調整できないので永
久に変化してはいけない性質のものである。従って、誤
動作のない高信頼性の回路が要求されている。従来この
種のコード設定回路の一例を第３図に示す。定電流回路
（M19とI0）で決定される定電流IM10をそれぞれ長そう
とする３つのトランジスタM20,M21,M22と薄膜抵抗R7,R
8,R9とでレシオ回路を形成する。ここで薄膜抵抗R7〜R9
の抵抗値はトランジスタM20〜M22のオン抵抗に比べて十
分低く設定しておく。つまりこの状態では節点A,B,Cは
すべて低レベルになり、インバータI13〜I15はデコーダ
300に対して高レベルを出力している。ここで、コード
設定のために選定された薄膜抵抗R7,R8,89のみを溶断す
るわけであるが、溶断は選択された薄膜抵抗に付随して
いるパッドA,B,Cのみに高電圧を印加し、大電流を流す
ことによって高熱を発生してなされる。例えば薄膜抵抗
R8のみを切断した場合を考える。切断された薄膜抵抗R8
は理想的には抵抗が無限大となりトランジスタM21によ
って節点Ｂは高レベルとなる。従ってインバータI14の
みデコーダ300に対して低レベルを出力する。このよう
に選択された薄膜抵抗R7〜R9を切断することにより、所
望のコードをデコーダ300に出力するわけである。とこ
ろがこの切断が不完全で経時変化を受けて切断部分にリ
ーク電流が発生した場合、リーク電流がトランジスタM2
1の流す定電流以上になると、節点Ｂのレベルが、高レ
ベルから低レベルに移行してしまい、誤動作が発生す
る。
また、第３図の回路の場合、薄膜抵抗R7〜Ｒ区が切断
されない状態では常時電流が流れる。そのため低消費電
力を実現するためには、定電流IM10を10μＡ程度に抑え
る必要があり、リーク電流が10μＡ以上になると、誤動
作してしまう。このような欠点を解決するための特願昭
63−109666に開示した回路が提案されており、これを第
４図に示す。この回路は、パワーをオンした時のみ一時
的に低レベルとなる信号SPによって、パワーオン直後だ
けオンするＰチャンネルMOSトランジスタM24,M26,M28を
設け、パワーオン直後一時的に薄膜抵抗R10,R11,R12と
の間でレシオ回路を形成する。通常この薄膜抵抗R10〜R
12は、100Ω程度に設定されているので、例えばトラン
シスタM24,M26,M28のオン抵抗を1KΩ以上にしておけ
ば、薄膜抵抗R10〜R12が切断されていない場合、節点D,
E,Fは、低レベルとなる。従って、インバータI16〜I18
はデコーダに高レベルを出力する、例えば薄膜抵抗R11
が切断された場合は、前記と同様にトランジスタM26に
よってＥ点は高レベルとなり、I17は高レベルを出力す
る。前記のごとくトランジスタM24,M26,M28は、電源投
入直後のみオンするわけであるが、節点D,E,Fの反転信
号でゲートが制御されるＰチャンネルトランジスタM23,
M25,M27が存在するため、一度決定された節点D,E,Fのレ
ベルは安定に保持される。第４図に示された回路では、
薄膜抵抗R10〜R12が切断されていない場合、定常状態に
おいては薄膜抵抗R10〜R12と電源電位ＶDD間に接続され
る両トランジスタは共にオフしているため、電流は流れ
ない。一方、薄膜抵抗R11が、切断された場合トランジ
スタM25がオン状態となるが、このオン抵抗を1KΩ程度
に設定しておけば、切断後の薄膜抵抗R11が、mAオーダ
ーの電流を流しても誤動作しないような設計が可能であ
る。従って、数来の定電流タイプに対し、リーク電流の
許容量が100倍以上になったことになる。
されない状態では常時電流が流れる。そのため低消費電
力を実現するためには、定電流IM10を10μＡ程度に抑え
る必要があり、リーク電流が10μＡ以上になると、誤動
作してしまう。このような欠点を解決するための特願昭
63−109666に開示した回路が提案されており、これを第
４図に示す。この回路は、パワーをオンした時のみ一時
的に低レベルとなる信号SPによって、パワーオン直後だ
けオンするＰチャンネルMOSトランジスタM24,M26,M28を
設け、パワーオン直後一時的に薄膜抵抗R10,R11,R12と
の間でレシオ回路を形成する。通常この薄膜抵抗R10〜R
12は、100Ω程度に設定されているので、例えばトラン
シスタM24,M26,M28のオン抵抗を1KΩ以上にしておけ
ば、薄膜抵抗R10〜R12が切断されていない場合、節点D,
E,Fは、低レベルとなる。従って、インバータI16〜I18
はデコーダに高レベルを出力する、例えば薄膜抵抗R11
が切断された場合は、前記と同様にトランジスタM26に
よってＥ点は高レベルとなり、I17は高レベルを出力す
る。前記のごとくトランジスタM24,M26,M28は、電源投
入直後のみオンするわけであるが、節点D,E,Fの反転信
号でゲートが制御されるＰチャンネルトランジスタM23,
M25,M27が存在するため、一度決定された節点D,E,Fのレ
ベルは安定に保持される。第４図に示された回路では、
薄膜抵抗R10〜R12が切断されていない場合、定常状態に
おいては薄膜抵抗R10〜R12と電源電位ＶDD間に接続され
る両トランジスタは共にオフしているため、電流は流れ
ない。一方、薄膜抵抗R11が、切断された場合トランジ
スタM25がオン状態となるが、このオン抵抗を1KΩ程度
に設定しておけば、切断後の薄膜抵抗R11が、mAオーダ
ーの電流を流しても誤動作しないような設計が可能であ
る。従って、数来の定電流タイプに対し、リーク電流の
許容量が100倍以上になったことになる。
［発明が解決しようとする課題］ このように第４図に示した構成によれば、非常に安定
なコード設定回路が得られた。しかし所望のパッドにパ
ルス電圧を印加し、薄膜抵抗を切断する際に電源電圧Ｖ
DDをフローティング状態で印加した場合を考えると、該
パッドにはＰチャンネルトランジスタのドレインが接続
されているため、電源ラインＶDDがＰチャンネルトラン
ジスタのドレイン拡散層によって形成される順方向バイ
アスされたPN接合を介してパッドに接続される。
なコード設定回路が得られた。しかし所望のパッドにパ
ルス電圧を印加し、薄膜抵抗を切断する際に電源電圧Ｖ
DDをフローティング状態で印加した場合を考えると、該
パッドにはＰチャンネルトランジスタのドレインが接続
されているため、電源ラインＶDDがＰチャンネルトラン
ジスタのドレイン拡散層によって形成される順方向バイ
アスされたPN接合を介してパッドに接続される。
換言すればパッドには電源ラインＶDDの容量が、附加
されてしまうことになる。従ってパッドに印加したパル
ス電圧の立ち上がりスピードが非常に遅くなる。一般に
薄膜抵抗の切断状況は切断のために印加されるパルスの
立ち上がりスピードが早いほど良好であることが知られ
ている。
されてしまうことになる。従ってパッドに印加したパル
ス電圧の立ち上がりスピードが非常に遅くなる。一般に
薄膜抵抗の切断状況は切断のために印加されるパルスの
立ち上がりスピードが早いほど良好であることが知られ
ている。
したがって、第４図に示された例では、パルスの立ち
上がりスピードが電源ラインＶDDの容量で低下し、薄膜
抵抗が十分に切断されないという問題点があった。
上がりスピードが電源ラインＶDDの容量で低下し、薄膜
抵抗が十分に切断されないという問題点があった。
［課題を解決するための手段］ 本願発明の要旨は、コード発生回路の各入力ビットを
設定するコード設定回路にして、電源にソースまたはド
レインの一端が接続され、共通ゲート接点にゲートが接
続された第１導電型チャンネルを有する第１トランジス
タと、該第１トランジスタのソースまたはドレインの他
端と切断電圧印加パッドとの間に介在した第２導電型チ
ャンネルを有する第２トランジスタと、前記第１トラン
ジスタと並列に配されインバータを介してゲートとソー
スまたはドレインの接続された第３トランジスタと、前
記切断電圧印加パッドと固定電圧源との間に接続され選
択的に切断可能なヒューズと、前記第１トランジスタと
第２トランジスタの接点に入力が接続され入力ビットを
出力するインバータとを有することである。
設定するコード設定回路にして、電源にソースまたはド
レインの一端が接続され、共通ゲート接点にゲートが接
続された第１導電型チャンネルを有する第１トランジス
タと、該第１トランジスタのソースまたはドレインの他
端と切断電圧印加パッドとの間に介在した第２導電型チ
ャンネルを有する第２トランジスタと、前記第１トラン
ジスタと並列に配されインバータを介してゲートとソー
スまたはドレインの接続された第３トランジスタと、前
記切断電圧印加パッドと固定電圧源との間に接続され選
択的に切断可能なヒューズと、前記第１トランジスタと
第２トランジスタの接点に入力が接続され入力ビットを
出力するインバータとを有することである。
［発明の作用］ 上記構成のコード設定回路では、第２トランジスタが
切断電圧印加パッドを第１トランジスタの順方向にバイ
アスされるダイオードを介して供給される容量から分離
する。従って、切断電圧印加パッドにおける電圧の立ち
上がりを急峻にすることができ、薄膜抵抗体を完全に切
断できる。
切断電圧印加パッドを第１トランジスタの順方向にバイ
アスされるダイオードを介して供給される容量から分離
する。従って、切断電圧印加パッドにおける電圧の立ち
上がりを急峻にすることができ、薄膜抵抗体を完全に切
断できる。
［実施例］ 次に本発明の実施例を図を用いて説明する。
第１図は本発明の第１実施例を示す回路図である。M1
〜M6はＰチャンネル型トランジスタ、M7〜M9はＮチャン
ネル型トランジスタ、R1〜R3は薄膜抵抗体、101はデコ
ーダ、110〜112はパッドである。図から明らかなよう
に、本実施例は第４図に示した回路にＮチャンネルディ
プリーショントランジスタM7,M8,M9を追加したものであ
る。ここで第４図の回路で説明したのと同様に、薄膜抵
抗切断のための電圧パルスを印加した場合を考える。こ
の場合パッド110〜112には、Ｎチャンネルのディプリー
ショントランジスタのみ直接接続されているので、電源
ラインＶDDが順方向のダイオードを介して接続されるこ
とはない。従って、電源ラインＶDDの容量は、Ｎチャン
ネルディプリーショントランジスタM7〜M9のチャンネル
抵抗を介してしかパッド110〜112に接続されず、印加波
形の立ち上がりスピードを遅らせることはない。
〜M6はＰチャンネル型トランジスタ、M7〜M9はＮチャン
ネル型トランジスタ、R1〜R3は薄膜抵抗体、101はデコ
ーダ、110〜112はパッドである。図から明らかなよう
に、本実施例は第４図に示した回路にＮチャンネルディ
プリーショントランジスタM7,M8,M9を追加したものであ
る。ここで第４図の回路で説明したのと同様に、薄膜抵
抗切断のための電圧パルスを印加した場合を考える。こ
の場合パッド110〜112には、Ｎチャンネルのディプリー
ショントランジスタのみ直接接続されているので、電源
ラインＶDDが順方向のダイオードを介して接続されるこ
とはない。従って、電源ラインＶDDの容量は、Ｎチャン
ネルディプリーショントランジスタM7〜M9のチャンネル
抵抗を介してしかパッド110〜112に接続されず、印加波
形の立ち上がりスピードを遅らせることはない。
第２図は本発明の第２実施例を示す回路図である。第
２実施例では、第１実施例で使用したＮチャンネルディ
プリーショントランジスタM7〜M9のかわりに、Ｎチャン
ネルエンハンスメントトランジスタを使用し、そのゲー
トを最高電位ＶDDに接続している。パルス印加に対する
効果は第１実施例と同様であるが、薄膜抵抗が切断され
た場合の実使用時を考えると、第１実施例ではＶDD電位
がそのまま切断された薄膜抵抗に印加されるが、第２実
施例ではＶDD−（ｎチャンネルエンハンスメントトラン
ジスタのＶT）の電圧しか印加されない。例えば、ＶDD
＝5Vとすると、第１実施例では、切断後の薄膜抵抗に5V
が印加されるが、第２実施例では、（ＶT＝2Vとする
と）5V−2V＝3Vしか印加されず、切断後の薄膜抵抗の経
時的なリーク電流の増加を抑制できる利点がある。
２実施例では、第１実施例で使用したＮチャンネルディ
プリーショントランジスタM7〜M9のかわりに、Ｎチャン
ネルエンハンスメントトランジスタを使用し、そのゲー
トを最高電位ＶDDに接続している。パルス印加に対する
効果は第１実施例と同様であるが、薄膜抵抗が切断され
た場合の実使用時を考えると、第１実施例ではＶDD電位
がそのまま切断された薄膜抵抗に印加されるが、第２実
施例ではＶDD−（ｎチャンネルエンハンスメントトラン
ジスタのＶT）の電圧しか印加されない。例えば、ＶDD
＝5Vとすると、第１実施例では、切断後の薄膜抵抗に5V
が印加されるが、第２実施例では、（ＶT＝2Vとする
と）5V−2V＝3Vしか印加されず、切断後の薄膜抵抗の経
時的なリーク電流の増加を抑制できる利点がある。
［発明の効果］ 本発明のコード設定回路によれば、パッドに印加され
るパルスの立ち上がりスピードを向上できるので薄膜抵
抗の切断状態を改善できるとともに、リーク電流の経時
的な増加も抑えることができ、コード設定回路の信頼性
を著しく改善できるという効果を得られる。
るパルスの立ち上がりスピードを向上できるので薄膜抵
抗の切断状態を改善できるとともに、リーク電流の経時
的な増加も抑えることができ、コード設定回路の信頼性
を著しく改善できるという効果を得られる。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図及び第４図は２
つの従来例をそれぞれ示す回路図である。 M1〜M6,M10〜M15,M19〜M28……Ｐチャンネルエンハンス
メントトランジスタ、 M7〜M9……Ｎチャンネルディプリーショントランジス
タ、 M16〜M18……Ｎチャンネルエンハンスメントトランジス
タ、 I1〜I18……インバータ、 R1〜R12……薄膜抵抗、 101……デコーダ、 110〜112……パッド。
発明の第２実施例を示す回路図、第３図及び第４図は２
つの従来例をそれぞれ示す回路図である。 M1〜M6,M10〜M15,M19〜M28……Ｐチャンネルエンハンス
メントトランジスタ、 M7〜M9……Ｎチャンネルディプリーショントランジス
タ、 M16〜M18……Ｎチャンネルエンハンスメントトランジス
タ、 I1〜I18……インバータ、 R1〜R12……薄膜抵抗、 101……デコーダ、 110〜112……パッド。
Claims (1)
- 【請求項１】コード発生回路の各入力ビットを設定する
コード設定回路にして、 電源にソースまたはドレインの一端が接続され、共通ゲ
ート接点にゲートが接続された第１導電型チャンネルを
有する第１トランジスタと、 該第１トランジスタのソースまたはドレインの他端と切
断電圧印加パッドとの間に介在した第２導電型チャンネ
ルを有する第２トランジスタと、 前記第１トランジスタと並列に配されインバータを介し
てゲートとソースまたはドレインの接続された第３トラ
ンジスタと、 前記切断電圧印加パッドと固定電圧源との間に接続され
選択的に切断可能なヒューズと、 前記第１トランジスタと第２トランジスタの接点に入力
が接続され入力ビットを出力するインンバータとを有す
ることを特徴とするコード設定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274790A JP2679390B2 (ja) | 1990-10-12 | 1990-10-12 | コード設定回路 |
| EP91117462A EP0480475B1 (en) | 1990-10-12 | 1991-10-14 | Code setting circuit |
| DE69121661T DE69121661T2 (de) | 1990-10-12 | 1991-10-14 | Kodeeinstellungsschaltung |
| US07/775,462 US5173616A (en) | 1990-10-12 | 1991-10-15 | Code setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274790A JP2679390B2 (ja) | 1990-10-12 | 1990-10-12 | コード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150050A JPH04150050A (ja) | 1992-05-22 |
| JP2679390B2 true JP2679390B2 (ja) | 1997-11-19 |
Family
ID=17546600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274790A Expired - Fee Related JP2679390B2 (ja) | 1990-10-12 | 1990-10-12 | コード設定回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5173616A (ja) |
| EP (1) | EP0480475B1 (ja) |
| JP (1) | JP2679390B2 (ja) |
| DE (1) | DE69121661T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418487A (en) * | 1992-09-04 | 1995-05-23 | Benchmarg Microelectronics, Inc. | Fuse state sense circuit |
| JP2991575B2 (ja) * | 1992-10-08 | 1999-12-20 | 沖電気工業株式会社 | 半導体集積回路 |
| US5315177A (en) * | 1993-03-12 | 1994-05-24 | Micron Semiconductor, Inc. | One time programmable fully-testable programmable logic device with zero power and anti-fuse cell architecture |
| JP2707954B2 (ja) * | 1993-09-01 | 1998-02-04 | 日本電気株式会社 | コード設定回路 |
| JP2699877B2 (ja) * | 1994-07-26 | 1998-01-19 | 日本電気株式会社 | コード設定回路 |
| US6198337B1 (en) * | 1996-12-11 | 2001-03-06 | A & Cmos Communications Device Inc. | Semiconductor device for outputting a reference voltage, a crystal oscillator device comprising the same, and a method of producing the crystal oscillator device |
| FR2797086B1 (fr) * | 1999-07-30 | 2001-10-12 | St Microelectronics Sa | Cellule logique a programmation unique |
| JP4301760B2 (ja) * | 2002-02-26 | 2009-07-22 | 株式会社ルネサステクノロジ | 半導体装置 |
| US9453251B2 (en) | 2002-10-08 | 2016-09-27 | Pfenex Inc. | Expression of mammalian proteins in Pseudomonas fluorescens |
| KR100739240B1 (ko) * | 2003-10-07 | 2007-07-12 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 소자의 리던던시 입출력 퓨즈 회로 |
| EP2412816B1 (en) | 2004-07-26 | 2014-12-03 | Pfenex Inc. | Process for improved protein expression by strain engineering |
| JP2006059969A (ja) * | 2004-08-19 | 2006-03-02 | Sony Corp | 半導体装置 |
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