JP3519958B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JP3519958B2 JP3519958B2 JP28512998A JP28512998A JP3519958B2 JP 3519958 B2 JP3519958 B2 JP 3519958B2 JP 28512998 A JP28512998 A JP 28512998A JP 28512998 A JP28512998 A JP 28512998A JP 3519958 B2 JP3519958 B2 JP 3519958B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- type
- resistance element
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、一定の電圧を基準電圧として出力する定電圧
回路に関する。
し、特に、一定の電圧を基準電圧として出力する定電圧
回路に関する。
【０００２】
【従来の技術】従来この種の基準電圧発生回路として
は、例えば、特開平８−３０３４５号公報に示すような
ものがある（図３参照）。
は、例えば、特開平８−３０３４５号公報に示すような
ものがある（図３参照）。
【０００３】すなわち従来技術の基準電圧発生回路にお
いては、ディプレッションタイプのＭＯＳトランジスタ
である第１のトランジスタと、第１のトランジスタと同
一導電型のＭＯＳトランジスタである第２のトランジス
タと、ソースフォロワー回路と、第１の電圧供給端子
と、第２の電圧供給端子と、ソースフォロワー回路への
電圧供給端子と、ソースフォロワー回路への電圧供給端
子とを設け、第１のトランジスタのドレイン端子を第１
の電圧供給端子に接続し、第１のトランジスタのゲート
端子と第１のトランジスタのソース端子とを第２のトラ
ンジスタのドレイン端子に接続し、第２のＭＯＳトラン
ジスタのソース端子を第２の電圧供給端子に接続し、第
２のトランジスタのゲート端子をソースフォロワー回路
の出力端子またはソースフォロワー回路の出力電圧を分
圧した端子に接続し、ソースフォロワー回路の入力端子
を第１のトランジスタと第２のトランジスタの接続点に
接続し、ソースフォロワー回路の出力端子から基準出力
電圧を取り出すことができるように結線していた。
いては、ディプレッションタイプのＭＯＳトランジスタ
である第１のトランジスタと、第１のトランジスタと同
一導電型のＭＯＳトランジスタである第２のトランジス
タと、ソースフォロワー回路と、第１の電圧供給端子
と、第２の電圧供給端子と、ソースフォロワー回路への
電圧供給端子と、ソースフォロワー回路への電圧供給端
子とを設け、第１のトランジスタのドレイン端子を第１
の電圧供給端子に接続し、第１のトランジスタのゲート
端子と第１のトランジスタのソース端子とを第２のトラ
ンジスタのドレイン端子に接続し、第２のＭＯＳトラン
ジスタのソース端子を第２の電圧供給端子に接続し、第
２のトランジスタのゲート端子をソースフォロワー回路
の出力端子またはソースフォロワー回路の出力電圧を分
圧した端子に接続し、ソースフォロワー回路の入力端子
を第１のトランジスタと第２のトランジスタの接続点に
接続し、ソースフォロワー回路の出力端子から基準出力
電圧を取り出すことができるように結線していた。
【０００４】更に従来技術の基準電圧発生回路において
は、ソースフォロワー回路が、第１のトランジスタと同
一導電型のＭＯＳトランジスタである第３のトランジス
タとソースフォロワー回路の負荷とからなり、第３のト
ランジスタのドレイン端子をソースフォロワー回路への
電圧供給端子に接続し、第３のトランジスタのゲート端
子をソースフォロワー回路の入力端子とし、ソースフォ
ロワー回路の負荷の第１の端子を第３のトランジスタの
ソース端子に接続し、ソースフォロワー回路の負荷の第
２の端子をソースフォロワー回路への電圧供給端子間に
接続し、第３のトランジスタとソースフォロワー回路の
負荷との接続点をソースフォロワー回路の出力端子とし
ていた。
は、ソースフォロワー回路が、第１のトランジスタと同
一導電型のＭＯＳトランジスタである第３のトランジス
タとソースフォロワー回路の負荷とからなり、第３のト
ランジスタのドレイン端子をソースフォロワー回路への
電圧供給端子に接続し、第３のトランジスタのゲート端
子をソースフォロワー回路の入力端子とし、ソースフォ
ロワー回路の負荷の第１の端子を第３のトランジスタの
ソース端子に接続し、ソースフォロワー回路の負荷の第
２の端子をソースフォロワー回路への電圧供給端子間に
接続し、第３のトランジスタとソースフォロワー回路の
負荷との接続点をソースフォロワー回路の出力端子とし
ていた。
【０００５】これにより、低消費電力で出力電圧の温度
係数が調節でき、出力インピーダンスも小さく、基準電
圧回路の出力の半導体集積回路外への取りだしも、基準
電圧回路の出力からの出力電流の取りだしも可能である
基準電圧回路を実現できることが記載されている。また
従来の基準電圧回路では困難であった基準電圧回路の出
力電圧の調節が可能な基準電圧回路を実現できることが
記載されている。またソースフォロワー回路の負荷に基
準電圧回路外からオンオフ制御される第６トランジスタ
を応用することで動作状態と待機状態で消費電流と出力
インピーダンスの切り換えができる基準電圧回路を実現
できることが記載されている。更に、従来技術の基準電
圧発生回路においては、複数のソースフォロワー回路を
追加して設け、追加した複数のソースフォロワー回路の
入力の全てを第１のトランジスタと第２のトランジスタ
の接続点に接続し、追加した複数のソースフォロワー回
路の出力をそれぞれ個別に基準電圧出力端子としてい
た。
係数が調節でき、出力インピーダンスも小さく、基準電
圧回路の出力の半導体集積回路外への取りだしも、基準
電圧回路の出力からの出力電流の取りだしも可能である
基準電圧回路を実現できることが記載されている。また
従来の基準電圧回路では困難であった基準電圧回路の出
力電圧の調節が可能な基準電圧回路を実現できることが
記載されている。またソースフォロワー回路の負荷に基
準電圧回路外からオンオフ制御される第６トランジスタ
を応用することで動作状態と待機状態で消費電流と出力
インピーダンスの切り換えができる基準電圧回路を実現
できることが記載されている。更に、従来技術の基準電
圧発生回路においては、複数のソースフォロワー回路を
追加して設け、追加した複数のソースフォロワー回路の
入力の全てを第１のトランジスタと第２のトランジスタ
の接続点に接続し、追加した複数のソースフォロワー回
路の出力をそれぞれ個別に基準電圧出力端子としてい
た。
【０００６】これにより、相互干渉のない複数の基準電
圧出力端子を従来の基準電圧回路より容易に消費電流や
チップ面積を大きく増やすことなく設けることができる
ことが記載されている。更に、従来技術の基準電圧発生
回路においては、ソースフォロワー回路を、第１のトラ
ンジスタと同一導電型のＭＯＳトランジスタである第３
のトランジスタとソース抵抗とソースフォロワー回路の
負荷とから構成し、第３のトランジスタのドレイン端子
をソースフォロワー回路への電圧供給端子に接続し、第
３のトランジスタのゲート端子をソースフォロワー回路
の入力端子とし、ソース抵抗の第１端子を第３のトラン
ジスタのソース端子に接続し、ソース抵抗の第２端子を
ソースフォロワー回路の負荷の第１の端子に接続し、ソ
ースフォロワー回路の負荷の第２の端子をソースフォロ
ワー回路への電圧供給端子間に接続し、ソース抵抗とソ
ースフォロワー回路の負荷との接続点をソースフォロワ
ー回路の出力端子としていた。
圧出力端子を従来の基準電圧回路より容易に消費電流や
チップ面積を大きく増やすことなく設けることができる
ことが記載されている。更に、従来技術の基準電圧発生
回路においては、ソースフォロワー回路を、第１のトラ
ンジスタと同一導電型のＭＯＳトランジスタである第３
のトランジスタとソース抵抗とソースフォロワー回路の
負荷とから構成し、第３のトランジスタのドレイン端子
をソースフォロワー回路への電圧供給端子に接続し、第
３のトランジスタのゲート端子をソースフォロワー回路
の入力端子とし、ソース抵抗の第１端子を第３のトラン
ジスタのソース端子に接続し、ソース抵抗の第２端子を
ソースフォロワー回路の負荷の第１の端子に接続し、ソ
ースフォロワー回路の負荷の第２の端子をソースフォロ
ワー回路への電圧供給端子間に接続し、ソース抵抗とソ
ースフォロワー回路の負荷との接続点をソースフォロワ
ー回路の出力端子としていた。
【０００７】これにより、従来の基準電圧回路より高い
入力電圧での安定動作が可能な基準電圧回路を実現でき
ることが記載されている。更に、従来技術の基準電圧発
生回路においては、第１のトランジスタと同一導電型の
ＭＯＳトランジスタである第３のトランジスタとソース
フォロワー回路の負荷からなるソースフォロワー回路
に、第１のトランジスタと異なる導電型のＭＯＳトラン
ジスタである第７のトランジスタまたは、第１のトラン
ジスタと同一導電型のＭＯＳトランジスタである第８の
トランジスタまたは、第７のトランジスタと第８のトラ
ンジスタを追加した構成とし、第７のトランジスタを追
加する際はソースフォロワー回路への電圧供給端子と第
３のトランジスタの接続を切りはなし、第７のトランジ
スタのソース端子をソースフォロワー回路への電圧供給
端子に接続し、第７のトランジスタのドレイン端子と第
７のトランジスタのゲート端子とを第３のトランジスタ
のドレイン端子に接続し、第８のトランジスタを追加す
る際はソースフォロワー回路への電圧供給端子とソース
フォロワー回路の負荷の接続を切りはなし、第８のトラ
ンジスタのソース端子をソースフォロワー回路への電圧
供給端子に接続し、第８のトランジスタのドレイン端子
と第８のトランジスタのゲート端子とをソースフォロワ
ー回路の負荷の第２の端子に接続し、第３のトランジス
タのドレイン端子と第３のトランジスタとソースフォロ
ワー回路の負荷との接続点をソースフォロワー回路の出
力端子とし、第７のトランジスタのゲート端子を第７の
トランジスタのドレイン端子に接続し、第３のトランジ
スタと第７のトランジスタとの接続点と、ソースフォロ
ワー回路の負荷と第８のトランジスタとの接続点から定
電流回路への出力電圧を取り出せる構成とし、定電流回
路を構成するＭＯＳトランジスタのゲート端子に定電流
回路への出力電圧を供給していた。
入力電圧での安定動作が可能な基準電圧回路を実現でき
ることが記載されている。更に、従来技術の基準電圧発
生回路においては、第１のトランジスタと同一導電型の
ＭＯＳトランジスタである第３のトランジスタとソース
フォロワー回路の負荷からなるソースフォロワー回路
に、第１のトランジスタと異なる導電型のＭＯＳトラン
ジスタである第７のトランジスタまたは、第１のトラン
ジスタと同一導電型のＭＯＳトランジスタである第８の
トランジスタまたは、第７のトランジスタと第８のトラ
ンジスタを追加した構成とし、第７のトランジスタを追
加する際はソースフォロワー回路への電圧供給端子と第
３のトランジスタの接続を切りはなし、第７のトランジ
スタのソース端子をソースフォロワー回路への電圧供給
端子に接続し、第７のトランジスタのドレイン端子と第
７のトランジスタのゲート端子とを第３のトランジスタ
のドレイン端子に接続し、第８のトランジスタを追加す
る際はソースフォロワー回路への電圧供給端子とソース
フォロワー回路の負荷の接続を切りはなし、第８のトラ
ンジスタのソース端子をソースフォロワー回路への電圧
供給端子に接続し、第８のトランジスタのドレイン端子
と第８のトランジスタのゲート端子とをソースフォロワ
ー回路の負荷の第２の端子に接続し、第３のトランジス
タのドレイン端子と第３のトランジスタとソースフォロ
ワー回路の負荷との接続点をソースフォロワー回路の出
力端子とし、第７のトランジスタのゲート端子を第７の
トランジスタのドレイン端子に接続し、第３のトランジ
スタと第７のトランジスタとの接続点と、ソースフォロ
ワー回路の負荷と第８のトランジスタとの接続点から定
電流回路への出力電圧を取り出せる構成とし、定電流回
路を構成するＭＯＳトランジスタのゲート端子に定電流
回路への出力電圧を供給していた。
【０００８】これにより、温度係数を自由に調整できる
と同時に、定電流回路の出力電流を自由に調節できる定
電流回路を実現できることが記載されている。
と同時に、定電流回路の出力電流を自由に調節できる定
電流回路を実現できることが記載されている。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の基準電圧発生回路では、第１のトランジスタ
の閾値電圧Ｖthと第２のトランジスタの閾値電圧Ｖthと
の和を用いて基準出力電圧を発生させているため、電源
電圧付近の基準出力電圧を生成することが難しいという
技術的課題があった。
うな従来の基準電圧発生回路では、第１のトランジスタ
の閾値電圧Ｖthと第２のトランジスタの閾値電圧Ｖthと
の和を用いて基準出力電圧を発生させているため、電源
電圧付近の基準出力電圧を生成することが難しいという
技術的課題があった。
【００１０】例えば、電源電圧−０．１［Ｖ］といった
電源電位から微少電圧だけ小さい基準出力電圧を作り出
すことが難しいという技術的課題があった。
電源電位から微少電圧だけ小さい基準出力電圧を作り出
すことが難しいという技術的課題があった。
【００１１】本発明は、このような従来の問題点を解決
することを目的としており、特に、電源電圧−０．１
［Ｖ］といった電源電位から微少電圧だけ小さい基準出
力電圧を作り出すことができる基準電圧発生回路を実現
することを目的としている。
することを目的としており、特に、電源電圧−０．１
［Ｖ］といった電源電位から微少電圧だけ小さい基準出
力電圧を作り出すことができる基準電圧発生回路を実現
することを目的としている。
【００１２】更に加えて、このような基準出力電圧に対
して、温度変化に対してフラットな温度特性を持たせる
ことができる基準電圧発生回路を実現することを目的と
している。
して、温度変化に対してフラットな温度特性を持たせる
ことができる基準電圧発生回路を実現することを目的と
している。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、ゲートとソースとが飽和結線され、定電流源として
第１の定電流を生成するデプレッション型ｎチャネルＭ
ＯＳトランジスタと、ゲートとドレインとが結線された
状態で、電源と前記デプレッション型ｎチャネルＭＯＳ
トランジスタとの間に接続された第１のエンハンスメン
ト型ｐチャネルＭＯＳトランジスタと、前記電源を共通
にして前記第１のエンハンスメント型ｐチャネルＭＯＳ
トランジスタと共にカレントミラー回路を構成した状態
で前記第１定電流と同一の電流をミラーリングする第２
のエンハンスメント型ｐチャネルＭＯＳトランジスタ
と、前記第２エンハンスメント型ｐチャネルＭＯＳトラ
ンジスタのドレインと接地電位間に接続された第１のエ
ンハンスメント型ｎチャネルＭＯＳトランジスタと、前
記第１エンハンスメント型ｎチャネルＭＯＳトランジス
タのゲートと接地電位間に接続される第１の抵抗素子
と、前記第１抵抗素子に対してソースフォロア結線さ
れ、前記第１エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタの活性化に応じて当該第１抵抗素子における第
２定電流の生成を制御する第２のエンハンスメント型ｎ
チャネルＭＯＳトランジスタと、前記第１抵抗素子と前
記第２エンハンスメント型ｐチャネルＭＯＳトランジス
タのソース間に接続され、前記第１定電圧を第１の基準
電圧として外部に出力するための第１基準電圧出力端子
と、電源と前記第２エンハンスメント型ｎチャネルＭＯ
Ｓトランジスタのドレイン間に設けられた第２抵抗素子
と、前記第２抵抗素子と前記第２エンハンスメント型ｎ
チャネルＭＯＳトランジスタのドレイン間に接続され電
源電圧から第２抵抗素子で発生する電圧を差し引いた第
２の基準電圧を外部に出力するための第２基準電圧出力
端子とを有することを特徴とする基準電圧発生回路であ
る。
は、ゲートとソースとが飽和結線され、定電流源として
第１の定電流を生成するデプレッション型ｎチャネルＭ
ＯＳトランジスタと、ゲートとドレインとが結線された
状態で、電源と前記デプレッション型ｎチャネルＭＯＳ
トランジスタとの間に接続された第１のエンハンスメン
ト型ｐチャネルＭＯＳトランジスタと、前記電源を共通
にして前記第１のエンハンスメント型ｐチャネルＭＯＳ
トランジスタと共にカレントミラー回路を構成した状態
で前記第１定電流と同一の電流をミラーリングする第２
のエンハンスメント型ｐチャネルＭＯＳトランジスタ
と、前記第２エンハンスメント型ｐチャネルＭＯＳトラ
ンジスタのドレインと接地電位間に接続された第１のエ
ンハンスメント型ｎチャネルＭＯＳトランジスタと、前
記第１エンハンスメント型ｎチャネルＭＯＳトランジス
タのゲートと接地電位間に接続される第１の抵抗素子
と、前記第１抵抗素子に対してソースフォロア結線さ
れ、前記第１エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタの活性化に応じて当該第１抵抗素子における第
２定電流の生成を制御する第２のエンハンスメント型ｎ
チャネルＭＯＳトランジスタと、前記第１抵抗素子と前
記第２エンハンスメント型ｐチャネルＭＯＳトランジス
タのソース間に接続され、前記第１定電圧を第１の基準
電圧として外部に出力するための第１基準電圧出力端子
と、電源と前記第２エンハンスメント型ｎチャネルＭＯ
Ｓトランジスタのドレイン間に設けられた第２抵抗素子
と、前記第２抵抗素子と前記第２エンハンスメント型ｎ
チャネルＭＯＳトランジスタのドレイン間に接続され電
源電圧から第２抵抗素子で発生する電圧を差し引いた第
２の基準電圧を外部に出力するための第２基準電圧出力
端子とを有することを特徴とする基準電圧発生回路であ
る。
【００１４】請求項１に記載の発明によれば、ゲートと
ソースとが飽和結線されたデプレッション型ｎチャネル
ＭＯＳトランジスタが、定電流源として第１の定電流を
生成し、これを受けて、電源と前記デプレッション型ｎ
チャネルＭＯＳトランジスタとの間に接続された第１エ
ンハンスメント型ｐチャネルＭＯＳトランジスタが、ゲ
ートとドレインとが結線された状態で前述のデプレッシ
ョン型ｎチャネルＭＯＳトランジスタに第１の定電流を
供給し、これを受けて、電源を共通にして前述の第１エ
ンハンスメント型ｐチャネルＭＯＳトランジスタと共に
カレントミラー回路を構成した状態で第２エンハンスメ
ント型ｐチャネルＭＯＳトランジスタが、前述の第１の
定電流と同一の電流をミラーリングし、これを受けて、
前述の第２エンハンスメント型ｐチャネルＭＯＳトラン
ジスタのドレインと接地電位間に接続された第１エンハ
ンスメント型ｎチャネルＭＯＳトランジスタと、第１抵
抗素子に対してソースフォロア結線された第２エンハン
スメント型ｎチャネルＭＯＳトランジスタが、前述の第
１エンハンスメント型ｎチャネルＭＯＳトランジスタの
活性化に応じて活性化されてこの第１抵抗素子における
前述の第２定電流の生成を制御する。また、この第２の
定電流が電源と第２エンハンスメント型ｎチャネルトラ
ンジスタのドレインの間に接続された第２の抵抗素子に
流れることにより、電源電圧−０．１［Ｖ］といった電
源電位から微少電圧だけ小さい基準出力電圧を作り出す
ことができるようになる。
ソースとが飽和結線されたデプレッション型ｎチャネル
ＭＯＳトランジスタが、定電流源として第１の定電流を
生成し、これを受けて、電源と前記デプレッション型ｎ
チャネルＭＯＳトランジスタとの間に接続された第１エ
ンハンスメント型ｐチャネルＭＯＳトランジスタが、ゲ
ートとドレインとが結線された状態で前述のデプレッシ
ョン型ｎチャネルＭＯＳトランジスタに第１の定電流を
供給し、これを受けて、電源を共通にして前述の第１エ
ンハンスメント型ｐチャネルＭＯＳトランジスタと共に
カレントミラー回路を構成した状態で第２エンハンスメ
ント型ｐチャネルＭＯＳトランジスタが、前述の第１の
定電流と同一の電流をミラーリングし、これを受けて、
前述の第２エンハンスメント型ｐチャネルＭＯＳトラン
ジスタのドレインと接地電位間に接続された第１エンハ
ンスメント型ｎチャネルＭＯＳトランジスタと、第１抵
抗素子に対してソースフォロア結線された第２エンハン
スメント型ｎチャネルＭＯＳトランジスタが、前述の第
１エンハンスメント型ｎチャネルＭＯＳトランジスタの
活性化に応じて活性化されてこの第１抵抗素子における
前述の第２定電流の生成を制御する。また、この第２の
定電流が電源と第２エンハンスメント型ｎチャネルトラ
ンジスタのドレインの間に接続された第２の抵抗素子に
流れることにより、電源電圧−０．１［Ｖ］といった電
源電位から微少電圧だけ小さい基準出力電圧を作り出す
ことができるようになる。
【００１５】請求項２に記載の発明は、請求項１に記載
の基準電圧発生回路において、前記第１抵抗素子と前記
第２抵抗素子とは、同一の温度係数を有し、トリミング
によって所望の抵抗値を設定できる抵抗体を少なくとも
その一部に含んで構成されていることを特徴とする基準
電圧発生回路である。
の基準電圧発生回路において、前記第１抵抗素子と前記
第２抵抗素子とは、同一の温度係数を有し、トリミング
によって所望の抵抗値を設定できる抵抗体を少なくとも
その一部に含んで構成されていることを特徴とする基準
電圧発生回路である。
【００１６】請求項２に記載の発明によれば、請求項１
に記載の効果に加えて、第１抵抗素子と前記第２抵抗素
子との温度係数を同一に揃えることにより、基準出力電
圧に対して、温度変化に対してフラットな温度特性を持
たせることができるようになる。更に加えて、第１抵抗
素子と前記第２抵抗素子とを、トリミングによって所望
の抵抗値を設定できる抵抗体を少なくともその一部に含
んだ素子構造とすることにより、他の半導体素子と一緒
に半導体チップ内に半導体プロセスによって作り込まれ
た後処理におけるレーザートリミング処理時に第１抵抗
素子と第２抵抗素子の抵抗値の微調整を行うことができ
るので、電源電位から微少電圧だけ小さい高精度の基準
出力電圧を作り出すことができるようになる。
に記載の効果に加えて、第１抵抗素子と前記第２抵抗素
子との温度係数を同一に揃えることにより、基準出力電
圧に対して、温度変化に対してフラットな温度特性を持
たせることができるようになる。更に加えて、第１抵抗
素子と前記第２抵抗素子とを、トリミングによって所望
の抵抗値を設定できる抵抗体を少なくともその一部に含
んだ素子構造とすることにより、他の半導体素子と一緒
に半導体チップ内に半導体プロセスによって作り込まれ
た後処理におけるレーザートリミング処理時に第１抵抗
素子と第２抵抗素子の抵抗値の微調整を行うことができ
るので、電源電位から微少電圧だけ小さい高精度の基準
出力電圧を作り出すことができるようになる。
【００１７】請求項３に記載の発明は、請求項１乃至２
のいずれか一項に記載の基準電圧発生回路において、前
記第１定電圧が前記デプレッション型ｎチャネルＭＯＳ
トランジスタの閾値電圧と前記第１エンハンスメント型
ｎチャネルＭＯＳトランジスタの閾値電圧との和となる
ように当該デプレッション型ｎチャネルＭＯＳトランジ
スタのゲート寸法及び当該第１エンハンスメント型ｎチ
ャネルＭＯＳトランジスタのゲート寸法が設定されてい
る
のいずれか一項に記載の基準電圧発生回路において、前
記第１定電圧が前記デプレッション型ｎチャネルＭＯＳ
トランジスタの閾値電圧と前記第１エンハンスメント型
ｎチャネルＭＯＳトランジスタの閾値電圧との和となる
ように当該デプレッション型ｎチャネルＭＯＳトランジ
スタのゲート寸法及び当該第１エンハンスメント型ｎチ
ャネルＭＯＳトランジスタのゲート寸法が設定されてい
る
【００１８】請求項３に記載の発明によれば、請求項１
乃至２のいずれか一項に記載の効果に加えて、温度特性
の良好な閾値電圧に基づいて基準出力電圧を決定できる
ので、温度変化に対してフラットな温度特性を持たせる
ことができるようになる。
乃至２のいずれか一項に記載の効果に加えて、温度特性
の良好な閾値電圧に基づいて基準出力電圧を決定できる
ので、温度変化に対してフラットな温度特性を持たせる
ことができるようになる。
【００１９】
【発明の実施の形態】（第１実施形態）図１は、本発明
の基準電圧発生回路の第１実施形態を説明するための回
路図である。本実施形態の基準電圧発生回路１０は、一
定の電圧を基準電圧として出力する定電圧回路であっ
て、特にボルテージレギュレータ、ボルテージディテク
タ、ＤＣ／ＤＣコンバータ等の定電圧電源ＩＣに集積さ
れる基準電圧源として有効であり、第１エンハンスメン
ト型ｐチャネルＭＯＳトランジスタＭ1（図１に示すＥ
ｎｈ／Ｐｃｈ Ｍ1）、第２エンハンスメント型ｐチャ
ネルＭＯＳトランジスタＭ2（Ｅｎｈ／Ｎｃｈ Ｍ2）、
デプレッション型ｎチャネルＭＯＳトランジスタＭ3
（Ｄｅｐ／Ｎｃｈ Ｍ3）、第１エンハンスメント型ｎ
チャネルＭＯＳトランジスタＭ4（Ｅｎｈ／Ｎｃｈ Ｍ
4）、第２エンハンスメント型ｎチャネルＭＯＳトラン
ジスタＭ5（Ｅｎｈ／Ｎｃｈ Ｍ5）、第１抵抗素子Ｒ
1、第２抵抗素子Ｒ2、第１基準電圧出力端子Ｑ1、第２
基準電圧出力端子Ｑ2を中心とするハードウェア構成と
なっている。
の基準電圧発生回路の第１実施形態を説明するための回
路図である。本実施形態の基準電圧発生回路１０は、一
定の電圧を基準電圧として出力する定電圧回路であっ
て、特にボルテージレギュレータ、ボルテージディテク
タ、ＤＣ／ＤＣコンバータ等の定電圧電源ＩＣに集積さ
れる基準電圧源として有効であり、第１エンハンスメン
ト型ｐチャネルＭＯＳトランジスタＭ1（図１に示すＥ
ｎｈ／Ｐｃｈ Ｍ1）、第２エンハンスメント型ｐチャ
ネルＭＯＳトランジスタＭ2（Ｅｎｈ／Ｎｃｈ Ｍ2）、
デプレッション型ｎチャネルＭＯＳトランジスタＭ3
（Ｄｅｐ／Ｎｃｈ Ｍ3）、第１エンハンスメント型ｎ
チャネルＭＯＳトランジスタＭ4（Ｅｎｈ／Ｎｃｈ Ｍ
4）、第２エンハンスメント型ｎチャネルＭＯＳトラン
ジスタＭ5（Ｅｎｈ／Ｎｃｈ Ｍ5）、第１抵抗素子Ｒ
1、第２抵抗素子Ｒ2、第１基準電圧出力端子Ｑ1、第２
基準電圧出力端子Ｑ2を中心とするハードウェア構成と
なっている。
【００２０】図１に示すデプレッション型ｎチャネルＭ
ＯＳトランジスタＭ3は、自己のゲートＧとソースＳと
が飽和結線され、定電流源として機能して第１定電流Ｉ
を発生する機能を有している。
ＯＳトランジスタＭ3は、自己のゲートＧとソースＳと
が飽和結線され、定電流源として機能して第１定電流Ｉ
を発生する機能を有している。
【００２１】図１に示す第１エンハンスメント型ｐチャ
ネルＭＯＳトランジスタＭ1は、自己のゲートＧとドレ
インＤとが結線された状態で、基準電圧発生回路１０に
動作電力を供給する電源（電圧＝Ｖdd、以下動作電源と
呼ぶ）とデプレッション型ｎチャネルＭＯＳトランジス
タＭ3との間に接続されている。
ネルＭＯＳトランジスタＭ1は、自己のゲートＧとドレ
インＤとが結線された状態で、基準電圧発生回路１０に
動作電力を供給する電源（電圧＝Ｖdd、以下動作電源と
呼ぶ）とデプレッション型ｎチャネルＭＯＳトランジス
タＭ3との間に接続されている。
【００２２】図１に示す第２エンハンスメント型ｐチャ
ネルＭＯＳトランジスタＭ2は、前述の第１エンハンス
メント型ｐチャネルＭＯＳトランジスタＭ1と動作電源
を共通にして、第１エンハンスメント型ｐチャネルＭＯ
ＳトランジスタＭ1と共にカレントミラー回路２０を構
成している。更に加えて第２エンハンスメント型ｐチャ
ネルＭＯＳトランジスタＭ2は、第１定電流Ｉと同一の
大きさの電流（すなわち、Ｉ）をミラーリングして第１
エンハンスメント型ｎチャネルＭＯＳトランジスタＭ4
に供給する機能を有している。
ネルＭＯＳトランジスタＭ2は、前述の第１エンハンス
メント型ｐチャネルＭＯＳトランジスタＭ1と動作電源
を共通にして、第１エンハンスメント型ｐチャネルＭＯ
ＳトランジスタＭ1と共にカレントミラー回路２０を構
成している。更に加えて第２エンハンスメント型ｐチャ
ネルＭＯＳトランジスタＭ2は、第１定電流Ｉと同一の
大きさの電流（すなわち、Ｉ）をミラーリングして第１
エンハンスメント型ｎチャネルＭＯＳトランジスタＭ4
に供給する機能を有している。
【００２３】図１に示す第１エンハンスメント型ｎチャ
ネルＭＯＳトランジスタＭ4は、第２エンハンスメント
型ｐチャネルＭＯＳトランジスタＭ2のドレインＤと接
地電位ＧＮＤ間に直列に接続され、カレントミラー回路
２０によってミラーリングされた第１定電流Ｉを受けて
活性化（すなわち、ゲート閾値電圧以上の電圧がゲート
に印加され、チャネル内を流れているドレイン電流の電
流量をゲート電圧によって制御している状態）された際
に、カレントミラー回路２０によってミラーリングされ
た第１定電流Ｉに応じた第１定電圧ＶGSを発生する機能
を有している。
ネルＭＯＳトランジスタＭ4は、第２エンハンスメント
型ｐチャネルＭＯＳトランジスタＭ2のドレインＤと接
地電位ＧＮＤ間に直列に接続され、カレントミラー回路
２０によってミラーリングされた第１定電流Ｉを受けて
活性化（すなわち、ゲート閾値電圧以上の電圧がゲート
に印加され、チャネル内を流れているドレイン電流の電
流量をゲート電圧によって制御している状態）された際
に、カレントミラー回路２０によってミラーリングされ
た第１定電流Ｉに応じた第１定電圧ＶGSを発生する機能
を有している。
【００２４】具体的には、第１エンハンスメント型ｎチ
ャネルＭＯＳトランジスタＭ4における第１定電流Ｉ
は、 Ｉ＝（１／２）・ＫN・（Ｗ2／Ｌ2）・（ＶGS−Ｖthn）
2 となるので、 ＶGS＝｛Ｉ／（１／２）・ＫN・（Ｗ2／Ｌ2）｝0.5＋Ｖ
thn となる。ここで、ＫNは比例定数、Ｗ2は第１エンハンス
メント型ｎチャネルＭＯＳトランジスタＭ4のゲート幅
（単位は［μｍ］）、Ｌ2は第１エンハンスメント型ｎ
チャネルＭＯＳトランジスタＭ4のゲート長（単位は
［μｍ］）、Ｖthnは第１エンハンスメント型ｎチャネ
ルＭＯＳトランジスタＭ4のゲート閾値電圧である。
ャネルＭＯＳトランジスタＭ4における第１定電流Ｉ
は、 Ｉ＝（１／２）・ＫN・（Ｗ2／Ｌ2）・（ＶGS−Ｖthn）
2 となるので、 ＶGS＝｛Ｉ／（１／２）・ＫN・（Ｗ2／Ｌ2）｝0.5＋Ｖ
thn となる。ここで、ＫNは比例定数、Ｗ2は第１エンハンス
メント型ｎチャネルＭＯＳトランジスタＭ4のゲート幅
（単位は［μｍ］）、Ｌ2は第１エンハンスメント型ｎ
チャネルＭＯＳトランジスタＭ4のゲート長（単位は
［μｍ］）、Ｖthnは第１エンハンスメント型ｎチャネ
ルＭＯＳトランジスタＭ4のゲート閾値電圧である。
【００２５】ＫNは比例定数であり、Ｗ2、Ｌ2及びＶthn
はデバイス作製時に決定されてしまうプロセス定数であ
るので、第１定電圧ＶGSは第１定電流Ｉに比例した値と
なる。
はデバイス作製時に決定されてしまうプロセス定数であ
るので、第１定電圧ＶGSは第１定電流Ｉに比例した値と
なる。
【００２６】また、第１定電圧ＶGSがデプレッション型
ｎチャネルＭＯＳトランジスタＭ3の閾値電圧Ｖthdと第
１エンハンスメント型ｎチャネルＭＯＳトランジスタＭ
4の閾値電圧Ｖthnとの和となるように、本実施形態で
は、デプレッション型ｎチャネルＭＯＳトランジスタＭ
3のゲート寸法（ゲート長Ｌ1とゲート幅Ｗ1）及び第１
エンハンスメント型ｎチャネルＭＯＳトランジスタＭ4
のゲート寸法（ゲート長Ｌ2とゲート幅Ｗ2）が設定され
ている。
ｎチャネルＭＯＳトランジスタＭ3の閾値電圧Ｖthdと第
１エンハンスメント型ｎチャネルＭＯＳトランジスタＭ
4の閾値電圧Ｖthnとの和となるように、本実施形態で
は、デプレッション型ｎチャネルＭＯＳトランジスタＭ
3のゲート寸法（ゲート長Ｌ1とゲート幅Ｗ1）及び第１
エンハンスメント型ｎチャネルＭＯＳトランジスタＭ4
のゲート寸法（ゲート長Ｌ2とゲート幅Ｗ2）が設定され
ている。
【００２７】具体的には、デプレッション型ｎチャネル
ＭＯＳトランジスタＭ3における第１定電流Ｉは、 Ｉ＝（１／２）・ＫD・（Ｗ1／Ｌ1）・（Ｖthd）2 となり、また、第１エンハンスメント型ｎチャネルＭＯ
ＳトランジスタＭ4における第１定電流Ｉは、前述した
ように、 Ｉ＝（１／２）・ＫN・（Ｗ2／Ｌ2）・（ＶGS−Ｖthn）
2 となるので、両式から、第１定電圧ＶGSは、 ＶGS＝｛（ＫD／ＫN）・（Ｗ1／Ｌ1）・（Ｌ2／Ｗ2）・
（Ｖthd）2｝0.5＋Ｖthn となり、デプレッション型ｎチャネルＭＯＳトランジス
タＭ3の閾値電圧Ｖthdと第１エンハンスメント型ｎチャ
ネルＭＯＳトランジスタＭ4の閾値電圧Ｖthnとの和とな
る。
ＭＯＳトランジスタＭ3における第１定電流Ｉは、 Ｉ＝（１／２）・ＫD・（Ｗ1／Ｌ1）・（Ｖthd）2 となり、また、第１エンハンスメント型ｎチャネルＭＯ
ＳトランジスタＭ4における第１定電流Ｉは、前述した
ように、 Ｉ＝（１／２）・ＫN・（Ｗ2／Ｌ2）・（ＶGS−Ｖthn）
2 となるので、両式から、第１定電圧ＶGSは、 ＶGS＝｛（ＫD／ＫN）・（Ｗ1／Ｌ1）・（Ｌ2／Ｗ2）・
（Ｖthd）2｝0.5＋Ｖthn となり、デプレッション型ｎチャネルＭＯＳトランジス
タＭ3の閾値電圧Ｖthdと第１エンハンスメント型ｎチャ
ネルＭＯＳトランジスタＭ4の閾値電圧Ｖthnとの和とな
る。
【００２８】ここで、ＫDは比例定数、Ｗ1はデプレッシ
ョン型ｎチャネルＭＯＳトランジスタＭ3のゲート幅
（単位は［μｍ］）、Ｌ1はデプレッション型ｎチャネ
ルＭＯＳトランジスタＭ3のゲート長（単位は［μ
ｍ］）、Ｖthdはデプレッション型ｎチャネルＭＯＳト
ランジスタＭ3のゲート閾値電圧である。
ョン型ｎチャネルＭＯＳトランジスタＭ3のゲート幅
（単位は［μｍ］）、Ｌ1はデプレッション型ｎチャネ
ルＭＯＳトランジスタＭ3のゲート長（単位は［μ
ｍ］）、Ｖthdはデプレッション型ｎチャネルＭＯＳト
ランジスタＭ3のゲート閾値電圧である。
【００２９】以上の式から解るように、第１抵抗素子Ｒ
1の電位である第１基準電圧Ｖref1（＝ＶGS）は、デプ
レッション型ｎチャネルＭＯＳトランジスタＭ3（閾値
電圧Ｖthd）のゲート寸法（ゲート長Ｌ1とゲート幅Ｗ
1）と、第１エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタＭ4（閾値電圧Ｖthn）のゲート寸法（ゲート長
Ｌ2とゲート幅Ｗ2）を選ぶことによって、ほぼ、閾値電
圧｜Ｖthd｜と閾値電圧Ｖthnとの和（＝｜Ｖthd｜＋Ｖt
hn）に設定することができる。
1の電位である第１基準電圧Ｖref1（＝ＶGS）は、デプ
レッション型ｎチャネルＭＯＳトランジスタＭ3（閾値
電圧Ｖthd）のゲート寸法（ゲート長Ｌ1とゲート幅Ｗ
1）と、第１エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタＭ4（閾値電圧Ｖthn）のゲート寸法（ゲート長
Ｌ2とゲート幅Ｗ2）を選ぶことによって、ほぼ、閾値電
圧｜Ｖthd｜と閾値電圧Ｖthnとの和（＝｜Ｖthd｜＋Ｖt
hn）に設定することができる。
【００３０】これにより、温度特性の良好な閾値電圧Ｖ
thn，Ｖthdに基づいて基準出力電圧を決定できるので、
温度変化に対してフラットな温度特性を持たせることが
できるようになる。
thn，Ｖthdに基づいて基準出力電圧を決定できるので、
温度変化に対してフラットな温度特性を持たせることが
できるようになる。
【００３１】図１に示す第２エンハンスメント型ｎチャ
ネルＭＯＳトランジスタＭ5は、第１抵抗素子Ｒ1に対し
てソースフォロア結線３０され、第１エンハンスメント
型ｎチャネルＭＯＳトランジスタＭ4の活性化に応じて
活性化されて第１抵抗素子Ｒ1における第２定電流Ｉ1の
生成を制御する機能を有している。
ネルＭＯＳトランジスタＭ5は、第１抵抗素子Ｒ1に対し
てソースフォロア結線３０され、第１エンハンスメント
型ｎチャネルＭＯＳトランジスタＭ4の活性化に応じて
活性化されて第１抵抗素子Ｒ1における第２定電流Ｉ1の
生成を制御する機能を有している。
【００３２】第１基準電圧出力端子Ｑ1は、第１抵抗素
子Ｒ1と第２エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタＭ5のソースＳ間に接続され、第１定電圧ＶGS
を第１基準電圧Ｖref1（＝ＶGS）として外部に出力する
ための端子である。
子Ｒ1と第２エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタＭ5のソースＳ間に接続され、第１定電圧ＶGS
を第１基準電圧Ｖref1（＝ＶGS）として外部に出力する
ための端子である。
【００３３】第２基準電圧出力端子Ｑ2は、第２抵抗素
子Ｒ2と第２エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタＭ5のドレインＤ間に接続され、動作電源電圧
Ｖddから第２定電圧（＝Ｒ2×Ｉ1）を差し引いて生成し
た定電圧（＝動作電源電圧Ｖdd−Ｒ2×Ｉ1）を第２基準
電圧Ｖref2として外部に出力するための端子である。
子Ｒ2と第２エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタＭ5のドレインＤ間に接続され、動作電源電圧
Ｖddから第２定電圧（＝Ｒ2×Ｉ1）を差し引いて生成し
た定電圧（＝動作電源電圧Ｖdd−Ｒ2×Ｉ1）を第２基準
電圧Ｖref2として外部に出力するための端子である。
【００３４】この時、第１抵抗素子Ｒ1に流れる第２定
電流Ｉ1は、 Ｉ1＝Ｖref1／Ｒ1 となる。この時、第２基準電圧出力端子Ｑ2の第２基準
電圧Ｖref2は、 Ｖref2＝動作電源電圧Ｖdd−Ｉ1／Ｒ2 となる。両式から、 Ｖref2＝動作電源電圧Ｖdd−Ｒ2／Ｒ1・Ｖref1 となる。
電流Ｉ1は、 Ｉ1＝Ｖref1／Ｒ1 となる。この時、第２基準電圧出力端子Ｑ2の第２基準
電圧Ｖref2は、 Ｖref2＝動作電源電圧Ｖdd−Ｉ1／Ｒ2 となる。両式から、 Ｖref2＝動作電源電圧Ｖdd−Ｒ2／Ｒ1・Ｖref1 となる。
【００３５】図１に示す第１抵抗素子Ｒ1は、多結晶シ
リコンで作成されたデバイスと一緒にＩＣ内に集積され
ることを想定して、デバイスと同様の多結晶シリコンを
用いてデバイスの作成プロセス中で同時に作成されてお
り、第１定電圧ＶGSを受けて第１定電圧ＶGSに応じた第
２定電流Ｉ1を発生する機能を有している。
リコンで作成されたデバイスと一緒にＩＣ内に集積され
ることを想定して、デバイスと同様の多結晶シリコンを
用いてデバイスの作成プロセス中で同時に作成されてお
り、第１定電圧ＶGSを受けて第１定電圧ＶGSに応じた第
２定電流Ｉ1を発生する機能を有している。
【００３６】同様の主旨で、図１に示す第２抵抗素子Ｒ
2は、多結晶シリコンで作成されたデバイスと一緒にＩ
Ｃ内に集積されることを想定して、デバイスと同様の多
結晶シリコンを用いてデバイスの作成プロセス中で同時
に作成されており、ソースフォロア回路と動作電源との
間に第１抵抗素子Ｒ1と直列に接続され、ソースフォロ
ア回路と第１抵抗素子Ｒ1からの第２定電流Ｉ1を受け取
って第２定電流Ｉ1に応じた第２定電圧を発生する機能
を有している。
2は、多結晶シリコンで作成されたデバイスと一緒にＩ
Ｃ内に集積されることを想定して、デバイスと同様の多
結晶シリコンを用いてデバイスの作成プロセス中で同時
に作成されており、ソースフォロア回路と動作電源との
間に第１抵抗素子Ｒ1と直列に接続され、ソースフォロ
ア回路と第１抵抗素子Ｒ1からの第２定電流Ｉ1を受け取
って第２定電流Ｉ1に応じた第２定電圧を発生する機能
を有している。
【００３７】本実施形態では、第１抵抗素子Ｒ1と第２
抵抗素子Ｒ2とは、同じ多結晶シリコンを用いてデバイ
スの作成プロセス中で同時に作成している。このため、
第１抵抗素子Ｒ1の温度係数αと第２抵抗素子Ｒ2の温度
係数αとを同一にすることができる。
抵抗素子Ｒ2とは、同じ多結晶シリコンを用いてデバイ
スの作成プロセス中で同時に作成している。このため、
第１抵抗素子Ｒ1の温度係数αと第２抵抗素子Ｒ2の温度
係数αとを同一にすることができる。
【００３８】すなわち、第１抵抗素子Ｒ1と第２抵抗素
子Ｒ2との温度係数αを同一に揃えることにより、温度
変化に対してフラットな、基準出力電圧に対する温度特
性を持たせることができるようになる。
子Ｒ2との温度係数αを同一に揃えることにより、温度
変化に対してフラットな、基準出力電圧に対する温度特
性を持たせることができるようになる。
【００３９】具体的には、第１抵抗素子Ｒ1と第２抵抗
素子Ｒ2の抵抗が温度係数αを持っていたとすると、温
度変化分Δｔによる第１抵抗素子Ｒ1と第２抵抗素子Ｒ2
は各々、 Ｒ1＝（１＋Δｔ・α）・Ｒ1ref Ｒ2＝（１＋Δｔ・α）・Ｒ2ref ただし、Ｒ1refは、第１抵抗素子Ｒ1の基準温度（例え
ば、室温２３℃）での抵抗値（単位は［Ω］）であり、
同様の主旨で、Ｒ2refは、第２抵抗素子Ｒ2の基準温度
での抵抗値（単位は［Ω］）、Δｔは温度変化量（単位
は［℃］）を意味する。
素子Ｒ2の抵抗が温度係数αを持っていたとすると、温
度変化分Δｔによる第１抵抗素子Ｒ1と第２抵抗素子Ｒ2
は各々、 Ｒ1＝（１＋Δｔ・α）・Ｒ1ref Ｒ2＝（１＋Δｔ・α）・Ｒ2ref ただし、Ｒ1refは、第１抵抗素子Ｒ1の基準温度（例え
ば、室温２３℃）での抵抗値（単位は［Ω］）であり、
同様の主旨で、Ｒ2refは、第２抵抗素子Ｒ2の基準温度
での抵抗値（単位は［Ω］）、Δｔは温度変化量（単位
は［℃］）を意味する。
【００４０】ここで両式から、
Ｖref2＝動作電源電圧Ｖdd−（Ｒ2ref／Ｒ1ref）・Ｖre
f1 となり、Ｖref2はＲ1、Ｒ2の抵抗の温度係数に依存しな
くなる。
f1 となり、Ｖref2はＲ1、Ｒ2の抵抗の温度係数に依存しな
くなる。
【００４１】すなわち、第１基準電圧Ｖref1（＝ＶGS）
を温度変化Δｔによる出力電位の変化がないように設計
すれば、第２基準電圧Ｖref2も同様になる。ここで第２
抵抗素子Ｒ2の値をトリミング等で設定することによっ
て第２基準電圧Ｖref2を動作電源電圧Ｖdd−０．１Ｖ程
度に任意に設定することが可能となる。
を温度変化Δｔによる出力電位の変化がないように設計
すれば、第２基準電圧Ｖref2も同様になる。ここで第２
抵抗素子Ｒ2の値をトリミング等で設定することによっ
て第２基準電圧Ｖref2を動作電源電圧Ｖdd−０．１Ｖ程
度に任意に設定することが可能となる。
【００４２】以上説明したように、第１実施形態によれ
ば、ゲートＧとソースＳとが飽和結線されたデプレッシ
ョン型ｎチャネルＭＯＳトランジスタＭ3が、定電流源
として第１定電流Ｉを生成し、これを受けて、動作電源
とデプレッション型ｎチャネルＭＯＳトランジスタＭ3
との間に接続された第１エンハンスメント型ｐチャネル
ＭＯＳトランジスタＭ1が、ゲートＧとドレインＤとが
結線された状態で前述のデプレッション型ｎチャネルＭ
ＯＳトランジスタＭ3に第１定電流Ｉを供給し、これを
受けて、動作電源を共通にして前述の第１エンハンスメ
ント型ｐチャネルＭＯＳトランジスタＭ1と共にカレン
トミラー回路２０を構成した状態で第２エンハンスメン
ト型ｐチャネルＭＯＳトランジスタＭ2が、前述の第１
定電流Ｉと同一の電流をミラーリングし、これを受け
て、前述の第２エンハンスメント型ｐチャネルＭＯＳト
ランジスタＭ2のドレインＤと接地電位ＧＮＤ間に接続
された第１エンハンスメント型ｎチャネルＭＯＳトラン
ジスタＭ4が、前述のカレントミラー回路２０によって
ミラーリングされた第１定電流Ｉを受けて活性化された
際に、このカレントミラー回路２０によってミラーリン
グされた第１定電流Ｉに応じた第１定電圧ＶGSを生成す
るために、第１抵抗素子Ｒ1に対してソースフォロア結
線３０された第２エンハンスメント型ｎチャネルＭＯＳ
トランジスタＭ5が、前述の第１エンハンスメント型ｎ
チャネルＭＯＳトランジスタＭ4の活性化に応じて活性
化されてこの第１抵抗素子Ｒ1における前述の第２定電
流Ｉ1の生成を制御する。また、この第２定電流Ｉ1が電
源と第２エンハンスメント型ｎチャネルＭＯＳトランジ
スタのドレインＭ５の間に接続された第２の抵抗素子に
流れることにより、動作電源電圧Ｖdd−０．１［Ｖ］と
いった動作電源電位Ｖddから微少電圧だけ小さい基準出
力電圧を作り出すことができるようになる。
ば、ゲートＧとソースＳとが飽和結線されたデプレッシ
ョン型ｎチャネルＭＯＳトランジスタＭ3が、定電流源
として第１定電流Ｉを生成し、これを受けて、動作電源
とデプレッション型ｎチャネルＭＯＳトランジスタＭ3
との間に接続された第１エンハンスメント型ｐチャネル
ＭＯＳトランジスタＭ1が、ゲートＧとドレインＤとが
結線された状態で前述のデプレッション型ｎチャネルＭ
ＯＳトランジスタＭ3に第１定電流Ｉを供給し、これを
受けて、動作電源を共通にして前述の第１エンハンスメ
ント型ｐチャネルＭＯＳトランジスタＭ1と共にカレン
トミラー回路２０を構成した状態で第２エンハンスメン
ト型ｐチャネルＭＯＳトランジスタＭ2が、前述の第１
定電流Ｉと同一の電流をミラーリングし、これを受け
て、前述の第２エンハンスメント型ｐチャネルＭＯＳト
ランジスタＭ2のドレインＤと接地電位ＧＮＤ間に接続
された第１エンハンスメント型ｎチャネルＭＯＳトラン
ジスタＭ4が、前述のカレントミラー回路２０によって
ミラーリングされた第１定電流Ｉを受けて活性化された
際に、このカレントミラー回路２０によってミラーリン
グされた第１定電流Ｉに応じた第１定電圧ＶGSを生成す
るために、第１抵抗素子Ｒ1に対してソースフォロア結
線３０された第２エンハンスメント型ｎチャネルＭＯＳ
トランジスタＭ5が、前述の第１エンハンスメント型ｎ
チャネルＭＯＳトランジスタＭ4の活性化に応じて活性
化されてこの第１抵抗素子Ｒ1における前述の第２定電
流Ｉ1の生成を制御する。また、この第２定電流Ｉ1が電
源と第２エンハンスメント型ｎチャネルＭＯＳトランジ
スタのドレインＭ５の間に接続された第２の抵抗素子に
流れることにより、動作電源電圧Ｖdd−０．１［Ｖ］と
いった動作電源電位Ｖddから微少電圧だけ小さい基準出
力電圧を作り出すことができるようになる。
【００４３】（第２実施形態）図２は、本発明の基準電
圧発生回路の第２実施形態を説明する回路図である。な
お、前述の第１実施形態において既に記述したものと同
一の部分については、同一符号を付し、重複した説明は
省略する。
圧発生回路の第２実施形態を説明する回路図である。な
お、前述の第１実施形態において既に記述したものと同
一の部分については、同一符号を付し、重複した説明は
省略する。
【００４４】第２実施形態の基準電圧発生回路１０で
は、図１に示す第１抵抗素子Ｒ1を抵抗素子Ｒ5，Ｒ6で
構成し、抵抗素子Ｒ5と抵抗素子Ｒ6との接続点から第３
基準電圧Ｖref1’を取り出せるような回路構成にした点
に特徴を有している。
は、図１に示す第１抵抗素子Ｒ1を抵抗素子Ｒ5，Ｒ6で
構成し、抵抗素子Ｒ5と抵抗素子Ｒ6との接続点から第３
基準電圧Ｖref1’を取り出せるような回路構成にした点
に特徴を有している。
【００４５】同様の主旨で、図１に示す第２抵抗素子Ｒ
2を抵抗素子Ｒ3，Ｒ4で構成し、抵抗素子Ｒ3と抵抗素子
Ｒ4との接続点から第４基準電圧Ｖref2’を取り出せる
ような回路構成にした点に特徴を有している。
2を抵抗素子Ｒ3，Ｒ4で構成し、抵抗素子Ｒ3と抵抗素子
Ｒ4との接続点から第４基準電圧Ｖref2’を取り出せる
ような回路構成にした点に特徴を有している。
【００４６】抵抗素子Ｒ3，Ｒ4、Ｒ5，Ｒ6の各々は、多
結晶シリコンで作成されたデバイスと一緒にＩＣ内に集
積されることを想定して、デバイスと同様の多結晶シリ
コンを用いてデバイスの作成プロセス中で同時に作成さ
れている。
結晶シリコンで作成されたデバイスと一緒にＩＣ内に集
積されることを想定して、デバイスと同様の多結晶シリ
コンを用いてデバイスの作成プロセス中で同時に作成さ
れている。
【００４７】抵抗素子Ｒ3，Ｒ4、Ｒ5，Ｒ6の各々は、同
じ多結晶シリコンを用いてデバイスの作成プロセス中で
同時に作成しているため、温度係数αを同一にすること
ができる。なお、抵抗素子Ｒ3，Ｒ4、Ｒ5，Ｒ6の各々に
対してトリミングを行うことができる。
じ多結晶シリコンを用いてデバイスの作成プロセス中で
同時に作成しているため、温度係数αを同一にすること
ができる。なお、抵抗素子Ｒ3，Ｒ4、Ｒ5，Ｒ6の各々に
対してトリミングを行うことができる。
【００４８】このように、抵抗素子を分割することによ
って、所望の低電圧を外部に出力できるようになる。
って、所望の低電圧を外部に出力できるようになる。
【００４９】
【発明の効果】請求項１に記載の発明によれば、電源電
圧−０．１［Ｖ］といった電源電位から微少電圧だけ小
さい基準出力電圧を作り出すことができるようになる。
圧−０．１［Ｖ］といった電源電位から微少電圧だけ小
さい基準出力電圧を作り出すことができるようになる。
【００５０】請求項２に記載の発明によれば、請求項に
記載の効果に加えて、第１抵抗素子と前記第２抵抗素子
との温度係数を同一に揃えることにより、基準出力電圧
に対して、温度変化に対してフラットな温度特性を持た
せることができるようになる。更に加えて、第１抵抗素
子と第２抵抗素子とを、トリミングによって所望の抵抗
値を設定できる抵抗体を少なくともその一部に含んだ素
子構造とすることにより、他の半導体素子と一緒に半導
体チップ内に半導体プロセスによって作り込まれた後処
理におけるレーザートリミング処理時に第１抵抗素子と
前記第２抵抗素子の抵抗値の微調整を行うことができる
ので、電源電位から微少電圧だけ小さい高精度の基準出
力電圧を作り出すことができるようになる。
記載の効果に加えて、第１抵抗素子と前記第２抵抗素子
との温度係数を同一に揃えることにより、基準出力電圧
に対して、温度変化に対してフラットな温度特性を持た
せることができるようになる。更に加えて、第１抵抗素
子と第２抵抗素子とを、トリミングによって所望の抵抗
値を設定できる抵抗体を少なくともその一部に含んだ素
子構造とすることにより、他の半導体素子と一緒に半導
体チップ内に半導体プロセスによって作り込まれた後処
理におけるレーザートリミング処理時に第１抵抗素子と
前記第２抵抗素子の抵抗値の微調整を行うことができる
ので、電源電位から微少電圧だけ小さい高精度の基準出
力電圧を作り出すことができるようになる。
【００５１】請求項３に記載の発明によれば、請求項１
乃至２のいずれか一項に記載の効果に加えて、温度特性
の良好な閾値電圧に基づいて基準出力電圧を決定できる
ので、温度変化に対してフラットな温度特性を持たせる
ことができるようになる。
乃至２のいずれか一項に記載の効果に加えて、温度特性
の良好な閾値電圧に基づいて基準出力電圧を決定できる
ので、温度変化に対してフラットな温度特性を持たせる
ことができるようになる。
【図１】本発明の基準電圧発生回路の第１実施形態を説
明するための回路図である。
明するための回路図である。
【図２】本発明の基準電圧発生回路の第２実施形態を説
明するための回路図である。
明するための回路図である。
【図３】従来の基準電圧発生回路を説明するための回路
図である。
図である。
１０…基準電圧発生回路
２０…カレントミラー回路
３０…ソースフォロア結線
α…温度係数
Ｄ…ドレイン
Ｇ…ゲート
ＧＮＤ…接地電位
Ｉ…第１定電流
Ｉ1…第２定電流
Ｌ1，Ｗ1…デプレッション型ｎチャネルＭＯＳトランジ
スタのゲート寸法 Ｌ2，Ｗ2…第１エンハンスメント型ｎチャネルＭＯＳト
ランジスタのゲート寸法 Ｒ1…第１抵抗素子 Ｒ2…第２抵抗素子 Ｓ…ソース Ｍ1…第１エンハンスメント型ｐチャネルＭＯＳトラン
ジスタ Ｍ2…第２エンハンスメント型ｐチャネルＭＯＳトラン
ジスタ Ｍ3…デプレッション型ｎチャネルＭＯＳトランジスタ Ｍ4…第１エンハンスメント型ｎチャネルＭＯＳトラン
ジスタ Ｍ5…第２エンハンスメント型ｎチャネルＭＯＳトラン
ジスタ Ｑ1…第１基準電圧出力端子 Ｑ2…第２基準電圧出力端子 Ｒ2×Ｉ1…第２定電圧 Ｖdd…電源電圧 ＶGS…第１定電圧 Ｖref1…第１基準電圧 Ｖref2…第２基準電圧 Ｖthd…デプレッション型ｎチャネルＭＯＳトランジス
タの閾値電圧 Ｖthn…第１エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタの閾値電圧
スタのゲート寸法 Ｌ2，Ｗ2…第１エンハンスメント型ｎチャネルＭＯＳト
ランジスタのゲート寸法 Ｒ1…第１抵抗素子 Ｒ2…第２抵抗素子 Ｓ…ソース Ｍ1…第１エンハンスメント型ｐチャネルＭＯＳトラン
ジスタ Ｍ2…第２エンハンスメント型ｐチャネルＭＯＳトラン
ジスタ Ｍ3…デプレッション型ｎチャネルＭＯＳトランジスタ Ｍ4…第１エンハンスメント型ｎチャネルＭＯＳトラン
ジスタ Ｍ5…第２エンハンスメント型ｎチャネルＭＯＳトラン
ジスタ Ｑ1…第１基準電圧出力端子 Ｑ2…第２基準電圧出力端子 Ｒ2×Ｉ1…第２定電圧 Ｖdd…電源電圧 ＶGS…第１定電圧 Ｖref1…第１基準電圧 Ｖref2…第２基準電圧 Ｖthd…デプレッション型ｎチャネルＭＯＳトランジス
タの閾値電圧 Ｖthn…第１エンハンスメント型ｎチャネルＭＯＳトラ
ンジスタの閾値電圧
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 3/24
G05F 3/26
H03F 1/30
H03F 3/343
Claims (3)
- 【請求項１】 ゲートとソースとが飽和結線され、定電
流源として第１の定電流を生成するデプレッション型ｎ
チャネルＭＯＳトランジスタと、 ゲートとドレインとが結線された状態で、電源と前記デ
プレッション型ｎチャネルＭＯＳトランジスタとの間に
接続された第１のエンハンスメント型ｐチャネルＭＯＳ
トランジスタと、 前記電源を共通にして前記第１のエンハンスメント型ｐ
チャネルＭＯＳトランジスタと共にカレントミラー回路
を構成した状態で、前記第１定電流と同一の電流をミラ
ーリングする第２のエンハンスメント型ｐチャネルＭＯ
Ｓトランジスタと、 前記第２エンハンスメント型ｐチャネルＭＯＳトランジ
スタのドレインと接地電位間に接続された第１のエンハ
ンスメント型ｎチャネルＭＯＳトランジスタと、 前記第１エンハンスメント型ｎチャネルＭＯＳトランジ
スタのゲートと接地電位間に接続される第１の抵抗素子
と、 前記第１抵抗素子に対してソースフォロア結線され、前
記第１エンハンスメント型ｎチャネルＭＯＳトランジス
タの活性化に応じて当該第１抵抗素子における第２定電
流の生成を制御する第２のエンハンスメント型ｎチャネ
ルＭＯＳトランジスタと、 前記第１抵抗素子と前記第２エンハンスメント型ｐチャ
ネルＭＯＳトランジスタのソース間に接続され、前記第
１定電圧を第１の基準電圧として外部に出力するための
第１基準電圧出力端子と、 電源と前記第２エンハンスメント型ｎチャネルＭＯＳト
ランジスタのドレイン間に設けられた第２抵抗素子と、 前記 第２抵抗素子と前記第２エンハンスメント型ｎチャ
ネルＭＯＳトランジスタのドレイン間に接続され電源電
圧から第２抵抗素子で発生する電圧を差し引いた第２の
基準電圧を外部に出力するための第２基準電圧出力端子
とを有することを特徴とする基準電圧発生回路。 - 【請求項２】 前記第１抵抗素子と前記第２抵抗素子と
は、同一の温度係数を有し、トリミングによって所望の
抵抗値を設定できる抵抗体を少なくともその一部に含ん
で構成されていることを特徴とする請求項１に記載の基
準電圧発生回路。 - 【請求項３】 前記第１の基準電圧が前記デプレッショ
ン型ｎチャネルＭＯＳトランジスタの閾値電圧と前記第
１エンハンスメント型ｎチャネルＭＯＳトランジスタの
閾値電圧との和となるように当該デプレッション型ｎチ
ャネルＭＯＳトランジスタのゲート寸法及び当該第１エ
ンハンスメント型ｎチャネルＭＯＳトランジスタのゲー
ト寸法が設定されていることを特徴とする請求項１乃至
２のいずれか一項に記載の基準電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28512998A JP3519958B2 (ja) | 1998-10-07 | 1998-10-07 | 基準電圧発生回路 |
| US09/412,983 US6087821A (en) | 1998-10-07 | 1999-10-06 | Reference-voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28512998A JP3519958B2 (ja) | 1998-10-07 | 1998-10-07 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000112548A JP2000112548A (ja) | 2000-04-21 |
| JP3519958B2 true JP3519958B2 (ja) | 2004-04-19 |
Family
ID=17687495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28512998A Expired - Fee Related JP3519958B2 (ja) | 1998-10-07 | 1998-10-07 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6087821A (ja) |
| JP (1) | JP3519958B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4714353B2 (ja) * | 2001-02-15 | 2011-06-29 | セイコーインスツル株式会社 | 基準電圧回路 |
| TWI310632B (en) | 2002-01-17 | 2009-06-01 | Semiconductor Energy Lab | Electric circuit |
| JP4301760B2 (ja) * | 2002-02-26 | 2009-07-22 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6954058B2 (en) * | 2003-03-18 | 2005-10-11 | Denso Corporation | Constant current supply device |
| US6891357B2 (en) * | 2003-04-17 | 2005-05-10 | International Business Machines Corporation | Reference current generation system and method |
| WO2004097543A1 (ja) | 2003-04-25 | 2004-11-11 | Semiconductor Energy Laboratory Co. Ltd. | 半導体装置 |
| JP4884671B2 (ja) | 2003-05-14 | 2012-02-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4727232B2 (ja) | 2003-06-06 | 2011-07-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7180211B2 (en) * | 2003-09-22 | 2007-02-20 | Micro Technology, Inc. | Temperature sensor |
| JP4607482B2 (ja) * | 2004-04-07 | 2011-01-05 | 株式会社リコー | 定電流回路 |
| JP4699856B2 (ja) * | 2005-10-05 | 2011-06-15 | 旭化成エレクトロニクス株式会社 | 電流発生回路及び電圧発生回路 |
| EP1793367A3 (en) | 2005-12-02 | 2009-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7405552B2 (en) | 2006-01-04 | 2008-07-29 | Micron Technology, Inc. | Semiconductor temperature sensor with high sensitivity |
| JP4838596B2 (ja) * | 2006-02-09 | 2011-12-14 | セイコーインスツル株式会社 | 定電流回路 |
| JP4931619B2 (ja) * | 2006-02-18 | 2012-05-16 | セイコーインスツル株式会社 | バンドギャップ定電圧回路 |
| JP4854393B2 (ja) * | 2006-06-21 | 2012-01-18 | 三星電子株式会社 | 電圧発生回路 |
| KR100825956B1 (ko) | 2006-11-07 | 2008-04-28 | 한양대학교 산학협력단 | 기준전압 발생기 |
| JP4919776B2 (ja) * | 2006-11-17 | 2012-04-18 | 新日本無線株式会社 | 基準電圧回路 |
| KR100776160B1 (ko) | 2006-12-27 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 밴드갭 기준전압 생성장치 |
| JP5121587B2 (ja) * | 2008-06-06 | 2013-01-16 | 旭化成エレクトロニクス株式会社 | 基準電圧回路 |
| JP5285371B2 (ja) * | 2008-09-22 | 2013-09-11 | セイコーインスツル株式会社 | バンドギャップ基準電圧回路 |
| US8669808B2 (en) * | 2009-09-14 | 2014-03-11 | Mediatek Inc. | Bias circuit and phase-locked loop circuit using the same |
| JP5619540B2 (ja) | 2010-09-07 | 2014-11-05 | ラピスセミコンダクタ株式会社 | 充電装置 |
| US8890601B2 (en) * | 2011-11-11 | 2014-11-18 | Qualcomm Incorporated | Method, system, and circuit with a driver output interface having a common mode connection coupled to a transistor bulk connection |
| JP6205238B2 (ja) | 2013-10-25 | 2017-09-27 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
| JP6060239B1 (ja) * | 2015-10-21 | 2017-01-11 | トレックス・セミコンダクター株式会社 | 基準電圧発生回路 |
| JP6805049B2 (ja) * | 2017-03-31 | 2020-12-23 | エイブリック株式会社 | 基準電圧発生装置 |
| CN109308090B (zh) * | 2017-07-26 | 2020-10-16 | 中芯国际集成电路制造(上海)有限公司 | 稳压电路和方法 |
| JP7240075B2 (ja) * | 2019-07-08 | 2023-03-15 | エイブリック株式会社 | 定電圧回路 |
| CN111446689A (zh) * | 2020-04-13 | 2020-07-24 | 中国科学院西安光学精密机械研究所 | 一种具备报警和延时自恢复功能的过流保护电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8001560A (nl) * | 1980-03-17 | 1981-10-16 | Philips Nv | Stroomstabilisator opgebouwd met veldeffekttransistor van het verrijkingstype. |
| IT1179823B (it) * | 1984-11-22 | 1987-09-16 | Cselt Centro Studi Lab Telecom | Generatore di tensione differenziale di rifferimento per circuiti integrati ad alimentazione singola in tecnologia nmos |
| JP2748950B2 (ja) * | 1991-12-25 | 1998-05-13 | 日本電気株式会社 | パワーオンリセット回路 |
| JP3318363B2 (ja) * | 1992-09-02 | 2002-08-26 | 株式会社日立製作所 | 基準電圧発生回路 |
| JP3343168B2 (ja) * | 1994-07-15 | 2002-11-11 | 株式会社ディーブイイー | 基準電圧回路 |
| US5948991A (en) * | 1996-12-09 | 1999-09-07 | Denso Corporation | Semiconductor physical quantity sensor device having semiconductor sensor chip integrated with semiconductor circuit chip |
-
1998
- 1998-10-07 JP JP28512998A patent/JP3519958B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-06 US US09/412,983 patent/US6087821A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000112548A (ja) | 2000-04-21 |
| US6087821A (en) | 2000-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3519958B2 (ja) | 基準電圧発生回路 | |
| JP3095809B2 (ja) | 基準発生器 | |
| US7208998B2 (en) | Bias circuit for high-swing cascode current mirrors | |
| US6563371B2 (en) | Current bandgap voltage reference circuits and related methods | |
| US7248079B2 (en) | Differential buffer circuit with reduced output common mode variation | |
| US7078958B2 (en) | CMOS bandgap reference with low voltage operation | |
| US8704588B2 (en) | Circuit for generating a reference voltage | |
| US5949278A (en) | Reference current generator in CMOS technology | |
| EP3391171B1 (en) | Temperature-compensated reference voltage generator that impresses controlled voltages across resistors | |
| JP2008108009A (ja) | 基準電圧発生回路 | |
| JPH08234853A (ja) | Ｐｔａｔ電流源 | |
| JPH0778481A (ja) | ダイレクトカレント和バンドギャップ電圧比較器 | |
| JP2002304224A (ja) | 電圧発生回路および電圧発生方法 | |
| JP3465840B2 (ja) | 電圧電流変換回路 | |
| JP2000505574A (ja) | Ｃｍｏｓ電流ミラー | |
| US6476669B2 (en) | Reference voltage adjustment | |
| JP2004194124A (ja) | ヒステリシスコンパレータ回路 | |
| JP3024645B1 (ja) | 定電圧発生回路 | |
| JP3673479B2 (ja) | ボルテージレギュレータ | |
| JPH0950325A (ja) | 基準電圧発生回路 | |
| KR100599974B1 (ko) | 기준 전압 발생기 | |
| US6472858B1 (en) | Low voltage, fast settling precision current mirrors | |
| JP2565528B2 (ja) | ヒステリシスコンパレータ回路 | |
| KR101603707B1 (ko) | 밴드갭 기준 전압 발생 회로 | |
| JPH02253319A (ja) | 基準電圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040130 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080206 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |