WO2018123610A1 - Ｄａｃ及び発振回路 - Google Patents

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WO2018123610A1
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dac
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vdd
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祥史 川崎
健太郎 安仲
貴志 増田
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ソニーセミコンダクタソリューションズ株式会社
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Definitions

  • the present technology relates to a DAC (Digital-to-Analog Converter) and an oscillation circuit, and more particularly, to a DAC and an oscillation circuit that make it possible to widen the voltage range output by the DAC, for example.
  • DAC Digital-to-Analog Converter
  • Patent Document 1 a VCO (Voltage-Controlled Oscillator) is pre-tuned using an analog signal output from a DAC, and then a reference signal is input to the VCO to lock the VCO.
  • VCO Voltage-Controlled Oscillator
  • the frequency of the oscillation signal output by the VCO by oscillation is adjusted by the voltage of the analog signal output by the DAC.
  • This technology has been made in view of such a situation, and makes it possible to widen the voltage range output by the DAC.
  • the DAC includes a voltage dividing resistor and a plurality of first switches that are connected to the voltage dividing resistor and output a voltage at a connection point of the voltage dividing resistor as a first voltage;
  • a DAC including a plurality of second switches connected to a voltage dividing resistor and outputting a voltage at a connection point with the voltage dividing resistor as a second voltage.
  • An oscillation circuit includes a DAC that outputs a first voltage and a second voltage, and an oscillator that oscillates a signal having a frequency corresponding to a difference voltage that is a difference between the first voltage and the second voltage.
  • the DAC is connected to a voltage dividing resistor and the voltage dividing resistor, and outputs a voltage at a connection point of the voltage dividing resistor as the first voltage.
  • a plurality of second switches that are connected to the voltage dividing resistor and output a voltage at a connection point with the voltage dividing resistor as the second voltage.
  • the plurality of first switches are connected to the voltage dividing resistor, and a voltage at a connection point with the voltage dividing resistor is output as the first voltage
  • a plurality of second switches are connected to the voltage dividing resistors and output a voltage at a connection point with the voltage dividing resistors as a second voltage.
  • the DAC and the oscillation circuit may be independent devices, or may be internal blocks constituting one device.
  • the range of the voltage output from the DAC can be widened.
  • FIG. 2 is a block diagram illustrating a configuration example of a VCO 12.
  • FIG. 3 is a circuit diagram showing a first configuration example of a DAC 22.
  • FIG. 3 is a circuit diagram illustrating a second configuration example of a DAC 22.
  • FIG. It is a figure which shows the relationship between voltage VA and VB about a voltage dividing system and a current source system, and a control signal (ON / OFF of switch SW # i).
  • 6 is a circuit diagram illustrating a third configuration example of the DAC 22.
  • FIG. 3 is a circuit diagram showing a first configuration example of a DAC 22.
  • FIG. 3 is a circuit diagram illustrating a second configuration example of a DAC 22.
  • FIG. It is a figure which shows the relationship between voltage VA and VB about a voltage dividing system and a current source system, and a control signal (ON / OFF of switch SW # i).
  • 6 is a circuit diagram illustrating a third configuration example of the
  • FIG. 3 is a circuit diagram illustrating a first configuration example of a current source 61.
  • FIG. 6 is a circuit diagram showing a second configuration example of a current source 61.
  • FIG. 6 is a circuit diagram illustrating a third configuration example of a current source 61.
  • FIG. 6 is a circuit diagram illustrating a fourth configuration example of the DAC 22.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a current source 62.
  • FIG. It is a figure which shows the simulation result of the simulation performed about the voltage division system and the voltage variable system.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a transmitter to which the present technology is applied.
  • the transmitter includes a (baseband) amplifier 11, a VCO 12, a mixer 13, and a (power) amplifier 14.
  • the transmission target data to be transmitted is frequency-converted into a millimeter waveband signal ( Modulated) and transmitted.
  • the millimeter wave is a signal (radio wave) having a frequency of about 30 to 300 GHz, that is, a wavelength of about 1 to 10 mm. Since the millimeter-wave signal has a high frequency, data transmission at a high data rate is possible. For example, wireless communication (wireless transmission) can be performed with a small antenna.
  • the amplifier 11 is supplied with transmission target data that is a baseband signal.
  • the amplifier 11 amplifies the transmission target data supplied thereto and supplies it to the mixer 13.
  • a VCO (oscillation circuit) 12 generates an oscillation signal as a carrier in a millimeter wave band of, for example, 57 to 66 GHz or the like by oscillation and supplies it to the mixer 13.
  • the mixer 13 mixes (multiplies) the transmission target data with the carrier from the VCO 12 to modulate the carrier from the VCO 12 according to the transmission target data, and sends the resulting millimeter-wave modulation signal to the amplifier 14. Supply.
  • amplitude modulation for example, amplitude modulation (ASK (Amplitude Shift Keying) or any other modulation method can be adopted.
  • ASK Amplitude Shift Keying
  • the amplifier 14 amplifies the modulated signal from the mixer 13 and transmits it.
  • FIG. 2 is a block diagram showing a configuration example of the VCO 12 of FIG.
  • the VCO 12 includes a decoder 21, a DAC 22, and an oscillator 23.
  • the decoder 21 is supplied with a frequency adjustment signal for adjusting the frequency (oscillation frequency) of the oscillation signal output from the oscillator 23 by oscillation from a circuit (not shown).
  • the decoder 21 decodes the frequency adjustment signal supplied thereto into a digital signal control signal for controlling the DAC 22, and supplies it to the DAC 22.
  • the DAC 22 DA-converts the control signal from the decoder 21 as a DAC code to be DA-converted, and analog signal voltages VA (first voltage) and VB (second voltage) corresponding to the control signal from the decoder 21. Voltage).
  • the voltages VA and VB output from the DAC 22 are supplied to the oscillator 23.
  • the oscillator 23 oscillates an oscillation signal having a frequency corresponding to a difference voltage VA-VB, which is a difference between the voltages VA and VB from the DAC 22, for example.
  • the oscillator 23 includes a current source 30, n-channel FETs (Field-Effect Transistors) 31 and 32, coils 33 and 34, capacitors 35 and 36, varactor diodes 37 and 38, resistors 39, 40, and 41, and a capacitor. 51 and 52.
  • FETs Field-Effect Transistors
  • the current source 30 is connected to the sources of the FETs 31 and 32, and flows a current to the ground so that a current obtained by adding the current flowing through the FET 31 and the current flowing through the FET 32 becomes a constant current.
  • FET31 and 32 are cross-coupled.
  • the gate of the FET 31 and the drain of the FET 32 are connected, and the drain of the FET 31 and the gate of the FET 32 are connected.
  • the sources of the FETs 31 and 32 are connected to each other, and the connection point between the sources is connected to the current source 30.
  • the current source 30 and the FETs 31 and 32 constitute a negative resistance.
  • the ends of the coils 33 and 34 are connected to each other, and the connection point between the coils 33 and 34 is connected to the power supply VDD.
  • the other end of the coil 33 is connected to one end of a varactor diode 37 as a variable capacitor via a capacitor 35, and the other end of the coil 34 is connected to one end of a varactor diode 38 as a variable capacitor via a capacitor 36. It is connected to the.
  • the varactor diode 37 is configured by connecting the source and drain of an n-channel FET, and the gate of the FET becomes one end of the varactor diode 37, and the source and drain of the FET are connected.
  • the connection point is the other end of the varactor diode 37.
  • the varactor diode 38 is configured by connecting the source and drain of an n-channel FET, the gate of the FET becomes one end of the varactor diode 38, and the connection point between the source and drain of the FET is This is the other end of the varactor diode 38.
  • the coils 33 and 34, the capacitors 35 and 36, and the varactor diodes 37 and 38 constitute an LC resonance circuit. Oscillation is generated by the LC resonance circuit and the negative resistance, and basically, the resonance frequency of the LC resonance circuit becomes the oscillation frequency of the VCO 12.
  • One end of the resistor 39 is connected to the connection point of the varactor diodes 37 and 38, and the voltage VA output from the DAC 22 is applied to the other end of the resistor 39.
  • One end of the resistor 40 is connected to a connection point between the capacitor 35 and the varactor diode 37, and the voltage VB output from the DAC 22 is applied to the other end of the resistor 40.
  • One end of the resistor 41 is connected to a connection point between the capacitor 36 and the varactor diode 38, and the voltage VB output from the DAC 22 is applied to the other end of the resistor 41.
  • the differential voltage VA-VB is applied to the varactor diode 37 via the resistors 39 and 40, and the differential voltage VA-VB is applied to the varactor diode 38 via the resistors 39 and 41.
  • the varactor diodes 37 and 38 change the (varactor) capacity in accordance with the differential voltage VA-VB applied to each. As the capacitances of the varactor diodes 37 and 38 change, the resonance frequency of the LC resonance circuit changes, and as a result, the oscillation frequency of the VCO 12 is adjusted.
  • connection point between the coil 33 and the capacitor 35 is connected to the drain of the FET 31 constituting the negative resistance. Further, one end of a capacitor 51 is connected to the drain of the FET 31, and an oscillation signal generated by oscillation by a negative resistance and an LC resonance circuit is output from the other end of the capacitor 51.
  • connection point between the coil 34 and the capacitor 36 is connected to the drain of the FET 32 constituting the negative resistance. Further, one end of a capacitor 52 is connected to the drain of the FET 32, and an oscillation signal generated by oscillation by a negative resistance and an LC resonance circuit is output from the other end of the capacitor 52.
  • the capacitances of the varactor diodes 37 and 38 and the resonance frequency of the LC resonance circuit change according to the voltage difference VA ⁇ VB between the voltages VA and VB output from the DAC 22, and the oscillation frequency of the oscillation signal of the VCO 12 changes. Is adjusted.
  • FIG. 3 is a circuit diagram showing a first configuration example of the DAC 22 of FIG.
  • the DAC 22 is connected to four resistors R1, R2, R3, and R4, and resistors R1 to R4 as one or more voltage dividing resistors, and is connected to the resistors R1 to R4.
  • a plurality of switches SW1, SW2, SW3, SW4, and SW5 are provided as a plurality for outputting a voltage as a voltage VA.
  • the number of resistors for voltage division is not limited to four, and any one other than four can be adopted.
  • the number of switches connected to the voltage dividing resistors is not limited to five, and any number in a range from two to one more than the number of voltage dividing resistors can be adopted. The same applies to the DAC 22 of another configuration example to be described later.
  • Resistors R1 through R4 are connected in series in the order of resistors R1 through R4. One end of resistor R1 not connected to resistor R2 is connected to power supply (voltage) VDD, and one end of resistor R4 not connected to resistor R3 is connected to ground (grounded) ing).
  • the terminals a of the switches SW1 to SW4 are connected to the power supply VDD side terminals of the resistors R1 to R4, respectively, and the terminal a of the switch SW5 is connected to the ground side terminal of the resistor R4.
  • the terminals b of the switches SW1 to SW5 are connected to each other.
  • the voltage at the connection point between the terminals b of the switches SW1 to SW5 is output as the voltage VA, and the voltage at the connection point between the resistors R2 and R3 is output as the voltage VB.
  • the decoder 21 (FIG. 2) turns on one of the switches SW # i among the switches SW1 to SW5 according to the frequency adjustment signal, and turns on the remaining four switches SW # j (i ⁇ j). Output a control signal to turn off.
  • the voltage VB is (in theory) VDD / 2.
  • the voltage VA becomes VDD, VDD ⁇ 3/4, VDD ⁇ 1/2, VDD ⁇ 1/4, and 0, respectively, when the switches SW1 to SW5 are on.
  • the differential voltage VA-VB in the range of ⁇ VDD / 2 to + VDD / 2 can be output.
  • the control signal DA conversion method to be generated is also referred to as a voltage dividing method.
  • the DAC 22 can be configured without providing the switches SW2 and SW4, for example.
  • the voltages VA and VB, and hence the differential voltage VA-VB are directly affected by fluctuations in the power supply voltage VDD. Therefore, the oscillation frequency of the VCO 12 (the oscillator 23 thereof) adjusted by the difference voltage VA ⁇ VB varies depending on the fluctuation of the power supply voltage VDD. In the VCO 12 that generates (generates) millimeter-wave carriers, fluctuations in the power supply voltage VDD appear as large fluctuations in the oscillation frequency.
  • FIG. 4 is a circuit diagram showing a second configuration example of the DAC 22 of FIG.
  • the DAC 22 includes resistors R1 to R4 for voltage division, switches SW1 to SW5, and a current source 61.
  • the DAC 22 of FIG. 4 is common to the case of FIG. 3 in that it has resistors R1 to R4 and switches SW1 to SW5.
  • the DAC 22 of FIG. 4 is different from the case of FIG. 3 in that a current source 61 is newly provided.
  • the current source 61 is provided between the power supply VDD and the resistor R1, and allows a constant current to flow through the resistors R1 to R4 connected in series. Therefore, the voltage drop of each of the resistors R1 to R4 is (ideally) constant regardless of the fluctuation of the power supply voltage VDD, and the oscillation frequency of the VCO 12 is caused by the fluctuation of the power supply voltage VDD as in the voltage division method. Can be suppressed.
  • the DAC 22 of FIG. 4 generates the differential voltage VA-VB.
  • This method is also called a current source method.
  • the voltage VA is the maximum voltage when the switch SW1 is on (and when the switches SW2 to SW5 are off). become.
  • the maximum voltage VA is the power supply voltage VDD
  • the maximum voltage VA is the voltage drop of the current source 61 from the power supply voltage VDD. The voltage becomes lower by the amount.
  • the range of the differential voltage VA-VB is narrower than that in the voltage dividing method, and consequently the range of the oscillation frequency of the VCO 12 is also narrowed.
  • FIG. 5 is a diagram showing the relationship between the voltages VA and VB and the control signal (ON / OFF of the switch SW # i) for the voltage dividing method and the current source method.
  • the horizontal axis represents the control signal, and consequently the switch SW # i that is turned on in accordance with the control signal, and the vertical axis represents the voltage.
  • straight lines VA1 and VB1 represent voltage-dividing voltages VA and VB
  • straight lines VA2 and VB2 represent current-source voltages VA and VB.
  • the voltage VB is a voltage at the connection point between the resistors R2 and R3, so that the voltage VB is constant regardless of whether the switches SW1 to SW5 are turned on or off.
  • the voltage VB (VB2) of the current source method is lower than the voltage VB (VB1) of the voltage division method by a voltage corresponding to the voltage drop of the current source 61.
  • the switches VA1 to SW5 are turned on in order of the switches SW5 to SW1 (one by one), so that the voltage VA increases monotonously.
  • the rate of change is smaller by an amount corresponding to the voltage drop of the current source 61 than the voltage VA (VA1) of the voltage division method, and the maximum voltage is The voltage is lowered by the voltage drop of the current source 61.
  • FIG. 6 is a circuit diagram showing a third configuration example of the DAC 22 of FIG.
  • the DAC 22 includes resistors R1 to R4 for voltage division, switches SW1 to SW5, a current source 61, and switches SW11, SW12, SW13, SW14, and SW15.
  • the DAC 22 of FIG. 6 is common to the case of FIG. 4 in that it includes resistors R1 to R4, switches SW1 to SW5, and a current source 61.
  • the DAC 22 of FIG. 6 is different from the case of FIG. 4 in that switches SW11 to SW15 are newly provided.
  • the DAC 22 can be configured without the current source 61 as in the case of FIG. 3.
  • the DAC 22 is configured by providing the current source 61 as shown in FIG. 6, the range of the differential voltage VA-VB is narrowed by the voltage drop at the current source 61, but the current source method of FIG. As in the above case, fluctuations in the oscillation frequency of the VCO 12 caused by fluctuations in the power supply voltage VDD can be suppressed.
  • the oscillation frequency of the VCO 12 varies depending on the variation of the power supply voltage VDD, as in the case of the voltage dividing method of FIG. Since there is no voltage drop at 61, the range of the differential voltage VA-VB can be widened.
  • the range of the differential voltage VA-VB can be expanded compared to the voltage dividing method of FIG. 3 and the current source method of FIG. it can.
  • the switches SW11 to SW15 are connected to the resistors R1 to R4 in the same manner as the switches SW1 to SW5, and output the voltage at the connection point with the resistors R1 to R4 as the voltage VB.
  • the terminals a of the switches SW11 to SW14 are connected to the power supply VDD side terminals of the resistors R1 to R4, respectively, and the terminal a of the switch SW15 is connected to the ground side terminal of the resistor R4.
  • the terminals b of the switches SW11 to SW15 are connected to each other.
  • the voltage at the connection point of the terminals b of the switches SW1 to SW5 is output as the voltage VA
  • the voltage at the connection point of the terminals b of the switches SW11 to SW15 is output as the voltage VB. .
  • the decoder 21 (FIG. 2) turns on one of the switches SW # i among the switches SW1 to SW5 in accordance with the frequency adjustment signal, and the remaining four switches SW # j (i ⁇ j ), And any one of the switches SW11 to SW15 is turned on, and the remaining four switches SW # j '(i' ⁇ j ') are turned off. Output a control signal.
  • the voltage VA is obtained when the switches SW1 to SW5 are on. , VDD ′, VDD ′ ⁇ 3/4, VDD ′ ⁇ 1/2, VDD ′ ⁇ 1/4, and 0, respectively.
  • the voltage VB becomes VDD ′, VDD ′ ⁇ 3/4, VDD ′ ⁇ 1/2, VDD ′ ⁇ 1/4, and 0, respectively.
  • the differential voltage VA-VB can be output.
  • the DA conversion method of the control signal in which the DAC 22 in FIG. 6 generates the differential voltage VA-VB is also referred to as a voltage variable method.
  • FIG. 7 is a diagram for explaining an example of control of the switches SW1 to SW5 and the switches SW11 to SW15 by the control signal of the voltage variable DAC 22 of FIG.
  • the switches SW1 to SW5 and the switches SW11 to SW15 are fixed so that one of the voltages VA and VB is fixed and the other voltage is changed. Be controlled.
  • the voltage VA is fixed to 0 which is the minimum voltage of the voltages VA and VB, and the voltage VB changes from VDD ′ to 0.
  • the voltage VB is fixed to 0, which is the minimum voltage of the voltages VA and VB, and the voltage VA changes from 0 to VDD ′.
  • FIG. 8 is a diagram illustrating an example of control of the switches SW1 to SW5 and the switches SW11 to SW15 for the voltage variable method.
  • FIG. 8 shows the relationship between the voltage VA and VB and the differential voltage VA-VB and the control signal (switch SW # i on / off) for the voltage variable method.
  • the horizontal axis represents the control signal, and hence the switch SW # i that is turned on in accordance with the control signal, and the vertical axis represents the voltage.
  • FIG. 8A shows an example of the voltages VA and VB when the differential voltage VA-VB is changed so as to increase monotonously.
  • the voltage VA is fixed to 0 which is the minimum voltage of the voltages VA and VB, and the voltage VB changes from VDD ′ to 0.
  • the voltage VB is fixed to 0 which is the minimum voltage, and the voltage VA changes from 0 to VDD ′.
  • the range of the differential voltage VA-VB is (in theory) the case of the current source method of FIG. Twice the range. Further, when the voltage variable DAC 22 is configured without the current source 61 of FIG. 6, the range of the differential voltage VA-VB is twice the range of the voltage dividing method of FIG.
  • the range of the differential voltage VA-VB can be widened, and the oscillation frequency of the VCO 12 can be adjusted to a wide range of frequencies.
  • FIG. 9 is a diagram showing another example of control of the switches SW1 to SW5 and the switches SW11 to SW15 for the voltage variable method.
  • the horizontal axis represents the control signal, and consequently the switch SW # i that is turned on according to the control signal, and the vertical axis represents the voltage.
  • one of the voltages VA and VB is fixed to the minimum voltage (0) of the voltages VA and VB.
  • the voltage can be fixed to the maximum voltage (for example, VDD ′), for example, instead of the minimum voltage of the voltages VA and VB.
  • FIG. 9A shows an example of control of the switches SW1 to SW5 and the switches SW11 to SW15 when one of the voltages VA and VB is fixed to the maximum voltage and the other voltage is changed. .
  • the voltage VA is fixed to VDD ′ which is the maximum voltage of the voltages VA and VB, and the voltage VB changes from 0 to VDD ′.
  • the voltage VB is fixed to VDD ′ which is the maximum voltage, and the voltage VA changes from VDD ′ to 0.
  • the switches SW1 to SW5 and the switches SW11 to SW15 are controlled so that one of the voltages VA and VB is fixed and the other voltage is changed, but the switches SW1 to SW5 and Control of the switches SW11 to SW15 can be performed, for example, so as to increase one voltage of the voltages VA and VB and decrease the other voltage.
  • FIG. 9B shows an example of control of the switches SW1 to SW5 and the switches SW11 to SW15 in the case where one of the voltages VA and VB is increased and the other voltage is decreased.
  • the switches SW1 to SW5 are turned on in the order of the switches SW5 to SW1
  • the switches SW11 to SW15 are turned on in the order of the switches SW11 to SW15.
  • the voltage VA changes from 0 to VDD ′
  • the voltage VB changes from VDD ′ to 0.
  • the voltage at which the voltage VA or VB is fixed is 0, that is, the ground, and therefore the voltage at which the voltage VA or VB is fixed is VDD ′.
  • the voltages VA and VB are not fixed (when the difference voltage VA ⁇ VB changes)
  • FIG. 10 is a circuit diagram showing a first configuration example of the current source 61 of FIG.
  • the current source 61 is composed of cascode-connected p-channel FETs 71 and 72.
  • the source of the FET 71 is connected to the power supply VDD, and the drain of the FET 71 is connected to the source of the FET 72.
  • the drain of the FET 72 is connected to the resistor R1.
  • a predetermined voltage is applied to the gates of the FETs 71 and 72 constituting the current source 61 from the outside of the current source 61.
  • the gate of the FET 71 is connected to the gate of the p-channel FET 76 whose source is connected to the power supply VDD and to the drain of the p-channel FET 77 whose source is connected to the drain of the FET 76.
  • the connection point of the gate of the FET 71, the gate of the FET 76, and the drain of the FET 77 is connected to the other end of the current source 78 whose one end is grounded.
  • the gate of the FET 72 is connected to the gate of the FET 77, the gate of the p-channel FET 73 whose source is connected to the power supply VDD, and the gate and drain of the p-channel FET 74 whose source is connected to the drain of the FET 73.
  • the connection point of the gate of the FET 72, the gate of the FET 77, the gate of the FET 73, and the gate and drain of the FET 74 is connected to the other end of the current source 75 whose one end is grounded.
  • a voltage determined by the FETs 73 and 74 and the current source 75 and the FETs 76 and 77 and the current source 78 is applied to the gates of the cascode-connected FETs 71 and 72, and a current corresponding to the voltage is applied to the current source. It flows through FETs 71 and 72 as 61.
  • FIG. 11 is a circuit diagram showing a second configuration example of the current source 61 of FIG.
  • the current source 61 is configured using a current mirror. That is, the current source 61 includes a p-channel FET 81 which is a transistor on the mirror side of the current mirror.
  • the source of the FET 81 is connected to the power supply VDD, and the drain of the FET 81 is connected to the resistor R1.
  • the gate of the FET 81 is connected to the gate and drain of a p-channel FET 82 which is a mirror source transistor of the current mirror.
  • the source of the FET 82 is connected to the power supply VDD, and the gate of the FET 81 and the connection point of the gate and drain of the FET 82 are connected to the other end of the current source 83 whose one end is grounded.
  • the FETs 81 and 82 and the current source 83 constitute a current mirror, and a current that is a mirror ratio times the current that the current source 83 flows flows through the FET 81.
  • FIG. 12 is a circuit diagram showing a third configuration example of the current source 61 of FIG.
  • the current source 61 includes a p-channel FET 91 that allows a current to flow according to a predetermined reference voltage.
  • the source of the FET 91 is connected to the power supply VDD, and the drain of the FET 91 is connected to the resistor R1.
  • the gate of the FET 91 is connected to the output terminal of the operational amplifier 92, and the non-inverting input terminal (+) of the operational amplifier 92 is connected to the connection point between the drain of the FET 91 and the resistor R1.
  • a predetermined reference voltage is applied to the inverting input terminal ( ⁇ ) of the operational amplifier 92.
  • FIG. 13 is a circuit diagram showing a fourth configuration example of the DAC 22 of FIG.
  • the DAC 22 includes resistors R1 to R4 for voltage division, switches SW1 to SW5, switches SW11 to SW15, resistors R11 to R14 for voltage division, and current sources 61 and 62.
  • the DAC 22 of FIG. 13 is common to the case of FIG. 6 in that it includes resistors R1 to R4 for voltage division, switches SW1 to SW5, switches SW11 to SW15, and a current source 61.
  • the DAC 22 of FIG. 13 is different from the case of FIG. 6 in that resistances R11 to R14 for voltage division and a current source 62 are newly provided.
  • the current source 62 (and the current source 61) may be provided in the same manner as the current source 61 described with reference to FIG.
  • the DAC 22 of FIG. 13 can be configured.
  • the switches SW1 to SW5 for outputting the voltage VA and the switches SW11 to SW15 for outputting the voltage VB are connected to the resistors R1 to R4 as the same dividing resistors.
  • the voltage dividing resistors to which the switches SW1 to SW5 are connected and the dividing resistors to which the switches SW11 to SW15 are connected are separate dividing resistors.
  • the switches SW1 to SW5 are connected to the voltage dividing resistors R1 to R4 as in the case of FIG.
  • the switches SW11 to SW15 are connected to voltage dividing resistors R11 to R14 that are different from the voltage dividing resistors R1 to R4.
  • the voltage dividing resistors R11 to R14 are connected in series in that order.
  • One end of the resistor R11 not connected to the resistor R12 is connected to the other end of the current source 62 having one end connected to the power supply VDD, and one end of the resistor R14 not connected to the resistor R13 is Grounded.
  • the terminals a of the switches SW11 to SW14 are connected to the power supply VDD side terminals of the resistors R11 to R14, respectively, and the terminal a of the switch SW15 is connected to the ground side terminal of the resistor R14.
  • the switches SW1 to SW5 and the switches SW11 to SW15 are controlled as in the case of FIG. 6, and the wide-range difference voltage VA-VB (G is the same as in FIG. The resulting voltages VA and VB) are output.
  • FIG. 14 is a circuit diagram showing a configuration example of the current source 62 of FIG.
  • the current source 62 is constituted by a cascode-connected transistor, like the current source 61 of FIG.
  • the current source 62 is composed of cascode-connected p-channel FETs 111 and 112.
  • the source of the FET 111 is connected to the power supply VDD, and the drain of the FET 111 is connected to the source of the FET 112.
  • the drain of the FET 112 is connected to the resistor R11.
  • the same voltage as that applied to the current source 61 of FIG. 10 is applied to the gates of the FETs 111 and 112 constituting the current source 62 from the outside of the current source 62.
  • the gates of the FETs 111 and 112 are connected to the gates of the FETs 71 and 72, respectively, and the same voltage as that applied to the gates of the FETs 71 and 72 is applied to the gates of the FETs 111 and 112, respectively.
  • the current source 62 is configured using a current mirror in the same manner as the current source 61 (FIG. 10), or is configured by a transistor that allows current to flow according to a predetermined reference voltage (FIG. 11). Etc.
  • FIG. 15 is a diagram showing simulation results of simulations performed for the voltage dividing method of FIG. 3 and the voltage variable method of FIG.
  • the horizontal axis represents the difference voltage VA-VB
  • the vertical axis represents the frequency (oscillation frequency) of the oscillation signal output from the oscillator 23 according to the difference voltage VA-VB.
  • FIG. 15A shows the relationship between the voltage-divided differential voltage VA-VB and the oscillation frequency
  • FIG. 15B shows the relationship between the voltage-variable differential voltage VA-VB and the oscillation frequency. ing.
  • the range of the differential voltage VA-VB is -0.55V to + 0.55V in the voltage division method, whereas the range of the differential voltage VA-VB is -0.7V or + 0.7V.
  • the voltage-variable DAC 22 used in the simulation is configured by providing a current source 61 as shown in FIG.
  • the range of the differential voltage VA-VB is narrowed similarly to the current source method of FIG. 4 due to the voltage drop at the current source 61.
  • -As a range of VB a wider range than the voltage division method can be secured.
  • the oscillation frequency becomes the minimum value Fmin (old), and the differential voltage VA- When VB is the maximum value +0.55 V of the range, the oscillation frequency is the maximum value Fmax (old).
  • the minimum value Fmin (new) of the voltage variable method is smaller than the minimum value Fmin (old) of the voltage dividing method, and the maximum value Fmax (new) of the voltage variable method is the maximum value Fmax ( older).
  • the voltage variable type oscillation frequency range (Fmin (new) to Fmax (new)) is wider than the voltage division type oscillation frequency range (Fmin (old) to Fmax (old)).
  • the current source 61 is provided in the voltage variable system shown in FIG. 6 (also in FIG. 13).
  • the influence on VA and VB (and hence the differential voltage VA ⁇ VB) can be suppressed, and as a result, the fluctuation of the oscillation frequency of the VCO 12 due to the fluctuation of the power supply voltage VDD can be suppressed.
  • the range of the differential voltage VA-VB is different from the voltage dividing method in which the current source 61 is not provided (FIG. 3). Although it is narrowed by the voltage drop caused by the source 61, in the voltage variable method, even if the current source 61 is provided, a range wider than the range of the voltage dividing method is secured as the range of the differential voltage VA-VB. be able to.
  • the present technology is applied to the VCO 12 that generates a millimeter wave carrier.
  • the present technology is another technology that requires adjustment of the oscillation frequency, that is, for example, a PLL. It can be applied to VCOs that make up (Phase Lock Loop).
  • this technique can take the following structures.
  • a resistance for voltage division A plurality of first switches connected to the voltage dividing resistor and outputting a voltage at a connection point with the voltage dividing resistor as a first voltage;
  • a DAC comprising: a plurality of second switches connected to the voltage dividing resistor and outputting a voltage at a connection point with the voltage dividing resistor as a second voltage.
  • the plurality of first switches and the plurality of second switches are controlled so that one of the first voltage and the second voltage is fixed and the other voltage is changed.
  • DAC ⁇ 3> The plurality of first switches and the plurality of second voltages are set such that the one voltage is fixed to a minimum voltage or a maximum voltage of the first voltage and the second voltage and the other voltage is changed.
  • ⁇ 4> The plurality of first switches and the plurality of second switches are controlled to increase one voltage of the first voltage and the second voltage and decrease the other voltage.
  • ⁇ 5> The voltage dividing resistor has a plurality of resistors, The plurality of resistors are connected in series, The DAC according to any one of ⁇ 1> to ⁇ 4>, wherein the first switch and the second switch are connected to terminals of the plurality of resistors connected in series.
  • ⁇ 6> The resistance for voltage division to which the first switch is connected and the resistance for voltage division to which the second switch is connected are provided with separate resistances.
  • ⁇ 7> The DAC according to any one of ⁇ 1> to ⁇ 6>, further comprising: a current source that supplies current to the voltage dividing resistor.
  • a current source that supplies current to the voltage dividing resistor.
  • the current source includes a cascode-connected transistor.
  • the current source is configured using a current mirror.
  • the current source includes a transistor that allows a current to flow according to a predetermined reference voltage.
  • a DAC that outputs a first voltage and a second voltage
  • An oscillator that oscillates a signal having a frequency corresponding to a difference voltage that is a difference between the first voltage and the second voltage
  • the DAC is A resistance for voltage division, A plurality of first switches connected to the voltage dividing resistor and outputting a voltage at a connection point with the voltage dividing resistor as the first voltage;
  • An oscillation circuit comprising: a plurality of second switches connected to the voltage dividing resistor and outputting a voltage at a connection point with the voltage dividing resistor as the second voltage.

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Abstract

本技術は、DAC(Digital to Analog Converter)が出力する電圧のレンジを広レンジ化することができるようにするＤＡＣ及び発振回路に関する。 複数の第１のスイッチは、分圧用の抵抗の接続され、その分圧用の抵抗との接続点の電圧を、第１の電圧として出力する。複数の第２のスイッチは、分圧用の抵抗の接続され、その分圧用の抵抗との接続点の電圧を、第２の電圧として出力する。本技術は、例えば、DACが出力する電圧に応じた周波数の信号を発振するVCO(Voltage-Controlled Oscillator)等に適用できる。

Description

ＤＡＣ及び発振回路
　本技術は、DAC(Digital to Analog Converter)及び発振回路に関し、特に、例えば、DACが出力する電圧のレンジを広レンジ化すること等ができるようにするDAC及び発振回路に関する。
　例えば、特許文献１には、DACが出力するアナログ信号を用いて、VCO(Voltage-Controlled Oscillator)をプリチューニングし、その後、基準信号を、VCOに入力して、VCOをロックするVCOの制御方法が提案されている。
特表2005-536095号公報
　VCOが発振によって出力する発振信号の周波数は、DACが出力するアナログ信号の電圧によって調整される。
　したがって、発振信号の周波数のレンジを広レンジ化するためには、DACが出力する電圧のレンジを広レンジ化する必要がある。
　本技術は、このような状況に鑑みてなされたものであり、DACが出力する電圧のレンジを広レンジ化することができるようにするものである。
　本技術のDACは、分圧用の抵抗と、前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、第１の電圧として出力する複数の第１のスイッチと、前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、第２の電圧として出力する複数の第２のスイッチとを備えるDACである。
　本技術の発振回路は、第１の電圧及び第２の電圧を出力するDACと、前記第１の電圧と前記第２の電圧との差である差電圧に応じた周波数の信号を発振する発振器とを備え、前記DACは、分圧用の抵抗と、前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、前記第１の電圧として出力する複数の第１のスイッチと、前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、前記第２の電圧として出力する複数の第２のスイッチとを有する発振回路である。
　本技術のDAC及び発振回路においては、前記複数の第１のスイッチが、前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、第１の電圧として出力し、前記複数の第２のスイッチが、前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、第２の電圧として出力する。
　なお、DACや発振回路は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、DACが出力する電圧のレンジを広レンジ化することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した送信機の一実施の形態の構成例を示すブロック図である。 VCO１２の構成例を示すブロック図である。 DAC２２の第１の構成例を示す回路図である。 DAC２２の第２の構成例を示す回路図である。 電圧分圧方式並びに電流源方式についての電圧VA及びVBと、制御信号（スイッチSW#iのオン／オフ）との関係を示す図である。 DAC２２の第３の構成例を示す回路図である。 電圧可変方式のDAC２２の、制御信号によるスイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の例を説明する図である。 電圧可変方式についてのスイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の例を示す図である。 電圧可変方式についてのスイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の他の例を示す図である。 電流源６１の第１の構成例を示す回路図である。 電流源６１の第２の構成例を示す回路図である。 電流源６１の第３の構成例を示す回路図である。 DAC２２の第４の構成例を示す回路図である。 電流源６２の構成例を示す回路図である。 電圧分圧方式と電圧可変方式とについて行ったシミュレーションのシミュレーション結果を示す図である。
　＜本技術を適用した送信機の一実施の形態＞
　図１は、本技術を適用した送信機の一実施の形態の構成例を示すブロック図である。
　図１において、送信機は、（ベースバンド）アンプ１１、VCO１２、ミキサ１３、及び、（パワー）アンプ１４を有し、例えば、送信対象の送信対象データを、ミリ波帯の信号に周波数変換（変調）して送信する。
　ここで、ミリ波とは、周波数が30ないし300GHz程度、つまり、波長が、1ないし10mm程度の信号（電波）である。ミリ波帯の信号によれば、周波数が高いことから、高速のデータレートでのデータ伝送が可能であり、例えば、小さなアンテナで、無線通信（ワイヤレス伝送）を行うことができる。
　アンプ１１には、ベースバンドの信号である送信対象データが供給される。アンプ１１は、そこに供給される送信対象データを増幅し、ミキサ１３に供給する。
　VCO（発振回路）１２は、発振によって、例えば、57～66GHz等のミリ波帯のキャリアとしての発振信号を発生し、ミキサ１３に供給する。
　ミキサ１３は、送信対象データと、VCO１２からのキャリアとをミキシング（乗算）することにより、VCO１２からのキャリアを、送信対象データに従って変調し、その結果得られるミリ波の変調信号を、アンプ１４に供給する。
　ミキサ１３において、送信対象データに従ってキャリアを変調する変調方式としては、例えば、振幅変調(ASK(Amplitude Shift Keying))やその他の任意の変調方式を採用することができる。
　アンプ１４は、ミキサ１３からの変調信号を増幅して送信する。
　＜VCO１２の構成例＞
　図２は、図１のVCO１２の構成例を示すブロック図である。
　VCO１２は、デコーダ２１、DAC２２、及び、発振器２３を有する。
　デコーダ２１には、図示せぬ回路から、発振器２３が発振によって出力する発振信号の周波数（発振周波数）を調整するための周波数調整信号が供給される。
　デコーダ２１は、そこに供給される周波数調整信号を、DAC２２を制御するディジタル信号の制御信号にデコードし、DAC２２に供給する。
　DAC２２は、デコーダ２１からの制御信号を、DA変換の対象のDACコードとして、DA変換し、デコーダ２１からの制御信号に対応するアナログ信号の電圧VA（第１の電圧）及びVB（第２の電圧）を出力する。
　DAC２２が出力する電圧VA及びVBは、発振器２３に供給される。
　発振器２３は、例えば、DAC２２からの電圧VAとVBとの差である差電圧VA-VBに応じた周波数の発振信号を発振する。
　発振器２３は、電流源３０、nチャネルのFET(Field-Effect Transistor)３１及び３２、コイル３３及び３４、コンデンサ３５及び３６、バラクタダイオード３７及び３８、抵抗３９，４０、及び、４１、並びに、コンデンサ５１及び５２を有する。
　電流源３０は、FET３１及び３２のソースに接続されており、FET３１に流れる電流とFET３２に流れる電流とを加算した電流が一定電流になるように、グランド(ground)に電流を流す。
　FET３１及び３２は、クロスカップル接続されている。
　すなわち、FET３１のゲートとFET３２のドレインとが接続され、FET３１のドレインとFET３２のゲートとが接続されている。
　FET３１及び３２のソースどうしは接続され、そのソースどうしの接続点は、電流源３０に接続されている。
　以上の電流源３０、並びに、FET３１及び３２は、負性抵抗を構成する。
　コイル３３及び３４の一端どうしは接続され、そのコイル３３と３４との接続点は、電源VDDに接続されている。
　コイル３３の他端は、コンデンサ３５を介して、可変容量コンデンサとしてのバラクタダイオード３７の一端に接続され、コイル３４の他端は、コンデンサ３６を介して、可変容量コンデンサとしてのバラクタダイオード３８の一端に接続されている。
　バラクタダイオード３７及び３８の他端どうしは、接続されている。
　ここで、図２では、バラクタダイオード３７は、nチャネルのFETのソースとドレインとを接続することにより構成されており、FETのゲートが、バラクタダイオード３７の一端となり、FETのソースとドレインとの接続点が、バラクタダイオード３７の他端になっている。
　同様に、バラクタダイオード３８は、nチャネルのFETのソースとドレインとを接続することにより構成されており、FETのゲートが、バラクタダイオード３８の一端となり、FETのソースとドレインとの接続点が、バラクタダイオード３８の他端になっている。
　以上のコイル３３及び３４、コンデンサ３５及び３６、並びに、バラクタダイオード３７及び３８が、LC共振回路を構成する。LC共振回路及び負性抵抗によって発振が発生し、基本的に、LC共振回路の共振周波数が、VCO１２の発振周波数となる。
　抵抗３９の一端は、バラクタダイオード３７及び３８の接続点に接続され、抵抗３９の他端には、DAC２２が出力する電圧VAが印加される。
　抵抗４０の一端は、コンデンサ３５とバラクタダイオード３７との接続点に接続され、抵抗４０の他端には、DAC２２が出力する電圧VBが印加される。
　抵抗４１の一端は、コンデンサ３６とバラクタダイオード３８との接続点に接続され、抵抗４１の他端には、DAC２２が出力する電圧VBが印加される。
　したがって、バラクタダイオード３７には、抵抗３９及び４０を介して、差電圧VA-VBが印加され、バラクタダイオード３８には、抵抗３９及び４１を介して、差電圧VA-VBが印加される。
　バラクタダイオード３７及び３８は、それぞれに印加される差電圧VA-VBに応じて、（バラクタ）容量を変化させる。バラクタダイオード３７及び３８の容量が変化することにより、LC共振回路の共振周波数が変化し、その結果、VCO１２の発振周波数が調整される。
　コイル３３とコンデンサ３５との接続点は、負性抵抗を構成するFET３１のドレインに接続されている。さらに、FET３１のドレインには、コンデンサ５１の一端が接続されており、コンデンサ５１の他端からは、負性抵抗及びLC共振回路による発振により発生した発振信号が出力される。
　コイル３４とコンデンサ３６との接続点は、負性抵抗を構成するFET３２のドレインに接続されている。さらに、FET３２のドレインには、コンデンサ５２の一端が接続されており、コンデンサ５２の他端からは、負性抵抗及びLC共振回路による発振により発生した発振信号が出力される。
　以上のように、DAC２２が出力する電圧VA及びVBの差電圧VA-VBに応じて、バラクタダイオード３７及び３８の容量、ひいては、LC共振回路の共振周波数が変化し、VCO１２の発振信号の発振周波数が調整される。
　したがって、発振信号の周波数のレンジを広レンジ化するためには、DAC２２が出力する電圧のレンジを広レンジ化する必要がある。
　＜DAC２２の第１の構成例＞
　図３は、図２のDAC２２の第１の構成例を示す回路図である。
　図３では、DAC２２は、１個以上の分圧用の抵抗としての４個の抵抗R1，R2，R3、及び、R4、並びに、抵抗R1ないしR4に接続され、抵抗R1ないしR4との接続点の電圧を、電圧VAとして出力する複数としての５個のスイッチSW1，SW2，SW3，SW4、及び、SW5を有する。
　なお、分圧用の抵抗の数は、４個に限定されず、１個や、４個以外の任意の複数個を採用することができる。分圧用の抵抗に接続されるスイッチの数も、５個に限定されず、２個から、分圧用の抵抗の数より１個だけ多い数までの範囲の任意の数を採用することができる。後述する他の構成例のDAC２２でも同様である。
　抵抗R1ないしR4は、抵抗R1ないしR4の順で直列に接続されている。抵抗R1の、抵抗R2と接続されていない方の一端は、電源（電圧）VDDに接続され、抵抗R4の、抵抗R3と接続されていない方の一端は、グランドに接続されている（接地されている）。
　スイッチSW#i（i=1,2,3,4,5)は、デコーダ２１（図２）から供給される制御信号に従ってオン／オフすることにより、端子aと端子bとの接続をオン／オフ（短絡／開放）にする。
　スイッチSW1ないしSW4の端子aは、抵抗R1ないしR4の、電源VDD側の端子にそれぞれ接続され、スイッチSW5の端子aは、抵抗R4のグランド側の端子に接続されている。
　スイッチSW1ないしSW5の端子bは、互いに接続されている。
　以上のように構成されるDAC２２では、スイッチSW1ないしSW5の端子bの接続点の電圧が、電圧VAとして出力され、抵抗R2と抵抗R3との接続点の電圧が、電圧VBとして出力される。
　デコーダ２１（図２）は、周波数調整信号に応じて、スイッチSW1ないしSW5のうちのいずれか１個のスイッチSW#iをオンにし、残りの4個のスイッチSW#j（i≠j）をオフにする制御信号を出力する。
　いま、抵抗R1ないしR4の抵抗値が同一であるとすると、電圧VBは、（理論的には、）VDD/2となる。また、電圧VAは、スイッチSW1ないしSW5がオンであるときに、それぞれ、VDD，VDD×3/4，VDD×1/2，VDD×1/4，0になる。
　したがって、図３のDAC２２によれば、-VDD/2ないし+VDD/2のレンジの差電圧VA-VBを出力することができる。
　図３のDAC２２は、電源電圧VDDを、抵抗R1ないしR4で分圧することにより、差電圧VA-VB（となる電圧VA及びVB）を生成するので、図３のDAC２２が差電圧VA-VBを生成する、制御信号のDA変換方式を、電圧分圧方式ともいう。
　なお、図３では、分圧用の４個の抵抗R1ないしR4の数より１個だけ多い数である５個のスイッチSW1ないしSW5が、直列に接続された４個の抵抗R1ないしR4それぞれの端子に接続されているが、スイッチSW#iは、必ずしも、分圧用の抵抗R1ないしR4のすべての端子に接続しなくてもよい。
　すなわち、図３において、DAC２２は、例えば、スイッチSW2やSW4を設けずに構成することができる。
　ところで、電圧分圧方式では、電圧VA及びVB、ひいては、差電圧VA-VBが、電源電圧VDDの変動の影響を直接的に受ける。そのため、差電圧VA-VBによって調整されるVCO１２（の発振器２３）の発振周波数は、電源電圧VDDの変動によって変動する。ミリ波のキャリアを生成（発生）するVCO１２では、電源電圧VDDの変動は、発振周波数の大きな変動として現れる。
　＜DAC２２の第２の構成例＞
　図４は、図２のDAC２２の第２の構成例を示す回路図である。
　なお、図中、図３の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図４において、DAC２２は、分圧用の抵抗R1ないしR4、スイッチSW1ないしSW5、及び、電流源６１を有する。
　したがって、図４のDAC２２は、抵抗R1ないしR4、及び、スイッチSW1ないしSW5を有する点で、図３の場合と共通する。
　但し、図４のDAC２２は、電流源６１が新たに設けられている点で、図３の場合と相違する。
　図４において、電流源６１は、電源VDDと抵抗R1との間に設けられており、直列に接続された抵抗R1ないしR4に一定電流を流す。したがって、抵抗R1ないしR4それぞれの電圧降下は、（理想的には、）電源電圧VDDの変動にかかわらず一定になり、電圧分圧方式のように、電源電圧VDDの変動によって、VCO１２の発振周波数が変動することを抑制することができる。
　図４のDAC２２は、電流源６１の電流が抵抗R1ないしR4を流れることにより、差電圧VA-VBを生成するので、図４のDAC２２が差電圧VA-VBを生成する、制御信号のDA変換方式を、電流源方式ともいう。
　図３の電圧分圧方式、及び、図４の電流源方式では、いずれも、電圧VAは、スイッチSW1がオンであるときに（かつ、スイッチSW2ないしSW5がオフであるときに）、最大電圧になる。
　但し、図３の電圧分圧方式では、電圧VAの最大電圧は、電源電圧VDDであるが、図４の電流源方式では、電圧VAの最大電圧は、電源電圧VDDから電流源６１の電圧降下分だけ低い電圧になる。
　したがって、電流源方式では、差電圧VA-VBのレンジが、電圧分圧方式と比較して狭くなり、ひいては、VCO１２の発振周波数のレンジも狭くなる。
　図５は、電圧分圧方式並びに電流源方式についての電圧VA及びVBと、制御信号（スイッチSW#iのオン／オフ）との関係を示す図である。
　図５において、横軸は、制御信号、ひいては、制御信号に従ってオンになるスイッチSW#iを表し、縦軸は、電圧を表す。
　また、図５において、直線VA1及びVB1は、電圧分圧方式の電圧VA及びVBを表し、直線VA2及びVB2は、電流源方式の電圧VA及びVBを表す。
　電圧分圧方式及び電流源方式では、いずれの方式でも、電圧VBは、抵抗R2とR3との接続点の電圧であるため、スイッチSW1ないしSW5のオン／オフにかかわらず、一定電圧になる。
　但し、電流源方式の電圧VB(VB2)は、電圧分割方式の電圧VB(VB1)に比較して、電流源６１の電圧降下に対応する電圧だけ低い電圧になる。
　電圧分圧方式及び電流源方式では、いずれの方式でも、スイッチSW1ないしSW5が、スイッチSW5ないしSW1の順で（１つずつ）オンになることで、電圧VAは、単調増加する。
　但し、電流源方式の電圧VA(VA2)については、電圧分割方式の電圧VA(VA1)に比較して、変化の割合が、電流源６１の電圧降下に対応する分だけ小さく、最大電圧が、電流源６１の電圧降下だけ低い電圧になる。
　＜DAC２２の第３の構成例＞
　図６は、図２のDAC２２の第３の構成例を示す回路図である。
　なお、図中、図３又は図４の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図６において、DAC２２は、分圧用の抵抗R1ないしR4、スイッチSW1ないしSW5、電流源６１、並びに、スイッチSW11，SW12，SW13，SW14、及び、SW15を有する。
　したがって、図６のDAC２２は、抵抗R1ないしR4、スイッチSW1ないしSW5、及び、電流源６１を有する点で、図４の場合と共通する。
　但し、図６のDAC２２は、スイッチSW11ないしSW15が新たに設けられている点で、図４の場合と相違する。
　ここで、図６において、DAC２２は、図３の場合と同様に、電流源６１なしで構成することができる。
　DAC２２を、図６のように、電流源６１を設けて構成する場合には、電流源６１での電圧降下がある分、差電圧VA-VBのレンジが狭くなるが、図４の電流源方式の場合と同様に、電源電圧VDDの変動に起因する、VCO１２の発振周波数の変動を抑制することができる。
　一方、図６のDAC２２を、電流源６１なしで構成する場合には、図３の電圧分圧方式の場合と同様に、電源電圧VDDの変動によって、VCO１２の発振周波数が変動するが、電流源６１での電圧降下がない分、差電圧VA-VBのレンジを広レンジにすることができる。
　図６のDAC２２では、スイッチSW11ないしSW15が設けられていることによって、図３の電圧分圧方式や、図４の電流源方式よりも、差電圧VA-VBのレンジを広レンジ化することができる。
　図６において、スイッチSW11ないしSW15は、スイッチSW1ないしSW5と同様に、抵抗R1ないしR4に接続され、抵抗R1ないしR4との接続点の電圧を、電圧VBとして出力する。
　すなわち、スイッチSW#i（i=11,12,13,14,15)は、デコーダ２１（図２）から供給される制御信号に従ってオン／オフすることにより、端子aと端子bとの接続をオン／オフにする。
　スイッチSW11ないしSW14の端子aは、抵抗R1ないしR4の、電源VDD側の端子にそれぞれ接続され、スイッチSW15の端子aは、抵抗R4のグランド側の端子に接続されている。
　スイッチSW11ないしSW15の端子bは、互いに接続されている。
　以上のように構成されるDAC２２では、スイッチSW1ないしSW5の端子bの接続点の電圧が、電圧VAとして出力され、スイッチSW11ないしSW15の端子bの接続点の電圧が、電圧VBとして出力される。
　デコーダ２１（図２）は、周波数調整信号に応じて、スイッチSW1ないしSW5のうちのいずれか１個のスイッチSW#iをオンにするとともに、残りの4個のスイッチSW#j（i≠j）をオフにし、かつ、スイッチSW11ないしSW15のうちのいずれか１個のスイッチSW#i'をオンにするとともに、残りの4個のスイッチSW#j'（i'≠j'）をオフにする制御信号を出力する。
　いま、電流源６１と抵抗R1との接続点の電圧を、VDD'と表すとともに、抵抗R1ないしR4の抵抗値が同一であるとすると、電圧VAは、スイッチSW1ないしSW5がオンであるときに、それぞれ、VDD'，VDD'×3/4，VDD'×1/2，VDD'×1/4，0になる。同様に、電圧VBは、スイッチSW11ないしSW15がオンであるときに、それぞれ、VDD'，VDD'×3/4，VDD'×1/2，VDD'×1/4，0になる。
　以上のように、電圧VA及びVBについては、最大電圧がVDD'で、最小電圧が0であるから、図６のDAC２２によれば、-VDD'(=0-VDD')ないし+VDD'(=VDD'-0)のレンジの差電圧VA-VBを出力することができる。
　図６のDAC２２では、電圧VA及びVBのいずれもが可変であるので、図６のDAC２２が差電圧VA-VBを生成する、制御信号のDA変換方式を、電圧可変方式ともいう。
　図７は、図６の電圧可変方式のDAC２２の、制御信号によるスイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の例を説明する図である。
　電圧可変方式のDAC２２では、VCO１２の発振周波数の調整にあたり、例えば、電圧VA及びVBのうちの一方の電圧を固定し、他方の電圧を変化させるように、スイッチSW1ないしSW5及びスイッチSW11ないしSW15が制御される。
　例えば、差電圧VA-VBを単調増加するように変化させる場合、電圧VAを出力するためのスイッチSW1ないしSW5については、スイッチSW5だけがオンにされ、電圧VBを出力するためのスイッチSW11ないしSW15については、図７で点線の矢印で示すように、スイッチSW11ないしSW15の順で（１つずつ）オンにされる。
　この場合、電圧VAは、電圧VA及びVBの最小電圧である0に固定され、電圧VBは、VDD'から0に変化する。その結果、差電圧VA-VBは、-VDD'(=0-VDD')から0(=0-0)に単調増加する。
　その後、電圧VBを出力するためのスイッチSW11ないしSW15については、スイッチSW15だけがオンにされ、電圧VAを出力するためのスイッチSW1ないしSW5については、図７で点線の矢印で示すように、スイッチSW5ないしSW1の順でオンにされる。
　この場合、電圧VBは、電圧VA及びVBの最小電圧である0に固定され、電圧VAは、0からVDD'に変化する。その結果、差電圧VA-VBは、0(=0-0)から+VDD'(=VDD'-0)に単調増加する。
　図８は、電圧可変方式についてのスイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の例を示す図である。
　すなわち、図８は、電圧可変方式についての電圧VA及びVB並びに差電圧VA-VBと、制御信号（スイッチSW#iのオン／オフ）との関係を示している。
　図８において、横軸は、制御信号、ひいては、制御信号に従ってオンになるスイッチSW#iを表し、縦軸は、電圧を表す。
　図８のＡは、差電圧VA-VBを単調増加するように変化させる場合の電圧VA及びVBの例を示している。
　図８のＡでは、図７で説明したように、スイッチSW1ないしSW5については、スイッチSW5だけがオンにされ、スイッチSW11ないしSW15については、スイッチSW11ないしSW15の順でオンにされる。
　この場合、電圧VAは、電圧VA及びVBの最小電圧である0に固定され、電圧VBは、VDD'から0に変化する。
　スイッチSW15がオンにされることにより、電圧VBが0になった後、スイッチSW15をオンにしたまま、スイッチSW1ないしSW5については、スイッチSW5ないしSW1の順でオンにされる。
　この場合、電圧VBは、最小電圧である0に固定され、電圧VAは、0からVDD'に変化する。
　図８のＢは、単調増加する差電圧VA-VBの例を示している。
　図８のＡで説明したように、スイッチSW1ないしSW5及びスイッチSW11ないしSW15が制御されることにより、差電圧VA-VBは、図８のＢに示すように、-VDD'(=0-VDD')から+VDD'(=VDD'-0)に単調増加する。
　電圧可変方式のDAC２２が、図６に示したように、電流源６１を設けて構成される場合、差電圧VA-VBのレンジは、（理論的には、）図４の電流源方式の場合のレンジの2倍になる。また、電圧可変方式のDAC２２が、図６の電流源６１なしで構成される場合、差電圧VA-VBのレンジは、図３の電圧分圧方式の場合のレンジの2倍になる。
　したがって、電圧可変方式によれば、差電圧VA-VBのレンジを広レンジ化することができ、VCO１２の発振周波数を、広レンジの周波数に調整することができる。
　図９は、電圧可変方式についてのスイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の他の例を示す図である。
　図９において、横軸は、制御信号、ひいては、制御信号に従ってオンになるスイッチSW#iを表し、縦軸は、電圧を表す。
　ここで、図７及び図８では、VCO１２の発振周波数の調整にあたり、電圧VA及びVBのうちの一方の電圧を、電圧VA及びVBの最小電圧(0)に固定することとしたが、一方の電圧は、電圧VA及びVBの最小電圧ではなく、例えば、最大電圧(例えば、VDD')に固定することができる。
　図９のＡは、電圧VA及びVBのうちの一方の電圧を、最大電圧に固定し、他方の電圧を変化させる場合の、スイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の例を示している。
　例えば、差電圧VA-VBを単調減少するように変化させる場合、スイッチSW1ないしSW5については、スイッチSW1だけがオンにされ、スイッチSW11ないしSW15については、スイッチSW15ないしSW11の順でオンにされる。
　この場合、電圧VAは、電圧VA及びVBの最大電圧であるVDD'に固定され、電圧VBは、0からVDD'に変化する。その結果、差電圧VA-VBは、+VDD'(=VDD'-0)から0(=VDD'-VDD')に単調減少する。
　スイッチS11がオンにされることにより、電圧VBが、最大電圧VDD'になった後、そのスイッチSW11をオンにしたまま、スイッチSW1ないしSW5については、スイッチSW1ないしSW5の順でオンにされる。
　この場合、電圧VBは、最大電圧であるVDD'に固定され、電圧VAは、VDD'から0に変化する。その結果、差電圧VA-VBは、0(=VDD'-VDD')から-VDD'(=0-VDD')に単調減少する。
　以上においては、電圧VA及びVBのうちの一方の電圧を固定し、他方の電圧を変化させるように、スイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御を行うこととしたが、スイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御は、その他、例えば、電圧VA及びVBのうちの一方の電圧を上昇させ、他方の電圧を下降させるように行うことができる。
　図９のＢは、電圧VA及びVBのうちの一方の電圧を上昇させ、他方の電圧を下降させる場合の、スイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の例を示している。
　例えば、差電圧VA-VBを単調増加するように変化させる場合、スイッチSW1ないしSW5については、スイッチSW5ないしSW1の順でオンにされ、スイッチSW11ないしSW15については、スイッチSW11ないしSW15の順でオンにされる。
　この場合、電圧VAは、0からVDD'に変化し、電圧VBは、VDD'から0に変化する。その結果、差電圧VA-VBは、-VDD'(=0-VDD')から+VDD'(=VDD'-0)に単調増加する。
　なお、スイッチSW1ないしSW5及びスイッチSW11ないしSW15の制御の方法として、図７及び図８の方法、図９のＡの方法、及び、図９のＢの方法のうちのいずれを採用するかによって、デコーダ２１において、周波数調整信号を制御信号にデコードするデコードルールを設定する必要がある。
　また、図７及び図８の方法では、電圧VA又はVBが固定される電圧が0、すなわち、グランドであるので、電圧VA又はVBが固定される電圧がVDD'である図９のＡの場合や、（差電圧VA-VBが変化するときに）電圧VA及びVBが固定されない図９のＢの場合に比較して、差電圧VA-VBとして、いわば安定した0を出力することができる。
　＜電流源６１の構成例＞
　図１０は、図６の電流源６１の第１の構成例を示す回路図である。
　図１０において、電流源６１は、カスコード接続されたpチャネルのFET７１及び７２で構成される。
　すなわち、電流源６１において、FET７１のソースは、電源VDDに接続され、FET７１のドレインは、FET７２のソースと接続されている。そして、FET７２のドレインが、抵抗R1と接続されている。
　電流源６１を構成するFET７１及び７２のゲートには、電流源６１の外部から、所定の電圧が与えられる。
　すなわち、FET７１のゲートは、ソースが電源VDDに接続されたpチャネルのFET７６のゲートと、ソースがFET７６のドレインと接続されたpチャネルのFET７７のドレインとに接続されている。FET７１のゲート、FET７６のゲート、及び、FET７７のドレインの接続点は、一端が接地された電流源７８の他端に接続されている。
　FET７２のゲートは、FET７７のゲート、ソースが電源VDDに接続されたpチャネルのFET７３のゲート、並びに、ソースがFET７３のドレインと接続されたpチャネルのFET７４のゲート及びドレインに接続されている。FET７２のゲート、FET７７のゲート、FET７３のゲート、並びに、FET７４のゲート及びドレインの接続点は、一端が接地された電流源７５の他端に接続されている。
　カスコード接続されたFET７１及び７２のゲートには、FET７３，７４、及び、電流源７５、並びに、FET７６，７７、及び、電流源７８によって決まる電圧が印加され、その電圧に応じた電流が、電流源６１としてのFET７１及び７２を流れる。
　図１１は、図６の電流源６１の第２の構成例を示す回路図である。
　図１１では、電流源６１は、カレントミラーを利用して構成される。すなわち、電流源６１は、カレントミラーのミラー側のトランジスタであるpチャネルのFET８１で構成される。
　FET８１のソースは、電源VDDに接続され、FET８１のドレインは、抵抗R1に接続されている。
　FET８１のゲートは、カレントミラーのミラー元のトランジスタであるpチャネルのFET８２のゲート及びドレインに接続されている。
　FET８２のソースは、電源VDDに接続され、FET８１のゲート、並びに、FET８２のゲート及びドレインの接続点は、一端が接地された電流源８３の他端に接続されている。
　FET８１及び８２、並びに、電流源８３は、カレントミラーを構成しており、FET８１には、電流源８３が流す電流のミラー比倍の電流が流れる。
　図１２は、図６の電流源６１の第３の構成例を示す回路図である。
　図１２は、電流源６１は、所定の基準電圧に応じて電流を流すpチャンネルのFET９１で構成される。
　FET９１のソースは、電源VDDに接続され、FET９１のドレインは、抵抗R1に接続されている。
　FET９１のゲートは、オペアンプ９２の出力端子に接続され、オペアンプ９２の非反転入力端子(+)は、FET９１のドレインと抵抗R1との接続点に接続されている。
　そして、オペアンプ９２の反転入力端子(-)には、所定の基準電圧が印加される。
　電流源６１としてのFET９１には、オペアンプ９２の非反転入力端子(+)の電圧が、反転入力端子(-)に印加されている基準電圧に（ほぼ）等しくなるような電流が流れる。
　＜DAC２２の第４の構成例＞
　図１３は、図２のDAC２２の第４の構成例を示す回路図である。
　なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１３において、DAC２２は、分圧用の抵抗R1ないしR4、スイッチSW1ないしSW5、スイッチSW11ないしSW15、分圧用の抵抗R11ないしR14、電流源６１、及び、６２を有する。
　したがって、図１３のDAC２２は、分圧用の抵抗R1ないしR4、スイッチSW1ないしSW5、スイッチSW11ないしSW15、及び、電流源６１を有する点で、図６の場合と共通する。
　但し、図１３のDAC２２は、分圧用の抵抗R11ないしR14、及び、電流源６２が新たに設けられている点で、図６の場合と相違する。
　ここで、電流源６２については、図６で説明した電流源６１と同様に、電流源６２（及び電流源６１）を設けて、図１３のDAC２２を構成することもできるし、電流源６２なしで、図１３のDAC２２を構成することもできる。
　図６では、電圧VAを出力するためのスイッチSW1ないしSW5、及び、電圧VBを出力するためのスイッチSW11ないしSW15が、同一の分割用の抵抗としての抵抗R1ないしR4に接続されていたが、図１３では、スイッチSW1ないしSW5が接続される分圧用の抵抗と、スイッチSW11ないしSW15が接続される分割用の抵抗とが、別個の分割用の抵抗になっている。
　すなわち、図１３では、スイッチSW1ないしSW5は、図６の場合と同様に、分圧用の抵抗R1ないしR4に接続されている。一方、スイッチSW11ないしSW15は、分圧用の抵抗R1ないしR4とは別個の分圧用の抵抗R11ないしR14に接続されている。
　具体的には、分圧用の抵抗R11ないしR14は、その順で直列に接続されている。抵抗R11の、抵抗R12と接続されていない方の一端は、一端が電源VDDに接続された電流源６２の他端に接続され、抵抗R14の、抵抗R13と接続されていない方の一端は、接地されている。
　そして、スイッチSW11ないしSW14の端子aは、抵抗R11ないしR14の、電源VDD側の端子にそれぞれ接続され、スイッチSW15の端子aは、抵抗R14のグランド側の端子に接続されている。
　以上のように構成されるDAC２２では、図６の場合と同様に、スイッチSW1ないしSW5、及び、スイッチSW11ないしSW15が制御され、図６の場合と同様の広レンジの差電圧VA-VB（が得られる電圧VA及びVB）が出力される。
　図１４は、図１３の電流源６２の構成例を示す回路図である。
　図１４において、電流源６２は、図１０の電流源６１と同様に、カスコード接続されたトランジスタで構成される。
　すなわち、電流源６２は、カスコード接続されたpチャネルのFET１１１及び１１２で構成される。
　電流源６２において、FET１１１のソースは、電源VDDに接続され、FET１１１のドレインは、FET１１２のソースと接続されている。そして、FET１１２のドレインが、抵抗R11と接続されている。
　電流源６２を構成するFET１１１及び１１２のゲートには、電流源６２の外部から、図１０の電流源６１に与えられるのと同一の電圧が与えられる。
　すなわち、FET１１１及び１１２のゲートは、FET７１及び７２のゲートとそれぞれ接続されており、FET１１１及び１１２のゲートには、FET７１及び７２のゲートに印加されるのと同一の電圧が、それぞれ印加される。
　その結果、電流源６２としてのFET１１１及び１１２には、電流源６１としてのFET７１及び７２と同様の電流が流れる。
　なお、電流源６２は、その他、電流源６１と同様に、カレントミラーを利用して構成すること（図１０）や、所定の基準電圧に応じて電流を流すトランジスタで構成すること（図１１）等ができる。
　図１５は、図３の電圧分圧方式と、図６の電圧可変方式とについて行ったシミュレーションのシミュレーション結果を示す図である。
　図１５において、横軸は、差電圧VA-VBを表し、縦軸は、発振器２３が差電圧VA-VBに応じて出力する発振信号の周波数（発振周波数）を表す。
　図１５のＡは、電圧分圧方式の差電圧VA-VBと発振周波数との関係を示しており、図１５のＢは、電圧可変方式の差電圧VA-VBと発振周波数との関係を示している。
　電源電圧1.1Vの場合、電圧分圧方式では、差電圧VA-VBのレンジは、-0.55Vないし+0.55Vであるのに対して、電圧可変方式では、差電圧VA-VBのレンジは、-0.7Vないし+0.7Vになっている。
　シミュレーションに用いた電圧可変方式のDAC２２は、図６に示したように、電流源６１を設けて構成される。
　したがって、シミュレーションに用いた電圧可変方式では、電流源６１での電圧降下に起因して、図４の電流源方式と同様に、差電圧VA-VBのレンジが狭くなるが、それでも、差電圧VA-VBのレンジとして、電圧分割方式よりも広いレンジを確保することができる。
　なお、図１５のＡの電圧分圧方式では、差電圧VA-VBが、そのレンジの最小値-0.55Vである場合に、発振周波数は、最小値Fmin(old)になり、差電圧VA-VBが、そのレンジの最大値+0.55Vである場合に、発振周波数が、最大値Fmax(old)になっている。
　また、図１５のＢの電圧可変方式では、差電圧VA-VBが、そのレンジの最小値-0.7Vである場合に、発振周波数は、最小値Fmin(new)になり、差電圧VA-VBが、そのレンジの最大値+0.7Vである場合に、発振周波数が、最大値Fmax(new)になっている。
　電圧可変方式の最小値Fmin(new)は、電圧分圧方式の最小値Fmin(old)より小さくなっており、電圧可変方式の最大値Fmax(new)は、電圧分圧方式の最大値Fmax(old)より大きくなっている。
　したがって、電圧可変方式の発振周波数のレンジ（Fmin(new)ないしFmax(new)）は、電圧分圧方式の発振周波数のレンジ（Fmin(old)ないしFmax(old)）よりも広くなっている。
　図６の電圧可変方式では（図１３でも同様）、電流源６１が設けられているので、PSRR(Power Supply Rejection Ratio)を確保すること、すなわち、電源電圧VDDの変動が、DAC２２が出力する電圧VA及びVB（ひいては、差電圧VA-VB）に影響することを抑制することができ、その結果、電源電圧VDDの変動に起因するVCO１２の発振周波数の変動を抑制することができる。
　また、電流源６１が設けられている電流源方式（図４）では、電流源６１が設けられていない電圧分圧方式（図３）に比較して、差電圧VA-VBのレンジが、電流源６１で生じる電圧降下の分だけ狭くなるが、電圧可変方式では、電流源６１が設けられていても、差電圧VA-VBのレンジとして、電圧分圧方式のレンジ以上の広レンジを確保することができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本実施の形態では、本技術を、ミリ波のキャリアを生成するVCO１２に適用した場合について説明したが、本技術は、その他、発振周波数の調整が要求される技術、すなわち、例えば、PLL(Phase Lock Loop)を構成するVCO等に適用することができる。
　また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　なお、本技術は、以下の構成をとることができる。
　＜１＞
　分圧用の抵抗と、
　前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、第１の電圧として出力する複数の第１のスイッチと、
　前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、第２の電圧として出力する複数の第２のスイッチと
　を備えるDAC。
　＜２＞
　前記第１の電圧及び前記第２の電圧のうちの一方の電圧を固定し、他方の電圧を変化させるように、前記複数の第１のスイッチ及び前記複数の第２のスイッチが制御される
　＜１＞に記載のDAC。
　＜３＞
　前記一方の電圧を、前記第１の電圧及び前記第２の電圧の最小電圧又は最大電圧に固定し、前記他方の電圧を変化させるように、前記複数の第１のスイッチ及び前記複数の第２のスイッチが制御される
　＜２＞に記載のDAC。
　＜４＞
　前記第１の電圧及び前記第２の電圧のうちの一方の電圧を上昇させ、他方の電圧を下降させるように、前記複数の第１のスイッチ及び前記複数の第２のスイッチが制御される
　＜１＞に記載のDAC。
　＜５＞
　前記分圧用の抵抗として、複数の抵抗を有し、
　前記複数の抵抗は、直列に接続され、
　前記第１のスイッチ及び前記第２のスイッチは、直列に接続された前記複数の抵抗それぞれの端子に接続されている
　＜１＞ないし＜４＞のいずれかに記載のDAC。
　＜６＞
　前記第１のスイッチが接続される前記分圧用の抵抗と、前記第２のスイッチが接続される前記分圧用の抵抗として、別個の抵抗を備える
　＜１＞ないし＜５＞のいずれかに記載のDAC。
　＜７＞
　前記分圧用の抵抗に電流を流す電流源をさらに備える
　＜１＞ないし＜６＞のいずれかに記載のDAC。
　＜８＞
　前記電流源は、カスコード接続されたトランジスタで構成される
　＜７＞に記載のDAC。
　＜９＞
　前記電流源は、カレントミラーを利用して構成される
　＜７＞に記載のDAC。
　＜１０＞
　前記電流源は、所定の基準電圧に応じて電流を流すトランジスタで構成される
　＜７＞に記載のDAC。
　＜１１＞
　第１の電圧及び第２の電圧を出力するDACと、
　前記第１の電圧と前記第２の電圧との差である差電圧に応じた周波数の信号を発振する発振器と
　を備え、
　前記DACは、
　分圧用の抵抗と、
　前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、前記第１の電圧として出力する複数の第１のスイッチと、
　前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、前記第２の電圧として出力する複数の第２のスイッチと
　を有する
　発振回路。
　１１　アンプ，　１２　VCO，　１３　ミキサ，　１４　アンプ，　２１　デコーダ，　２２　DAC，　２３　発振器，　３０　電流源，　３１，３２　FET，　３３，３４　コイル，　３５，３６　コンデンサ，　３７，３８　バラクタダイオード，　３９ないし４１　抵抗，　５１，５２　コンデンサ，　６１，６２　電流源，　７１ないし７４　FET，　７５　電流源，　７６，７７　FET，　７８　電流源，　８１，８２　FET，　８３　電流源，　９１　FET，　９２　オペアンプ，　１１１，１１２　FET

Claims (11)

  1. 　分圧用の抵抗と、
    　前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、第１の電圧として出力する複数の第１のスイッチと、
    　前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、第２の電圧として出力する複数の第２のスイッチと
    　を備えるDAC。
  2. 　前記第１の電圧及び前記第２の電圧のうちの一方の電圧を固定し、他方の電圧を変化させるように、前記複数の第１のスイッチ及び前記複数の第２のスイッチが制御される
    　請求項１に記載のDAC。
  3. 　前記一方の電圧を、前記第１の電圧及び前記第２の電圧の最小電圧又は最大電圧に固定し、前記他方の電圧を変化させるように、前記複数の第１のスイッチ及び前記複数の第２のスイッチが制御される
    　請求項２に記載のDAC。
  4. 　前記第１の電圧及び前記第２の電圧のうちの一方の電圧を上昇させ、他方の電圧を下降させるように、前記複数の第１のスイッチ及び前記複数の第２のスイッチが制御される
    　請求項１に記載のDAC。
  5. 　前記分圧用の抵抗として、複数の抵抗を有し、
    　前記複数の抵抗は、直列に接続され、
    　前記第１のスイッチ及び前記第２のスイッチは、直列に接続された前記複数の抵抗それぞれの端子に接続されている
    　請求項１に記載のDAC。
  6. 　前記第１のスイッチが接続される前記分圧用の抵抗と、前記第２のスイッチが接続される前記分圧用の抵抗として、別個の抵抗を備える
    　請求項１に記載のDAC。
  7. 　前記分圧用の抵抗に電流を流す電流源をさらに備える
    　請求項１に記載のDAC。
  8. 　前記電流源は、カスコード接続されたトランジスタで構成される
    　請求項７に記載のDAC。
  9. 　前記電流源は、カレントミラーを利用して構成される
    　請求項７に記載のDAC。
  10. 　前記電流源は、所定の基準電圧に応じて電流を流すトランジスタで構成される
    　請求項７に記載のDAC。
  11. 　第１の電圧及び第２の電圧を出力するDACと、
    　前記第１の電圧と前記第２の電圧との差である差電圧に応じた周波数の信号を発振する発振器と
    　を備え、
    　前記DACは、
    　分圧用の抵抗と、
    　前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、前記第１の電圧として出力する複数の第１のスイッチと、
    　前記分圧用の抵抗の接続され、前記分圧用の抵抗との接続点の電圧を、前記第２の電圧として出力する複数の第２のスイッチと
    　を有する
    　発振回路。
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