CN112152622B - 一种数模转换器 - Google Patents
一种数模转换器 Download PDFInfo
- Publication number
- CN112152622B CN112152622B CN202011032518.5A CN202011032518A CN112152622B CN 112152622 B CN112152622 B CN 112152622B CN 202011032518 A CN202011032518 A CN 202011032518A CN 112152622 B CN112152622 B CN 112152622B
- Authority
- CN
- China
- Prior art keywords
- power supply
- digital
- resistor
- pmos transistor
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 48
- 238000009966 trimming Methods 0.000 claims description 22
- 230000006870 function Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 9
- 230000009471 action Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000197 pyrolysis Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本申请公开了一种数模转换器，包括：解码单元，接收多位数字信号输入并将所述多位数字信号解码为第一部分、第二部分和第三部分；存储单元，接收并存储所述解码后的多位数字信号；电阻器数模转换电路，接收所述第一部分和所述第二部分，所述电阻器数模转换电路通过二进制解码电路解码所述第一部分，通过电阻串结构解码所述第二部分，所述二进制解码电路和所述电阻串结构均连接于第一电源、第二电源、第一参考电源和第二参考电源，所述电阻器数模转换电路输出第一输出电压和第二输出电压；运算放大器电路，用于接收所述第三部分和所述第一输出电压和所述第二输出电压并输出数模转换的信号。
Description
技术领域
本发明一般涉及电子技术领域，特别的涉及一种数模转换器。
背景技术
数字模拟转换器(DAC)被广泛使用在电子***中，用于接收数字信号，然后生成与所接收的数字信号有关(或者根据所接收的数字信号确定)的模拟信号。多种MCU应用都需要更高精度的嵌入式DAC，例如，医疗、光学、LCD驱动器、HART(Highway AddressableRemote Transducer)。对于需要成本效益的数模转换解决方案，采用面积高效的电阻器DAC来赢得竞争者是非常关键的。现有的插值DAC中的MSB需要大量开关，限制了DAC的性能。通用电阻器DAC实现相同的功能需要较大的版图尺寸和较高的COB(Chips on Board)封装成本。
发明内容
本发明的目的在于提供一种数模转换器，采用更少的开关，降低成本，减小了寄生电容，提高DAC的性能。
为了解决上述问题，本申请公开了一种数模转换器，包括：
解码单元，接收多位数字信号输入并将所述多位数字信号解码为第一部分、第二部分和第三部分；
存储单元，接收并存储所述解码后的多位数字信号；
电阻器数模转换电路，连接所述解码单元和所述存储单元并接收所述第一部分和所述第二部分，所述电阻器数模转换电路通过二进制解码电路解码所述第一部分，通过电阻串结构解码所述第二部分，所述二进制解码电路和所述电阻串结构均连接于第一电源、第二电源、第一参考电源和第二参考电源，所述电阻器数模转换电路输出第一输出电压和第二输出电压；
运算放大器电路，连接所述电阻器数模转换电路和所述解码单元，用于接收所述第三部分、所述第一输出电压和所述第二输出电压并输出数模转换的信号。
在一个优选例中，所述二进制解码电路包括第一R-2R电阻网络和第二R-2R电阻网络，所述第一R-2R电阻网络的R支路连接所述第一电源，低n位的2R支路分别通过开关连接所述第一参考电源和所述第二参考电源，剩余的2R支路通过开关连接所述第一参考电源；所述第二R-2R电阻网络的R支路连接所述第二电源，低n位的2R支路分别连接所述第一参考电源和所述第二参考电源，剩余的2R支路通过开关连接所述第二参考电源。
在一个优选例中，所述第一R-2R电阻网络的R支路通过斩波开关分别连接所述第一参考电源和所述第二参考电源，所述第二R-2R电阻网络的R支路通过斩波开关分别连接所述第一参考电源和所述第二参考电源。
在一个优选例中，所述电阻器数模转换电路还包括热解码电路，所述热解码电路与所述二进制解码电路相连并分别解码所述第一部分的一部分，所述热解码电路包括第一2R电阻网络和第二2R电阻网络，所述第一2R电阻网络的每个2R支路的一端连接所述第一电源，另一端分别通过开关连接所述第一参考电源和所述第二参考电源；所述第二2R电阻网络的每个2R支路的一端连接所述第二电源，另一端分别通过开关连接所述第一参考电源和所述第二参考电源。
在一个优选例中，还包括：温度译码器，所述温度译码器的低m位用于控制所述二进制解码电路的2R支路的开关，高k位用于控制所述热解码电路的2R支路的开关。
在一个优选例中，所述电阻串结构包括：串联的多个单位电阻，所述电阻串结构连接于所述第一电源和所述第二电源之间，每个所述单位电阻的两端分别通过开关连接第一电源线和第二电源线，所述第一电源线的两端分别通过开关连接所述第一参考电源和所述第二参考电源，所述第二电源线的两端分别通过开关连接所述第一参考电源和所述第二参考电源，所述第一电源线通过斩波开关输出所述第一输出电压，所述第二电源线通过斩波开关输出所述第二输出电压。
在一个优选例中，所述运算放大器电路包括：
电流源数模转换电路，所述电流源数模转换电路连接电流源并接收所述第三部分；
第一PMOS晶体管，所述第一PMOS晶体管的源极连接所述电流源数模转换电路，栅极连接所述第一输出电压，漏极连接第一输出端；
第二PMOS晶体管，所述第一PMOS晶体管的源极连接所述电流源数模转换电路，栅极连接所述第一电源，漏极连接所述第二输出端；
第三PMOS晶体管，所述第三PMOS晶体管的源极连接所述电流源数模转换电路，栅极连接所述第一电源，漏极连接所述第二输出端；
第四PMOS晶体管，所述第四PMOS晶体管的源极连接所述电流源数模转换电路，栅极连接所述第二输出电压，漏极连接所述第一输出端。
在一个优选例中，所述电流源数模转换电路包括：
第一电流源，所述第一电流源分别连接第一节点和第二节点；
第二电流源，所述第二电流源分别通过开关连接所述第一节点和所述第二节点，通过第一反相器的输入端和输出端分别控制该开关；
第三电流源，所述第三电流源分别通过开关连接所述第一节点和所述第二节点，通过第二反相器的输入端和输出端分别控制该开关；
第四电流源，所述第四电流源分别通过开关连接所述第一节点和所述第二节点，通过第三反相器的输入端和输出端分别控制该开关；
第五电流源，所述第五电流源分别通过开关连接所述第一节点和所述第二节点，通过第四反相器的输入端和输出端分别控制该开关；
其中，所述第一电流源和所述第二电流源的大小相等，所述第二电流源、所述第三电流源、所述第四电流源和所述第五电流源的大小呈2的幂次方分布；
其中，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的输入端分别连接所述第三部分各个位的数据；
其中，所述第一PMOS晶体管和所述第二PMOS晶体管的源极连接所述第一节点，所述第三PMOS晶体管和所述第四PMOS晶体管的源极连接所述第二节点。
在一个优选例中，所述运算放大器还包括：
第五PMOS晶体管，所述第五PMOS晶体管的源极连接第六电流源，栅极连接第一修调电压，漏极连接所述第二输出端；
第六PMOS晶体管，所述第六PMOS晶体管的源极连接所述第六电流源，栅极连接第二修调电压，漏极连接所述第一输出端；
其中，所述电阻串结构中某一个单位电阻包括：串联于第三节点和第四节点之间的三个单位电阻，该三个单位电阻共同并联一个单位电阻，其中，第二个单位电阻靠近所述第三节点的一端提供所述第一修调电压，所述第二个单位电阻靠近所述第四节点的一端，或所述第三节点，或所述第四节点，或地端提供所述第二修调电压；
所述第四节点与地端之间并联四个单位电阻。
在一个优选例中，还包括：多路选择器，所述多路选择器接收所述第三部分并输出至所述运算放大器电路。
相对于现有技术，本申请至少具有以下有益效果：
1)本发明的DAC是通过插值的IDAC和矩阵电阻器RDAC来实现的，该矩阵电阻器RDAC可以最小化DAC上的寄生电容，并且，矩阵电阻器RDAC所使用的开关更少，从而增加了MSB的位数和整体的DAC性能。与传统解决方案相比，寄生电容较小，开关也较少。由于减少了寄生电容，因此提高了速度。
2)本发明的DAC可以实现微分非线性INL<+/-1LSB，积分非线性DNL<+/-1LSB，+/-32LSB校准范围，具有+/-1/4校准步长。传统的解决方案中，实现相同的功能和规格，需要大于4096-8bit存储单元以实现+/-32LSB范围，1/4LSB步长的MSB校准，以及16-4bit存储单元以实现LSB校准。本实施例中的校准存储单元中，具有斩波功能的MSB校准采用8-8bit存储单元，不具有斩波功能的MSB校准采用8-8bit存储单元，ISB校准采用16-4bit存储单元。传统的技术方案实现相同的功能和规格，需要非常大的版图面积，本发明的版图面积更小。
本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一个使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
图1示出了本发明一实施例中数模转换器的示意图。
图2A示出了本发明一实施例中电阻器数模转换电路的示意图。
图2B示出了本发明一实施例中电阻器数模转换电路的示意图。
图3示出了本发明一实施例中电阻串结构的电路图。
图4示出了本发明一实施例中运算放大器的示意图。
图5示出了本发明一实施例中电流源数模转换电路的示意图。
图6示出了本发明一实施例中不具有斩波功能的失配仿真。
图7示出了本发明一实施例中具有斩波功能后的失配仿真。
具体实施方式
现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。
另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。
在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本申请的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。
本申请的一实施方式中公开了一种数模转换器，图1示出了数模转换器100的示意图。该数模转换器100包括：解码单元101、校准存储单元102、电阻器数模转换电路(RDAC)103、运算放大器104。
解码单元101接收多位数字信号输入并将所述多位数字信号解码为第一部分、第二部分和第三部分。例如，解码单元101接收16位(bit)的数字信号，将其解码为第一部分9-bit MSB、第二部分3-bit ISB和第三部分4-bit LSB。具体的，解码单元101接收DAC<15:0>的数据，9-bit MSB对应DAC<15:7>、3-bit ISB对应DAC<6:4>、4-bit LSB对应DAC<3:0>。存储单元102接收并存储所述解码后的多位数字信号。应当理解，16-bit解码为9-bit、3-bit、4-bit的三部分仅作为示例进行说明，其他的组合方式也可以实现本发明，例如，8-bit、4-bit、4-bit，本发明并不以此为限。
电阻器数模转换电路103连接所述解码单元101和存储单元102，接收所述第一部分9-bit MSB和所述第二部分3-bit ISB，所述电阻器数模转换电路102通过二进制解码电路和热解码电路解码所述第一部分9-bit MSB，通过电阻串结构解码所述第二部分3-bitISB，所述二进制解码电路、所述热解码电路和所述电阻串结构均连接于第一电源VH、第二电源VL、第一参考电源VrefH和第二参考电源VrefL，所述电阻器数模转换电路102输出第一输出电压VHout和第二输出电压VLout。二进数解码电路和热解码电路，及电阻串结构的具体参考下文描述。
运算放大器电路104连接电阻器数模转换电路103和解码单元101，用于接收所述第三部分4-bit LSB，所述第一输出电压VHout和所述第二输出电压VLout并输出数模转换的信号Vdac_out。在一个实施例中，该数模转换器100还包括多路选择器(MUX)105，所述多路选择器105连接于所述解码单元101和所述运算放大器电路104之间，用于接收所述第三部分并输出至所述运算放大器电路104。
图2A示出了一实施例中电阻器数模转换电路102中热解码电路202和二进制解码电路201的示意图。所述二进制解码电路201包括第一R-2R电阻网络203和第二R-2R电阻网络204，所述第一R-2R电阻网络201的R支路连接所述第一电源VH，低n位(例如，低3位)的2R支路分别通过开关连接所述第一参考电源VrefH和所述第二参考电源VrefL，剩余的2R支路(例如，高3位的2R支路)通过开关连接所述第一参考电源VrefH。所述第二R-2R电阻网络204的R支路连接所述第二电源VL，低n位(例如，低3位)的2R支路分别连接所述第一参考电源VrefH和所述第二参考电源VrefL，剩余的2R支路(例如，高3位的2R支路)通过开关连接所述第二参考电源VrefL。本实施例中，电阻器数模转换电路102中采用二进制解码电路解码DAC<12:6>的6-bit数字信号，二进制解码电路包括两个6级的R-2R电阻网络。
继续参考图2A所示，所述热解码电路202包括第一2R电阻网络205和第二2R电阻网络206，所述第一2R电阻网络205的每个2R支路的一端连接所述第一电源VH，另一端分别通过开关连接所述第一参考电源VrefH和所述第二参考电源VrefL。所述第二2R电阻网络206的每个2R支路的一端连接所述第二电源VL，另一端分别通过开关连接所述第一参考电源VrefH和所述第二参考电源VrefL。本实施例中，电阻器数模转换电路102中采用热解码电路解码DAC<15:13>的3-bit数字信号，热解码电路包括2个6级的2R电阻网络。
应当理解，上述3-bit热解码、6-bit二进制解码仅作为示例进行说明，其他组合方式也可以实现本发明，例如，4-bit热解码、5-bit二进制解码，本发明并不以此为限。此外，本发明中还可以仅采用二进制解码，而不需要热解码，例如，电阻器数模转换电路完全采用二进制解码电路解码9-bit数字信号，在该实施例中，参考图2B所示，电阻器数模转换电路仅包括二进制解码电路，不包括热解码电路，二进制解码解码可以包括2个9级的R-2R电阻网络，R-2R电阻网络的结构与图2A中的二进制解码电路类似，在此不做赘述。
参考图2A所示，本实施例的数模转换器还包括温度译码器207，所述温度译码器207的低m位(例如，低6位)用于控制所述二进制解码电路201的2R支路的开关，高k位(例如，高3位)用于控制所述热解码电路202的2R支路的开关。具体的，温度译码器207的低6位dacm<5:0>控制二进制解码电路201，高3位dacm<8:6>经过温度译码后形成控制信号T<6:0>，用于控制热解码电路202的各个2R支路的开关连接使得对应的2R支路连接第一参考电源VrefH或所述第二参考电源VrefL。在一个实施例中，本发明的数模转换器中，也可以通过swa<1:3>信号控制开关使得对应的2R支路连接第一参考电源VrefH或所述第二参考电源VrefL。应当理解，电阻器数模转换器仅采用二进制解码时，不需要温度译码器。
图3示出了一实施例中电阻器数模转换电路102中电阻串结构300的示意图。所述电阻串结构300包括串联的多个单位电阻R，所述电阻串结构300连接于所述第一电源VH和所述第二电源VL之间，每个所述单位电阻R的两端分别通过开关连接第一电源线302和第二电源线303，所述第一电源线302的两端分别通过开关连接所述第一参考电源VrefH和所述第二参考电源VrefL，所述第二电源线303的两端分别通过开关连接所述第一参考电源VrefH和所述第二参考电源VrefL，所述第一电源线和所述第二电源线靠近第一电源的一端连接第一参考电源VrefH，所述第一电源线和所述第二电源线靠近第二电源的一端连接第二参考电源VrefL。所述第一电源线VrefH输出所述第一输出电压VHout，所述第二电源线VrefL输出所述第二输出电压VLout。具体的，每个所述单位电阻R通过开关swc<7:1>连接第二电源线303，每个所述单位电阻R通过开关swd<7:1>连接第一电源线302，第二电源线303两端通过开关swc<8>连接第一参考电源，通过开关swc<0>连接第二参考电源，第一电源线302两端通过开关swd<8>连接第一参考电源，通过开关swd<0>连接第二参考电源。
本实施例的电阻器数模转换器103具有斩波(chop)功能，参考图2A所示，电阻器数模转换器103包括两个2R电阻，分别串联于二进制解码电路201的R支路中，并通过开关swa<0>，swb<0>分别控制两个2R电阻的一端连接第一参考电源VrefH和第二参考电源VrefL。其中，chop＝1时,swa<0>＝1,swb<0>＝0，1表示连接第一参考电源VrefH，0表示连接第二参考电源VrefL。在一实施例中，电阻串结构输出VHout和VLout到运算放大器电路中，电阻串结构具有chop功能，参考图3所示，第一电源线302通过开关sw<8>控制输出第一输出电压VHout，第二电源线303通过开关sw<7>控制输出第二输出电压VLout。其中，chop＝1时,sw<7>＝1,sw<8>＝0。需要说明的是，chop功能是以特定频率切换的方式把DAC的输出匹配误差及输出噪声调制到高频，然后通过DAC输出运算放大器电路的有限带宽滤除带外的噪声。
应当理解，是否开启斩波功能需要权衡斩波开关的切换频率和DAC输出带宽。如果斩波的切换频率高于DAC输出带宽，DAC输出不需要额外滤波器，此时，chop开关可以接固定频率的方波，但是输出的波纹较大。如果斩波的切换频率低于DAC输出带宽，DAC输出不需要额外滤波器，此时，chop开关接0或1。滤波器的设置可以采用本领域技术人员已知或将来可知的方式，在此不做赘述。
图4示出了一实施例中运算放大器电路104的示意图。所述运算放大器电路104包括电流源数模转换电路(IDAC)401，第一至第四PMOS晶体管P1～P4。所述电流源数模转换电路401连接电流源并接收所述第三部分，例如。4-bit LSB。
所述第一PMOS晶体管P1的源极连接所述电流源数模转换电路401，栅极连接所述第一输出电压VHout，漏极连接第一输出端VPint。所述第一PMOS晶体管P2的源极连接所述电流源数模转换电路401，栅极连接所述第一电源VH，漏极连接所述第二输出端VNint。所述第三PMOS晶体管的源极连接所述电流源数模转换电路401，栅极连接所述第一电源VH，漏极连接所述第二输出端VNint。所述第四PMOS晶体管P4的源极连接所述电流源数模转换电路401，栅极连接所述第二输出电压VLout，漏极连接所述第一输出端VPint。
图5示出了一实施例中电流源数模转换电路401的示意图。所述电流源数模转换电路401包括第一至第五电流源。所述第一电流源I1分别连接第一节点A和第二节点B。所述第二电流源I2分别通过开关连接所述第一节点A和所述第二节点B，通过第一反相器401的输入端和输出端分别控制该开关。所述第三电流源I3分别通过开关连接所述第一节点A和所述第二节点B，通过第二反相器402的输入端和输出端分别控制该开关。所述第四电流源I4分别通过开关连接所述第一节点A和所述第二节点B，通过第三反相器403的输入端和输出端分别控制该开关。所述第五电流源I5分别通过开关连接所述第一节点A和所述第二节点B，通过第四反相器404的输入端和输出端分别控制该开关。其中，所述第一PMOS晶体管P1和所述第二PMOS晶体管P2的源极连接所述第一节点A，所述第三PMOS晶体管P3和所述第四PMOS晶体管P4的源极连接所述第二节点B。应当理解，通过反相器实现第二至第五电流源连接节点A和节点B的开关分别导通或断开。
其中，所述第一电流源I1和所述第二电流源I2的大小相等，均为1I。所述第二电流源I2、所述第三电流源I3、所述第四电流源I4和所述第五电流源I5的大小呈2的幂次方分布，即，第二电流源I2、第三电流源I3、第四电流源I4和第五电流源I5的大小依次为1I、2I、4I、8I。
其中，所述第一反相器401、所述第二反相器402、所述第三反相器403和所述第四反相器404的输入端分别连接所述第三部分各个位的数据。例如，第一反相器401的输入端接收DAC<0>，第二反相器402的输入端接收DAC<1>，第三反相器403的输入端接收DAC<2>，第四反相器404的输入端接收DAC<3>。
应当理解，本实施例中的电流源数模转换电路401仅作为示例，电流源数模转换电路401包括还可以多个电流源及反相器，此为根据电流源数模转换电路需要转换的数据信号的位数决定的，例如，当需要转换的数据信号包括6bit时，还可以包括16I、32I的电流源(图中未示出)，分别通过开关连接节点A和节点B。
继续参考图4所示，所述运算放大器104还包括第五PMOS晶体管P5和第六PMOS晶体管P6。所述第五PMOS晶体管P5的源极连接第六电流源I6，栅极连接第一修调电压Vtrimp，漏极连接所述第二输出端VNint。所述第六PMOS晶体管P6的源极连接所述第六电流源I6，栅极连接第二修调电压Vtrimn，漏极连接所述第一输出端VPint。
再次参考图3所示，所述电阻串结构300中某一个单位电阻R可以等效替换为修调电阻304，所述修调电阻304包括串联于第三节点C和第四节点D之间的三个单位电阻R，三个单位电阻R共同并联一个单位电阻R，所述第四节点D与地端之间并联四个单位电阻R。修调电阻304的电阻值为R，可以用于等效替换电阻串结构301中的任意一个电阻。其中，第二个单位电阻靠近所述第三节点C的一端提供所述第一修调电压Vtrimp，所述第二个单位电阻靠近所述第四节点S4的一端，或所述第三节点C，或所述第四节点D，或地端提供所述第二修调电压Vtrimn。
修调电阻304中第三节点C对应阻值为R，第一个单位电阻与第二个单位电阻之间的节点对应阻值为3/4R，第二个单位电阻与第三单位电阻之间的节点对应阻值为2/4R，第四节点对应阻值为1/4R，地端对应位0，因此，修调电阻的两个节点之间最小阻值为1/4R，使得修调电阻304可以实现1/4步长(step)的修调精度。第二修调电压Vtrimn可以根据电路需要设置在不同节点处。
继续参考图3所示，所述电流源数模转换电路401包括第一负载电阻的第二负载电阻，所述第一负载电阻的一端连接所述第一输出端VPint，另一端接地；所述第二负载电阻的一端连接所述第二输出端VNint，另一端接地。
本实施例中，数模转换器的输出Vdac_out如下式：
Vdac_out＝VLout+dac<3:0>*(VHout-VLout)/16
GM*(VHout-VLout)*R＝VPint-VNint
本发明一实施例中DAC的仿真结果如下表，MSB的DAC<15:13>采用解码，DAC<12:7>采用二进制解码，ISB的DAC<6:4>采用电阻串解码，LSB的DAC<3:0>采用IDAC解码，开关swa<3:0>，swb<3:0>中0表示连接VrefL，1表示连接VrefH，开关swc<8:0>，swd<8:0>中0表示连接VrefL，1表示连接VrefH，对应的输出Vdac_out的结果如下表。
图6是没有斩波功能时DAC输出特性。横坐标是DAC的输入数字码(code)，从0到4095递增。纵坐标是差分非线性(DNL)和积分非线性(INL)的仿真对比结果。可以看出没有斩波功能INL>+/-17LSB，DNL>+/-17LSB。如果要增加修调DAC去校准DAC输出到DNL/INL都小于1LSB的话，校准DAC需要校准范围64LSB，校准步长0.25LSB，校准DAC需要8位DAC。传统校准方案的校准内存需要4096个8位校准数据9-bit MSB和3-bit ISB，额外16个4位校准4-bit LSB IDAC。
图7是打开斩波功能时DAC输出特性。可以看到INL改善到+/-8LSB以内，DNL刨除三个点(大于5LSB的三个点)其他都小于+/-1LSB。本方案的校准只需要要16LSB，校准步长0.25LSB，校准DAC需要6位DAC。新校准方案对于没有温度译码的方案只需要高9-bit位9个6位校准数据用于9个dacm<8:0>对应的电阻校准，6个6位校准数据用于6个中间电阻(电阻串301)进行校准，以及16个4位校准数据用于4位IDAC 401的校准。如果DAC校准目标仅仅是DNL<+-/1LSB。则仅需要3个6位校准数据用于修正DNL波形。
应当注意以上所描述的所有或者任一实施例可以彼此结合，除非另外声明或者此类实施例可能在功能上和/或架构上相互排斥。
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
Claims (9)
1.一种数模转换器，其特征在于，包括：
解码单元，接收多位数字信号输入并将所述多位数字信号解码为第一部分、第二部分和第三部分；
存储单元，接收并存储所述解码后的多位数字信号；
电阻器数模转换电路，连接所述解码单元和所述存储单元并接收所述第一部分和所述第二部分，所述电阻器数模转换电路通过二进制解码电路解码所述第一部分，通过电阻串结构解码所述第二部分，所述二进制解码电路和所述电阻串结构均连接于第一电源、第二电源、第一参考电源和第二参考电源，所述电阻器数模转换电路输出第一输出电压和第二输出电压；
运算放大器电路，连接所述电阻器数模转换电路和所述解码单元，用于接收所述第三部分、所述第一输出电压和所述第二输出电压并输出数模转换的信号；
其中所述电阻串结构包括：串联的多个单位电阻，所述电阻串结构连接于所述第一电源和所述第二电源之间，每个所述单位电阻的两端分别通过开关连接第一电源线和第二电源线，所述第一电源线的两端分别通过开关连接所述第一参考电源和所述第二参考电源，所述第二电源线的两端分别通过开关连接所述第一参考电源和所述第二参考电源，所述第一电源线通过斩波开关输出所述第一输出电压，所述第二电源线通过斩波开关输出所述第二输出电压；其中，所述电阻串结构中某一个单位电阻包括：串联于第三节点和第四节点之间的三个单位电阻，该三个单位电阻共同并联一个单位电阻，其中，第二个单位电阻靠近所述第三节点的一端提供第一修调电压，所述第二个单位电阻靠近所述第四节点的一端，或所述第三节点，或所述第四节点，或地端提供第二修调电压；所述第四节点与地端之间并联四个单位电阻；其中所述电阻串结构中该单位电阻的两个节点之间最小阻值为1/4个单位电阻，实现1/4步长的修调精度。
2.如权利要求1所述的数模转换器，其特征在于，所述二进制解码电路包括第一R-2R电阻网络和第二R-2R电阻网络，所述第一R-2R电阻网络的R支路连接所述第一电源，低n位的2R支路分别通过开关连接所述第一参考电源和所述第二参考电源，剩余的2R支路通过开关连接所述第一参考电源；所述第二R-2R电阻网络的R支路连接所述第二电源，低n位的2R支路分别连接所述第一参考电源和所述第二参考电源，剩余的2R支路通过开关连接所述第二参考电源。
3.如权利要求2所述的数模转换器，其特征在于，所述第一R-2R电阻网络的R支路通过斩波开关分别连接所述第一参考电源和所述第二参考电源，所述第二R-2R电阻网络的R支路通过斩波开关分别连接所述第一参考电源和所述第二参考电源。
4.如权利要求2所述的数模转换器，其特征在于，所述电阻器数模转换电路还包括热解码电路，所述热解码电路与所述二进制解码电路相连并分别解码所述第一部分中的一部分，所述热解码电路包括第一2R电阻网络和第二2R电阻网络，所述第一2R电阻网络的每个2R支路的一端连接所述第一电源，另一端分别通过开关连接所述第一参考电源和所述第二参考电源；所述第二2R电阻网络的每个2R支路的一端连接所述第二电源，另一端分别通过开关连接所述第一参考电源和所述第二参考电源。
5.如权利要求4所述的数模转换器，其特征在于，还包括：温度译码器，所述温度译码器的低m位用于控制所述二进制解码电路的2R支路的开关，高k位用于控制所述热解码电路的2R支路的开关。
6.如权利要求1所述的数模转换器，其特征在于，所述运算放大器电路包括：
电流源数模转换电路，所述电流源数模转换电路连接电流源并接收所述第三部分；
第一PMOS晶体管，所述第一PMOS晶体管的源极连接所述电流源数模转换电路，栅极连接所述第一输出电压，漏极连接第一输出端；
第二PMOS晶体管，所述第一PMOS晶体管的源极连接所述电流源数模转换电路，栅极连接所述第一电源，漏极连接所述第二输出端；
第三PMOS晶体管，所述第三PMOS晶体管的源极连接所述电流源数模转换电路，栅极连接所述第一电源，漏极连接所述第二输出端；
第四PMOS晶体管，所述第四PMOS晶体管的源极连接所述电流源数模转换电路，栅极连接所述第二输出电压，漏极连接所述第一输出端。
7.如权利要求6所述的数模转换器，其特征在于，所述电流源数模转换电路包括：
第一电流源，所述第一电流源分别连接第一节点和第二节点；
第二电流源，所述第二电流源分别通过开关连接所述第一节点和所述第二节点，通过第一反相器的输入端和输出端分别控制该开关；
第三电流源，所述第三电流源分别通过开关连接所述第一节点和所述第二节点，通过第二反相器的输入端和输出端分别控制该开关；
第四电流源，所述第四电流源分别通过开关连接所述第一节点和所述第二节点，通过第三反相器的输入端和输出端分别控制该开关；
第五电流源，所述第五电流源分别通过开关连接所述第一节点和所述第二节点，通过第四反相器的输入端和输出端分别控制该开关；
其中，所述第一电流源和所述第二电流源的大小相等，所述第二电流源、所述第三电流源、所述第四电流源和所述第五电流源的大小呈2的幂次方分布；
其中，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的输入端分别连接所述第三部分各个位的数据；
其中，所述第一PMOS晶体管和所述第二PMOS晶体管的源极连接所述第一节点，所述第三PMOS晶体管和所述第四PMOS晶体管的源极连接所述第二节点。
8.如权利要求1所述的数模转换器，其特征在于，所述运算放大器还包括：
第五PMOS晶体管，所述第五PMOS晶体管的源极连接第六电流源，栅极连接第一修调电压，漏极连接所述第二输出端；
第六PMOS晶体管，所述第六PMOS晶体管的源极连接所述第六电流源，栅极连接第二修调电压，漏极连接所述第一输出端。
9.如权利要求1所述的数模转换器，其特征在于，还包括：多路选择器，所述多路选择器接收所述第三部分并输出至所述运算放大器电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011032518.5A CN112152622B (zh) | 2020-09-27 | 2020-09-27 | 一种数模转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011032518.5A CN112152622B (zh) | 2020-09-27 | 2020-09-27 | 一种数模转换器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112152622A CN112152622A (zh) | 2020-12-29 |
| CN112152622B true CN112152622B (zh) | 2024-05-28 |
Family
ID=73894681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011032518.5A Active CN112152622B (zh) | 2020-09-27 | 2020-09-27 | 一种数模转换器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112152622B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112671428B (zh) * | 2021-03-16 | 2021-09-07 | 成都华兴大地科技有限公司 | 一种多通道射频信号收发幅相控制装置 |
| CN113114246B (zh) * | 2021-04-09 | 2023-05-30 | 成都华微电子科技股份有限公司 | 高精度微电流线性校准电路 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703588A (en) * | 1996-10-15 | 1997-12-30 | Atmel Corporation | Digital to analog converter with dual resistor string |
| US6154162A (en) * | 1999-01-06 | 2000-11-28 | Centillium Communications, Inc. | Dual-stage switched-capacitor DAC with scrambled MSB's |
| CN101425805A (zh) * | 2007-10-31 | 2009-05-06 | 展讯通信（上海）有限公司 | 高分辨率小面积数模转换电路 |
| CN101741389A (zh) * | 2009-12-21 | 2010-06-16 | 西安电子科技大学 | 一种分段电流舵数模转换器 |
| EP2782256A1 (en) * | 2013-03-22 | 2014-09-24 | Rohm Co., Ltd. | A digital to analogue converter |
| US10020817B1 (en) * | 2017-06-21 | 2018-07-10 | Texas Instruments Incorporated | Segmented digital-to-analog converter |
| US10305505B1 (en) * | 2017-12-21 | 2019-05-28 | Texas Instruments Incorporated | Interpolation digital-to-analog converter (DAC) |
| CN110557123A (zh) * | 2018-06-04 | 2019-12-10 | 恩智浦美国有限公司 | 分段式电阻型数模转换器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10056915B2 (en) * | 2015-07-16 | 2018-08-21 | Semiconductor Components Industries, Llc | Digital-to-analog converter |
| WO2019134103A1 (en) * | 2018-01-05 | 2019-07-11 | Texas Instruments Incorporated | Digital-to-Analog Converter System |
| US10797720B2 (en) * | 2018-09-21 | 2020-10-06 | Qualcomm Incorporated | Apparatus and method for measuring current source mismatches in current-steering DAC by re-using R2R network |
-
2020
- 2020-09-27 CN CN202011032518.5A patent/CN112152622B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703588A (en) * | 1996-10-15 | 1997-12-30 | Atmel Corporation | Digital to analog converter with dual resistor string |
| US6154162A (en) * | 1999-01-06 | 2000-11-28 | Centillium Communications, Inc. | Dual-stage switched-capacitor DAC with scrambled MSB's |
| CN101425805A (zh) * | 2007-10-31 | 2009-05-06 | 展讯通信（上海）有限公司 | 高分辨率小面积数模转换电路 |
| CN101741389A (zh) * | 2009-12-21 | 2010-06-16 | 西安电子科技大学 | 一种分段电流舵数模转换器 |
| EP2782256A1 (en) * | 2013-03-22 | 2014-09-24 | Rohm Co., Ltd. | A digital to analogue converter |
| US10020817B1 (en) * | 2017-06-21 | 2018-07-10 | Texas Instruments Incorporated | Segmented digital-to-analog converter |
| US10305505B1 (en) * | 2017-12-21 | 2019-05-28 | Texas Instruments Incorporated | Interpolation digital-to-analog converter (DAC) |
| CN110557123A (zh) * | 2018-06-04 | 2019-12-10 | 恩智浦美国有限公司 | 分段式电阻型数模转换器 |
Non-Patent Citations (2)
| Title |
|---|
| R-2R ladder circuit design for 32-bit digital-to-analog converter (DAC) with noise analysis and performance parameters;Sunil S. Parmar;《2016 International Conference on Communication and Signal Processing (ICCSP)》;20161231;1-7 * |
| 一种应用于10 MHz 8位SAR ADC的分段式DAC电路设计;徐韦佳;《信息技术与网络安全》;20181231;104-107 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112152622A (zh) | 2020-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10944419B2 (en) | Segmented digital-to-analog converter | |
| US6329941B1 (en) | Digital-to-analog converting device and method | |
| KR100814255B1 (ko) | 디지털-아날로그 변환기 | |
| US11133818B2 (en) | Interpolation digital-to-analog converter (DAC) | |
| CN112152622B (zh) | 一种数模转换器 | |
| EP3579420B1 (en) | Segmented resistive digital to analog converter | |
| JPH0964746A (ja) | デジタル・アナログ変換回路 | |
| JP2001244816A (ja) | 改善された線形性および整定時間を有するデジタルにスイッチングされる電位差計 | |
| EP3442123B1 (en) | Digital to analog converter (dac) having sub-dacs with arrays of resistors | |
| CN114650061A (zh) | 集成电路、数模转换器及其驱动方法 | |
| US20060012501A1 (en) | Current-steering digital-to-analog converter | |
| US6885328B1 (en) | Digitally-switched impedance with multiple-stage segmented string architecture | |
| CN111801894A (zh) | 数模转换器*** | |
| JP2005348419A (ja) | デジタル−アナログ変換器とデジタル−アナログ変換方法 | |
| US7046182B1 (en) | DAC having switchable current sources and resistor string | |
| US6642867B1 (en) | Replica compensated heterogeneous DACs and methods | |
| EP2304875B1 (en) | Single pass inl trim algorithm for networks | |
| US8717214B1 (en) | Precision sub-RADIX2 DAC with linearity calibration | |
| US5673045A (en) | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit | |
| US10630303B1 (en) | Digital-to-analog conversion device and compensation circuit | |
| CN116582129A (zh) | 数字模拟转换解码电路及其设备 | |
| WO2019098239A1 (ja) | デジタル／アナログ変換器 | |
| KR100495500B1 (ko) | 디지털/아날로그 변환기 | |
| CN115149957A (zh) | 一种数模转换电路、逐次逼近型模数转换电路 | |
| CN114024548A (zh) | 数模转换电路及电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |