JP3869737B2 - デジタルアナログ変換回路 - Google Patents
デジタルアナログ変換回路 Download PDFInfo
- Publication number
- JP3869737B2 JP3869737B2 JP2002037349A JP2002037349A JP3869737B2 JP 3869737 B2 JP3869737 B2 JP 3869737B2 JP 2002037349 A JP2002037349 A JP 2002037349A JP 2002037349 A JP2002037349 A JP 2002037349A JP 3869737 B2 JP3869737 B2 JP 3869737B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- node
- switches
- output terminal
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ集積回路またはアナログ・デジタル混載の集積回路において用いられるデジタルアナログ変換回路に関する。
【０００２】
【従来の技術】
従来より抵抗分割型のＤＡＣが一般的に用いられている。図１１に示すように、ｊ個（ｊは自然数）の抵抗Ｒ０，Ｒ１，・・・，Ｒｊが直列に接続され、各抵抗間のノードおよび抵抗列の終端に１個ずつスイッチＳＷ０，ＳＷ１，・・・，ＳＷｊが接続されている。抵抗列にはたとえば電源電圧ＶＤＤが印加される。そして、入力コードに応じてスイッチの開閉が制御され、それによって電源電圧ＶＤＤを抵抗分割した電圧が出力端子ｄｏｕｔから得られる。
【０００３】
集積回路において、複数のＤＡＣが必要な場合には、図１１に示す構成のＤＡＣを複数個用意するか、または一つの抵抗列を複数のＤＡＣで共有することが考えられる。図１２は、一つの抵抗列を２個のＤＡＣで共有した２重化ＤＡＣの構成を示す模式図である。図１２に示すように、各抵抗間のノードおよび抵抗列の終端に２個ずつスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２，・・・，ＳＷｊ１，ＳＷｊ２が接続されており、それらの開閉により、第１の入力コードおよび第２の入力コードのそれぞれに応じた出力電圧が第１の出力端子ｄｏｕｔ１および第２の出力端子ｄｏｕｔ２から出力される。２重化に限らず、一つの抵抗列を３個以上のＤＡＣで共有する３重以上の多重化の場合も同様である。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１１に示す構成のＤＡＣを複数個用意するとＤＡＣの占有面積が大きくなってしまい、集積回路全体の大きさが大きくなってしまうという問題点がある。一方、図１２に示すように、多重化数（図１２に示す構成では多重化数は２である）と同じ個数のスイッチを各ノードおよび抵抗列の終端に接続すると、スイッチ数が非常に多くなってしまう。
【０００５】
たとえば、ｎビットの抵抗分割型ＤＡＣには２n個の抵抗が接続されるが、これをｍ重化（ｍは自然数）すると２n箇所にｍ個ずつスイッチが接続され、合計でｍ×２n個のスイッチが必要となる。便宜上、このような多重化の仕方を本明細書では単純な多重化と呼ぶことにするが、このように単純な多重化ではスイッチ数が多くなるため、集積回路全体の大きさが大きくなってしまうという問題点がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、できるだけ少ないスイッチ数で一つの抵抗列を複数のＤＡＣで共有する構成の多重化ＤＡＣを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、第１の発明にかかる多重化ＤＡＣは以下の構成となっている。ｎが偶数の場合には、２n個の抵抗が直列に接続された抵抗列を有する。その抵抗列の終端および各抵抗間に１個ずつスイッチが接続されている。これら２n個のスイッチを第１のスイッチ群とする。この第１のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードｘ０〜ｘ（２n−１）は２n/2個ずつ短絡されている。この２n/2個ずつのノードが短絡されたノード群を第１のノード群とすると、第１のノード群は２n/2個できる。
【０００８】
また、抵抗列の終端および各抵抗間にさらに１個ずつスイッチが接続されており、これら２n個のスイッチを第２のスイッチ群とする。この第２のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードｙ０〜ｙ（２n−１）も２n/2個ずつ短絡されている。ノードｙ０〜ｙ（２n−１）に関し、２n/2個ずつのノードが短絡されたノード群を第２のノード群とすると、第２のノード群も２n/2個できる。第１のノード群および第２のノード群に含まれる各ノード群は、それぞれ独立したスイッチを介して異なる２〜５個の出力端子に接続される。そして、第１のスイッチ群および第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、第１のノード群および第２のノード群に含まれる各ノード群が抵抗列に２箇所以上で接続されないように開閉制御される。
【０００９】
第１の発明において、ｎが奇数の場合には、第１のノード群は、ノードｘ０〜ｘ（２n−１）を２(n+1)/2個ずつ短絡したものであり、２(n-1)/2個できる。また、第２のノード群は、ノードｙ０〜ｙ（２n−１）を２(n-1)/2個ずつ短絡したものであり、２(n+1)/2個できる。
【００１０】
第１の発明によれば、単純な多重化によるＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数のＤＡＣで共有することができる。
【００１１】
第２の発明にかかる多重化ＤＡＣは以下の構成となっている。ｎが偶数の場合には、２n個の抵抗が直列に接続された抵抗列を有する。その抵抗列の終端および各抵抗間に１個ずつスイッチが接続されている。これら２n個のスイッチを第１のスイッチ群とする。この第１のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードｘ０〜ｘ（２n−１）は２n/2×２n/2のマトリクス状に配置される。隣り合うノード間にはスイッチが接続されている。このノード間に設けられた複数のスイッチを第２のスイッチ群とする。
【００１２】
マトリクス状に配置されたノード群のうち最外周の第１の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第１の出力端子に接続される。また、最外周の第２の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第２の出力端子に接続される。また、最外周の第３の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第３の出力端子に接続される。また、最外周の第４の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第４の出力端子に接続される。そして、第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、第１の出力端子に短絡される経路と、第２の出力端子に短絡される経路と、第３の出力端子に短絡される経路と、第４の出力端子に短絡される経路とが互いに短絡しないように開閉制御される。
【００１３】
第２の発明において、ｎが奇数の場合には、ノードｘ０〜ｘ（２n−１）は２(n+1)/2×２(n-1)/2のマトリクス状に配置される。
【００１４】
第２の発明によれば、単純な多重化によるＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数のＤＡＣで共有することができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明するが、理解し易くするため、特にそのビット数を限定しないが、ここでは４ビットの抵抗分割型ＤＡＣを多重化した例を挙げて説明する。
【００１６】
（実施の形態１）
図１〜図３は、本発明の実施の形態１にかかる多重化したＤＡＣの構成を説明するための図であり、図１は、抵抗列に対するスイッチの接続関係の全体を示す模式図である。図１に示すように、１６個の抵抗Ｒ０，Ｒ１，・・・，Ｒ１５が直列に接続され、各抵抗間のノードおよび抵抗列の終端に２個ずつスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２，・・・，ＳＷ１５１，ＳＷ１５２が接続されている。
【００１７】
これら３２個のスイッチＳＷ０１〜ＳＷ１５２の、抵抗列に接続されていない側の各ノードを、便宜上、つぎのように識別する。たとえば、抵抗列の、接地されている終端、すなわち抵抗Ｒ０と接地点との接続ノードに接続されたＳＷ０１とＳＷ０２の各スイッチのノードをそれぞれｘ０とｙ０とする。また、抵抗Ｒ（ｋ−１）と抵抗Ｒｋとの接続ノードに接続されたＳＷｋ１とＳＷｋ２の各スイッチのノードをそれぞれｘｋとｙｋとする。ただし、ｋは１から１５までの自然数である。なお、図１〜図３には、ｘとされたノードは白抜きで表されており、ｙとされたノードは黒で塗りつぶされて表されている。また、図４についても同様に、ｘとされたノードは白抜きで表されており、ｙとされたノードは黒で塗りつぶされて表されている。
【００１８】
図２は、抵抗列の同一ノードに接続された２個のスイッチと配線との接続関係を示す模式図である。図２に示すように、ｘｋのノードは配線１に接続される。ｙｋのノードは、配線１に対して絶縁された別の配線２に接続される。
【００１９】
図３は、図１に示す各スイッチの相互の接続関係を示す模式図である。図３に示すように、ｘ０、ｘ１、ｘ２およびｘ３の４個のノードは第１のｘ側配線１１により短絡されている。ｘ４、ｘ５、ｘ６およびｘ７の４個のノードは第２のｘ側配線１２により短絡されている。ｘ８、ｘ９、ｘ１０およびｘ１１の４個のノードは第３のｘ側配線１３により短絡されている。ｘ１２、ｘ１３、ｘ１４およびｘ１５の４個のノードは第４のｘ側配線１４により短絡されている。
【００２０】
また、ｙ０、ｙ４、ｙ８およびｙ１２の４個のノードは第１のｙ側配線２１により短絡されている。ｙ１、ｙ５、ｙ９およびｙ１３の４個のノードは第２のｙ側配線２２により短絡されている。ｙ２、ｙ６、ｙ１０およびｙ１４の４個のノードは第３のｙ側配線２３により短絡されている。ｙ３、ｙ７、ｙ１１およびｙ１５の４個のノードは第４のｙ側配線２４により短絡されている。
【００２１】
上述した、抵抗列に接続された３２個のスイッチＳＷ０１〜ＳＷ１５２はＤＡＣに入力されるコードに応じて適宜開閉される。ただし、ｘ０、ｘ１、ｘ２およびｘ３の４個のノードのうち、同時に２個以上のノードが抵抗列に接続されることのないように制御される。ｘ４、ｘ５、ｘ６およびｘ７のノード群、ｘ８、ｘ９、ｘ１０およびｘ１１のノード群、ｘ１２、ｘ１３、ｘ１４およびｘ１５のノード群、ｙ０、ｙ４、ｙ８およびｙ１２のノード群、ｙ１、ｙ５、ｙ９およびｙ１３のノード群、ｙ２、ｙ６、ｙ１０およびｙ１４のノード群、ならびにｙ３、ｙ７、ｙ１１およびｙ１５のノード群についても同様であり、それぞれのノード群の中で同時に２個以上のノードが抵抗列に接続されることのないように制御される。
【００２２】
そして、第１のｙ側配線２１、第２のｙ側配線２２、第３のｙ側配線２３、第４のｙ側配線２４、第４のｘ側配線１４、第３のｘ側配線１３、第２のｘ側配線１２および第１のｘ側配線１１はそれぞれ第１の出力スイッチＳＷｏｕｔ１０、第２の出力スイッチＳＷｏｕｔ１１、第３の出力スイッチＳＷｏｕｔ１２、第４の出力スイッチＳＷｏｕｔ１３、第５の出力スイッチＳＷｏｕｔ１４、第６の出力スイッチＳＷｏｕｔ１５、第７の出力スイッチＳＷｏｕｔ１６および第８の出力スイッチＳＷｏｕｔ１７を介して第１の出力配線３１に接続されている。第１の出力配線３１には第１の出力端子ｄｏｕｔ１が接続されている。
【００２３】
また、第２の出力端子ｄｏｕｔ２に接続された第２の出力配線３２には、第１〜第４のｙ側配線２１〜２４および第４〜第１のｘ側配線１４〜１１がそれぞれ第９の出力スイッチＳＷｏｕｔ２０、第１０の出力スイッチＳＷｏｕｔ２１、第１１の出力スイッチＳＷｏｕｔ２２、第１２の出力スイッチＳＷｏｕｔ２３、第１３の出力スイッチＳＷｏｕｔ２４、第１４の出力スイッチＳＷｏｕｔ２５、第１５の出力スイッチＳＷｏｕｔ２６および第１６の出力スイッチＳＷｏｕｔ２７を介して接続されている。
【００２４】
また、第３の出力端子ｄｏｕｔ３に接続された第３の出力配線３３には、第１〜第４のｙ側配線２１〜２４および第４〜第１のｘ側配線１４〜１１がそれぞれ第１７の出力スイッチＳＷｏｕｔ３０、第１８の出力スイッチＳＷｏｕｔ３１、第１９の出力スイッチＳＷｏｕｔ３２、第２０の出力スイッチＳＷｏｕｔ３３、第２１の出力スイッチＳＷｏｕｔ３４、第２２の出力スイッチＳＷｏｕｔ３５、第２３の出力スイッチＳＷｏｕｔ３６および第２４の出力スイッチＳＷｏｕｔ３７を介して接続されている。
【００２５】
また、第４の出力端子ｄｏｕｔ４に接続された第４の出力配線３４には、第１〜第４のｙ側配線２１〜２４および第４〜第１のｘ側配線１４〜１１がそれぞれ第２５の出力スイッチＳＷｏｕｔ４０、第２６の出力スイッチＳＷｏｕｔ４１、第２７の出力スイッチＳＷｏｕｔ４２、第２８の出力スイッチＳＷｏｕｔ４３、第２９の出力スイッチＳＷｏｕｔ４４、第３０の出力スイッチＳＷｏｕｔ４５、第３１の出力スイッチＳＷｏｕｔ４６および第３２の出力スイッチＳＷｏｕｔ４７を介して接続されている。
【００２６】
また、第５の出力端子ｄｏｕｔ５に接続された第５の出力配線３５には、第１〜第４のｙ側配線２１〜２４および第４〜第１のｘ側配線１４〜１１がそれぞれ第３３の出力スイッチＳＷｏｕｔ５０、第３４の出力スイッチＳＷｏｕｔ５１、第３５の出力スイッチＳＷｏｕｔ５２、第３６の出力スイッチＳＷｏｕｔ５３、第３７の出力スイッチＳＷｏｕｔ５４、第３８の出力スイッチＳＷｏｕｔ５５、第３９の出力スイッチＳＷｏｕｔ５６および第４０の出力スイッチＳＷｏｕｔ５７を介して接続されている。
【００２７】
これら４０個の出力スイッチＳＷｏｕｔ１０〜ＳＷｏｕｔ５７はＤＡＣに入力されるコードに応じて適宜開閉される。なお、図３では、図が煩雑になるのを避けるため、第９〜第４０の出力スイッチＳＷｏｕｔ２０〜ＳＷｏｕｔ５７については「ＳＷｏｕｔ＊＊」（＊は数字である）の表記を省略している。
【００２８】
図４に、４ビットの抵抗分割型ＤＡＣを５重化したＤＡＣの全体の回路構成を示す。図４に示す構成は、図１〜図３に示す各構成を一体化したものである。
【００２９】
つぎに、具体例を挙げて説明する。たとえば、入力コードが５、６、９、１０および１１の５多重の場合、図５に示すように、抵抗列に接続された３２個のスイッチＳＷ０１〜ＳＷ１５２のうち、ｘ５、ｙ６、ｙ９、ｘ１０およびｙ１１の５個のノードに対応するスイッチＳＷ５１，ＳＷ６２，ＳＷ９２，ＳＷ１０１，ＳＷ１１２がオン状態となり、他はオフ状態である。
【００３０】
ここで、もしスイッチＳＷ６２の代わりにスイッチＳＷ６１がオンしてしまうと、ｙ６のノードの代わりにｘ６のノードが抵抗列に接続されるので、第２のｘ側配線１２は抵抗列に２箇所のノードにおいて接続することとなり、好ましくない。したがって、本実施の形態１では、ｘ５のノードが抵抗列に接続された場合には、ｘ５のノードを含まない別の配線、すなわちｙ６のノードを含む第３のｙ側配線２３が抵抗列に接続されるように、スイッチの開閉が制御される。
【００３１】
そして、第２のｘ側配線１２に接続された第７の出力スイッチＳＷｏｕｔ１６がオン状態となり、入力コード５に対応した電圧（５ＶＤＤ／１６）が第１の出力端子ｄｏｕｔ１から得られる。また、第１１の出力スイッチＳＷｏｕｔ２２、第１８の出力スイッチＳＷｏｕｔ３１、第３０の出力スイッチＳＷｏｕｔ４５および第３６の出力スイッチＳＷｏｕｔ５３がオン状態となる。その他の出力スイッチはオフ状態である。それによって、入力コード６に対応した電圧（６ＶＤＤ／１６）、入力コード９に対応した電圧（９ＶＤＤ／１６）、入力コード１０に対応した電圧（１０ＶＤＤ／１６）および入力コード１１に対応した電圧（１１ＶＤＤ／１６）がそれぞれ第２の出力端子ｄｏｕｔ２、第３の出力端子ｄｏｕｔ３、第４の出力端子ｄｏｕｔ４および第５の出力端子ｄｏｕｔ５から得られる。
【００３２】
なお、図５では、見やすくするため、スイッチ、出力スイッチおよび配線の一部を省略している。また、スイッチがオフ状態であるため、抵抗列に接続されていない配線部分を破線で示している。
【００３３】
ここで、ＤＡＣのビット数は４ビットに限らない。ＤＡＣのビット数をｎ（ｎは自然数）とすると、ｎが偶数のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２n/2個ずつ短絡してできた２n/2個のノード群、およびｙ０〜ｙ（２n−１）の２n個のノードを２n/2個ずつ短絡してできた２n/2個のノード群をそれぞれ出力スイッチを介して各出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４，ｄｏｕｔ５に接続した構成とすればよい。
【００３４】
一方、ｎが奇数のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２(n+1)/2個ずつ短絡してできた２(n-1)/2個のノード群、およびｙ０〜ｙ（２n−１）の２n個のノードを２(n-1)/2個ずつ短絡してできた２(n+1)/2個のノード群をそれぞれ出力スイッチを介して各出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４，ｄｏｕｔ５に接続した構成とすればよい。
【００３５】
また、図３および図４に示す例は５重化した例であるが、４重化の場合には第５の出力配線３５が不要となる。また、３重化の場合には第４および第５の出力配線３４，３５が不要となり、２重化の場合には第３〜第５の出力配線３３〜３５が不要となる。また、抵抗列の終端および抵抗間の各ノードに接続するスイッチ数は３個でもよいし、４個でもよい。スイッチ数が３個の場合、上述した２個の場合と同様な配線構造とすることにより２〜１０多重のＤＡＣが得られる。スイッチ数が４個になると２〜１８多重のＤＡＣが得られる。一般化すると、抵抗列の終端および抵抗間の各ノードにｋ個のスイッチを接続すると、最大多重化数はｋ2＋ｉｎｔ（ｋ／２）となる。ここでｉｎｔは小数点以下を切り捨てる切り捨て関数である。またｋは２以上の整数である。
【００３６】
図１０は、一例として上述した実施の形態１で４重化したＤＡＣと、図１２に示すような単純な多重化の構成により４重化したＤＡＣについて、ＤＡＣに必要なすべてのスイッチ数（上述した出力スイッチを含む）とＤＡＣのビット数との関係を示すグラフである。図１０より、ビット数が５以上であれば実施の形態１のほうがスイッチ数が少なくなることがわかる。ここで、多重化数をｍ、ＤＡＣのビット数をｎとすると、ｎが偶数のときに必要なすべてのスイッチ（出力スイッチを含む）の数は（２×２n＋ｍ×２×２n/2）個となり、ｎが奇数のときには（２×２n＋ｍ×（２(n+1)/2＋２(n-1)/2））個となる。
【００３７】
上述した実施の形態１によれば、抵抗列の終端および抵抗間の各ノードにスイッチを２個ずつ接続し、それらスイッチを上述したように接続することにより、単純な多重化によるＤＡＣよりも少ないスイッチ数で多重化したＤＡＣを得ることができる。
【００３８】
（実施の形態２）
図６〜図８は、本発明の実施の形態２にかかる多重化したＤＡＣの構成を説明するための図であり、図６は、抵抗列に対するスイッチの接続関係の全体を示す模式図である。図６に示すように、直列に接続された１６個の抵抗Ｒ０，Ｒ１，・・・，Ｒ１５のそれぞれの間のノードおよび抵抗列の終端に１個ずつスイッチＳＷ０，ＳＷ１，・・・，ＳＷ１５が接続されている。これら１６個のスイッチＳＷ０〜ＳＷ１５の、抵抗列に接続されていない側の各ノードをそれぞれｘ０〜ｘ１５とする。
【００３９】
図７は、図６に示す各スイッチの相互の接続関係を示す模式図である。図７に示すように、ｘ０〜ｘ１５の１６個のノードは４×４のマトリクス状に配置される。たとえば、１行目にｘ０、ｘ１、ｘ２およびｘ３の４個のノードが並べられている。２行目にはｘ４、ｘ５、ｘ６およびｘ７の４個のノード、３行目にはｘ８、ｘ９、ｘ１０およびｘ１１の４個のノード、４行目にはｘ１２、ｘ１３、ｘ１４およびｘ１５の４個のノードがそれぞれ並べられている。
【００４０】
そして、隣り合うノード同士の間にはスイッチが設けられている。たとえば、ノードｘ０とノードｘ１との間、ノードｘ１とノードｘ２との間、ノードｘ２とノードｘ３との間には、それぞれスイッチＳＷ０１，ＳＷ１２，ＳＷ２３が設けられている。また、ノードｘ４とノードｘ５との間、ノードｘ５とノードｘ６との間、ノードｘ６とノードｘ７との間には、それぞれスイッチＳＷ４５，ＳＷ５６，ＳＷ６７が設けられている。また、ノードｘ８とノードｘ９との間、ノードｘ９とノードｘ１０との間、ノードｘ１０とノードｘ１１との間には、それぞれスイッチＳＷ８９，ＳＷ９ａ，ＳＷａｂが設けられている。また、ノードｘ１２とノードｘ１３との間、ノードｘ１３とノードｘ１４との間、ノードｘ１４とノードｘ１５との間には、それぞれスイッチＳＷｃｄ，ＳＷｄｅ，ＳＷｅｆが設けられている。
【００４１】
さらに、ノードｘ０とノードｘ４との間、ノードｘ１とノードｘ５との間、ノードｘ２とノードｘ６との間、ノードｘ３とノードｘ７との間には、それぞれスイッチＳＷ０４，ＳＷ１５，ＳＷ２６，ＳＷ３７が設けられている。また、ノードｘ４とノードｘ８との間、ノードｘ５とノードｘ９との間、ノードｘ６とノードｘ１０との間、ノードｘ７とノードｘ１１との間には、それぞれスイッチＳＷ４８，ＳＷ５９，ＳＷ６ａ，ＳＷ７ｂが設けられている。また、ノードｘ８とノードｘ１２との間、ノードｘ９とノードｘ１３との間、ノードｘ１０とノードｘ１４との間、ノードｘ１１とノードｘ１５との間には、それぞれスイッチＳＷ８ｃ，ＳＷ９ｄ，ＳＷａｅ，ＳＷｂｆが設けられている。
【００４２】
さらに、最外周の一辺に相当する配置のノードｘ０，ｘ１，ｘ２，ｘ３はそれぞれスイッチＳＷ１０１，ＳＷ１０２，ＳＷ１０３，ＳＷ１０４を介して出力ノードａに共通に接続されている。また、最外周の別の一辺に相当する配置のノードｘ３，ｘ７，ｘ１１，ｘ１５はそれぞれスイッチＳＷ１０５，ＳＷ１０６，ＳＷ１０７，ＳＷ１０８を介して出力ノードｄに共通に接続されている。また、最外周のさらに別の一辺に相当する配置のノードｘ１２，ｘ１３，ｘ１４，ｘ１５はそれぞれスイッチＳＷ１０９，ＳＷ１１０，ＳＷ１１１，ＳＷ１１２を介して出力ノードｃに共通に接続されている。また、最外周のさらに別の一辺に相当する配置のノードｘ０，ｘ４，ｘ８，ｘ１２はそれぞれスイッチＳＷ１１３，ＳＷ１１４，ＳＷ１１５，ＳＷ１１６を介して出力ノードｂに共通に接続されている。
【００４３】
図８は、本発明の実施の形態２にかかる多重化したＤＡＣの出力段の構成を示す模式図である。図８に示すように、上述したａ〜ｄの４個の出力ノードはそれぞれスイッチＳＷ１２１，ＳＷ１２２，・・・，ＳＷ１３６を介して第１、第２、第３および第４の出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４に接続されている。これは、図７に示すマトリクスにおいてオンされているスイッチの経路によっては、ａ、ｂ、ｃおよびｄの出力ノードからそれぞれ出力される電圧が必ずしも第１〜第４の出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４から出力されるべき電圧に対応しているとは限らないので、この対応関係を調整するためである。
【００４４】
つぎに、具体例を挙げて説明する。たとえば、入力コードが５、６、９および１０の４多重の場合、図６に示す１６個のスイッチＳＷ０〜ＳＷ１５のうち、ｘ５、ｘ６、ｘ９およびｘ１０のノードに対応するスイッチＳＷ５，ＳＷ６，ＳＷ９，ＳＷ１０がオン状態となり、他はオフ状態である。
【００４５】
そして、たとえば図９に示すように、スイッチＳＷ４５とスイッチＳＷ１１４がオン状態となって、ノードｘ５は出力ノードｂと短絡される。また、たとえばスイッチＳＷ２６とスイッチＳＷ１０３がオン状態となって、ノードｘ６は出力ノードａと短絡される。また、スイッチＳＷ９ｄとスイッチＳＷ１１０がオン状態となって、ノードｘ９は出力ノードｃと短絡される。また、スイッチＳＷａｂとスイッチＳＷ１０７がオン状態となって、ノードｘ１０は出力ノードｄと短絡される。このように、出力ノードａ〜ｄに短絡される４経路が互いに短絡しないようにスイッチの開閉が制御される。
【００４６】
図８に示す１６個のスイッチＳＷ１２１〜ＳＷ１３６のうち、スイッチＳＷ１２２がオン状態となり、出力ノードｂが第１の出力端子ｄｏｕｔ１に接続される。それによって、入力コード５に対応した電圧（５ＶＤＤ／１６）が第１の出力端子ｄｏｕｔ１から得られる。また、スイッチＳＷ１２５がオン状態となり、出力ノードａが第２の出力端子ｄｏｕｔ２に接続される。それによって、入力コード６に対応した電圧（６ＶＤＤ／１６）が第２の出力端子ｄｏｕｔ２から得られる。
【００４７】
また、スイッチＳＷ１３１がオン状態となり、出力ノードｃが第３の出力端子ｄｏｕｔ３に接続され、入力コード９に対応した電圧（９ＶＤＤ／１６）が第３の出力端子ｄｏｕｔ３から得られる。また、スイッチＳＷ１３６がオン状態となり、出力ノードｄが第４の出力端子ｄｏｕｔ４に接続される。それによって、入力コード１０に対応した電圧（１０ＶＤＤ／１６）が第４の出力端子ｄｏｕｔ４から得られる。その他のスイッチはオフ状態である。
【００４８】
なお、図９では、見やすくするため、スイッチの一部を省略している。また、スイッチがオフ状態であるため、抵抗列に接続されていない配線部分を破線で示している。
【００４９】
ここで、ＤＡＣのビット数は４ビットに限らない。ＤＡＣのビット数をｎとすると、ｎが偶数のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２n/2×２n/2のマトリクス状に並べ、最外周の各辺に対応する配置のノードをそれぞれスイッチを介してａ〜ｄの出力ノードに接続した構成とすればよい。一方、ｎが奇数のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２(n+1)/2×２(n-1)/2のマトリクス状に並べ、最外周の各辺に対応する配置のノードをそれぞれスイッチを介してａ〜ｄの出力ノードに接続した構成とすればよい。また、７に示す例は４重化した例であるが、３重化の場合には出力ノードｄが不要となり、２重化の場合には出力ノードｃ，ｄが不要となる。
【００５０】
一例として上述した実施の形態２で４重化したＤＡＣに必要なすべてのスイッチ数とＤＡＣのビット数との関係を図１０に示す。図１０より、ビット数が４以上であれば実施の形態２のほうが単純な多重化によるＤＡＣよりもスイッチ数が少なくなることがわかる。
【００５１】
上述した実施の形態２によれば、抵抗列の終端および抵抗間の各ノードにスイッチを１個ずつ接続し、それらスイッチの他端をマトリクス状に配置し、隣り合うスイッチの他端同士をスイッチで接続することにより、単純な多重化によるＤＡＣよりも少ないスイッチ数で多重化したＤＡＣを得ることができる。
【００５２】
（付記１）ｎが偶数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第２のスイッチ群と、
前記第１のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2個ずつ短絡した２n/2個の第１のノード群、および前記第２のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2個ずつ短絡した２n/2個の第２のノード群のそれぞれが、独立したスイッチを介して接続された異なる２個の出力端子と、
を具備し、
前記第１のスイッチ群および前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【００５３】
（付記２）ｎが奇数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第２のスイッチ群と、
前記第１のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n+1)/2個ずつ短絡した２(n-1)/2個の第１のノード群、および前記第２のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n-1)/2個ずつ短絡した２(n+1)/2個の第２のノード群のそれぞれが、独立したスイッチを介して接続された異なる２個の出力端子と、
を具備し、
前記第１のスイッチ群および前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【００５４】
（付記３）前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第３のスイッチ群をさらに具備し、
前記第３のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第１のノード群または前記第２のノード群と同じように所定数ずつ短絡した第３のノード群は、独立したスイッチを介して２個の前記出力端子に接続されており、
前記第１のスイッチ群、前記第２のスイッチ群および前記第３のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とする付記１または２に記載のデジタルアナログ変換回路。
【００５５】
（付記４）前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第３のスイッチ群、および前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第４のスイッチ群
をさらに具備し、
前記第３のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第１のノード群または前記第２のノード群と同じように所定数ずつ短絡した第３のノード群、および前記第４のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第１のノード群または前記第２のノード群と同じように所定数ずつ短絡した第４のノード群は、それぞれ独立したスイッチを介して２個の前記出力端子に接続されており、
前記第１のスイッチ群、前記第２のスイッチ群、前記第３のスイッチ群および前記第４のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とする付記１または２に記載のデジタルアナログ変換回路。
【００５６】
（付記５）前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子をさらに具備することを特徴とする付記１〜４のいずれか一つに記載のデジタルアナログ変換回路。
【００５７】
（付記６）前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子および第４の出力端子をさらに具備することを特徴とする付記１〜４のいずれか一つに記載のデジタルアナログ変換回路。
【００５８】
（付記７）前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子、第４の出力端子および第５の出力端子をさらに具備することを特徴とする付記１〜４のいずれか一つに記載のデジタルアナログ変換回路。
【００５９】
（付記８）ｎが偶数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記スイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2×２n/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第２のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第１の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第１の出力端子と、前記ノード群のうち最外周の第２の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第２の出力端子と、
を具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【００６０】
（付記９）ｎが奇数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記スイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n+1)/2×２(n-1)/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第２のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第１の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第１の出力端子と、前記ノード群のうち最外周の第２の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第２の出力端子と、
を具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【００６１】
（付記１０）マトリクス状に配置されたノード群のうち最外周の第３の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第３の出力端子をさらに具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路と、前記第３の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする付記８または９に記載のデジタルアナログ変換回路。
【００６２】
（付記１１）マトリクス状に配置されたノード群のうち最外周の第３の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第３の出力端子と、
前記ノード群のうち最外周の第４の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第４の出力端子と、
をさらに具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路と、前記第３の出力端子に短絡される経路と、前記第４の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする付記８または９に記載のデジタルアナログ変換回路。
【００６３】
【発明の効果】
本発明によれば、単純な多重化によるＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数のＤＡＣで共有することができるので、単純な多重化によるＤＡＣよりも少ないスイッチ数で多重化したＤＡＣを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる多重化したＤＡＣにおける抵抗列に対するスイッチの接続関係の全体を示す模式図である。
【図２】図１に示すスイッチ群のうち対をなすスイッチと配線との接続関係を示す模式図である。
【図３】図１に示す各スイッチの相互の接続関係を示す模式図である。
【図４】本発明の実施の形態１にかかるＤＡＣの全体の回路構成図である。
【図５】図４に示す構成のＤＡＣの動作について説明するための図である。
【図６】本発明の実施の形態２にかかる多重化したＤＡＣにおける抵抗列に対するスイッチの接続関係の全体を示す模式図である。
【図７】図６に示す各スイッチの相互の接続関係を示す模式図である。
【図８】本発明の実施の形態２にかかる多重化したＤＡＣの出力段の構成を示す模式図である。
【図９】図７に示す構成のＤＡＣの動作について説明するための図である。
【図１０】本発明の各実施の形態にかかるＤＡＣと図１２に示す単純な多重化のＤＡＣについてスイッチ数とビット数との関係を示す図表（グラフ）である。
【図１１】一般的な抵抗分割型ＤＡＣの構成を示す模式図である。
【図１２】図１１に示す構成のＤＡＣを二重化したＤＡＣの構成を示す模式図である。
【符号の説明】
Ｒ０〜Ｒ１５ 抵抗
ＳＷｋ１ 第１のスイッチ群
ＳＷｋ２ 第２のスイッチ群
ｘ０〜ｘ３ 第１のノード群
ｘ４〜ｘ７ 第１のノード群
ｘ８〜ｘ１１ 第１のノード群
ｘ１２〜ｘ１５ 第１のノード群
ｙ０，ｙ４，ｙ８，ｙ１２ 第２のノード群
ｙ１，ｙ５，ｙ９，ｙ１３ 第２のノード群
ｙ２，ｙ６，ｙ１０，ｙ１４ 第２のノード群
ｙ３，ｙ７，ｙ１１，ｙ１５ 第２のノード群
ｄｏｕｔ１ 第１の出力端子
ｄｏｕｔ２ 第２の出力端子
ｄｏｕｔ３ 第３の出力端子
ｄｏｕｔ４ 第４の出力端子
ＳＷ０〜ＳＷ１５ 第１のスイッチ群
ｘ０〜ｘ１５ マトリクス状に配置されたノード群
ＳＷ０１〜ＳＷｅｆ 第２のスイッチ群
ＳＷ１０１〜ＳＷ１０４ 第１の辺に対応する配置の各ノードに接続されたスイッチ
ＳＷ１１３〜ＳＷ１１６ 第２の辺に対応する配置の各ノードに接続されたスイッチ
ＳＷ１０９〜ＳＷ１１２ 第３の辺に対応する配置の各ノードに接続されたスイッチ
ＳＷ１０５〜ＳＷ１０８ 第４の辺に対応する配置の各ノードに接続されたスイッチ
【発明の属する技術分野】
本発明は、アナログ集積回路またはアナログ・デジタル混載の集積回路において用いられるデジタルアナログ変換回路に関する。
【０００２】
【従来の技術】
従来より抵抗分割型のＤＡＣが一般的に用いられている。図１１に示すように、ｊ個（ｊは自然数）の抵抗Ｒ０，Ｒ１，・・・，Ｒｊが直列に接続され、各抵抗間のノードおよび抵抗列の終端に１個ずつスイッチＳＷ０，ＳＷ１，・・・，ＳＷｊが接続されている。抵抗列にはたとえば電源電圧ＶＤＤが印加される。そして、入力コードに応じてスイッチの開閉が制御され、それによって電源電圧ＶＤＤを抵抗分割した電圧が出力端子ｄｏｕｔから得られる。
【０００３】
集積回路において、複数のＤＡＣが必要な場合には、図１１に示す構成のＤＡＣを複数個用意するか、または一つの抵抗列を複数のＤＡＣで共有することが考えられる。図１２は、一つの抵抗列を２個のＤＡＣで共有した２重化ＤＡＣの構成を示す模式図である。図１２に示すように、各抵抗間のノードおよび抵抗列の終端に２個ずつスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２，・・・，ＳＷｊ１，ＳＷｊ２が接続されており、それらの開閉により、第１の入力コードおよび第２の入力コードのそれぞれに応じた出力電圧が第１の出力端子ｄｏｕｔ１および第２の出力端子ｄｏｕｔ２から出力される。２重化に限らず、一つの抵抗列を３個以上のＤＡＣで共有する３重以上の多重化の場合も同様である。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１１に示す構成のＤＡＣを複数個用意するとＤＡＣの占有面積が大きくなってしまい、集積回路全体の大きさが大きくなってしまうという問題点がある。一方、図１２に示すように、多重化数（図１２に示す構成では多重化数は２である）と同じ個数のスイッチを各ノードおよび抵抗列の終端に接続すると、スイッチ数が非常に多くなってしまう。
【０００５】
たとえば、ｎビットの抵抗分割型ＤＡＣには２n個の抵抗が接続されるが、これをｍ重化（ｍは自然数）すると２n箇所にｍ個ずつスイッチが接続され、合計でｍ×２n個のスイッチが必要となる。便宜上、このような多重化の仕方を本明細書では単純な多重化と呼ぶことにするが、このように単純な多重化ではスイッチ数が多くなるため、集積回路全体の大きさが大きくなってしまうという問題点がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、できるだけ少ないスイッチ数で一つの抵抗列を複数のＤＡＣで共有する構成の多重化ＤＡＣを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、第１の発明にかかる多重化ＤＡＣは以下の構成となっている。ｎが偶数の場合には、２n個の抵抗が直列に接続された抵抗列を有する。その抵抗列の終端および各抵抗間に１個ずつスイッチが接続されている。これら２n個のスイッチを第１のスイッチ群とする。この第１のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードｘ０〜ｘ（２n−１）は２n/2個ずつ短絡されている。この２n/2個ずつのノードが短絡されたノード群を第１のノード群とすると、第１のノード群は２n/2個できる。
【０００８】
また、抵抗列の終端および各抵抗間にさらに１個ずつスイッチが接続されており、これら２n個のスイッチを第２のスイッチ群とする。この第２のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードｙ０〜ｙ（２n−１）も２n/2個ずつ短絡されている。ノードｙ０〜ｙ（２n−１）に関し、２n/2個ずつのノードが短絡されたノード群を第２のノード群とすると、第２のノード群も２n/2個できる。第１のノード群および第２のノード群に含まれる各ノード群は、それぞれ独立したスイッチを介して異なる２〜５個の出力端子に接続される。そして、第１のスイッチ群および第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、第１のノード群および第２のノード群に含まれる各ノード群が抵抗列に２箇所以上で接続されないように開閉制御される。
【０００９】
第１の発明において、ｎが奇数の場合には、第１のノード群は、ノードｘ０〜ｘ（２n−１）を２(n+1)/2個ずつ短絡したものであり、２(n-1)/2個できる。また、第２のノード群は、ノードｙ０〜ｙ（２n−１）を２(n-1)/2個ずつ短絡したものであり、２(n+1)/2個できる。
【００１０】
第１の発明によれば、単純な多重化によるＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数のＤＡＣで共有することができる。
【００１１】
第２の発明にかかる多重化ＤＡＣは以下の構成となっている。ｎが偶数の場合には、２n個の抵抗が直列に接続された抵抗列を有する。その抵抗列の終端および各抵抗間に１個ずつスイッチが接続されている。これら２n個のスイッチを第１のスイッチ群とする。この第１のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードｘ０〜ｘ（２n−１）は２n/2×２n/2のマトリクス状に配置される。隣り合うノード間にはスイッチが接続されている。このノード間に設けられた複数のスイッチを第２のスイッチ群とする。
【００１２】
マトリクス状に配置されたノード群のうち最外周の第１の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第１の出力端子に接続される。また、最外周の第２の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第２の出力端子に接続される。また、最外周の第３の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第３の出力端子に接続される。また、最外周の第４の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第４の出力端子に接続される。そして、第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、第１の出力端子に短絡される経路と、第２の出力端子に短絡される経路と、第３の出力端子に短絡される経路と、第４の出力端子に短絡される経路とが互いに短絡しないように開閉制御される。
【００１３】
第２の発明において、ｎが奇数の場合には、ノードｘ０〜ｘ（２n−１）は２(n+1)/2×２(n-1)/2のマトリクス状に配置される。
【００１４】
第２の発明によれば、単純な多重化によるＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数のＤＡＣで共有することができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明するが、理解し易くするため、特にそのビット数を限定しないが、ここでは４ビットの抵抗分割型ＤＡＣを多重化した例を挙げて説明する。
【００１６】
（実施の形態１）
図１〜図３は、本発明の実施の形態１にかかる多重化したＤＡＣの構成を説明するための図であり、図１は、抵抗列に対するスイッチの接続関係の全体を示す模式図である。図１に示すように、１６個の抵抗Ｒ０，Ｒ１，・・・，Ｒ１５が直列に接続され、各抵抗間のノードおよび抵抗列の終端に２個ずつスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２，・・・，ＳＷ１５１，ＳＷ１５２が接続されている。
【００１７】
これら３２個のスイッチＳＷ０１〜ＳＷ１５２の、抵抗列に接続されていない側の各ノードを、便宜上、つぎのように識別する。たとえば、抵抗列の、接地されている終端、すなわち抵抗Ｒ０と接地点との接続ノードに接続されたＳＷ０１とＳＷ０２の各スイッチのノードをそれぞれｘ０とｙ０とする。また、抵抗Ｒ（ｋ−１）と抵抗Ｒｋとの接続ノードに接続されたＳＷｋ１とＳＷｋ２の各スイッチのノードをそれぞれｘｋとｙｋとする。ただし、ｋは１から１５までの自然数である。なお、図１〜図３には、ｘとされたノードは白抜きで表されており、ｙとされたノードは黒で塗りつぶされて表されている。また、図４についても同様に、ｘとされたノードは白抜きで表されており、ｙとされたノードは黒で塗りつぶされて表されている。
【００１８】
図２は、抵抗列の同一ノードに接続された２個のスイッチと配線との接続関係を示す模式図である。図２に示すように、ｘｋのノードは配線１に接続される。ｙｋのノードは、配線１に対して絶縁された別の配線２に接続される。
【００１９】
図３は、図１に示す各スイッチの相互の接続関係を示す模式図である。図３に示すように、ｘ０、ｘ１、ｘ２およびｘ３の４個のノードは第１のｘ側配線１１により短絡されている。ｘ４、ｘ５、ｘ６およびｘ７の４個のノードは第２のｘ側配線１２により短絡されている。ｘ８、ｘ９、ｘ１０およびｘ１１の４個のノードは第３のｘ側配線１３により短絡されている。ｘ１２、ｘ１３、ｘ１４およびｘ１５の４個のノードは第４のｘ側配線１４により短絡されている。
【００２０】
また、ｙ０、ｙ４、ｙ８およびｙ１２の４個のノードは第１のｙ側配線２１により短絡されている。ｙ１、ｙ５、ｙ９およびｙ１３の４個のノードは第２のｙ側配線２２により短絡されている。ｙ２、ｙ６、ｙ１０およびｙ１４の４個のノードは第３のｙ側配線２３により短絡されている。ｙ３、ｙ７、ｙ１１およびｙ１５の４個のノードは第４のｙ側配線２４により短絡されている。
【００２１】
上述した、抵抗列に接続された３２個のスイッチＳＷ０１〜ＳＷ１５２はＤＡＣに入力されるコードに応じて適宜開閉される。ただし、ｘ０、ｘ１、ｘ２およびｘ３の４個のノードのうち、同時に２個以上のノードが抵抗列に接続されることのないように制御される。ｘ４、ｘ５、ｘ６およびｘ７のノード群、ｘ８、ｘ９、ｘ１０およびｘ１１のノード群、ｘ１２、ｘ１３、ｘ１４およびｘ１５のノード群、ｙ０、ｙ４、ｙ８およびｙ１２のノード群、ｙ１、ｙ５、ｙ９およびｙ１３のノード群、ｙ２、ｙ６、ｙ１０およびｙ１４のノード群、ならびにｙ３、ｙ７、ｙ１１およびｙ１５のノード群についても同様であり、それぞれのノード群の中で同時に２個以上のノードが抵抗列に接続されることのないように制御される。
【００２２】
そして、第１のｙ側配線２１、第２のｙ側配線２２、第３のｙ側配線２３、第４のｙ側配線２４、第４のｘ側配線１４、第３のｘ側配線１３、第２のｘ側配線１２および第１のｘ側配線１１はそれぞれ第１の出力スイッチＳＷｏｕｔ１０、第２の出力スイッチＳＷｏｕｔ１１、第３の出力スイッチＳＷｏｕｔ１２、第４の出力スイッチＳＷｏｕｔ１３、第５の出力スイッチＳＷｏｕｔ１４、第６の出力スイッチＳＷｏｕｔ１５、第７の出力スイッチＳＷｏｕｔ１６および第８の出力スイッチＳＷｏｕｔ１７を介して第１の出力配線３１に接続されている。第１の出力配線３１には第１の出力端子ｄｏｕｔ１が接続されている。
【００２３】
また、第２の出力端子ｄｏｕｔ２に接続された第２の出力配線３２には、第１〜第４のｙ側配線２１〜２４および第４〜第１のｘ側配線１４〜１１がそれぞれ第９の出力スイッチＳＷｏｕｔ２０、第１０の出力スイッチＳＷｏｕｔ２１、第１１の出力スイッチＳＷｏｕｔ２２、第１２の出力スイッチＳＷｏｕｔ２３、第１３の出力スイッチＳＷｏｕｔ２４、第１４の出力スイッチＳＷｏｕｔ２５、第１５の出力スイッチＳＷｏｕｔ２６および第１６の出力スイッチＳＷｏｕｔ２７を介して接続されている。
【００２４】
また、第３の出力端子ｄｏｕｔ３に接続された第３の出力配線３３には、第１〜第４のｙ側配線２１〜２４および第４〜第１のｘ側配線１４〜１１がそれぞれ第１７の出力スイッチＳＷｏｕｔ３０、第１８の出力スイッチＳＷｏｕｔ３１、第１９の出力スイッチＳＷｏｕｔ３２、第２０の出力スイッチＳＷｏｕｔ３３、第２１の出力スイッチＳＷｏｕｔ３４、第２２の出力スイッチＳＷｏｕｔ３５、第２３の出力スイッチＳＷｏｕｔ３６および第２４の出力スイッチＳＷｏｕｔ３７を介して接続されている。
【００２５】
また、第４の出力端子ｄｏｕｔ４に接続された第４の出力配線３４には、第１〜第４のｙ側配線２１〜２４および第４〜第１のｘ側配線１４〜１１がそれぞれ第２５の出力スイッチＳＷｏｕｔ４０、第２６の出力スイッチＳＷｏｕｔ４１、第２７の出力スイッチＳＷｏｕｔ４２、第２８の出力スイッチＳＷｏｕｔ４３、第２９の出力スイッチＳＷｏｕｔ４４、第３０の出力スイッチＳＷｏｕｔ４５、第３１の出力スイッチＳＷｏｕｔ４６および第３２の出力スイッチＳＷｏｕｔ４７を介して接続されている。
【００２６】
また、第５の出力端子ｄｏｕｔ５に接続された第５の出力配線３５には、第１〜第４のｙ側配線２１〜２４および第４〜第１のｘ側配線１４〜１１がそれぞれ第３３の出力スイッチＳＷｏｕｔ５０、第３４の出力スイッチＳＷｏｕｔ５１、第３５の出力スイッチＳＷｏｕｔ５２、第３６の出力スイッチＳＷｏｕｔ５３、第３７の出力スイッチＳＷｏｕｔ５４、第３８の出力スイッチＳＷｏｕｔ５５、第３９の出力スイッチＳＷｏｕｔ５６および第４０の出力スイッチＳＷｏｕｔ５７を介して接続されている。
【００２７】
これら４０個の出力スイッチＳＷｏｕｔ１０〜ＳＷｏｕｔ５７はＤＡＣに入力されるコードに応じて適宜開閉される。なお、図３では、図が煩雑になるのを避けるため、第９〜第４０の出力スイッチＳＷｏｕｔ２０〜ＳＷｏｕｔ５７については「ＳＷｏｕｔ＊＊」（＊は数字である）の表記を省略している。
【００２８】
図４に、４ビットの抵抗分割型ＤＡＣを５重化したＤＡＣの全体の回路構成を示す。図４に示す構成は、図１〜図３に示す各構成を一体化したものである。
【００２９】
つぎに、具体例を挙げて説明する。たとえば、入力コードが５、６、９、１０および１１の５多重の場合、図５に示すように、抵抗列に接続された３２個のスイッチＳＷ０１〜ＳＷ１５２のうち、ｘ５、ｙ６、ｙ９、ｘ１０およびｙ１１の５個のノードに対応するスイッチＳＷ５１，ＳＷ６２，ＳＷ９２，ＳＷ１０１，ＳＷ１１２がオン状態となり、他はオフ状態である。
【００３０】
ここで、もしスイッチＳＷ６２の代わりにスイッチＳＷ６１がオンしてしまうと、ｙ６のノードの代わりにｘ６のノードが抵抗列に接続されるので、第２のｘ側配線１２は抵抗列に２箇所のノードにおいて接続することとなり、好ましくない。したがって、本実施の形態１では、ｘ５のノードが抵抗列に接続された場合には、ｘ５のノードを含まない別の配線、すなわちｙ６のノードを含む第３のｙ側配線２３が抵抗列に接続されるように、スイッチの開閉が制御される。
【００３１】
そして、第２のｘ側配線１２に接続された第７の出力スイッチＳＷｏｕｔ１６がオン状態となり、入力コード５に対応した電圧（５ＶＤＤ／１６）が第１の出力端子ｄｏｕｔ１から得られる。また、第１１の出力スイッチＳＷｏｕｔ２２、第１８の出力スイッチＳＷｏｕｔ３１、第３０の出力スイッチＳＷｏｕｔ４５および第３６の出力スイッチＳＷｏｕｔ５３がオン状態となる。その他の出力スイッチはオフ状態である。それによって、入力コード６に対応した電圧（６ＶＤＤ／１６）、入力コード９に対応した電圧（９ＶＤＤ／１６）、入力コード１０に対応した電圧（１０ＶＤＤ／１６）および入力コード１１に対応した電圧（１１ＶＤＤ／１６）がそれぞれ第２の出力端子ｄｏｕｔ２、第３の出力端子ｄｏｕｔ３、第４の出力端子ｄｏｕｔ４および第５の出力端子ｄｏｕｔ５から得られる。
【００３２】
なお、図５では、見やすくするため、スイッチ、出力スイッチおよび配線の一部を省略している。また、スイッチがオフ状態であるため、抵抗列に接続されていない配線部分を破線で示している。
【００３３】
ここで、ＤＡＣのビット数は４ビットに限らない。ＤＡＣのビット数をｎ（ｎは自然数）とすると、ｎが偶数のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２n/2個ずつ短絡してできた２n/2個のノード群、およびｙ０〜ｙ（２n−１）の２n個のノードを２n/2個ずつ短絡してできた２n/2個のノード群をそれぞれ出力スイッチを介して各出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４，ｄｏｕｔ５に接続した構成とすればよい。
【００３４】
一方、ｎが奇数のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２(n+1)/2個ずつ短絡してできた２(n-1)/2個のノード群、およびｙ０〜ｙ（２n−１）の２n個のノードを２(n-1)/2個ずつ短絡してできた２(n+1)/2個のノード群をそれぞれ出力スイッチを介して各出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４，ｄｏｕｔ５に接続した構成とすればよい。
【００３５】
また、図３および図４に示す例は５重化した例であるが、４重化の場合には第５の出力配線３５が不要となる。また、３重化の場合には第４および第５の出力配線３４，３５が不要となり、２重化の場合には第３〜第５の出力配線３３〜３５が不要となる。また、抵抗列の終端および抵抗間の各ノードに接続するスイッチ数は３個でもよいし、４個でもよい。スイッチ数が３個の場合、上述した２個の場合と同様な配線構造とすることにより２〜１０多重のＤＡＣが得られる。スイッチ数が４個になると２〜１８多重のＤＡＣが得られる。一般化すると、抵抗列の終端および抵抗間の各ノードにｋ個のスイッチを接続すると、最大多重化数はｋ2＋ｉｎｔ（ｋ／２）となる。ここでｉｎｔは小数点以下を切り捨てる切り捨て関数である。またｋは２以上の整数である。
【００３６】
図１０は、一例として上述した実施の形態１で４重化したＤＡＣと、図１２に示すような単純な多重化の構成により４重化したＤＡＣについて、ＤＡＣに必要なすべてのスイッチ数（上述した出力スイッチを含む）とＤＡＣのビット数との関係を示すグラフである。図１０より、ビット数が５以上であれば実施の形態１のほうがスイッチ数が少なくなることがわかる。ここで、多重化数をｍ、ＤＡＣのビット数をｎとすると、ｎが偶数のときに必要なすべてのスイッチ（出力スイッチを含む）の数は（２×２n＋ｍ×２×２n/2）個となり、ｎが奇数のときには（２×２n＋ｍ×（２(n+1)/2＋２(n-1)/2））個となる。
【００３７】
上述した実施の形態１によれば、抵抗列の終端および抵抗間の各ノードにスイッチを２個ずつ接続し、それらスイッチを上述したように接続することにより、単純な多重化によるＤＡＣよりも少ないスイッチ数で多重化したＤＡＣを得ることができる。
【００３８】
（実施の形態２）
図６〜図８は、本発明の実施の形態２にかかる多重化したＤＡＣの構成を説明するための図であり、図６は、抵抗列に対するスイッチの接続関係の全体を示す模式図である。図６に示すように、直列に接続された１６個の抵抗Ｒ０，Ｒ１，・・・，Ｒ１５のそれぞれの間のノードおよび抵抗列の終端に１個ずつスイッチＳＷ０，ＳＷ１，・・・，ＳＷ１５が接続されている。これら１６個のスイッチＳＷ０〜ＳＷ１５の、抵抗列に接続されていない側の各ノードをそれぞれｘ０〜ｘ１５とする。
【００３９】
図７は、図６に示す各スイッチの相互の接続関係を示す模式図である。図７に示すように、ｘ０〜ｘ１５の１６個のノードは４×４のマトリクス状に配置される。たとえば、１行目にｘ０、ｘ１、ｘ２およびｘ３の４個のノードが並べられている。２行目にはｘ４、ｘ５、ｘ６およびｘ７の４個のノード、３行目にはｘ８、ｘ９、ｘ１０およびｘ１１の４個のノード、４行目にはｘ１２、ｘ１３、ｘ１４およびｘ１５の４個のノードがそれぞれ並べられている。
【００４０】
そして、隣り合うノード同士の間にはスイッチが設けられている。たとえば、ノードｘ０とノードｘ１との間、ノードｘ１とノードｘ２との間、ノードｘ２とノードｘ３との間には、それぞれスイッチＳＷ０１，ＳＷ１２，ＳＷ２３が設けられている。また、ノードｘ４とノードｘ５との間、ノードｘ５とノードｘ６との間、ノードｘ６とノードｘ７との間には、それぞれスイッチＳＷ４５，ＳＷ５６，ＳＷ６７が設けられている。また、ノードｘ８とノードｘ９との間、ノードｘ９とノードｘ１０との間、ノードｘ１０とノードｘ１１との間には、それぞれスイッチＳＷ８９，ＳＷ９ａ，ＳＷａｂが設けられている。また、ノードｘ１２とノードｘ１３との間、ノードｘ１３とノードｘ１４との間、ノードｘ１４とノードｘ１５との間には、それぞれスイッチＳＷｃｄ，ＳＷｄｅ，ＳＷｅｆが設けられている。
【００４１】
さらに、ノードｘ０とノードｘ４との間、ノードｘ１とノードｘ５との間、ノードｘ２とノードｘ６との間、ノードｘ３とノードｘ７との間には、それぞれスイッチＳＷ０４，ＳＷ１５，ＳＷ２６，ＳＷ３７が設けられている。また、ノードｘ４とノードｘ８との間、ノードｘ５とノードｘ９との間、ノードｘ６とノードｘ１０との間、ノードｘ７とノードｘ１１との間には、それぞれスイッチＳＷ４８，ＳＷ５９，ＳＷ６ａ，ＳＷ７ｂが設けられている。また、ノードｘ８とノードｘ１２との間、ノードｘ９とノードｘ１３との間、ノードｘ１０とノードｘ１４との間、ノードｘ１１とノードｘ１５との間には、それぞれスイッチＳＷ８ｃ，ＳＷ９ｄ，ＳＷａｅ，ＳＷｂｆが設けられている。
【００４２】
さらに、最外周の一辺に相当する配置のノードｘ０，ｘ１，ｘ２，ｘ３はそれぞれスイッチＳＷ１０１，ＳＷ１０２，ＳＷ１０３，ＳＷ１０４を介して出力ノードａに共通に接続されている。また、最外周の別の一辺に相当する配置のノードｘ３，ｘ７，ｘ１１，ｘ１５はそれぞれスイッチＳＷ１０５，ＳＷ１０６，ＳＷ１０７，ＳＷ１０８を介して出力ノードｄに共通に接続されている。また、最外周のさらに別の一辺に相当する配置のノードｘ１２，ｘ１３，ｘ１４，ｘ１５はそれぞれスイッチＳＷ１０９，ＳＷ１１０，ＳＷ１１１，ＳＷ１１２を介して出力ノードｃに共通に接続されている。また、最外周のさらに別の一辺に相当する配置のノードｘ０，ｘ４，ｘ８，ｘ１２はそれぞれスイッチＳＷ１１３，ＳＷ１１４，ＳＷ１１５，ＳＷ１１６を介して出力ノードｂに共通に接続されている。
【００４３】
図８は、本発明の実施の形態２にかかる多重化したＤＡＣの出力段の構成を示す模式図である。図８に示すように、上述したａ〜ｄの４個の出力ノードはそれぞれスイッチＳＷ１２１，ＳＷ１２２，・・・，ＳＷ１３６を介して第１、第２、第３および第４の出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４に接続されている。これは、図７に示すマトリクスにおいてオンされているスイッチの経路によっては、ａ、ｂ、ｃおよびｄの出力ノードからそれぞれ出力される電圧が必ずしも第１〜第４の出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４から出力されるべき電圧に対応しているとは限らないので、この対応関係を調整するためである。
【００４４】
つぎに、具体例を挙げて説明する。たとえば、入力コードが５、６、９および１０の４多重の場合、図６に示す１６個のスイッチＳＷ０〜ＳＷ１５のうち、ｘ５、ｘ６、ｘ９およびｘ１０のノードに対応するスイッチＳＷ５，ＳＷ６，ＳＷ９，ＳＷ１０がオン状態となり、他はオフ状態である。
【００４５】
そして、たとえば図９に示すように、スイッチＳＷ４５とスイッチＳＷ１１４がオン状態となって、ノードｘ５は出力ノードｂと短絡される。また、たとえばスイッチＳＷ２６とスイッチＳＷ１０３がオン状態となって、ノードｘ６は出力ノードａと短絡される。また、スイッチＳＷ９ｄとスイッチＳＷ１１０がオン状態となって、ノードｘ９は出力ノードｃと短絡される。また、スイッチＳＷａｂとスイッチＳＷ１０７がオン状態となって、ノードｘ１０は出力ノードｄと短絡される。このように、出力ノードａ〜ｄに短絡される４経路が互いに短絡しないようにスイッチの開閉が制御される。
【００４６】
図８に示す１６個のスイッチＳＷ１２１〜ＳＷ１３６のうち、スイッチＳＷ１２２がオン状態となり、出力ノードｂが第１の出力端子ｄｏｕｔ１に接続される。それによって、入力コード５に対応した電圧（５ＶＤＤ／１６）が第１の出力端子ｄｏｕｔ１から得られる。また、スイッチＳＷ１２５がオン状態となり、出力ノードａが第２の出力端子ｄｏｕｔ２に接続される。それによって、入力コード６に対応した電圧（６ＶＤＤ／１６）が第２の出力端子ｄｏｕｔ２から得られる。
【００４７】
また、スイッチＳＷ１３１がオン状態となり、出力ノードｃが第３の出力端子ｄｏｕｔ３に接続され、入力コード９に対応した電圧（９ＶＤＤ／１６）が第３の出力端子ｄｏｕｔ３から得られる。また、スイッチＳＷ１３６がオン状態となり、出力ノードｄが第４の出力端子ｄｏｕｔ４に接続される。それによって、入力コード１０に対応した電圧（１０ＶＤＤ／１６）が第４の出力端子ｄｏｕｔ４から得られる。その他のスイッチはオフ状態である。
【００４８】
なお、図９では、見やすくするため、スイッチの一部を省略している。また、スイッチがオフ状態であるため、抵抗列に接続されていない配線部分を破線で示している。
【００４９】
ここで、ＤＡＣのビット数は４ビットに限らない。ＤＡＣのビット数をｎとすると、ｎが偶数のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２n/2×２n/2のマトリクス状に並べ、最外周の各辺に対応する配置のノードをそれぞれスイッチを介してａ〜ｄの出力ノードに接続した構成とすればよい。一方、ｎが奇数のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２(n+1)/2×２(n-1)/2のマトリクス状に並べ、最外周の各辺に対応する配置のノードをそれぞれスイッチを介してａ〜ｄの出力ノードに接続した構成とすればよい。また、７に示す例は４重化した例であるが、３重化の場合には出力ノードｄが不要となり、２重化の場合には出力ノードｃ，ｄが不要となる。
【００５０】
一例として上述した実施の形態２で４重化したＤＡＣに必要なすべてのスイッチ数とＤＡＣのビット数との関係を図１０に示す。図１０より、ビット数が４以上であれば実施の形態２のほうが単純な多重化によるＤＡＣよりもスイッチ数が少なくなることがわかる。
【００５１】
上述した実施の形態２によれば、抵抗列の終端および抵抗間の各ノードにスイッチを１個ずつ接続し、それらスイッチの他端をマトリクス状に配置し、隣り合うスイッチの他端同士をスイッチで接続することにより、単純な多重化によるＤＡＣよりも少ないスイッチ数で多重化したＤＡＣを得ることができる。
【００５２】
（付記１）ｎが偶数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第２のスイッチ群と、
前記第１のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2個ずつ短絡した２n/2個の第１のノード群、および前記第２のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2個ずつ短絡した２n/2個の第２のノード群のそれぞれが、独立したスイッチを介して接続された異なる２個の出力端子と、
を具備し、
前記第１のスイッチ群および前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【００５３】
（付記２）ｎが奇数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第２のスイッチ群と、
前記第１のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n+1)/2個ずつ短絡した２(n-1)/2個の第１のノード群、および前記第２のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n-1)/2個ずつ短絡した２(n+1)/2個の第２のノード群のそれぞれが、独立したスイッチを介して接続された異なる２個の出力端子と、
を具備し、
前記第１のスイッチ群および前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【００５４】
（付記３）前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第３のスイッチ群をさらに具備し、
前記第３のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第１のノード群または前記第２のノード群と同じように所定数ずつ短絡した第３のノード群は、独立したスイッチを介して２個の前記出力端子に接続されており、
前記第１のスイッチ群、前記第２のスイッチ群および前記第３のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とする付記１または２に記載のデジタルアナログ変換回路。
【００５５】
（付記４）前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第３のスイッチ群、および前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第４のスイッチ群
をさらに具備し、
前記第３のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第１のノード群または前記第２のノード群と同じように所定数ずつ短絡した第３のノード群、および前記第４のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第１のノード群または前記第２のノード群と同じように所定数ずつ短絡した第４のノード群は、それぞれ独立したスイッチを介して２個の前記出力端子に接続されており、
前記第１のスイッチ群、前記第２のスイッチ群、前記第３のスイッチ群および前記第４のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とする付記１または２に記載のデジタルアナログ変換回路。
【００５６】
（付記５）前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子をさらに具備することを特徴とする付記１〜４のいずれか一つに記載のデジタルアナログ変換回路。
【００５７】
（付記６）前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子および第４の出力端子をさらに具備することを特徴とする付記１〜４のいずれか一つに記載のデジタルアナログ変換回路。
【００５８】
（付記７）前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子、第４の出力端子および第５の出力端子をさらに具備することを特徴とする付記１〜４のいずれか一つに記載のデジタルアナログ変換回路。
【００５９】
（付記８）ｎが偶数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記スイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2×２n/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第２のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第１の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第１の出力端子と、前記ノード群のうち最外周の第２の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第２の出力端子と、
を具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【００６０】
（付記９）ｎが奇数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記スイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n+1)/2×２(n-1)/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第２のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第１の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第１の出力端子と、前記ノード群のうち最外周の第２の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第２の出力端子と、
を具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【００６１】
（付記１０）マトリクス状に配置されたノード群のうち最外周の第３の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第３の出力端子をさらに具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路と、前記第３の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする付記８または９に記載のデジタルアナログ変換回路。
【００６２】
（付記１１）マトリクス状に配置されたノード群のうち最外周の第３の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第３の出力端子と、
前記ノード群のうち最外周の第４の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第４の出力端子と、
をさらに具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路と、前記第３の出力端子に短絡される経路と、前記第４の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする付記８または９に記載のデジタルアナログ変換回路。
【００６３】
【発明の効果】
本発明によれば、単純な多重化によるＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数のＤＡＣで共有することができるので、単純な多重化によるＤＡＣよりも少ないスイッチ数で多重化したＤＡＣを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる多重化したＤＡＣにおける抵抗列に対するスイッチの接続関係の全体を示す模式図である。
【図２】図１に示すスイッチ群のうち対をなすスイッチと配線との接続関係を示す模式図である。
【図３】図１に示す各スイッチの相互の接続関係を示す模式図である。
【図４】本発明の実施の形態１にかかるＤＡＣの全体の回路構成図である。
【図５】図４に示す構成のＤＡＣの動作について説明するための図である。
【図６】本発明の実施の形態２にかかる多重化したＤＡＣにおける抵抗列に対するスイッチの接続関係の全体を示す模式図である。
【図７】図６に示す各スイッチの相互の接続関係を示す模式図である。
【図８】本発明の実施の形態２にかかる多重化したＤＡＣの出力段の構成を示す模式図である。
【図９】図７に示す構成のＤＡＣの動作について説明するための図である。
【図１０】本発明の各実施の形態にかかるＤＡＣと図１２に示す単純な多重化のＤＡＣについてスイッチ数とビット数との関係を示す図表（グラフ）である。
【図１１】一般的な抵抗分割型ＤＡＣの構成を示す模式図である。
【図１２】図１１に示す構成のＤＡＣを二重化したＤＡＣの構成を示す模式図である。
【符号の説明】
Ｒ０〜Ｒ１５ 抵抗
ＳＷｋ１ 第１のスイッチ群
ＳＷｋ２ 第２のスイッチ群
ｘ０〜ｘ３ 第１のノード群
ｘ４〜ｘ７ 第１のノード群
ｘ８〜ｘ１１ 第１のノード群
ｘ１２〜ｘ１５ 第１のノード群
ｙ０，ｙ４，ｙ８，ｙ１２ 第２のノード群
ｙ１，ｙ５，ｙ９，ｙ１３ 第２のノード群
ｙ２，ｙ６，ｙ１０，ｙ１４ 第２のノード群
ｙ３，ｙ７，ｙ１１，ｙ１５ 第２のノード群
ｄｏｕｔ１ 第１の出力端子
ｄｏｕｔ２ 第２の出力端子
ｄｏｕｔ３ 第３の出力端子
ｄｏｕｔ４ 第４の出力端子
ＳＷ０〜ＳＷ１５ 第１のスイッチ群
ｘ０〜ｘ１５ マトリクス状に配置されたノード群
ＳＷ０１〜ＳＷｅｆ 第２のスイッチ群
ＳＷ１０１〜ＳＷ１０４ 第１の辺に対応する配置の各ノードに接続されたスイッチ
ＳＷ１１３〜ＳＷ１１６ 第２の辺に対応する配置の各ノードに接続されたスイッチ
ＳＷ１０９〜ＳＷ１１２ 第３の辺に対応する配置の各ノードに接続されたスイッチ
ＳＷ１０５〜ＳＷ１０８ 第４の辺に対応する配置の各ノードに接続されたスイッチ
Claims (9)
- ｎが偶数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第２のスイッチ群と、
前記第１のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2個ずつ短絡した２n/2個の第１のノード群、および前記第２のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2個ずつ短絡した２n/2個の第２のノード群のそれぞれが、独立したスイッチを介して接続された異なる２個の出力端子と、
を具備し、
前記第１のスイッチ群および前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。 - ｎが奇数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに１個ずつ接続された２n個のスイッチよりなる第２のスイッチ群と、
前記第１のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n+1)/2個ずつ短絡した２(n-1)/2個の第１のノード群、および前記第２のスイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n-1)/2個ずつ短絡した２(n+1)/2個の第２のノード群のそれぞれが、独立したスイッチを介して接続された異なる２個の出力端子と、
を具備し、
前記第１のスイッチ群および前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に１箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。 - 前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子をさらに具備することを特徴とする請求項１または２に記載のデジタルアナログ変換回路。
- 前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子および第４の出力端子をさらに具備することを特徴とする請求項１または２に記載のデジタルアナログ変換回路。
- 前記各ノード群が、それぞれ独立したスイッチを介して接続された第３の出力端子、第４の出力端子および第５の出力端子をさらに具備することを特徴とする請求項１または２に記載のデジタルアナログ変換回路。
- ｎが偶数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記スイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２n/2×２n/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第２のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第１の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第１の出力端子と、前記ノード群のうち最外周の第２の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第２の出力端子と、
を具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。 - ｎが奇数の場合、２n個の抵抗が直列に接続された抵抗列を有するｎビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に１個ずつ接続された２n個のスイッチよりなる第１のスイッチ群と、
前記スイッチ群に含まれる２n個のスイッチの、前記抵抗列に接続されていない側のノードを２(n+1)/2×２(n-1)/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第２のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第１の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第１の出力端子と、前記ノード群のうち最外周の第２の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第２の出力端子と、
を具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。 - マトリクス状に配置されたノード群のうち最外周の第３の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第３の出力端子をさらに具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路と、前記第３の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする請求項６または７に記載のデジタルアナログ変換回路。 - マトリクス状に配置されたノード群のうち最外周の第３の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第３の出力端子と、
前記ノード群のうち最外周の第４の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第４の出力端子と、
をさらに具備し、
前記第２のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第１の出力端子に短絡される経路と、前記第２の出力端子に短絡される経路と、前記第３の出力端子に短絡される経路と、前記第４の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする請求項６または７に記載のデジタルアナログ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002037349A JP3869737B2 (ja) | 2002-02-14 | 2002-02-14 | デジタルアナログ変換回路 |
| US10/361,625 US6639536B2 (en) | 2002-02-14 | 2003-02-11 | Digital-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002037349A JP3869737B2 (ja) | 2002-02-14 | 2002-02-14 | デジタルアナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243987A JP2003243987A (ja) | 2003-08-29 |
| JP3869737B2 true JP3869737B2 (ja) | 2007-01-17 |
Family
ID=27655087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002037349A Expired - Fee Related JP3869737B2 (ja) | 2002-02-14 | 2002-02-14 | デジタルアナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6639536B2 (ja) |
| JP (1) | JP3869737B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160782A (ja) * | 2006-01-31 | 2008-07-10 | Matsushita Electric Ind Co Ltd | デジタル・アナログコンバータ |
| JP2018107745A (ja) * | 2016-12-28 | 2018-07-05 | ソニーセミコンダクタソリューションズ株式会社 | Ｄａｃ及び発振回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3154927B2 (ja) * | 1995-08-28 | 2001-04-09 | 株式会社東芝 | デジタル・アナログ変換回路 |
| JP4299419B2 (ja) * | 1999-11-08 | 2009-07-22 | 富士通マイクロエレクトロニクス株式会社 | デジタルアナログ変換回路 |
-
2002
- 2002-02-14 JP JP2002037349A patent/JP3869737B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-11 US US10/361,625 patent/US6639536B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6639536B2 (en) | 2003-10-28 |
| US20030151537A1 (en) | 2003-08-14 |
| JP2003243987A (ja) | 2003-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7265708B2 (en) | Analog-to-digital converter with interchangeable resolution and sample and hold amplifier channels | |
| KR100814255B1 (ko) | 디지털-아날로그 변환기 | |
| JP4738510B2 (ja) | デジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器 | |
| US11133818B2 (en) | Interpolation digital-to-analog converter (DAC) | |
| CN103095303B (zh) | 一种电流型与电压型组合数模转换器 | |
| CN101425805B (zh) | 高分辨率小面积数模转换电路 | |
| US7259706B2 (en) | Balanced dual resistor string digital to analog converter system and method | |
| JP4420345B2 (ja) | デジタル／アナログコンバータ、ディスプレイドライバおよびディスプレイ | |
| CN108880546A (zh) | 一种应用于逐次逼近模数转换器的电容校正方法 | |
| JP3869737B2 (ja) | デジタルアナログ変換回路 | |
| WO2019205833A1 (zh) | 数模转换器、转换电路及显示装置 | |
| KR20010016922A (ko) | 고속 스위칭 가능하고 정밀하게 전압 변환 가능한 디지털 아날로그 변환기 | |
| CN112152622B (zh) | 一种数模转换器 | |
| KR101892826B1 (ko) | 스위칭 노이즈가 개선된 다단 저항열 디지털-아날로그 변환기 | |
| CN111106832A (zh) | Dac版图结构和电阻分压式dac | |
| JP3803900B2 (ja) | ディジタル・アナログ変換器 | |
| US7046182B1 (en) | DAC having switchable current sources and resistor string | |
| JP4004390B2 (ja) | 逐次比較型ａｄコンバータおよびマイクロコンピュータ | |
| CN209250614U (zh) | 分段式数模转换器 | |
| TW200922151A (en) | Folded R-2R ladder current-steering digital to analog converter | |
| Cong et al. | A new charge redistribution D/A and A/D converter technique-pseudo C-2C ladder | |
| JP4455515B2 (ja) | 除算加算回路とそれを利用した高解像度デジタルアナログ変換器 | |
| CN111200438A (zh) | 一种音频数模转换器 | |
| CN116582129A (zh) | 数字模拟转换解码电路及其设备 | |
| CN114665881A (zh) | 一种电阻型dac电路结构及数模转换器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060920 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061013 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3869737 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131020 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |