JP3869737B2 - デジタルアナログ変換回路 - Google Patents
デジタルアナログ変換回路 Download PDFInfo
- Publication number
- JP3869737B2 JP3869737B2 JP2002037349A JP2002037349A JP3869737B2 JP 3869737 B2 JP3869737 B2 JP 3869737B2 JP 2002037349 A JP2002037349 A JP 2002037349A JP 2002037349 A JP2002037349 A JP 2002037349A JP 3869737 B2 JP3869737 B2 JP 3869737B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- node
- switches
- output terminal
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【発明の属する技術分野】
本発明は、アナログ集積回路またはアナログ・デジタル混載の集積回路において用いられるデジタルアナログ変換回路に関する。
【0002】
【従来の技術】
従来より抵抗分割型のDACが一般的に用いられている。図11に示すように、j個(jは自然数)の抵抗R0,R1,・・・,Rjが直列に接続され、各抵抗間のノードおよび抵抗列の終端に1個ずつスイッチSW0,SW1,・・・,SWjが接続されている。抵抗列にはたとえば電源電圧VDDが印加される。そして、入力コードに応じてスイッチの開閉が制御され、それによって電源電圧VDDを抵抗分割した電圧が出力端子doutから得られる。
【0003】
集積回路において、複数のDACが必要な場合には、図11に示す構成のDACを複数個用意するか、または一つの抵抗列を複数のDACで共有することが考えられる。図12は、一つの抵抗列を2個のDACで共有した2重化DACの構成を示す模式図である。図12に示すように、各抵抗間のノードおよび抵抗列の終端に2個ずつスイッチSW01,SW02,SW11,SW12,・・・,SWj1,SWj2が接続されており、それらの開閉により、第1の入力コードおよび第2の入力コードのそれぞれに応じた出力電圧が第1の出力端子dout1および第2の出力端子dout2から出力される。2重化に限らず、一つの抵抗列を3個以上のDACで共有する3重以上の多重化の場合も同様である。
【0004】
【発明が解決しようとする課題】
しかしながら、図11に示す構成のDACを複数個用意するとDACの占有面積が大きくなってしまい、集積回路全体の大きさが大きくなってしまうという問題点がある。一方、図12に示すように、多重化数(図12に示す構成では多重化数は2である)と同じ個数のスイッチを各ノードおよび抵抗列の終端に接続すると、スイッチ数が非常に多くなってしまう。
【0005】
たとえば、nビットの抵抗分割型DACには2n個の抵抗が接続されるが、これをm重化(mは自然数)すると2n箇所にm個ずつスイッチが接続され、合計でm×2n個のスイッチが必要となる。便宜上、このような多重化の仕方を本明細書では単純な多重化と呼ぶことにするが、このように単純な多重化ではスイッチ数が多くなるため、集積回路全体の大きさが大きくなってしまうという問題点がある。
【0006】
本発明は、上記問題点に鑑みてなされたものであって、できるだけ少ないスイッチ数で一つの抵抗列を複数のDACで共有する構成の多重化DACを提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、第1の発明にかかる多重化DACは以下の構成となっている。nが偶数の場合には、2n個の抵抗が直列に接続された抵抗列を有する。その抵抗列の終端および各抵抗間に1個ずつスイッチが接続されている。これら2n個のスイッチを第1のスイッチ群とする。この第1のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードx0〜x(2n−1)は2n/2個ずつ短絡されている。この2n/2個ずつのノードが短絡されたノード群を第1のノード群とすると、第1のノード群は2n/2個できる。
【0008】
また、抵抗列の終端および各抵抗間にさらに1個ずつスイッチが接続されており、これら2n個のスイッチを第2のスイッチ群とする。この第2のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードy0〜y(2n−1)も2n/2個ずつ短絡されている。ノードy0〜y(2n−1)に関し、2n/2個ずつのノードが短絡されたノード群を第2のノード群とすると、第2のノード群も2n/2個できる。第1のノード群および第2のノード群に含まれる各ノード群は、それぞれ独立したスイッチを介して異なる2〜5個の出力端子に接続される。そして、第1のスイッチ群および第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、第1のノード群および第2のノード群に含まれる各ノード群が抵抗列に2箇所以上で接続されないように開閉制御される。
【0009】
第1の発明において、nが奇数の場合には、第1のノード群は、ノードx0〜x(2n−1)を2(n+1)/2個ずつ短絡したものであり、2(n-1)/2個できる。また、第2のノード群は、ノードy0〜y(2n−1)を2(n-1)/2個ずつ短絡したものであり、2(n+1)/2個できる。
【0010】
第1の発明によれば、単純な多重化によるDACよりも少ないスイッチ数で1個の抵抗列を複数のDACで共有することができる。
【0011】
第2の発明にかかる多重化DACは以下の構成となっている。nが偶数の場合には、2n個の抵抗が直列に接続された抵抗列を有する。その抵抗列の終端および各抵抗間に1個ずつスイッチが接続されている。これら2n個のスイッチを第1のスイッチ群とする。この第1のスイッチ群に含まれるスイッチの、抵抗列に接続されていない側のノードx0〜x(2n−1)は2n/2×2n/2のマトリクス状に配置される。隣り合うノード間にはスイッチが接続されている。このノード間に設けられた複数のスイッチを第2のスイッチ群とする。
【0012】
マトリクス状に配置されたノード群のうち最外周の第1の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第1の出力端子に接続される。また、最外周の第2の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第2の出力端子に接続される。また、最外周の第3の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第3の出力端子に接続される。また、最外周の第4の辺に対応する配置の各ノードは、それぞれ独立したスイッチを介して第4の出力端子に接続される。そして、第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、第1の出力端子に短絡される経路と、第2の出力端子に短絡される経路と、第3の出力端子に短絡される経路と、第4の出力端子に短絡される経路とが互いに短絡しないように開閉制御される。
【0013】
第2の発明において、nが奇数の場合には、ノードx0〜x(2n−1)は2(n+1)/2×2(n-1)/2のマトリクス状に配置される。
【0014】
第2の発明によれば、単純な多重化によるDACよりも少ないスイッチ数で1個の抵抗列を複数のDACで共有することができる。
【0015】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明するが、理解し易くするため、特にそのビット数を限定しないが、ここでは4ビットの抵抗分割型DACを多重化した例を挙げて説明する。
【0016】
(実施の形態1)
図1〜図3は、本発明の実施の形態1にかかる多重化したDACの構成を説明するための図であり、図1は、抵抗列に対するスイッチの接続関係の全体を示す模式図である。図1に示すように、16個の抵抗R0,R1,・・・,R15が直列に接続され、各抵抗間のノードおよび抵抗列の終端に2個ずつスイッチSW01,SW02,SW11,SW12,・・・,SW151,SW152が接続されている。
【0017】
これら32個のスイッチSW01〜SW152の、抵抗列に接続されていない側の各ノードを、便宜上、つぎのように識別する。たとえば、抵抗列の、接地されている終端、すなわち抵抗R0と接地点との接続ノードに接続されたSW01とSW02の各スイッチのノードをそれぞれx0とy0とする。また、抵抗R(k−1)と抵抗Rkとの接続ノードに接続されたSWk1とSWk2の各スイッチのノードをそれぞれxkとykとする。ただし、kは1から15までの自然数である。なお、図1〜図3には、xとされたノードは白抜きで表されており、yとされたノードは黒で塗りつぶされて表されている。また、図4についても同様に、xとされたノードは白抜きで表されており、yとされたノードは黒で塗りつぶされて表されている。
【0018】
図2は、抵抗列の同一ノードに接続された2個のスイッチと配線との接続関係を示す模式図である。図2に示すように、xkのノードは配線1に接続される。ykのノードは、配線1に対して絶縁された別の配線2に接続される。
【0019】
図3は、図1に示す各スイッチの相互の接続関係を示す模式図である。図3に示すように、x0、x1、x2およびx3の4個のノードは第1のx側配線11により短絡されている。x4、x5、x6およびx7の4個のノードは第2のx側配線12により短絡されている。x8、x9、x10およびx11の4個のノードは第3のx側配線13により短絡されている。x12、x13、x14およびx15の4個のノードは第4のx側配線14により短絡されている。
【0020】
また、y0、y4、y8およびy12の4個のノードは第1のy側配線21により短絡されている。y1、y5、y9およびy13の4個のノードは第2のy側配線22により短絡されている。y2、y6、y10およびy14の4個のノードは第3のy側配線23により短絡されている。y3、y7、y11およびy15の4個のノードは第4のy側配線24により短絡されている。
【0021】
上述した、抵抗列に接続された32個のスイッチSW01〜SW152はDACに入力されるコードに応じて適宜開閉される。ただし、x0、x1、x2およびx3の4個のノードのうち、同時に2個以上のノードが抵抗列に接続されることのないように制御される。x4、x5、x6およびx7のノード群、x8、x9、x10およびx11のノード群、x12、x13、x14およびx15のノード群、y0、y4、y8およびy12のノード群、y1、y5、y9およびy13のノード群、y2、y6、y10およびy14のノード群、ならびにy3、y7、y11およびy15のノード群についても同様であり、それぞれのノード群の中で同時に2個以上のノードが抵抗列に接続されることのないように制御される。
【0022】
そして、第1のy側配線21、第2のy側配線22、第3のy側配線23、第4のy側配線24、第4のx側配線14、第3のx側配線13、第2のx側配線12および第1のx側配線11はそれぞれ第1の出力スイッチSWout10、第2の出力スイッチSWout11、第3の出力スイッチSWout12、第4の出力スイッチSWout13、第5の出力スイッチSWout14、第6の出力スイッチSWout15、第7の出力スイッチSWout16および第8の出力スイッチSWout17を介して第1の出力配線31に接続されている。第1の出力配線31には第1の出力端子dout1が接続されている。
【0023】
また、第2の出力端子dout2に接続された第2の出力配線32には、第1〜第4のy側配線21〜24および第4〜第1のx側配線14〜11がそれぞれ第9の出力スイッチSWout20、第10の出力スイッチSWout21、第11の出力スイッチSWout22、第12の出力スイッチSWout23、第13の出力スイッチSWout24、第14の出力スイッチSWout25、第15の出力スイッチSWout26および第16の出力スイッチSWout27を介して接続されている。
【0024】
また、第3の出力端子dout3に接続された第3の出力配線33には、第1〜第4のy側配線21〜24および第4〜第1のx側配線14〜11がそれぞれ第17の出力スイッチSWout30、第18の出力スイッチSWout31、第19の出力スイッチSWout32、第20の出力スイッチSWout33、第21の出力スイッチSWout34、第22の出力スイッチSWout35、第23の出力スイッチSWout36および第24の出力スイッチSWout37を介して接続されている。
【0025】
また、第4の出力端子dout4に接続された第4の出力配線34には、第1〜第4のy側配線21〜24および第4〜第1のx側配線14〜11がそれぞれ第25の出力スイッチSWout40、第26の出力スイッチSWout41、第27の出力スイッチSWout42、第28の出力スイッチSWout43、第29の出力スイッチSWout44、第30の出力スイッチSWout45、第31の出力スイッチSWout46および第32の出力スイッチSWout47を介して接続されている。
【0026】
また、第5の出力端子dout5に接続された第5の出力配線35には、第1〜第4のy側配線21〜24および第4〜第1のx側配線14〜11がそれぞれ第33の出力スイッチSWout50、第34の出力スイッチSWout51、第35の出力スイッチSWout52、第36の出力スイッチSWout53、第37の出力スイッチSWout54、第38の出力スイッチSWout55、第39の出力スイッチSWout56および第40の出力スイッチSWout57を介して接続されている。
【0027】
これら40個の出力スイッチSWout10〜SWout57はDACに入力されるコードに応じて適宜開閉される。なお、図3では、図が煩雑になるのを避けるため、第9〜第40の出力スイッチSWout20〜SWout57については「SWout**」(*は数字である)の表記を省略している。
【0028】
図4に、4ビットの抵抗分割型DACを5重化したDACの全体の回路構成を示す。図4に示す構成は、図1〜図3に示す各構成を一体化したものである。
【0029】
つぎに、具体例を挙げて説明する。たとえば、入力コードが5、6、9、10および11の5多重の場合、図5に示すように、抵抗列に接続された32個のスイッチSW01〜SW152のうち、x5、y6、y9、x10およびy11の5個のノードに対応するスイッチSW51,SW62,SW92,SW101,SW112がオン状態となり、他はオフ状態である。
【0030】
ここで、もしスイッチSW62の代わりにスイッチSW61がオンしてしまうと、y6のノードの代わりにx6のノードが抵抗列に接続されるので、第2のx側配線12は抵抗列に2箇所のノードにおいて接続することとなり、好ましくない。したがって、本実施の形態1では、x5のノードが抵抗列に接続された場合には、x5のノードを含まない別の配線、すなわちy6のノードを含む第3のy側配線23が抵抗列に接続されるように、スイッチの開閉が制御される。
【0031】
そして、第2のx側配線12に接続された第7の出力スイッチSWout16がオン状態となり、入力コード5に対応した電圧(5VDD/16)が第1の出力端子dout1から得られる。また、第11の出力スイッチSWout22、第18の出力スイッチSWout31、第30の出力スイッチSWout45および第36の出力スイッチSWout53がオン状態となる。その他の出力スイッチはオフ状態である。それによって、入力コード6に対応した電圧(6VDD/16)、入力コード9に対応した電圧(9VDD/16)、入力コード10に対応した電圧(10VDD/16)および入力コード11に対応した電圧(11VDD/16)がそれぞれ第2の出力端子dout2、第3の出力端子dout3、第4の出力端子dout4および第5の出力端子dout5から得られる。
【0032】
なお、図5では、見やすくするため、スイッチ、出力スイッチおよび配線の一部を省略している。また、スイッチがオフ状態であるため、抵抗列に接続されていない配線部分を破線で示している。
【0033】
ここで、DACのビット数は4ビットに限らない。DACのビット数をn(nは自然数)とすると、nが偶数のときには、x0〜x(2n−1)の2n個のノードを2n/2個ずつ短絡してできた2n/2個のノード群、およびy0〜y(2n−1)の2n個のノードを2n/2個ずつ短絡してできた2n/2個のノード群をそれぞれ出力スイッチを介して各出力端子dout1,dout2,dout3,dout4,dout5に接続した構成とすればよい。
【0034】
一方、nが奇数のときには、x0〜x(2n−1)の2n個のノードを2(n+1)/2個ずつ短絡してできた2(n-1)/2個のノード群、およびy0〜y(2n−1)の2n個のノードを2(n-1)/2個ずつ短絡してできた2(n+1)/2個のノード群をそれぞれ出力スイッチを介して各出力端子dout1,dout2,dout3,dout4,dout5に接続した構成とすればよい。
【0035】
また、図3および図4に示す例は5重化した例であるが、4重化の場合には第5の出力配線35が不要となる。また、3重化の場合には第4および第5の出力配線34,35が不要となり、2重化の場合には第3〜第5の出力配線33〜35が不要となる。また、抵抗列の終端および抵抗間の各ノードに接続するスイッチ数は3個でもよいし、4個でもよい。スイッチ数が3個の場合、上述した2個の場合と同様な配線構造とすることにより2〜10多重のDACが得られる。スイッチ数が4個になると2〜18多重のDACが得られる。一般化すると、抵抗列の終端および抵抗間の各ノードにk個のスイッチを接続すると、最大多重化数はk2+int(k/2)となる。ここでintは小数点以下を切り捨てる切り捨て関数である。またkは2以上の整数である。
【0036】
図10は、一例として上述した実施の形態1で4重化したDACと、図12に示すような単純な多重化の構成により4重化したDACについて、DACに必要なすべてのスイッチ数(上述した出力スイッチを含む)とDACのビット数との関係を示すグラフである。図10より、ビット数が5以上であれば実施の形態1のほうがスイッチ数が少なくなることがわかる。ここで、多重化数をm、DACのビット数をnとすると、nが偶数のときに必要なすべてのスイッチ(出力スイッチを含む)の数は(2×2n+m×2×2n/2)個となり、nが奇数のときには(2×2n+m×(2(n+1)/2+2(n-1)/2))個となる。
【0037】
上述した実施の形態1によれば、抵抗列の終端および抵抗間の各ノードにスイッチを2個ずつ接続し、それらスイッチを上述したように接続することにより、単純な多重化によるDACよりも少ないスイッチ数で多重化したDACを得ることができる。
【0038】
(実施の形態2)
図6〜図8は、本発明の実施の形態2にかかる多重化したDACの構成を説明するための図であり、図6は、抵抗列に対するスイッチの接続関係の全体を示す模式図である。図6に示すように、直列に接続された16個の抵抗R0,R1,・・・,R15のそれぞれの間のノードおよび抵抗列の終端に1個ずつスイッチSW0,SW1,・・・,SW15が接続されている。これら16個のスイッチSW0〜SW15の、抵抗列に接続されていない側の各ノードをそれぞれx0〜x15とする。
【0039】
図7は、図6に示す各スイッチの相互の接続関係を示す模式図である。図7に示すように、x0〜x15の16個のノードは4×4のマトリクス状に配置される。たとえば、1行目にx0、x1、x2およびx3の4個のノードが並べられている。2行目にはx4、x5、x6およびx7の4個のノード、3行目にはx8、x9、x10およびx11の4個のノード、4行目にはx12、x13、x14およびx15の4個のノードがそれぞれ並べられている。
【0040】
そして、隣り合うノード同士の間にはスイッチが設けられている。たとえば、ノードx0とノードx1との間、ノードx1とノードx2との間、ノードx2とノードx3との間には、それぞれスイッチSW01,SW12,SW23が設けられている。また、ノードx4とノードx5との間、ノードx5とノードx6との間、ノードx6とノードx7との間には、それぞれスイッチSW45,SW56,SW67が設けられている。また、ノードx8とノードx9との間、ノードx9とノードx10との間、ノードx10とノードx11との間には、それぞれスイッチSW89,SW9a,SWabが設けられている。また、ノードx12とノードx13との間、ノードx13とノードx14との間、ノードx14とノードx15との間には、それぞれスイッチSWcd,SWde,SWefが設けられている。
【0041】
さらに、ノードx0とノードx4との間、ノードx1とノードx5との間、ノードx2とノードx6との間、ノードx3とノードx7との間には、それぞれスイッチSW04,SW15,SW26,SW37が設けられている。また、ノードx4とノードx8との間、ノードx5とノードx9との間、ノードx6とノードx10との間、ノードx7とノードx11との間には、それぞれスイッチSW48,SW59,SW6a,SW7bが設けられている。また、ノードx8とノードx12との間、ノードx9とノードx13との間、ノードx10とノードx14との間、ノードx11とノードx15との間には、それぞれスイッチSW8c,SW9d,SWae,SWbfが設けられている。
【0042】
さらに、最外周の一辺に相当する配置のノードx0,x1,x2,x3はそれぞれスイッチSW101,SW102,SW103,SW104を介して出力ノードaに共通に接続されている。また、最外周の別の一辺に相当する配置のノードx3,x7,x11,x15はそれぞれスイッチSW105,SW106,SW107,SW108を介して出力ノードdに共通に接続されている。また、最外周のさらに別の一辺に相当する配置のノードx12,x13,x14,x15はそれぞれスイッチSW109,SW110,SW111,SW112を介して出力ノードcに共通に接続されている。また、最外周のさらに別の一辺に相当する配置のノードx0,x4,x8,x12はそれぞれスイッチSW113,SW114,SW115,SW116を介して出力ノードbに共通に接続されている。
【0043】
図8は、本発明の実施の形態2にかかる多重化したDACの出力段の構成を示す模式図である。図8に示すように、上述したa〜dの4個の出力ノードはそれぞれスイッチSW121,SW122,・・・,SW136を介して第1、第2、第3および第4の出力端子dout1,dout2,dout3,dout4に接続されている。これは、図7に示すマトリクスにおいてオンされているスイッチの経路によっては、a、b、cおよびdの出力ノードからそれぞれ出力される電圧が必ずしも第1〜第4の出力端子dout1,dout2,dout3,dout4から出力されるべき電圧に対応しているとは限らないので、この対応関係を調整するためである。
【0044】
つぎに、具体例を挙げて説明する。たとえば、入力コードが5、6、9および10の4多重の場合、図6に示す16個のスイッチSW0〜SW15のうち、x5、x6、x9およびx10のノードに対応するスイッチSW5,SW6,SW9,SW10がオン状態となり、他はオフ状態である。
【0045】
そして、たとえば図9に示すように、スイッチSW45とスイッチSW114がオン状態となって、ノードx5は出力ノードbと短絡される。また、たとえばスイッチSW26とスイッチSW103がオン状態となって、ノードx6は出力ノードaと短絡される。また、スイッチSW9dとスイッチSW110がオン状態となって、ノードx9は出力ノードcと短絡される。また、スイッチSWabとスイッチSW107がオン状態となって、ノードx10は出力ノードdと短絡される。このように、出力ノードa〜dに短絡される4経路が互いに短絡しないようにスイッチの開閉が制御される。
【0046】
図8に示す16個のスイッチSW121〜SW136のうち、スイッチSW122がオン状態となり、出力ノードbが第1の出力端子dout1に接続される。それによって、入力コード5に対応した電圧(5VDD/16)が第1の出力端子dout1から得られる。また、スイッチSW125がオン状態となり、出力ノードaが第2の出力端子dout2に接続される。それによって、入力コード6に対応した電圧(6VDD/16)が第2の出力端子dout2から得られる。
【0047】
また、スイッチSW131がオン状態となり、出力ノードcが第3の出力端子dout3に接続され、入力コード9に対応した電圧(9VDD/16)が第3の出力端子dout3から得られる。また、スイッチSW136がオン状態となり、出力ノードdが第4の出力端子dout4に接続される。それによって、入力コード10に対応した電圧(10VDD/16)が第4の出力端子dout4から得られる。その他のスイッチはオフ状態である。
【0048】
なお、図9では、見やすくするため、スイッチの一部を省略している。また、スイッチがオフ状態であるため、抵抗列に接続されていない配線部分を破線で示している。
【0049】
ここで、DACのビット数は4ビットに限らない。DACのビット数をnとすると、nが偶数のときには、x0〜x(2n−1)の2n個のノードを2n/2×2n/2のマトリクス状に並べ、最外周の各辺に対応する配置のノードをそれぞれスイッチを介してa〜dの出力ノードに接続した構成とすればよい。一方、nが奇数のときには、x0〜x(2n−1)の2n個のノードを2(n+1)/2×2(n-1)/2のマトリクス状に並べ、最外周の各辺に対応する配置のノードをそれぞれスイッチを介してa〜dの出力ノードに接続した構成とすればよい。また、7に示す例は4重化した例であるが、3重化の場合には出力ノードdが不要となり、2重化の場合には出力ノードc,dが不要となる。
【0050】
一例として上述した実施の形態2で4重化したDACに必要なすべてのスイッチ数とDACのビット数との関係を図10に示す。図10より、ビット数が4以上であれば実施の形態2のほうが単純な多重化によるDACよりもスイッチ数が少なくなることがわかる。
【0051】
上述した実施の形態2によれば、抵抗列の終端および抵抗間の各ノードにスイッチを1個ずつ接続し、それらスイッチの他端をマトリクス状に配置し、隣り合うスイッチの他端同士をスイッチで接続することにより、単純な多重化によるDACよりも少ないスイッチ数で多重化したDACを得ることができる。
【0052】
(付記1)nが偶数の場合、2n個の抵抗が直列に接続された抵抗列を有するnビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に1個ずつ接続された2n個のスイッチよりなる第1のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに1個ずつ接続された2n個のスイッチよりなる第2のスイッチ群と、
前記第1のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2n/2個ずつ短絡した2n/2個の第1のノード群、および前記第2のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2n/2個ずつ短絡した2n/2個の第2のノード群のそれぞれが、独立したスイッチを介して接続された異なる2個の出力端子と、
を具備し、
前記第1のスイッチ群および前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に1箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【0053】
(付記2)nが奇数の場合、2n個の抵抗が直列に接続された抵抗列を有するnビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に1個ずつ接続された2n個のスイッチよりなる第1のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに1個ずつ接続された2n個のスイッチよりなる第2のスイッチ群と、
前記第1のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2(n+1)/2個ずつ短絡した2(n-1)/2個の第1のノード群、および前記第2のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2(n-1)/2個ずつ短絡した2(n+1)/2個の第2のノード群のそれぞれが、独立したスイッチを介して接続された異なる2個の出力端子と、
を具備し、
前記第1のスイッチ群および前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に1箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【0054】
(付記3)前記抵抗列の終端および各抵抗間にさらに1個ずつ接続された2n個のスイッチよりなる第3のスイッチ群をさらに具備し、
前記第3のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第1のノード群または前記第2のノード群と同じように所定数ずつ短絡した第3のノード群は、独立したスイッチを介して2個の前記出力端子に接続されており、
前記第1のスイッチ群、前記第2のスイッチ群および前記第3のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に1箇所のみで接続されるように開閉制御されることを特徴とする付記1または2に記載のデジタルアナログ変換回路。
【0055】
(付記4)前記抵抗列の終端および各抵抗間にさらに1個ずつ接続された2n個のスイッチよりなる第3のスイッチ群、および前記抵抗列の終端および各抵抗間にさらに1個ずつ接続された2n個のスイッチよりなる第4のスイッチ群
をさらに具備し、
前記第3のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第1のノード群または前記第2のノード群と同じように所定数ずつ短絡した第3のノード群、および前記第4のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを前記第1のノード群または前記第2のノード群と同じように所定数ずつ短絡した第4のノード群は、それぞれ独立したスイッチを介して2個の前記出力端子に接続されており、
前記第1のスイッチ群、前記第2のスイッチ群、前記第3のスイッチ群および前記第4のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に1箇所のみで接続されるように開閉制御されることを特徴とする付記1または2に記載のデジタルアナログ変換回路。
【0056】
(付記5)前記各ノード群が、それぞれ独立したスイッチを介して接続された第3の出力端子をさらに具備することを特徴とする付記1〜4のいずれか一つに記載のデジタルアナログ変換回路。
【0057】
(付記6)前記各ノード群が、それぞれ独立したスイッチを介して接続された第3の出力端子および第4の出力端子をさらに具備することを特徴とする付記1〜4のいずれか一つに記載のデジタルアナログ変換回路。
【0058】
(付記7)前記各ノード群が、それぞれ独立したスイッチを介して接続された第3の出力端子、第4の出力端子および第5の出力端子をさらに具備することを特徴とする付記1〜4のいずれか一つに記載のデジタルアナログ変換回路。
【0059】
(付記8)nが偶数の場合、2n個の抵抗が直列に接続された抵抗列を有するnビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に1個ずつ接続された2n個のスイッチよりなる第1のスイッチ群と、
前記スイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2n/2×2n/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第2のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第1の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第1の出力端子と、前記ノード群のうち最外周の第2の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第2の出力端子と、
を具備し、
前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第1の出力端子に短絡される経路と、前記第2の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【0060】
(付記9)nが奇数の場合、2n個の抵抗が直列に接続された抵抗列を有するnビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に1個ずつ接続された2n個のスイッチよりなる第1のスイッチ群と、
前記スイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2(n+1)/2×2(n-1)/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第2のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第1の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第1の出力端子と、前記ノード群のうち最外周の第2の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第2の出力端子と、
を具備し、
前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第1の出力端子に短絡される経路と、前記第2の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。
【0061】
(付記10)マトリクス状に配置されたノード群のうち最外周の第3の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第3の出力端子をさらに具備し、
前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第1の出力端子に短絡される経路と、前記第2の出力端子に短絡される経路と、前記第3の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする付記8または9に記載のデジタルアナログ変換回路。
【0062】
(付記11)マトリクス状に配置されたノード群のうち最外周の第3の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第3の出力端子と、
前記ノード群のうち最外周の第4の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第4の出力端子と、
をさらに具備し、
前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第1の出力端子に短絡される経路と、前記第2の出力端子に短絡される経路と、前記第3の出力端子に短絡される経路と、前記第4の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする付記8または9に記載のデジタルアナログ変換回路。
【0063】
【発明の効果】
本発明によれば、単純な多重化によるDACよりも少ないスイッチ数で1個の抵抗列を複数のDACで共有することができるので、単純な多重化によるDACよりも少ないスイッチ数で多重化したDACを得ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1にかかる多重化したDACにおける抵抗列に対するスイッチの接続関係の全体を示す模式図である。
【図2】図1に示すスイッチ群のうち対をなすスイッチと配線との接続関係を示す模式図である。
【図3】図1に示す各スイッチの相互の接続関係を示す模式図である。
【図4】本発明の実施の形態1にかかるDACの全体の回路構成図である。
【図5】図4に示す構成のDACの動作について説明するための図である。
【図6】本発明の実施の形態2にかかる多重化したDACにおける抵抗列に対するスイッチの接続関係の全体を示す模式図である。
【図7】図6に示す各スイッチの相互の接続関係を示す模式図である。
【図8】本発明の実施の形態2にかかる多重化したDACの出力段の構成を示す模式図である。
【図9】図7に示す構成のDACの動作について説明するための図である。
【図10】本発明の各実施の形態にかかるDACと図12に示す単純な多重化のDACについてスイッチ数とビット数との関係を示す図表(グラフ)である。
【図11】一般的な抵抗分割型DACの構成を示す模式図である。
【図12】図11に示す構成のDACを二重化したDACの構成を示す模式図である。
【符号の説明】
R0〜R15 抵抗
SWk1 第1のスイッチ群
SWk2 第2のスイッチ群
x0〜x3 第1のノード群
x4〜x7 第1のノード群
x8〜x11 第1のノード群
x12〜x15 第1のノード群
y0,y4,y8,y12 第2のノード群
y1,y5,y9,y13 第2のノード群
y2,y6,y10,y14 第2のノード群
y3,y7,y11,y15 第2のノード群
dout1 第1の出力端子
dout2 第2の出力端子
dout3 第3の出力端子
dout4 第4の出力端子
SW0〜SW15 第1のスイッチ群
x0〜x15 マトリクス状に配置されたノード群
SW01〜SWef 第2のスイッチ群
SW101〜SW104 第1の辺に対応する配置の各ノードに接続されたスイッチ
SW113〜SW116 第2の辺に対応する配置の各ノードに接続されたスイッチ
SW109〜SW112 第3の辺に対応する配置の各ノードに接続されたスイッチ
SW105〜SW108 第4の辺に対応する配置の各ノードに接続されたスイッチ
Claims (9)
- nが偶数の場合、2n個の抵抗が直列に接続された抵抗列を有するnビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に1個ずつ接続された2n個のスイッチよりなる第1のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに1個ずつ接続された2n個のスイッチよりなる第2のスイッチ群と、
前記第1のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2n/2個ずつ短絡した2n/2個の第1のノード群、および前記第2のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2n/2個ずつ短絡した2n/2個の第2のノード群のそれぞれが、独立したスイッチを介して接続された異なる2個の出力端子と、
を具備し、
前記第1のスイッチ群および前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に1箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。 - nが奇数の場合、2n個の抵抗が直列に接続された抵抗列を有するnビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に1個ずつ接続された2n個のスイッチよりなる第1のスイッチ群と、
前記抵抗列の終端および各抵抗間にさらに1個ずつ接続された2n個のスイッチよりなる第2のスイッチ群と、
前記第1のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2(n+1)/2個ずつ短絡した2(n-1)/2個の第1のノード群、および前記第2のスイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2(n-1)/2個ずつ短絡した2(n+1)/2個の第2のノード群のそれぞれが、独立したスイッチを介して接続された異なる2個の出力端子と、
を具備し、
前記第1のスイッチ群および前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記各ノード群が前記抵抗列から絶縁されているか、または前記抵抗列に1箇所のみで接続されるように開閉制御されることを特徴とするデジタルアナログ変換回路。 - 前記各ノード群が、それぞれ独立したスイッチを介して接続された第3の出力端子をさらに具備することを特徴とする請求項1または2に記載のデジタルアナログ変換回路。
- 前記各ノード群が、それぞれ独立したスイッチを介して接続された第3の出力端子および第4の出力端子をさらに具備することを特徴とする請求項1または2に記載のデジタルアナログ変換回路。
- 前記各ノード群が、それぞれ独立したスイッチを介して接続された第3の出力端子、第4の出力端子および第5の出力端子をさらに具備することを特徴とする請求項1または2に記載のデジタルアナログ変換回路。
- nが偶数の場合、2n個の抵抗が直列に接続された抵抗列を有するnビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に1個ずつ接続された2n個のスイッチよりなる第1のスイッチ群と、
前記スイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2n/2×2n/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第2のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第1の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第1の出力端子と、前記ノード群のうち最外周の第2の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第2の出力端子と、
を具備し、
前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第1の出力端子に短絡される経路と、前記第2の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。 - nが奇数の場合、2n個の抵抗が直列に接続された抵抗列を有するnビットの抵抗分割型のデジタルアナログ変換回路であって、
前記抵抗列の終端および各抵抗間に1個ずつ接続された2n個のスイッチよりなる第1のスイッチ群と、
前記スイッチ群に含まれる2n個のスイッチの、前記抵抗列に接続されていない側のノードを2(n+1)/2×2(n-1)/2のマトリクス状に配置し、隣り合うノード間に接続された複数のスイッチよりなる第2のスイッチ群と、
マトリクス状に配置されたノード群のうち最外周の第1の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第1の出力端子と、前記ノード群のうち最外周の第2の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第2の出力端子と、
を具備し、
前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第1の出力端子に短絡される経路と、前記第2の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とするデジタルアナログ変換回路。 - マトリクス状に配置されたノード群のうち最外周の第3の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第3の出力端子をさらに具備し、
前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第1の出力端子に短絡される経路と、前記第2の出力端子に短絡される経路と、前記第3の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする請求項6または7に記載のデジタルアナログ変換回路。 - マトリクス状に配置されたノード群のうち最外周の第3の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第3の出力端子と、
前記ノード群のうち最外周の第4の辺に対応する配置の各ノードが、それぞれ独立したスイッチを介して接続された第4の出力端子と、
をさらに具備し、
前記第2のスイッチ群に含まれる各スイッチは、複数の入力コードに応じて、前記第1の出力端子に短絡される経路と、前記第2の出力端子に短絡される経路と、前記第3の出力端子に短絡される経路と、前記第4の出力端子に短絡される経路とが互いに絶縁されるように開閉制御されることを特徴とする請求項6または7に記載のデジタルアナログ変換回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002037349A JP3869737B2 (ja) | 2002-02-14 | 2002-02-14 | デジタルアナログ変換回路 |
US10/361,625 US6639536B2 (en) | 2002-02-14 | 2003-02-11 | Digital-analog converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002037349A JP3869737B2 (ja) | 2002-02-14 | 2002-02-14 | デジタルアナログ変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003243987A JP2003243987A (ja) | 2003-08-29 |
JP3869737B2 true JP3869737B2 (ja) | 2007-01-17 |
Family
ID=27655087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002037349A Expired - Fee Related JP3869737B2 (ja) | 2002-02-14 | 2002-02-14 | デジタルアナログ変換回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6639536B2 (ja) |
JP (1) | JP3869737B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008160782A (ja) * | 2006-01-31 | 2008-07-10 | Matsushita Electric Ind Co Ltd | デジタル・アナログコンバータ |
JP2018107745A (ja) * | 2016-12-28 | 2018-07-05 | ソニーセミコンダクタソリューションズ株式会社 | Dac及び発振回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3154927B2 (ja) * | 1995-08-28 | 2001-04-09 | 株式会社東芝 | デジタル・アナログ変換回路 |
JP4299419B2 (ja) * | 1999-11-08 | 2009-07-22 | 富士通マイクロエレクトロニクス株式会社 | デジタルアナログ変換回路 |
-
2002
- 2002-02-14 JP JP2002037349A patent/JP3869737B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-11 US US10/361,625 patent/US6639536B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6639536B2 (en) | 2003-10-28 |
US20030151537A1 (en) | 2003-08-14 |
JP2003243987A (ja) | 2003-08-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7265708B2 (en) | Analog-to-digital converter with interchangeable resolution and sample and hold amplifier channels | |
KR100814255B1 (ko) | 디지털-아날로그 변환기 | |
JP4738510B2 (ja) | デジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器 | |
US11133818B2 (en) | Interpolation digital-to-analog converter (DAC) | |
CN103095303B (zh) | 一种电流型与电压型组合数模转换器 | |
CN101425805B (zh) | 高分辨率小面积数模转换电路 | |
US7259706B2 (en) | Balanced dual resistor string digital to analog converter system and method | |
JP4420345B2 (ja) | デジタル/アナログコンバータ、ディスプレイドライバおよびディスプレイ | |
CN108880546A (zh) | 一种应用于逐次逼近模数转换器的电容校正方法 | |
JP3869737B2 (ja) | デジタルアナログ変換回路 | |
WO2019205833A1 (zh) | 数模转换器、转换电路及显示装置 | |
KR20010016922A (ko) | 고속 스위칭 가능하고 정밀하게 전압 변환 가능한 디지털 아날로그 변환기 | |
CN112152622B (zh) | 一种数模转换器 | |
KR101892826B1 (ko) | 스위칭 노이즈가 개선된 다단 저항열 디지털-아날로그 변환기 | |
CN111106832A (zh) | Dac版图结构和电阻分压式dac | |
JP3803900B2 (ja) | ディジタル・アナログ変換器 | |
US7046182B1 (en) | DAC having switchable current sources and resistor string | |
JP4004390B2 (ja) | 逐次比較型adコンバータおよびマイクロコンピュータ | |
CN209250614U (zh) | 分段式数模转换器 | |
TW200922151A (en) | Folded R-2R ladder current-steering digital to analog converter | |
Cong et al. | A new charge redistribution D/A and A/D converter technique-pseudo C-2C ladder | |
JP4455515B2 (ja) | 除算加算回路とそれを利用した高解像度デジタルアナログ変換器 | |
CN111200438A (zh) | 一种音频数模转换器 | |
CN116582129A (zh) | 数字模拟转换解码电路及其设备 | |
CN114665881A (zh) | 一种电阻型dac电路结构及数模转换器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060920 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061013 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3869737 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131020 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |