JP4004390B2 - 逐次比較型adコンバータおよびマイクロコンピュータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、逐次比較型ADコンバータおよびマイクロコンピュータに関する。
【0002】
【従来の技術】
逐次比較型ADコンバータは、直列抵抗体を有し、この直列抵抗体の各接続部に発生する基準値とアナログ値とを1/2近似法で順次比較して、アナログ値をmビットのデジタル値に変換するものである。上記の直列抵抗体は、逐次比較型ADコンバータの変換精度(例えばmビット)に応じて、2↑m個(↑はべき乗)の抵抗を直列接続したものとなる。つまり、直列抵抗体の個数は、逐次比較型ADコンバータの変換精度(分解能)の向上に伴って、べき乗の単位で膨大に増加することとなる。例えば、逐次比較型ADコンバータの変換精度を8ビットから10ビットへ向上させると、直列抵抗体の個数は256個から1024個へ増加することとなる。したがって、上記の逐次比較型ADコンバータでは、直列抵抗体の個数が多いので、直列抵抗体の配置面積が大きくなるとともにコストアップする問題があった。さらには、上記の逐次比較型ADコンバータを内蔵するマイクロコンピュータでは、チップ面積が大きくなる問題があった。
【0003】
そこで、本願出願人は、上記の問題を解決することを目的とする逐次比較型ADコンバータを出願している(例えば、特許文献1参照)。この逐次比較型ADコンバータは、基準値が入力される側の比較器の入力と接地との間に複数の容量素子を並列接続するとともに、複数の容量素子の充電電圧の平均値を基準値とすることによって、変換精度を向上させている。
【0004】
【特許文献1】
特開2001−53612号公報
【0005】
【発明が解決しようとする課題】
しかしながら、特許文献1の逐次比較型ADコンバータでは、変換精度の向上に伴う直列抵抗体の増加を防止できるものの、複数の容量素子の充電タイミングを適切に制御する必要があるので、そのための制御素子が増加し且つそのための制御が複雑となる問題があった。
【0006】
【課題を解決するための手段】
前記課題を解決するための主たる発明は、アナログ値をmビットのデジタル値に変換するための基準値を各接続部に発生する直列抵抗体と、前記アナログ値および前記基準値の何れかを順次比較してデジタル値を出力する比較器と、を有する逐次比較型ADコンバータにおいて、前記直列抵抗体の所定の接続部に発生する基準値の何れかを容量比で分配する第1容量素子および第2容量素子と、前記アナログ値を(m+n)ビットのデジタル値に変換するべく、前記比較器がmビットのデジタル値を出力したとき、前記比較器で前記アナログ値と比較される値を、前記基準値から前記第1容量素子および前記第2容量素子の分配値へ切り替える制御部と、を備え、前記第1容量素子および前記第2容量素子は、前記直列抵抗体の所定の接続部に発生する基準値の何れかと接地との間に直列接続され、前記第1容量素子および前記第2容量素子の接続部は、前記比較器で前記アナログ値が入力されない側の入力と接続されることを特徴とする。
本発明の上記以外の特徴とするところは、本明細書および添付図面の記載により明らかとなる。
【0007】
【発明の実施の形態】
===開示の概要===
本明細書及び添付図面の記載により少なくとも以下の事項が明らかとなる。
アナログ値をmビットのデジタル値に変換するための基準値を各接続部に発生する直列抵抗体と、前記アナログ値および前記基準値の何れかを順次比較してデジタル値を出力する比較器と、を有する逐次比較型ADコンバータにおいて、前記基準値の何れかを容量比で分配する複数の容量素子と、前記比較器がmビットのデジタル値を出力したとき、前記比較器で前記アナログ値と比較される値を、前記基準値から前記複数の容量素子の分配値へ切り替える制御部と、を備え、前記アナログ値を(m+n)ビットのデジタル値に変換することを特徴とする逐次比較型ADコンバータ。この逐次比較型ADコンバータによれば、比較器でアナログ値と比較される値を、直列抵抗体の基準値から複数の容量素子の分配値へ切り替えて、mビット以降の下位nビットのデジタル値を求めることとしている。これにより、複数の容量素子の分配値を使用する簡単な構成で、逐次比較型ADコンバータの変換精度を確実に向上させることができる。なお、直列抵抗体の個数は、逐次比較型ADコンバータの変換精度が向上しても、増加することはない。
【0008】
また、かかる逐次比較型ADコンバータにおいて、前記複数の容量素子は、前記直列抵抗体の所定の接続部に発生する基準値の差を、前記容量比で分配することとする。この逐次比較型ADコンバータによれば、直列抵抗体の所定の基準値の差(最小単位の電位差)を容量比で細分化するので、逐次比較型ADコンバータの変換精度を確実に向上させることができる。
【0009】
また、かかる逐次比較型ADコンバータにおいて、前記複数の容量素子は、第1容量素子および第2容量素子からなり、前記第1容量素子および前記第2容量素子は、前記基準値の何れかと接地との間に直列接続され、前記第1容量素子および前記第2容量素子の接続部は、前記比較器で前記アナログ値が入力されない側の入力と接続されることとする。この逐次比較型ADコンバータによれば、2個の容量素子を使用する簡単な構成で、逐次比較型ADコンバータの変換精度を確実に向上させることができる。
【0010】
また、かかる逐次比較型ADコンバータにおいて、前記第1容量素子および前記第2容量素子の容量比は、前記(m+n)ビットに応じて、1:(2のn乗−1)であることとする。この逐次比較型ADコンバータによれば、2個の容量素子の容量比を上記の値に設定することにより、逐次比較型ADコンバータの変換精度を容易に可変とすることができる。
【0011】
また、かかる逐次比較型ADコンバータにおいて、前記制御部の出力に基づいて、前記基準値が前記比較部へ入力されるのをオンオフするスイッチ回路を、有することとする。この逐次比較型ADコンバータによれば、直列抵抗体の基準値と複数の容量素子の分配値とを確実に切り替えることができる。
【0012】
また、上記の逐次比較型ADコンバータを有することを特徴とするマイクロコンピュータ。このマイクロコンピュータによれば、高い変換精度を有する逐次比較型ADコンバータを小面積のチップ上に形成することができる。
【0013】
===逐次比較型ADコンバータの構成===
図1を参照しつつ、本発明の逐次比較型ADコンバータの構成について説明する。図1は、本発明の逐次比較型ADコンバータを示す図である。なお、本実施形態では、逐次比較型ADコンバータは、10ビットの変換精度を有することとする。例えば、この逐次比較型ADコンバータは、直列抵抗体の基準値を基に8ビットのデジタル値を求め、さらに、複数の容量素子の分配値を基に2ビットのデジタル値を求めることとする。
【0014】
図1において、直列抵抗体2は、アナログ電圧(アナログ値)と比較される基準電圧(基準値)を各接続部に発生するものである。つまり、直列抵抗体2は、抵抗値Rを有する256(=2↑8)個の抵抗を電源Vddと接地との間に直列接続し、各接続部の分圧電圧を基準電圧として発生するものである。
【0015】
トランスミッションゲート4は、直列抵抗体2の各接続部と1対1に対応するものである。つまり、直列抵抗体2の各接続部に発生する基準電圧は、各トランスミッションゲート4の一端に供給されている。そして、何れか1個のトランスミッションゲート4が比較器(後述)の出力に応じて1/2近似法で順次オンすることによって、該当する8レベルの基準電圧がトランスミッションゲート4の他端から得られる。本実施形態の逐次比較型ADコンバータでは、この8レベルの基準電圧を基に、8ビット(mビット)のデジタル値D9(最上位ビットMSB)〜D2を求めることとなる。
【0016】
トランスミッションゲート6は、直列抵抗体2の連続する4個の接続部C1〜C4と1対1に対応するものである。つまり、直列抵抗体2の接続部C1〜C4に発生する基準電圧V1〜V4は、各トランスミッションゲート6の一端に供給されている。また、逐次比較型ADコンバータがデジタル値D9〜D2を求めている間は、直列抵抗体2の接続部C1と対応するトランスミッションゲート6がオンして、基準電圧V1のみが上記のトランスミッションゲート6の他端から得られる。そして、逐次比較型ADコンバータがデジタル値D9〜D2を求めた後は、トランスミッションゲート6が上記の比較器の出力に応じてオンオフすることによって、基準電圧V2〜V4がトランスミッションゲート6の他端から適宜の順序で得られる。本実施形態の逐次比較型ADコンバータでは、この4レベルの基準電圧V1〜V4を基に、2ビット(nビット)のデジタル値D1およびD0(最下位ビットLSB)を求めることとなる。なお、トランスミッションゲート6は、トランスミッションゲート4の一部を兼用することとしてもよい。また、直列抵抗体2の接続部C1〜C4は、図1の位置に限定されるものではない。連続する4個の接続部であるならば、直列抵抗体2の如何なる位置の接続部であってもよい。また、直列抵抗体2とは別の直列抵抗体(不図示)から基準電圧V1〜V4を得ることとしてもよい。
【0017】
コンデンサ8(第1容量素子)とコンデンサ10(第2容量素子)は、1:3(1:(2↑n−1)の容量比を有し、トランスミッションゲート6の共通の他端と接地との間に直列接続されるものである。コンデンサ8、10は、4個のトランスミッションゲート6を適宜の順序でオンオフすることによって、4個のトランスミッションゲート6の他端から得られる差電圧(変化)を上記の容量比で分圧する。これにより、コンデンサ8、10の接続部からは、上記の差電圧の分圧電圧が得られる。例えば、直列抵抗体2の各抵抗の抵抗値Rは等しいので、各抵抗の電位差をΔVとする。このとき、トランスミッションゲート6の他端からは、差電圧ΔV、2ΔVが得られ、コンデンサ8、10の接続部からは、分圧電圧ΔV/4、ΔV/2、3ΔV/4という、1個の抵抗の電位差ΔVを細分化した電圧が得られることとなる。なお、コンデンサ8、10の動作の詳細については後述する。
【0018】
比較器12の+(非反転入力)端子は、アナログ電圧が入力される端子である。比較器12の−(反転入力)端子は、トランスミッションゲート14を介してトランスミッションゲート4の共通の他端と接続されるとともに、コンデンサ8、10の接続部と接続されている。つまり、比較器12は、トランスミッションゲート14(スイッチ回路)がオンしているとき、アナログ電圧とトランスミッションゲート4を通過する基準電圧との大小を比較することによってデジタル値D9〜D2を出力し、その後、トランスミッションゲート14がオフすると、アナログ電圧とコンデンサ8、10の接続部の分圧電圧とを比較することによってデジタル値D1およびD0を出力する。レジスタ16は、比較器12から得られる10ビットのデジタル値D9〜D0を保持するものである。
【0019】
制御部18は、比較器12から得られる各ビットのデジタル値が順次入力され、このデジタル値とその論理("1"または"0")に応じて、トランスミッションゲート4、6、14のオンオフを制御するものである。制御部18は、初期状態において、トランスミッションゲート14をオンするとともに、電源電圧Vddの中間電圧Vdd/2と対応するトランスミッションゲート4をオンする。これにより、比較器12は、最上位ビットのデジタル値D9を出力することとなる。その後、制御部18は、比較器12から得られる1ビット上位のデジタル値の論理に応じて、1/2近似法でトランスミッションゲート4の何れか1個を選択的にオンする。これにより、比較器12は、デジタル値D8〜D2を出力することとなる。その後、制御部18は、比較器12から得られるデジタル値D2に応じてトランスミッションゲート14をオフするとともに、比較器12から得られる1ビット上位のデジタル値の論理に応じて、1/2近似法でトランスミッションゲート6を選択的にオンする。これにより、比較器12は、デジタル値D1およびD0を出力することとなる。
【0020】
===逐次比較型ADコンバータの動作===
次に、図2を参照しつつ、本発明の逐次比較型ADコンバータの動作について説明する。図2は、本発明の逐次比較型ADコンバータの要部を示す図である。なお、比較器12がデジタル値D9〜D2を出力するための動作は、従来の逐次比較型ADコンバータと同様であるので、その説明を省略することとする。
【0021】
先ず、制御部18は、比較器12から得られる1ビット上位のデジタル値D3の論理に応じて、基準電圧VMと対応するトランスミッションゲート4をオンすることとする。このとき、コンデンサ8、10の接続部の電圧は、基準電圧VMに保持される。また、比較器12は、アナログ電圧と基準電圧VMとの大小の比較結果に基づいて、デジタル値D2を制御部18に出力する。これにより、上記のアナログ電圧は、基準電圧VMと基準電圧VNとの差電圧ΔVの間に存在することとなる。
【0022】
制御部18は、比較器12からデジタル値D2が供給されることによって、トランスミッションゲート4、14をオフする。すなわち、直列抵抗体2の基準電圧とコンデンサ8、10の分圧電圧とを切り替える。これにより、直列抵抗体2の各接続部に発生する基準電圧は、比較器12の−端子へ供給されることはなくなる。また、制御部18は、トランスミッションゲート6Aをオフするとともにトランスミッションゲート6Cをオンする。このとき、トランスミッションゲート6A〜6Dの他端の差電圧は2ΔV(=V3−V1)となる。コンデンサ8、10は、この差電圧2ΔVを容量比1:3で分圧して分圧電圧ΔV/2を得る。これにより、コンデンサ8、10の接続部からは、基準電圧VMと基準電圧VNとの中間電圧(VM+ΔV/2)が新しい基準電圧として得られることとなる。比較器12は、アナログ電圧と基準電圧(VM+ΔV/2)との大小の比較結果に基づいて、論理が"1"または"0"のデジタル値D1を制御部18に出力する。
【0023】
デジタル値D1の論理が"1"のとき、上記のアナログ電圧は、基準電圧(VM+ΔV/2)と基準電圧VNとの差電圧ΔV/2の間に存在することとなる。制御部18は、比較器12から論理"1"のデジタル値D1が供給されることによって、トランスミッションゲート6Cをオフするとともにトランスミッションゲート6Dをオンする。このとき、トランスミッションゲート6A〜6Dの他端の差電圧はΔV(=V4−V3)となる。コンデンサ8、10は、この差電圧ΔVを容量比1:3で分圧して分圧電圧ΔV/4を得る。これにより、コンデンサ8、10の接続部からは、基準電圧(VM+ΔV/2)と基準電圧VNとの中間電圧(VM+3ΔV/4)が新しい基準電圧として得られることとなる。比較器12は、アナログ電圧と基準電圧(VM+3ΔV/4)との大小の比較結果に基づいて、論理が"1"または"0"のデジタル値D0を制御部18に出力する。
【0024】
一方、デジタル値D1の論理が"0"のとき、上記のアナログ電圧は、基準電圧VMと基準電圧(VM+ΔV/2)との差電圧ΔV/2の間に存在することとなる。制御部18は、比較器12から論理"0"のデジタル値D1が供給されることによって、トランスミッションゲート6Cをオフするとともにトランスミッションゲート6Bをオンする。このとき、トランスミッションゲート6A〜6Dの他端の差電圧は−ΔV(=V2−V3)となる。コンデンサ8、10は、この差電圧−ΔVを容量比1:3で分圧して分圧電圧−ΔV/4を得る。これにより、コンデンサ8、10の接続部からは、基準電圧VMと基準電圧(VM+ΔV/2)との中間電圧(VM+ΔV/4)が新しい基準電圧として得られることとなる。比較器12は、アナログ電圧と基準電圧(VM+ΔV/4)との大小の比較結果に基づいて、論理が"1"または"0"のデジタル値D0を制御部18に出力する。
【0025】
制御部18では、比較器12から最下位ビットのデジタル値D0が供給されることによって、動作を停止する。これにより、アナログ電圧から10ビットのデジタル値D9〜D0を得ることができる。
【0026】
以上より、2個のコンデンサの容量比を適宜設定することによって、逐次比較型ADコンバータの変換精度を8ビットから10ビットへ確実に向上させることができる。
【0027】
===マイクロコンピュータへの適用===
本実施形態の逐次比較型ADコンバータは、2個のコンデンサの容量比を用いて、高い変換精度を得るものである。これにより、逐次比較型ADコンバータを内蔵するマイクロコンピュータとしては、高い変換精度を有する逐次比較型ADコンバータを小面積のチップ上に形成することができる。また、2個のコンデンサの容量比を用いるので、数pF程度の集積化可能な容量を設定することができる。
【0028】
===その他の実施形態===
以上、本発明に係る逐次比較型ADコンバータおよびマイクロコンピュータについて説明したが、上記した発明の実施の形態は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることはもちろんである。
【0029】
≪容量素子の容量比≫
本実施形態では、コンデンサ8、10の容量比は1:3であるが、これに限定されるものではない。つまり、コンデンサ8:10の容量比は、逐次比較型ADコンバータの変換精度に応じて、1:(2↑n−1)で設定されればよいこととなる。例えば、逐次比較型ADコンバータの変換精度を3ビット向上させるとき、コンデンサ8、10の容量比は1:7となる。また、逐次比較型ADコンバータの変換精度を4ビット向上させるとき、コンデンサ8、10の容量比は1:15となる。これにより、コンデンサ8、10の容量比と、トランスミッションゲート6の個数とを適宜設定することにより、逐次比較型ADコンバータの変換精度を容易に可変とすることができる。
【0030】
≪容量素子の数≫
本実施形態では、コンデンサの数は2個であるが、これに限定されるものではない。例えば、3個以上のコンデンサを直列接続し、これらのコンデンサの所定の接続部から1:(2↑n−1)となる分圧電圧を得ることとしてもよい。これにより、既成のコンデンサを有効に活用することができる。
【0031】
≪スイッチ回路≫
本実施形態では、スイッチ回路は、双方向入力のトランスミッションゲート14であるが、これに限定されるものではない。例えば、一方向入力のバイポーラトランジスタまたはMOSトランジスタを適用することとしてもよい。
【0032】
【発明の効果】
本発明によれば、複数の容量素子の分配値を使用する簡単な構成で、逐次比較型ADコンバータの変換精度を確実に向上させることができる。
【図面の簡単な説明】
【図1】本発明の逐次比較型ADコンバータを示す図である。
【図2】本発明の逐次比較型ADコンバータの要部を示す図である。
【符号の説明】
2 直列抵抗体
4、6、14 トランスミッションゲート
8、10 コンデンサ
12 比較器
16 レジスタ
18 制御部
Claims (4)
- アナログ値をmビットのデジタル値に変換するための基準値を各接続部に発生する直列抵抗体と、前記アナログ値および前記基準値の何れかを順次比較してデジタル値を出力する比較器と、を有する逐次比較型ADコンバータにおいて、
前記直列抵抗体の所定の接続部に発生する基準値の何れかを容量比で分配する第1容量素子および第2容量素子と、
前記アナログ値を(m+n)ビットのデジタル値に変換するべく、前記比較器がmビットのデジタル値を出力したとき、前記比較器で前記アナログ値と比較される値を、前記基準値から前記第1容量素子および前記第2容量素子の分配値へ切り替える制御部と、を備え、
前記第1容量素子および前記第2容量素子は、前記直列抵抗体の所定の接続部に発生する基準値の何れかと接地との間に直列接続され、
前記第1容量素子および前記第2容量素子の接続部は、前記比較器で前記アナログ値が入力されない側の入力と接続される、
ことを特徴とする逐次比較型ADコンバータ。 - 前記第1容量素子および前記第2容量素子の容量比は、前記(m+n)ビットに応じて、1:(2のn乗−1)であることを特徴とする請求項1記載の逐次比較型ADコンバータ。
- 前記制御部の出力に基づいて、前記基準値が前記比較部へ入力されるのをオンオフするスイッチ回路、を有することを特徴とする請求項1または2記載の逐次比較型ADコンバータ。
- 請求項1記載の逐次比較型ADコンバータを有することを特徴とするマイクロコンピュータ。
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