JP2003142965A - 利得可変増幅器 - Google Patents
利得可変増幅器Info
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- JP2003142965A JP2003142965A JP2001336034A JP2001336034A JP2003142965A JP 2003142965 A JP2003142965 A JP 2003142965A JP 2001336034 A JP2001336034 A JP 2001336034A JP 2001336034 A JP2001336034 A JP 2001336034A JP 2003142965 A JP2003142965 A JP 2003142965A
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Abstract
(57)【要約】
【課題】 簡易な構成で低雑音の利得可変増幅器を得
る。 【解決手段】 増幅用電界効果トランジスタ1と、この
増幅用電界効果トランジスタ1のゲートに接続される入
力整合回路2、ドレインへ接続される出力整合回路3を
備え、増幅用電界効果トランジスタ1のドレインと出力
整合回路3の間へ、ソース接地された可変抵抗用電界効
果トランジスタ5のドレインを接続し、可変抵抗用電界
効果トランジスタのソース・ドレイン間へ並列に抵抗6
を接続する。可変抵抗用電界効果トランジスタ5をO
N、OFFし、抵抗6との並列抵抗値を可変させること
で増幅器の利得を可変させる。
る。 【解決手段】 増幅用電界効果トランジスタ1と、この
増幅用電界効果トランジスタ1のゲートに接続される入
力整合回路2、ドレインへ接続される出力整合回路3を
備え、増幅用電界効果トランジスタ1のドレインと出力
整合回路3の間へ、ソース接地された可変抵抗用電界効
果トランジスタ5のドレインを接続し、可変抵抗用電界
効果トランジスタのソース・ドレイン間へ並列に抵抗6
を接続する。可変抵抗用電界効果トランジスタ5をO
N、OFFし、抵抗6との並列抵抗値を可変させること
で増幅器の利得を可変させる。
Description
【0001】
【発明の属する技術分野】本発明は、特にマイクロ波又
はミリ波帯で使用する利得可変増幅器に関するものであ
る。
はミリ波帯で使用する利得可変増幅器に関するものであ
る。
【0002】
【従来の技術】従来の利得可変増幅器の一例を図6に示
す。図において10はデュアルゲート電界効果トランジ
スタ(以下、電界効果トランジスタをFETと略称す
る)、2はデュアルゲートFET10のゲートに接続さ
れた入力整合回路、3はデュアルゲートFET10のド
レインに接続された出力整合回路である。
す。図において10はデュアルゲート電界効果トランジ
スタ(以下、電界効果トランジスタをFETと略称す
る)、2はデュアルゲートFET10のゲートに接続さ
れた入力整合回路、3はデュアルゲートFET10のド
レインに接続された出力整合回路である。
【0003】次に、従来の利得可変増幅器の動作につい
て説明する。デュアルゲートFET10のソースは接地
され、入力整合回路2、出力整合回路3によって所望の
インピーダンスへ変換して用いられる。デュアルゲート
FET10はその名称に示されるように通常のFETと
異なり第2ゲートを備えている。通常のゲート、ドレイ
ンへのバイアス供給に加え、第2ゲートのバイアスを制
御することによって利得を可変する。しかし、デュアル
ゲートFETは雑音指数が高く、温度特性が顕著であ
る。また、利得可変には高精度な制御電圧が必要であ
る。また、雑音指数が高いことから、増幅器の多段接続
をする場合、利得可変増幅器は後段へ接続され、初段へ
用いることは少ない。
て説明する。デュアルゲートFET10のソースは接地
され、入力整合回路2、出力整合回路3によって所望の
インピーダンスへ変換して用いられる。デュアルゲート
FET10はその名称に示されるように通常のFETと
異なり第2ゲートを備えている。通常のゲート、ドレイ
ンへのバイアス供給に加え、第2ゲートのバイアスを制
御することによって利得を可変する。しかし、デュアル
ゲートFETは雑音指数が高く、温度特性が顕著であ
る。また、利得可変には高精度な制御電圧が必要であ
る。また、雑音指数が高いことから、増幅器の多段接続
をする場合、利得可変増幅器は後段へ接続され、初段へ
用いることは少ない。
【0004】
【発明が解決しようとする課題】以上説明したとおり、
従来の利得可変増幅器において利得可変を得ようとした
場合には、高精度な制御電圧電源、及び温度補償回路が
必要であり、低雑音増幅器の初段には使用できないとい
う問題があった。
従来の利得可変増幅器において利得可変を得ようとした
場合には、高精度な制御電圧電源、及び温度補償回路が
必要であり、低雑音増幅器の初段には使用できないとい
う問題があった。
【0005】本発明は、このような従来の問題点に鑑み
成されたものであって、小型・低雑音で安価な利得可変
増幅器を提供することにある。
成されたものであって、小型・低雑音で安価な利得可変
増幅器を提供することにある。
【0006】
【課題を解決するための手段】第1の発明に係る利得可
変増幅器は、増幅用FETと、この増幅用FETのゲー
トに接続される入力整合回路と、増幅用FETのドレイ
ンに接続される出力整合回路を備え、増幅用FETのド
レインと出力整合回路間に、一端が接地された可変抵抗
を接続したものである。
変増幅器は、増幅用FETと、この増幅用FETのゲー
トに接続される入力整合回路と、増幅用FETのドレイ
ンに接続される出力整合回路を備え、増幅用FETのド
レインと出力整合回路間に、一端が接地された可変抵抗
を接続したものである。
【0007】第2の発明に係る利得可変増幅器は、増幅
用FETと、この増幅用FETのゲートに接続される入
力整合回路と、増幅用FETのドレインに接続される出
力整合回路を備え、増幅用FETのゲートと入力整合回
路間に、一端が接地された可変抵抗を接続したものであ
る。
用FETと、この増幅用FETのゲートに接続される入
力整合回路と、増幅用FETのドレインに接続される出
力整合回路を備え、増幅用FETのゲートと入力整合回
路間に、一端が接地された可変抵抗を接続したものであ
る。
【0008】第3の発明に係る利得可変増幅器は、前記
可変抵抗として、ソース接地された可変抵抗用FETの
ドレインを接続したものである。
可変抵抗として、ソース接地された可変抵抗用FETの
ドレインを接続したものである。
【0009】第4の発明に係る利得可変増幅器は、前記
可変抵抗用FETのソース・ドレイン間へ並列に抵抗を
接続したものである。
可変抵抗用FETのソース・ドレイン間へ並列に抵抗を
接続したものである。
【0010】第5の発明に係る利得可変増幅器は、前記
可変抵抗用FETのソース・ドレイン間へ並列にインダ
クタンスを接続したものである。
可変抵抗用FETのソース・ドレイン間へ並列にインダ
クタンスを接続したものである。
【0011】
【発明の実施の形態】実施の形態1.図1は、実施の形
態1の利得可変増幅器である。図において、1は増幅用
FET、2は増幅用FET1のゲートへ接続された入力
整合回路、3は増幅用FET1のドレインへ接続された
出力整合回路、4は増幅用FET1のソースへ装荷され
たソースインダクタンス、5はソース接地され、増幅用
FET1のドレインと出力整合回路3の間へドレインを
接続した可変抵抗用FETである。
態1の利得可変増幅器である。図において、1は増幅用
FET、2は増幅用FET1のゲートへ接続された入力
整合回路、3は増幅用FET1のドレインへ接続された
出力整合回路、4は増幅用FET1のソースへ装荷され
たソースインダクタンス、5はソース接地され、増幅用
FET1のドレインと出力整合回路3の間へドレインを
接続した可変抵抗用FETである。
【0012】次に、実施の形態1の利得可変増幅器の動
作について説明する。増幅用FET1のソースへのイン
ダクタンス4の装荷は、増幅器の安定化及び雑音整合イ
ンピーダンスと反射整合インピーダンスを近づけるため
に実施される。この時、インダクタンス4の値を増加さ
せると、ドレイン・ゲート間に帰還回路が形成され、さ
らにインダクタンスの周波数特性により安定化が図れる
周波数帯域と安定化が図れない周波数帯域が生じる。こ
のため、ソースへのインダクタンス4の装荷のみでは安
定化を実現することが困難な場合が多く、その場合安定
化のためドレイン又はゲートへ抵抗の装荷が必要とな
る。本実施の形態では、可変抵抗用FET5が安定化の
ための抵抗の装荷となる。ソースへ装荷するインダクタ
ンス4の値を定めると、そのインダクタンス値に対して
増幅器を安定化できる抵抗値の範囲が定まり、通常増幅
器の要求性能(雑音指数、利得等)に対して最適な組み合
わせが選択される。ここで、定めたインダクタンス4の
値に対し、安定化可能な抵抗値の範囲で可変抵抗用FE
T5の抵抗値を変化させると、増幅器の最大有能電力利
得が可変し、増幅器の利得を可変することができる。最
大有能電力利得はトランジスタの基本特性を表すのに用
いられる回路固有の特性であり、トランジスタの入出力
整合を取ったときの電力利得である。増幅器が安定化さ
れた場合(安定係数K≧1の時)に定義され、回路のS
パラメータから(1)式で示される。
作について説明する。増幅用FET1のソースへのイン
ダクタンス4の装荷は、増幅器の安定化及び雑音整合イ
ンピーダンスと反射整合インピーダンスを近づけるため
に実施される。この時、インダクタンス4の値を増加さ
せると、ドレイン・ゲート間に帰還回路が形成され、さ
らにインダクタンスの周波数特性により安定化が図れる
周波数帯域と安定化が図れない周波数帯域が生じる。こ
のため、ソースへのインダクタンス4の装荷のみでは安
定化を実現することが困難な場合が多く、その場合安定
化のためドレイン又はゲートへ抵抗の装荷が必要とな
る。本実施の形態では、可変抵抗用FET5が安定化の
ための抵抗の装荷となる。ソースへ装荷するインダクタ
ンス4の値を定めると、そのインダクタンス値に対して
増幅器を安定化できる抵抗値の範囲が定まり、通常増幅
器の要求性能(雑音指数、利得等)に対して最適な組み合
わせが選択される。ここで、定めたインダクタンス4の
値に対し、安定化可能な抵抗値の範囲で可変抵抗用FE
T5の抵抗値を変化させると、増幅器の最大有能電力利
得が可変し、増幅器の利得を可変することができる。最
大有能電力利得はトランジスタの基本特性を表すのに用
いられる回路固有の特性であり、トランジスタの入出力
整合を取ったときの電力利得である。増幅器が安定化さ
れた場合(安定係数K≧1の時)に定義され、回路のS
パラメータから(1)式で示される。
【0013】
【数1】
【0014】ここで、安定係数Kは(2)式で示され
る。
る。
【0015】
【数2】
【0016】(1)式より可変抵抗用FET5の抵抗値
が変化することにより回路のSパラメータが変化し、安
定係数の値を変化させると最大有能電力利得が変化する
ことが分かる。可変抵抗用FET5の抵抗値を増加した
場合には、抵抗で熱として消費される電力が減るため、
安定係数が減少し、利得が増加する。逆に、可変抵抗用
FET5の抵抗値を減少させた場合には、抵抗で消費さ
れる電力が増えるため、安定係数が増加し、利得が減少
する。
が変化することにより回路のSパラメータが変化し、安
定係数の値を変化させると最大有能電力利得が変化する
ことが分かる。可変抵抗用FET5の抵抗値を増加した
場合には、抵抗で熱として消費される電力が減るため、
安定係数が減少し、利得が増加する。逆に、可変抵抗用
FET5の抵抗値を減少させた場合には、抵抗で消費さ
れる電力が増えるため、安定係数が増加し、利得が減少
する。
【0017】本実施の形態によれば、増幅器の安定化用
の抵抗に可変抵抗用FET5を用い、抵抗値を可変させ
ることにより、利得可変を実現する。従来例のようにデ
ュアルゲートFETを用いないので、高精度な制御電圧
電源、及び温度補償回路が不要であり、簡易な構成で小
型で安価に利得可変増幅器が得られる。また雑音指数も
良く、低雑音増幅器の初段に用いることも可能である。
の抵抗に可変抵抗用FET5を用い、抵抗値を可変させ
ることにより、利得可変を実現する。従来例のようにデ
ュアルゲートFETを用いないので、高精度な制御電圧
電源、及び温度補償回路が不要であり、簡易な構成で小
型で安価に利得可変増幅器が得られる。また雑音指数も
良く、低雑音増幅器の初段に用いることも可能である。
【0018】実施の形態2.図2は実施の形態2の利得
可変増幅器である。図において、1は増幅用FET、2
は増幅用FET1のゲートへ接続された入力整合回路、
3は増幅用FET1のドレインへ接続された出力整合回
路、4は増幅用FET1のソースへ装荷されたソースイ
ンダクタンス、5はソース接地され、増幅用FET1の
ゲートと入力整合回路2の間へドレインを接続した可変
抵抗用FETである。
可変増幅器である。図において、1は増幅用FET、2
は増幅用FET1のゲートへ接続された入力整合回路、
3は増幅用FET1のドレインへ接続された出力整合回
路、4は増幅用FET1のソースへ装荷されたソースイ
ンダクタンス、5はソース接地され、増幅用FET1の
ゲートと入力整合回路2の間へドレインを接続した可変
抵抗用FETである。
【0019】実施の形態2は、実施の形態1で増幅用F
ET1のドレイン側へ接続されていた可変抵抗用FET
5を増幅用FET1のゲート側へ接続した構成である。
可変抵抗用FET5の動作は実施の形態1と同様であ
り、実施の形態2も実施の形態1と同様の原理で利得可
変動作をすることができる。
ET1のドレイン側へ接続されていた可変抵抗用FET
5を増幅用FET1のゲート側へ接続した構成である。
可変抵抗用FET5の動作は実施の形態1と同様であ
り、実施の形態2も実施の形態1と同様の原理で利得可
変動作をすることができる。
【0020】したがって本実施の形態においても、実施
の形態1と同様に、デュアルゲートFETを用いないの
で、簡易な構成で小型で安価に低雑音の利得可変増幅器
が得られる。
の形態1と同様に、デュアルゲートFETを用いないの
で、簡易な構成で小型で安価に低雑音の利得可変増幅器
が得られる。
【0021】実施の形態3.図3は実施の形態3の利得
可変増幅器である。図において、1は増幅用FET、2
は増幅用FET1のゲートへ接続された入力整合回路、
3は増幅用FET1のドレインへ接続された出力整合回
路、4は増幅用FET1のソースへ装荷されたソースイ
ンダクタンス、5はソース接地され、増幅用FET1の
ドレインと出力整合回路3の間へドレインを接続した可
変抵抗用FET、6は可変抵抗用FET5のソース・ド
レイン間へ並列に接続した抵抗である。
可変増幅器である。図において、1は増幅用FET、2
は増幅用FET1のゲートへ接続された入力整合回路、
3は増幅用FET1のドレインへ接続された出力整合回
路、4は増幅用FET1のソースへ装荷されたソースイ
ンダクタンス、5はソース接地され、増幅用FET1の
ドレインと出力整合回路3の間へドレインを接続した可
変抵抗用FET、6は可変抵抗用FET5のソース・ド
レイン間へ並列に接続した抵抗である。
【0022】次に、実施の形態3の利得可変増幅器の動
作について説明する。利得可変の原理については、実施
の形態1及び2と同様である。ここでは、可変抵抗用F
ET5がOFF状態の場合と、ON状態の場合の2通り
について、可変抵抗用FET5と抵抗6の動作につい
て、図4を用いて説明する。可変抵抗用FET5はドレ
インとソースを同電位にバイアスし、ゲートバイアスに
よりON、OFFを行う。可変抵抗用FET5がOFF
状態の場合には可変抵抗用FET5は等価的に容量7で
表現される。この場合、可変抵抗用FET5は高インピ
ーダンスとなり、可変抵抗用FET5と抵抗6の並列回
路は実質的に抵抗6のみの抵抗値となる。可変抵抗用F
ET5がON状態となると可変抵抗用FET5は等価的
に抵抗8で表現されるようになる。この時、可変抵抗用
FET5のON状態のバイアスを制御することで、所望
の抵抗値を得ることが出来る。ON状態の場合は可変抵
抗用FET5と抵抗6の並列回路の抵抗値は抵抗6と可
変抵抗用FET5の等価抵抗8の並列接続値となり、抵
抗値はFET6がOFF状態の場合よりも小さくなる。
したがって、可変抵抗用FET5のON、OFFにより
抵抗値を可変させることができ、利得可変の効果をする
ことが出来る。抵抗6の値は可変抵抗用FET5がOF
F状態時に増幅器を安定化可能な最大値に設定してお
く。このように抵抗6の値を設定することで、可変抵抗
用FET5の抵抗値が変化しても増幅器は確実に安定化
される。
作について説明する。利得可変の原理については、実施
の形態1及び2と同様である。ここでは、可変抵抗用F
ET5がOFF状態の場合と、ON状態の場合の2通り
について、可変抵抗用FET5と抵抗6の動作につい
て、図4を用いて説明する。可変抵抗用FET5はドレ
インとソースを同電位にバイアスし、ゲートバイアスに
よりON、OFFを行う。可変抵抗用FET5がOFF
状態の場合には可変抵抗用FET5は等価的に容量7で
表現される。この場合、可変抵抗用FET5は高インピ
ーダンスとなり、可変抵抗用FET5と抵抗6の並列回
路は実質的に抵抗6のみの抵抗値となる。可変抵抗用F
ET5がON状態となると可変抵抗用FET5は等価的
に抵抗8で表現されるようになる。この時、可変抵抗用
FET5のON状態のバイアスを制御することで、所望
の抵抗値を得ることが出来る。ON状態の場合は可変抵
抗用FET5と抵抗6の並列回路の抵抗値は抵抗6と可
変抵抗用FET5の等価抵抗8の並列接続値となり、抵
抗値はFET6がOFF状態の場合よりも小さくなる。
したがって、可変抵抗用FET5のON、OFFにより
抵抗値を可変させることができ、利得可変の効果をする
ことが出来る。抵抗6の値は可変抵抗用FET5がOF
F状態時に増幅器を安定化可能な最大値に設定してお
く。このように抵抗6の値を設定することで、可変抵抗
用FET5の抵抗値が変化しても増幅器は確実に安定化
される。
【0023】本実施の形態によれば、可変抵抗用FET
5のソース・ドレイン間へ並列に抵抗6を接続したこと
により、増幅器の安定化を確実とした上で、可変抵抗用
FET5をON、OFFすることで利得可変を実現でき
る。この利得可変増幅器を多段接続し、各段の可変抵抗
用FETをON、OFFすることで、デジタル的な利得
制御も可能となる。
5のソース・ドレイン間へ並列に抵抗6を接続したこと
により、増幅器の安定化を確実とした上で、可変抵抗用
FET5をON、OFFすることで利得可変を実現でき
る。この利得可変増幅器を多段接続し、各段の可変抵抗
用FETをON、OFFすることで、デジタル的な利得
制御も可能となる。
【0024】また、本実施の形態ではドレイン側へ可変
抵抗用FET5と抵抗6を接続した場合について説明し
たが、ゲート側へ接続した場合にも同様の効果を奏する
ことができる。
抵抗用FET5と抵抗6を接続した場合について説明し
たが、ゲート側へ接続した場合にも同様の効果を奏する
ことができる。
【0025】実施の形態4.図5は実施の形態4の利得
可変増幅器である。図において、1は増幅用FET、2
は増幅用FET1のゲートへ接続された入力整合回路、
3は増幅用FET1のドレインへ接続された出力整合回
路、4は増幅用FET1のソースへ装荷されたソースイ
ンダクタンス、5はソース接地され、増幅用FET1の
ドレインと出力整合回路3の間へドレインを接続した可
変抵抗用FET、6は可変抵抗用FET5のソース・ド
レイン間へ並列に接続した抵抗、9は可変抵抗用FET
5のソース・ドレイン間へ並列に接続したインダクタン
スである。
可変増幅器である。図において、1は増幅用FET、2
は増幅用FET1のゲートへ接続された入力整合回路、
3は増幅用FET1のドレインへ接続された出力整合回
路、4は増幅用FET1のソースへ装荷されたソースイ
ンダクタンス、5はソース接地され、増幅用FET1の
ドレインと出力整合回路3の間へドレインを接続した可
変抵抗用FET、6は可変抵抗用FET5のソース・ド
レイン間へ並列に接続した抵抗、9は可変抵抗用FET
5のソース・ドレイン間へ並列に接続したインダクタン
スである。
【0026】本実施の形態の動作は、実施の形態3と同
様である。本実施の形態は特に高周波で使用する場合に
可変抵抗用FET5のOFF状態の容量7が無視できな
くなってくる場合に有効となるもので、可変抵抗用FE
T5に並列に接続したインダクタンス9と可変抵抗用F
ET5のOFF状態の容量7を並列共振させ打ち消すも
のである。
様である。本実施の形態は特に高周波で使用する場合に
可変抵抗用FET5のOFF状態の容量7が無視できな
くなってくる場合に有効となるもので、可変抵抗用FE
T5に並列に接続したインダクタンス9と可変抵抗用F
ET5のOFF状態の容量7を並列共振させ打ち消すも
のである。
【0027】本実施の形態によれば、可変抵抗用FET
5のソース・ドレイン間へインダクタンス9を接続した
ことにより、高周波においても利得可変可能な利得可変
増幅器を得られる。
5のソース・ドレイン間へインダクタンス9を接続した
ことにより、高周波においても利得可変可能な利得可変
増幅器を得られる。
【0028】本実施の形態ではドレイン側へ可変抵抗用
FET5と抵抗6とインダクタンス9を接続した場合に
ついて説明したが、ゲート側へ接続した場合にも同様の
効果を奏することができる。
FET5と抵抗6とインダクタンス9を接続した場合に
ついて説明したが、ゲート側へ接続した場合にも同様の
効果を奏することができる。
【0029】
【発明の効果】第1又は第2の発明によれば、増幅器の
安定化用抵抗に可変抵抗を用いることにより、安定化抵
抗の抵抗値を可変させることで、利得可変を実現し、簡
易な構成で小型、低雑音で安価な利得可変増幅器を得ら
れる。
安定化用抵抗に可変抵抗を用いることにより、安定化抵
抗の抵抗値を可変させることで、利得可変を実現し、簡
易な構成で小型、低雑音で安価な利得可変増幅器を得ら
れる。
【0030】また、第3の発明によれば、可変抵抗を可
変抵抗用FETにより構成することで、簡易な構成で小
型、低雑音で安価な利得可変増幅器を得られる。
変抵抗用FETにより構成することで、簡易な構成で小
型、低雑音で安価な利得可変増幅器を得られる。
【0031】また、第4の発明によれば、可変抵抗用F
ETと抵抗を並列接続することにより、増幅器の確実な
安定化を図り、可変抵抗用FETをON・OFFするこ
とで、利得可変を実現できる。
ETと抵抗を並列接続することにより、増幅器の確実な
安定化を図り、可変抵抗用FETをON・OFFするこ
とで、利得可変を実現できる。
【0032】また、第5の発明によれば、可変抵抗用F
ETと並列にインダクタンスを接続することにより、高
周波でも利得可変可能な利得可変増幅器を得ることがで
きる。
ETと並列にインダクタンスを接続することにより、高
周波でも利得可変可能な利得可変増幅器を得ることがで
きる。
【図1】 実施の形態1の利得可変増幅器である。
【図2】 実施の形態2の利得可変増幅器である。
【図3】 実施の形態3の利得可変増幅器である。
【図4】 実施の形態3における可変抵抗用FETと抵
抗の並列回路の動作説明図である。
抗の並列回路の動作説明図である。
【図5】 実施の形態4の利得可変増幅器である。
【図6】 デュアルゲートFETを用いた従来の利得可
変増幅器の一例である。
変増幅器の一例である。
1.増幅用電界効果トランジスタ、2.入力整合回路、
3.出力整合回路、4.ソースインダクタンス、5.可
変抵抗用電界効果トランジスタ、6.抵抗、7.FET
5のOFF状態の等価容量、8.FET6のON状態の
等価抵抗、9.インダクタンス、10.デュアルゲート
FET
3.出力整合回路、4.ソースインダクタンス、5.可
変抵抗用電界効果トランジスタ、6.抵抗、7.FET
5のOFF状態の等価容量、8.FET6のON状態の
等価抵抗、9.インダクタンス、10.デュアルゲート
FET
Claims (5)
- 【請求項1】 増幅用電界効果トランジスタと、この増
幅用電界効果トランジスタのゲートに接続される入力整
合回路と、前記増幅用電界効果トランジスタのドレイン
に接続される出力整合回路を備え、前記増幅用電界効果
トランジスタのドレインに、一端が接地された可変抵抗
を接続したことを特徴とする利得可変増幅器。 - 【請求項2】 増幅用電界効果トランジスタと、この増
幅用電界効果トランジスタのゲートに接続される入力整
合回路と、前記増幅用電界効果トランジスタのドレイン
に接続される出力整合回路を備え、前記増幅用電界効果
トランジスタのゲートに、一端が接地された可変抵抗を
接続したことを特徴とする利得可変増幅器。 - 【請求項3】 前記可変抵抗は、ソース接地された可変
抵抗用電界効果トランジスタである、請求項1又は2の
いずれか1項に記載の利得可変増幅器。 - 【請求項4】 前記可変抵抗用電界効果トランジスタの
ソース・ドレイン間へ並列に抵抗を接続したことを特徴
とする請求項3に記載の利得可変増幅器。 - 【請求項5】 前記可変抵抗用電界効果トランジスタの
ソース・ドレイン間へ並列にインダクタンスを接続した
ことを特徴とする請求項4に記載の利得可変増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001336034A JP2003142965A (ja) | 2001-11-01 | 2001-11-01 | 利得可変増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001336034A JP2003142965A (ja) | 2001-11-01 | 2001-11-01 | 利得可変増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003142965A true JP2003142965A (ja) | 2003-05-16 |
Family
ID=19150932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001336034A Pending JP2003142965A (ja) | 2001-11-01 | 2001-11-01 | 利得可変増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003142965A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100428639C (zh) * | 2003-11-21 | 2008-10-22 | 清华大学 | 低温极低噪声系数放大电路 |
-
2001
- 2001-11-01 JP JP2001336034A patent/JP2003142965A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN100428639C (zh) * | 2003-11-21 | 2008-10-22 | 清华大学 | 低温极低噪声系数放大电路 |
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