JP2003142965A - 利得可変増幅器 - Google Patents
利得可変増幅器Info
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- JP2003142965A JP2003142965A JP2001336034A JP2001336034A JP2003142965A JP 2003142965 A JP2003142965 A JP 2003142965A JP 2001336034 A JP2001336034 A JP 2001336034A JP 2001336034 A JP2001336034 A JP 2001336034A JP 2003142965 A JP2003142965 A JP 2003142965A
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Abstract
(57)【要約】
【課題】 簡易な構成で低雑音の利得可変増幅器を得
る。 【解決手段】 増幅用電界効果トランジスタ１と、この
増幅用電界効果トランジスタ１のゲートに接続される入
力整合回路２、ドレインへ接続される出力整合回路３を
備え、増幅用電界効果トランジスタ１のドレインと出力
整合回路３の間へ、ソース接地された可変抵抗用電界効
果トランジスタ５のドレインを接続し、可変抵抗用電界
効果トランジスタのソース・ドレイン間へ並列に抵抗６
を接続する。可変抵抗用電界効果トランジスタ５をＯ
Ｎ、ＯＦＦし、抵抗６との並列抵抗値を可変させること
で増幅器の利得を可変させる。
る。 【解決手段】 増幅用電界効果トランジスタ１と、この
増幅用電界効果トランジスタ１のゲートに接続される入
力整合回路２、ドレインへ接続される出力整合回路３を
備え、増幅用電界効果トランジスタ１のドレインと出力
整合回路３の間へ、ソース接地された可変抵抗用電界効
果トランジスタ５のドレインを接続し、可変抵抗用電界
効果トランジスタのソース・ドレイン間へ並列に抵抗６
を接続する。可変抵抗用電界効果トランジスタ５をＯ
Ｎ、ＯＦＦし、抵抗６との並列抵抗値を可変させること
で増幅器の利得を可変させる。
Description
【０００１】
【発明の属する技術分野】本発明は、特にマイクロ波又
はミリ波帯で使用する利得可変増幅器に関するものであ
る。
はミリ波帯で使用する利得可変増幅器に関するものであ
る。
【０００２】
【従来の技術】従来の利得可変増幅器の一例を図６に示
す。図において１０はデュアルゲート電界効果トランジ
スタ（以下、電界効果トランジスタをＦＥＴと略称す
る）、２はデュアルゲートＦＥＴ１０のゲートに接続さ
れた入力整合回路、３はデュアルゲートＦＥＴ１０のド
レインに接続された出力整合回路である。
す。図において１０はデュアルゲート電界効果トランジ
スタ（以下、電界効果トランジスタをＦＥＴと略称す
る）、２はデュアルゲートＦＥＴ１０のゲートに接続さ
れた入力整合回路、３はデュアルゲートＦＥＴ１０のド
レインに接続された出力整合回路である。
【０００３】次に、従来の利得可変増幅器の動作につい
て説明する。デュアルゲートＦＥＴ１０のソースは接地
され、入力整合回路２、出力整合回路３によって所望の
インピーダンスへ変換して用いられる。デュアルゲート
ＦＥＴ１０はその名称に示されるように通常のＦＥＴと
異なり第２ゲートを備えている。通常のゲート、ドレイ
ンへのバイアス供給に加え、第２ゲートのバイアスを制
御することによって利得を可変する。しかし、デュアル
ゲートＦＥＴは雑音指数が高く、温度特性が顕著であ
る。また、利得可変には高精度な制御電圧が必要であ
る。また、雑音指数が高いことから、増幅器の多段接続
をする場合、利得可変増幅器は後段へ接続され、初段へ
用いることは少ない。
て説明する。デュアルゲートＦＥＴ１０のソースは接地
され、入力整合回路２、出力整合回路３によって所望の
インピーダンスへ変換して用いられる。デュアルゲート
ＦＥＴ１０はその名称に示されるように通常のＦＥＴと
異なり第２ゲートを備えている。通常のゲート、ドレイ
ンへのバイアス供給に加え、第２ゲートのバイアスを制
御することによって利得を可変する。しかし、デュアル
ゲートＦＥＴは雑音指数が高く、温度特性が顕著であ
る。また、利得可変には高精度な制御電圧が必要であ
る。また、雑音指数が高いことから、増幅器の多段接続
をする場合、利得可変増幅器は後段へ接続され、初段へ
用いることは少ない。
【０００４】
【発明が解決しようとする課題】以上説明したとおり、
従来の利得可変増幅器において利得可変を得ようとした
場合には、高精度な制御電圧電源、及び温度補償回路が
必要であり、低雑音増幅器の初段には使用できないとい
う問題があった。
従来の利得可変増幅器において利得可変を得ようとした
場合には、高精度な制御電圧電源、及び温度補償回路が
必要であり、低雑音増幅器の初段には使用できないとい
う問題があった。
【０００５】本発明は、このような従来の問題点に鑑み
成されたものであって、小型・低雑音で安価な利得可変
増幅器を提供することにある。
成されたものであって、小型・低雑音で安価な利得可変
増幅器を提供することにある。
【０００６】
【課題を解決するための手段】第１の発明に係る利得可
変増幅器は、増幅用ＦＥＴと、この増幅用ＦＥＴのゲー
トに接続される入力整合回路と、増幅用ＦＥＴのドレイ
ンに接続される出力整合回路を備え、増幅用ＦＥＴのド
レインと出力整合回路間に、一端が接地された可変抵抗
を接続したものである。
変増幅器は、増幅用ＦＥＴと、この増幅用ＦＥＴのゲー
トに接続される入力整合回路と、増幅用ＦＥＴのドレイ
ンに接続される出力整合回路を備え、増幅用ＦＥＴのド
レインと出力整合回路間に、一端が接地された可変抵抗
を接続したものである。
【０００７】第２の発明に係る利得可変増幅器は、増幅
用ＦＥＴと、この増幅用ＦＥＴのゲートに接続される入
力整合回路と、増幅用ＦＥＴのドレインに接続される出
力整合回路を備え、増幅用ＦＥＴのゲートと入力整合回
路間に、一端が接地された可変抵抗を接続したものであ
る。
用ＦＥＴと、この増幅用ＦＥＴのゲートに接続される入
力整合回路と、増幅用ＦＥＴのドレインに接続される出
力整合回路を備え、増幅用ＦＥＴのゲートと入力整合回
路間に、一端が接地された可変抵抗を接続したものであ
る。
【０００８】第３の発明に係る利得可変増幅器は、前記
可変抵抗として、ソース接地された可変抵抗用ＦＥＴの
ドレインを接続したものである。
可変抵抗として、ソース接地された可変抵抗用ＦＥＴの
ドレインを接続したものである。
【０００９】第４の発明に係る利得可変増幅器は、前記
可変抵抗用ＦＥＴのソース・ドレイン間へ並列に抵抗を
接続したものである。
可変抵抗用ＦＥＴのソース・ドレイン間へ並列に抵抗を
接続したものである。
【００１０】第５の発明に係る利得可変増幅器は、前記
可変抵抗用ＦＥＴのソース・ドレイン間へ並列にインダ
クタンスを接続したものである。
可変抵抗用ＦＥＴのソース・ドレイン間へ並列にインダ
クタンスを接続したものである。
【００１１】
【発明の実施の形態】実施の形態１．図１は、実施の形
態１の利得可変増幅器である。図において、１は増幅用
ＦＥＴ、２は増幅用ＦＥＴ１のゲートへ接続された入力
整合回路、３は増幅用ＦＥＴ１のドレインへ接続された
出力整合回路、４は増幅用ＦＥＴ１のソースへ装荷され
たソースインダクタンス、５はソース接地され、増幅用
ＦＥＴ１のドレインと出力整合回路３の間へドレインを
接続した可変抵抗用ＦＥＴである。
態１の利得可変増幅器である。図において、１は増幅用
ＦＥＴ、２は増幅用ＦＥＴ１のゲートへ接続された入力
整合回路、３は増幅用ＦＥＴ１のドレインへ接続された
出力整合回路、４は増幅用ＦＥＴ１のソースへ装荷され
たソースインダクタンス、５はソース接地され、増幅用
ＦＥＴ１のドレインと出力整合回路３の間へドレインを
接続した可変抵抗用ＦＥＴである。
【００１２】次に、実施の形態１の利得可変増幅器の動
作について説明する。増幅用ＦＥＴ１のソースへのイン
ダクタンス４の装荷は、増幅器の安定化及び雑音整合イ
ンピーダンスと反射整合インピーダンスを近づけるため
に実施される。この時、インダクタンス４の値を増加さ
せると、ドレイン・ゲート間に帰還回路が形成され、さ
らにインダクタンスの周波数特性により安定化が図れる
周波数帯域と安定化が図れない周波数帯域が生じる。こ
のため、ソースへのインダクタンス４の装荷のみでは安
定化を実現することが困難な場合が多く、その場合安定
化のためドレイン又はゲートへ抵抗の装荷が必要とな
る。本実施の形態では、可変抵抗用ＦＥＴ５が安定化の
ための抵抗の装荷となる。ソースへ装荷するインダクタ
ンス４の値を定めると、そのインダクタンス値に対して
増幅器を安定化できる抵抗値の範囲が定まり、通常増幅
器の要求性能(雑音指数、利得等)に対して最適な組み合
わせが選択される。ここで、定めたインダクタンス４の
値に対し、安定化可能な抵抗値の範囲で可変抵抗用ＦＥ
Ｔ５の抵抗値を変化させると、増幅器の最大有能電力利
得が可変し、増幅器の利得を可変することができる。最
大有能電力利得はトランジスタの基本特性を表すのに用
いられる回路固有の特性であり、トランジスタの入出力
整合を取ったときの電力利得である。増幅器が安定化さ
れた場合（安定係数Ｋ≧１の時）に定義され、回路のＳ
パラメータから（１）式で示される。
作について説明する。増幅用ＦＥＴ１のソースへのイン
ダクタンス４の装荷は、増幅器の安定化及び雑音整合イ
ンピーダンスと反射整合インピーダンスを近づけるため
に実施される。この時、インダクタンス４の値を増加さ
せると、ドレイン・ゲート間に帰還回路が形成され、さ
らにインダクタンスの周波数特性により安定化が図れる
周波数帯域と安定化が図れない周波数帯域が生じる。こ
のため、ソースへのインダクタンス４の装荷のみでは安
定化を実現することが困難な場合が多く、その場合安定
化のためドレイン又はゲートへ抵抗の装荷が必要とな
る。本実施の形態では、可変抵抗用ＦＥＴ５が安定化の
ための抵抗の装荷となる。ソースへ装荷するインダクタ
ンス４の値を定めると、そのインダクタンス値に対して
増幅器を安定化できる抵抗値の範囲が定まり、通常増幅
器の要求性能(雑音指数、利得等)に対して最適な組み合
わせが選択される。ここで、定めたインダクタンス４の
値に対し、安定化可能な抵抗値の範囲で可変抵抗用ＦＥ
Ｔ５の抵抗値を変化させると、増幅器の最大有能電力利
得が可変し、増幅器の利得を可変することができる。最
大有能電力利得はトランジスタの基本特性を表すのに用
いられる回路固有の特性であり、トランジスタの入出力
整合を取ったときの電力利得である。増幅器が安定化さ
れた場合（安定係数Ｋ≧１の時）に定義され、回路のＳ
パラメータから（１）式で示される。
【００１３】
【数１】
【００１４】ここで、安定係数Ｋは（２）式で示され
る。
る。
【００１５】
【数２】
【００１６】（１）式より可変抵抗用ＦＥＴ５の抵抗値
が変化することにより回路のＳパラメータが変化し、安
定係数の値を変化させると最大有能電力利得が変化する
ことが分かる。可変抵抗用ＦＥＴ５の抵抗値を増加した
場合には、抵抗で熱として消費される電力が減るため、
安定係数が減少し、利得が増加する。逆に、可変抵抗用
ＦＥＴ５の抵抗値を減少させた場合には、抵抗で消費さ
れる電力が増えるため、安定係数が増加し、利得が減少
する。
が変化することにより回路のＳパラメータが変化し、安
定係数の値を変化させると最大有能電力利得が変化する
ことが分かる。可変抵抗用ＦＥＴ５の抵抗値を増加した
場合には、抵抗で熱として消費される電力が減るため、
安定係数が減少し、利得が増加する。逆に、可変抵抗用
ＦＥＴ５の抵抗値を減少させた場合には、抵抗で消費さ
れる電力が増えるため、安定係数が増加し、利得が減少
する。
【００１７】本実施の形態によれば、増幅器の安定化用
の抵抗に可変抵抗用ＦＥＴ５を用い、抵抗値を可変させ
ることにより、利得可変を実現する。従来例のようにデ
ュアルゲートＦＥＴを用いないので、高精度な制御電圧
電源、及び温度補償回路が不要であり、簡易な構成で小
型で安価に利得可変増幅器が得られる。また雑音指数も
良く、低雑音増幅器の初段に用いることも可能である。
の抵抗に可変抵抗用ＦＥＴ５を用い、抵抗値を可変させ
ることにより、利得可変を実現する。従来例のようにデ
ュアルゲートＦＥＴを用いないので、高精度な制御電圧
電源、及び温度補償回路が不要であり、簡易な構成で小
型で安価に利得可変増幅器が得られる。また雑音指数も
良く、低雑音増幅器の初段に用いることも可能である。
【００１８】実施の形態２．図２は実施の形態２の利得
可変増幅器である。図において、１は増幅用ＦＥＴ、２
は増幅用ＦＥＴ１のゲートへ接続された入力整合回路、
３は増幅用ＦＥＴ１のドレインへ接続された出力整合回
路、４は増幅用ＦＥＴ１のソースへ装荷されたソースイ
ンダクタンス、５はソース接地され、増幅用ＦＥＴ１の
ゲートと入力整合回路２の間へドレインを接続した可変
抵抗用ＦＥＴである。
可変増幅器である。図において、１は増幅用ＦＥＴ、２
は増幅用ＦＥＴ１のゲートへ接続された入力整合回路、
３は増幅用ＦＥＴ１のドレインへ接続された出力整合回
路、４は増幅用ＦＥＴ１のソースへ装荷されたソースイ
ンダクタンス、５はソース接地され、増幅用ＦＥＴ１の
ゲートと入力整合回路２の間へドレインを接続した可変
抵抗用ＦＥＴである。
【００１９】実施の形態２は、実施の形態１で増幅用Ｆ
ＥＴ１のドレイン側へ接続されていた可変抵抗用ＦＥＴ
５を増幅用ＦＥＴ１のゲート側へ接続した構成である。
可変抵抗用ＦＥＴ５の動作は実施の形態１と同様であ
り、実施の形態２も実施の形態１と同様の原理で利得可
変動作をすることができる。
ＥＴ１のドレイン側へ接続されていた可変抵抗用ＦＥＴ
５を増幅用ＦＥＴ１のゲート側へ接続した構成である。
可変抵抗用ＦＥＴ５の動作は実施の形態１と同様であ
り、実施の形態２も実施の形態１と同様の原理で利得可
変動作をすることができる。
【００２０】したがって本実施の形態においても、実施
の形態１と同様に、デュアルゲートＦＥＴを用いないの
で、簡易な構成で小型で安価に低雑音の利得可変増幅器
が得られる。
の形態１と同様に、デュアルゲートＦＥＴを用いないの
で、簡易な構成で小型で安価に低雑音の利得可変増幅器
が得られる。
【００２１】実施の形態３．図３は実施の形態３の利得
可変増幅器である。図において、１は増幅用ＦＥＴ、２
は増幅用ＦＥＴ１のゲートへ接続された入力整合回路、
３は増幅用ＦＥＴ１のドレインへ接続された出力整合回
路、４は増幅用ＦＥＴ１のソースへ装荷されたソースイ
ンダクタンス、５はソース接地され、増幅用ＦＥＴ１の
ドレインと出力整合回路３の間へドレインを接続した可
変抵抗用ＦＥＴ、６は可変抵抗用ＦＥＴ５のソース・ド
レイン間へ並列に接続した抵抗である。
可変増幅器である。図において、１は増幅用ＦＥＴ、２
は増幅用ＦＥＴ１のゲートへ接続された入力整合回路、
３は増幅用ＦＥＴ１のドレインへ接続された出力整合回
路、４は増幅用ＦＥＴ１のソースへ装荷されたソースイ
ンダクタンス、５はソース接地され、増幅用ＦＥＴ１の
ドレインと出力整合回路３の間へドレインを接続した可
変抵抗用ＦＥＴ、６は可変抵抗用ＦＥＴ５のソース・ド
レイン間へ並列に接続した抵抗である。
【００２２】次に、実施の形態３の利得可変増幅器の動
作について説明する。利得可変の原理については、実施
の形態１及び２と同様である。ここでは、可変抵抗用Ｆ
ＥＴ５がＯＦＦ状態の場合と、ＯＮ状態の場合の２通り
について、可変抵抗用ＦＥＴ５と抵抗６の動作につい
て、図４を用いて説明する。可変抵抗用ＦＥＴ５はドレ
インとソースを同電位にバイアスし、ゲートバイアスに
よりＯＮ、ＯＦＦを行う。可変抵抗用ＦＥＴ５がＯＦＦ
状態の場合には可変抵抗用ＦＥＴ５は等価的に容量７で
表現される。この場合、可変抵抗用ＦＥＴ５は高インピ
ーダンスとなり、可変抵抗用ＦＥＴ５と抵抗６の並列回
路は実質的に抵抗６のみの抵抗値となる。可変抵抗用Ｆ
ＥＴ５がＯＮ状態となると可変抵抗用ＦＥＴ５は等価的
に抵抗８で表現されるようになる。この時、可変抵抗用
ＦＥＴ５のＯＮ状態のバイアスを制御することで、所望
の抵抗値を得ることが出来る。ＯＮ状態の場合は可変抵
抗用ＦＥＴ５と抵抗６の並列回路の抵抗値は抵抗６と可
変抵抗用ＦＥＴ５の等価抵抗８の並列接続値となり、抵
抗値はＦＥＴ６がＯＦＦ状態の場合よりも小さくなる。
したがって、可変抵抗用ＦＥＴ５のＯＮ、ＯＦＦにより
抵抗値を可変させることができ、利得可変の効果をする
ことが出来る。抵抗６の値は可変抵抗用ＦＥＴ５がＯＦ
Ｆ状態時に増幅器を安定化可能な最大値に設定してお
く。このように抵抗６の値を設定することで、可変抵抗
用ＦＥＴ５の抵抗値が変化しても増幅器は確実に安定化
される。
作について説明する。利得可変の原理については、実施
の形態１及び２と同様である。ここでは、可変抵抗用Ｆ
ＥＴ５がＯＦＦ状態の場合と、ＯＮ状態の場合の２通り
について、可変抵抗用ＦＥＴ５と抵抗６の動作につい
て、図４を用いて説明する。可変抵抗用ＦＥＴ５はドレ
インとソースを同電位にバイアスし、ゲートバイアスに
よりＯＮ、ＯＦＦを行う。可変抵抗用ＦＥＴ５がＯＦＦ
状態の場合には可変抵抗用ＦＥＴ５は等価的に容量７で
表現される。この場合、可変抵抗用ＦＥＴ５は高インピ
ーダンスとなり、可変抵抗用ＦＥＴ５と抵抗６の並列回
路は実質的に抵抗６のみの抵抗値となる。可変抵抗用Ｆ
ＥＴ５がＯＮ状態となると可変抵抗用ＦＥＴ５は等価的
に抵抗８で表現されるようになる。この時、可変抵抗用
ＦＥＴ５のＯＮ状態のバイアスを制御することで、所望
の抵抗値を得ることが出来る。ＯＮ状態の場合は可変抵
抗用ＦＥＴ５と抵抗６の並列回路の抵抗値は抵抗６と可
変抵抗用ＦＥＴ５の等価抵抗８の並列接続値となり、抵
抗値はＦＥＴ６がＯＦＦ状態の場合よりも小さくなる。
したがって、可変抵抗用ＦＥＴ５のＯＮ、ＯＦＦにより
抵抗値を可変させることができ、利得可変の効果をする
ことが出来る。抵抗６の値は可変抵抗用ＦＥＴ５がＯＦ
Ｆ状態時に増幅器を安定化可能な最大値に設定してお
く。このように抵抗６の値を設定することで、可変抵抗
用ＦＥＴ５の抵抗値が変化しても増幅器は確実に安定化
される。
【００２３】本実施の形態によれば、可変抵抗用ＦＥＴ
５のソース・ドレイン間へ並列に抵抗６を接続したこと
により、増幅器の安定化を確実とした上で、可変抵抗用
ＦＥＴ５をＯＮ、ＯＦＦすることで利得可変を実現でき
る。この利得可変増幅器を多段接続し、各段の可変抵抗
用ＦＥＴをＯＮ、ＯＦＦすることで、デジタル的な利得
制御も可能となる。
５のソース・ドレイン間へ並列に抵抗６を接続したこと
により、増幅器の安定化を確実とした上で、可変抵抗用
ＦＥＴ５をＯＮ、ＯＦＦすることで利得可変を実現でき
る。この利得可変増幅器を多段接続し、各段の可変抵抗
用ＦＥＴをＯＮ、ＯＦＦすることで、デジタル的な利得
制御も可能となる。
【００２４】また、本実施の形態ではドレイン側へ可変
抵抗用ＦＥＴ５と抵抗６を接続した場合について説明し
たが、ゲート側へ接続した場合にも同様の効果を奏する
ことができる。
抵抗用ＦＥＴ５と抵抗６を接続した場合について説明し
たが、ゲート側へ接続した場合にも同様の効果を奏する
ことができる。
【００２５】実施の形態４．図５は実施の形態４の利得
可変増幅器である。図において、１は増幅用ＦＥＴ、２
は増幅用ＦＥＴ１のゲートへ接続された入力整合回路、
３は増幅用ＦＥＴ１のドレインへ接続された出力整合回
路、４は増幅用ＦＥＴ１のソースへ装荷されたソースイ
ンダクタンス、５はソース接地され、増幅用ＦＥＴ１の
ドレインと出力整合回路３の間へドレインを接続した可
変抵抗用ＦＥＴ、６は可変抵抗用ＦＥＴ５のソース・ド
レイン間へ並列に接続した抵抗、９は可変抵抗用ＦＥＴ
５のソース・ドレイン間へ並列に接続したインダクタン
スである。
可変増幅器である。図において、１は増幅用ＦＥＴ、２
は増幅用ＦＥＴ１のゲートへ接続された入力整合回路、
３は増幅用ＦＥＴ１のドレインへ接続された出力整合回
路、４は増幅用ＦＥＴ１のソースへ装荷されたソースイ
ンダクタンス、５はソース接地され、増幅用ＦＥＴ１の
ドレインと出力整合回路３の間へドレインを接続した可
変抵抗用ＦＥＴ、６は可変抵抗用ＦＥＴ５のソース・ド
レイン間へ並列に接続した抵抗、９は可変抵抗用ＦＥＴ
５のソース・ドレイン間へ並列に接続したインダクタン
スである。
【００２６】本実施の形態の動作は、実施の形態３と同
様である。本実施の形態は特に高周波で使用する場合に
可変抵抗用ＦＥＴ５のＯＦＦ状態の容量７が無視できな
くなってくる場合に有効となるもので、可変抵抗用ＦＥ
Ｔ５に並列に接続したインダクタンス９と可変抵抗用Ｆ
ＥＴ５のＯＦＦ状態の容量７を並列共振させ打ち消すも
のである。
様である。本実施の形態は特に高周波で使用する場合に
可変抵抗用ＦＥＴ５のＯＦＦ状態の容量７が無視できな
くなってくる場合に有効となるもので、可変抵抗用ＦＥ
Ｔ５に並列に接続したインダクタンス９と可変抵抗用Ｆ
ＥＴ５のＯＦＦ状態の容量７を並列共振させ打ち消すも
のである。
【００２７】本実施の形態によれば、可変抵抗用ＦＥＴ
５のソース・ドレイン間へインダクタンス９を接続した
ことにより、高周波においても利得可変可能な利得可変
増幅器を得られる。
５のソース・ドレイン間へインダクタンス９を接続した
ことにより、高周波においても利得可変可能な利得可変
増幅器を得られる。
【００２８】本実施の形態ではドレイン側へ可変抵抗用
ＦＥＴ５と抵抗６とインダクタンス９を接続した場合に
ついて説明したが、ゲート側へ接続した場合にも同様の
効果を奏することができる。
ＦＥＴ５と抵抗６とインダクタンス９を接続した場合に
ついて説明したが、ゲート側へ接続した場合にも同様の
効果を奏することができる。
【００２９】
【発明の効果】第１又は第２の発明によれば、増幅器の
安定化用抵抗に可変抵抗を用いることにより、安定化抵
抗の抵抗値を可変させることで、利得可変を実現し、簡
易な構成で小型、低雑音で安価な利得可変増幅器を得ら
れる。
安定化用抵抗に可変抵抗を用いることにより、安定化抵
抗の抵抗値を可変させることで、利得可変を実現し、簡
易な構成で小型、低雑音で安価な利得可変増幅器を得ら
れる。
【００３０】また、第３の発明によれば、可変抵抗を可
変抵抗用ＦＥＴにより構成することで、簡易な構成で小
型、低雑音で安価な利得可変増幅器を得られる。
変抵抗用ＦＥＴにより構成することで、簡易な構成で小
型、低雑音で安価な利得可変増幅器を得られる。
【００３１】また、第４の発明によれば、可変抵抗用Ｆ
ＥＴと抵抗を並列接続することにより、増幅器の確実な
安定化を図り、可変抵抗用ＦＥＴをＯＮ・ＯＦＦするこ
とで、利得可変を実現できる。
ＥＴと抵抗を並列接続することにより、増幅器の確実な
安定化を図り、可変抵抗用ＦＥＴをＯＮ・ＯＦＦするこ
とで、利得可変を実現できる。
【００３２】また、第５の発明によれば、可変抵抗用Ｆ
ＥＴと並列にインダクタンスを接続することにより、高
周波でも利得可変可能な利得可変増幅器を得ることがで
きる。
ＥＴと並列にインダクタンスを接続することにより、高
周波でも利得可変可能な利得可変増幅器を得ることがで
きる。
【図１】 実施の形態１の利得可変増幅器である。
【図２】 実施の形態２の利得可変増幅器である。
【図３】 実施の形態３の利得可変増幅器である。
【図４】 実施の形態３における可変抵抗用ＦＥＴと抵
抗の並列回路の動作説明図である。
抗の並列回路の動作説明図である。
【図５】 実施の形態４の利得可変増幅器である。
【図６】 デュアルゲートＦＥＴを用いた従来の利得可
変増幅器の一例である。
変増幅器の一例である。
１．増幅用電界効果トランジスタ、２．入力整合回路、
３．出力整合回路、４．ソースインダクタンス、５．可
変抵抗用電界効果トランジスタ、６．抵抗、７．ＦＥＴ
５のＯＦＦ状態の等価容量、８．ＦＥＴ６のＯＮ状態の
等価抵抗、９．インダクタンス、１０．デュアルゲート
ＦＥＴ
３．出力整合回路、４．ソースインダクタンス、５．可
変抵抗用電界効果トランジスタ、６．抵抗、７．ＦＥＴ
５のＯＦＦ状態の等価容量、８．ＦＥＴ６のＯＮ状態の
等価抵抗、９．インダクタンス、１０．デュアルゲート
ＦＥＴ
Claims (5)
- 【請求項１】 増幅用電界効果トランジスタと、この増
幅用電界効果トランジスタのゲートに接続される入力整
合回路と、前記増幅用電界効果トランジスタのドレイン
に接続される出力整合回路を備え、前記増幅用電界効果
トランジスタのドレインに、一端が接地された可変抵抗
を接続したことを特徴とする利得可変増幅器。 - 【請求項２】 増幅用電界効果トランジスタと、この増
幅用電界効果トランジスタのゲートに接続される入力整
合回路と、前記増幅用電界効果トランジスタのドレイン
に接続される出力整合回路を備え、前記増幅用電界効果
トランジスタのゲートに、一端が接地された可変抵抗を
接続したことを特徴とする利得可変増幅器。 - 【請求項３】 前記可変抵抗は、ソース接地された可変
抵抗用電界効果トランジスタである、請求項１又は２の
いずれか１項に記載の利得可変増幅器。 - 【請求項４】 前記可変抵抗用電界効果トランジスタの
ソース・ドレイン間へ並列に抵抗を接続したことを特徴
とする請求項３に記載の利得可変増幅器。 - 【請求項５】 前記可変抵抗用電界効果トランジスタの
ソース・ドレイン間へ並列にインダクタンスを接続した
ことを特徴とする請求項４に記載の利得可変増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001336034A JP2003142965A (ja) | 2001-11-01 | 2001-11-01 | 利得可変増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001336034A JP2003142965A (ja) | 2001-11-01 | 2001-11-01 | 利得可変増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142965A true JP2003142965A (ja) | 2003-05-16 |
Family
ID=19150932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001336034A Pending JP2003142965A (ja) | 2001-11-01 | 2001-11-01 | 利得可変増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003142965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428639C (zh) * | 2003-11-21 | 2008-10-22 | 清华大学 | 低温极低噪声系数放大电路 |
-
2001
- 2001-11-01 JP JP2001336034A patent/JP2003142965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428639C (zh) * | 2003-11-21 | 2008-10-22 | 清华大学 | 低温极低噪声系数放大电路 |
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