JP2000357927A - リニアライザ - Google Patents
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
-
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
- H03F1/3276—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using the nonlinearity inherent to components, e.g. a diode
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Abstract
(57)【要約】
【課題】 回路の小型化、軽量化を図り、かつ消費電力
の発生を抑制すると共に、入出力調整を容易にする。 【解決手段】 開示されるリニアライザは、第１の抵抗
１と第２の抵抗２とが直列接続されると共に、その第１
及び第２の抵抗１、２の接続点４に第３の抵抗３が接続
され、この第３の抵抗３に可変抵抗素子としてのＦＥＴ
５が接続され、このＦＥＴ５とグランドとの間にリアク
タンス素子としてのインダクタ６が接続され、第１、第
２、第３の抵抗１〜３及びＦＥＴ５によりＴ型アッテネ
ータを構成している。
の発生を抑制すると共に、入出力調整を容易にする。 【解決手段】 開示されるリニアライザは、第１の抵抗
１と第２の抵抗２とが直列接続されると共に、その第１
及び第２の抵抗１、２の接続点４に第３の抵抗３が接続
され、この第３の抵抗３に可変抵抗素子としてのＦＥＴ
５が接続され、このＦＥＴ５とグランドとの間にリアク
タンス素子としてのインダクタ６が接続され、第１、第
２、第３の抵抗１〜３及びＦＥＴ５によりＴ型アッテネ
ータを構成している。
Description
【０００１】
【発明の属する技術分野】この発明は、リニアライザに
係り、詳しくは、被補償回路の前段に接続されてこの被
補償回路の入出力特性を補償するリニアライザに関す
る。
係り、詳しくは、被補償回路の前段に接続されてこの被
補償回路の入出力特性を補償するリニアライザに関す
る。
【０００２】
【従来の技術】最近、携帯用通信機器、衛星通信機器等
のマイクロ波帯における移動体通信機器が広く普及して
きているが、このような移動体通信機器に用いられる高
周波増幅器は、特に低歪特性が要求される。しかしなが
ら、この種の高周波増幅器は一般に、入力電力レベルが
飽和領域に近づくにつれて利得が減少すると共に通過位
相が正側に回ってしまう（位相が進む）という非線形性
を示すので、このままでは低歪化は困難となる。ここ
で、高周波増幅器を構成する増幅素子としては、高周波
領域において高速動作及び高効率動作が可能な、電界効
果型トランジスタ(Field Effect Transistor;FET)の一
種である化合物半導体を用いた金属半導体トランジスタ
（Metal Semiconductor Transistor;MES）が広く用いら
れている。
のマイクロ波帯における移動体通信機器が広く普及して
きているが、このような移動体通信機器に用いられる高
周波増幅器は、特に低歪特性が要求される。しかしなが
ら、この種の高周波増幅器は一般に、入力電力レベルが
飽和領域に近づくにつれて利得が減少すると共に通過位
相が正側に回ってしまう（位相が進む）という非線形性
を示すので、このままでは低歪化は困難となる。ここ
で、高周波増幅器を構成する増幅素子としては、高周波
領域において高速動作及び高効率動作が可能な、電界効
果型トランジスタ(Field Effect Transistor;FET)の一
種である化合物半導体を用いた金属半導体トランジスタ
（Metal Semiconductor Transistor;MES）が広く用いら
れている。
【０００３】上述のような高周波増幅器の低歪化を実現
するために、従来から、その高周波増幅器とは逆の特性
である、入力電力レベルに対して利得が増加すると共に
通過位相が負側に回る（位相が遅れる）特性を示す補償
回路、いわゆるリニアライザを高周波増幅器の前段に接
続して、高周波増幅器の非線形性を補償することが行わ
れている。図６は、そのような高周波増幅器（被補償回
路）の非線形性をリニアライザ（補償回路）によって補
償する原理を説明する図である。増幅素子としてＦＥＴ
５１を用いた高周波増幅器５０の前段にはリニアライザ
６０が接続されている。ＦＥＴ５１はソース電極５１Ｓ
が接地されたソース接地で用いられて、そのゲート電極
５１Ｇにはゲート電源（例えば、−０．２〜−０．１
ｖ）５２を通じてゲート抵抗５３が接続されると共に、
そのドレイン電極５１Ｄにはドレイン電源（例えば、＋
５．０〜＋７．０ｖ）５４を通じてインダクタ５５が接
続されている。
するために、従来から、その高周波増幅器とは逆の特性
である、入力電力レベルに対して利得が増加すると共に
通過位相が負側に回る（位相が遅れる）特性を示す補償
回路、いわゆるリニアライザを高周波増幅器の前段に接
続して、高周波増幅器の非線形性を補償することが行わ
れている。図６は、そのような高周波増幅器（被補償回
路）の非線形性をリニアライザ（補償回路）によって補
償する原理を説明する図である。増幅素子としてＦＥＴ
５１を用いた高周波増幅器５０の前段にはリニアライザ
６０が接続されている。ＦＥＴ５１はソース電極５１Ｓ
が接地されたソース接地で用いられて、そのゲート電極
５１Ｇにはゲート電源（例えば、−０．２〜−０．１
ｖ）５２を通じてゲート抵抗５３が接続されると共に、
そのドレイン電極５１Ｄにはドレイン電源（例えば、＋
５．０〜＋７．０ｖ）５４を通じてインダクタ５５が接
続されている。
【０００４】上述の構成で、高周波増幅器５０は、入力
電力（横軸）Ｐinと利得Ｇとの関係で、図７（ａ）に示
すように、入力電力レベルが飽和領域に近づくにつれて
利得Ｇが減少する特性を示している。したがって、高周
波増幅器５０と逆の特性である、図７（ｂ）に示すよう
に、入力電力レベルが飽和領域に近づくにつれて利得Ｇ
が増加する特性を示すリニアライザ６０を高周波増幅器
５０の前段に接続することにより、その総合利得特性は
図７（ｃ）で示すようにリニアな特性となる。
電力（横軸）Ｐinと利得Ｇとの関係で、図７（ａ）に示
すように、入力電力レベルが飽和領域に近づくにつれて
利得Ｇが減少する特性を示している。したがって、高周
波増幅器５０と逆の特性である、図７（ｂ）に示すよう
に、入力電力レベルが飽和領域に近づくにつれて利得Ｇ
が増加する特性を示すリニアライザ６０を高周波増幅器
５０の前段に接続することにより、その総合利得特性は
図７（ｃ）で示すようにリニアな特性となる。
【０００５】一方、高周波増幅器５０は、入力電力Ｐin
と通過位相Ｐとの関係で、図８（ａ）に示すように、入
力電力レベルが飽和領域に近づくにつれて通過位相Ｐが
正側に回る位相を示している。したがって、高周波増幅
器５０と逆の特性である、図８（ｂ）に示すように、入
力電力レベルが飽和領域に近づくにつれて通過位相Ｐが
負側に回る通過位相を示すリニアライザ６０を高周波増
幅器５０の前段に接続することにより、その総合通過位
相は図８（ｃ）で示すようなリニアな特性となる。 そ
れゆえ、被補償回路である高周波増幅器５０の非線形性
を補償回路であるリニアライザ６０によって補償するこ
とができる。これによって、高周波増幅器５０の低歪化
が容易となる。
と通過位相Ｐとの関係で、図８（ａ）に示すように、入
力電力レベルが飽和領域に近づくにつれて通過位相Ｐが
正側に回る位相を示している。したがって、高周波増幅
器５０と逆の特性である、図８（ｂ）に示すように、入
力電力レベルが飽和領域に近づくにつれて通過位相Ｐが
負側に回る通過位相を示すリニアライザ６０を高周波増
幅器５０の前段に接続することにより、その総合通過位
相は図８（ｃ）で示すようなリニアな特性となる。 そ
れゆえ、被補償回路である高周波増幅器５０の非線形性
を補償回路であるリニアライザ６０によって補償するこ
とができる。これによって、高周波増幅器５０の低歪化
が容易となる。
【０００６】従来のリニアライザとして、例えば、
（財）電子情報通信学会発行、「信学技法」、ＭＷ９４
−１３３、ＩＣＤ９４−２０８（１９９５−０１）、第
２５〜第２９頁、「フィードバック素子を装荷したＧａ
ＡｓＦＥＴによる簡易型リニアライザ」、に開示され
た、図５に示されるような構成のものが使用されてい
る。同文献に示されたリニアライザ６０は、同図に示す
ように、ソース接地型のＦＥＴ４０が用いられて、その
ゲート電極４０Ｇが入力端子となると共に、ドレイン電
極４０Ｄが出力端子となり、そのソース電極４０ＳとＧ
ＮＤ（グランド）との間にはインダクタ４１が接続され
ている。
（財）電子情報通信学会発行、「信学技法」、ＭＷ９４
−１３３、ＩＣＤ９４−２０８（１９９５−０１）、第
２５〜第２９頁、「フィードバック素子を装荷したＧａ
ＡｓＦＥＴによる簡易型リニアライザ」、に開示され
た、図５に示されるような構成のものが使用されてい
る。同文献に示されたリニアライザ６０は、同図に示す
ように、ソース接地型のＦＥＴ４０が用いられて、その
ゲート電極４０Ｇが入力端子となると共に、ドレイン電
極４０Ｄが出力端子となり、そのソース電極４０ＳとＧ
ＮＤ（グランド）との間にはインダクタ４１が接続され
ている。
【０００７】上述の構成のリニアライザ６０によれば、
ＦＥＴ４０を能動素子として動作させることにより、非
線形領域における相互コンダクタンスｇｍ及びドレイン
コンダクタンスｇｄの非線形性と、インダクタ４１とを
利用することで、入力電力レベルが飽和領域に近づくに
つれて利得を増加させると共に通過位相を遅れさせて、
後段の高周波増幅器５０の非線形性を補償するようにし
ている。
ＦＥＴ４０を能動素子として動作させることにより、非
線形領域における相互コンダクタンスｇｍ及びドレイン
コンダクタンスｇｄの非線形性と、インダクタ４１とを
利用することで、入力電力レベルが飽和領域に近づくに
つれて利得を増加させると共に通過位相を遅れさせて、
後段の高周波増幅器５０の非線形性を補償するようにし
ている。
【０００８】
【発明が解決しようとする課題】ところで、上記文献記
載のリニアライザでは、ＦＥＴを能動素子として使用し
ているので、消費電力が発生する、という問題がある。
すなわち、従来のリニアライザ６０では、ＦＥＴ４０を
能動素子として動作させることにより、非線形領域にお
ける相互コンダクタンスｇｍ及びドレインコンダクタン
スｇｄの非線形性を得ているため、消費電力の発生が避
けられないので、電源の利用率が悪くなる。
載のリニアライザでは、ＦＥＴを能動素子として使用し
ているので、消費電力が発生する、という問題がある。
すなわち、従来のリニアライザ６０では、ＦＥＴ４０を
能動素子として動作させることにより、非線形領域にお
ける相互コンダクタンスｇｍ及びドレインコンダクタン
スｇｄの非線形性を得ているため、消費電力の発生が避
けられないので、電源の利用率が悪くなる。
【０００９】また、上記文献記載のリニアライザでは、
リニアライザ単体では入出力インピーダンスが悪いため
に、このままでは反射特性が悪くなり、さらに、回路構
成上入力電力レベルに対して入出力インピーダンスが大
きく変化するので、反射特性の劣化を招く、という問題
がある。それゆえ、入出力端子にアイソレータ回路等の
整合回路を接続しなければならなくなり、回路規模等が
大きくなるのが避けられない。その結果、リニアライザ
及び高周波増幅器を組み込んだ回路（電子機器）の小型
化及び軽量化が困難になるだけでなく、各回路間での調
整が必要になるため、コストアップになるという不都合
が生ずる。
リニアライザ単体では入出力インピーダンスが悪いため
に、このままでは反射特性が悪くなり、さらに、回路構
成上入力電力レベルに対して入出力インピーダンスが大
きく変化するので、反射特性の劣化を招く、という問題
がある。それゆえ、入出力端子にアイソレータ回路等の
整合回路を接続しなければならなくなり、回路規模等が
大きくなるのが避けられない。その結果、リニアライザ
及び高周波増幅器を組み込んだ回路（電子機器）の小型
化及び軽量化が困難になるだけでなく、各回路間での調
整が必要になるため、コストアップになるという不都合
が生ずる。
【００１０】この発明は、上述の事情に鑑みてなされた
もので、回路の小型化、軽量化を図り、かつ消費電力の
発生を抑制すると共に、入出力調整を容易にすることが
できるようにしたリニアライザを提供することを目的と
している。
もので、回路の小型化、軽量化を図り、かつ消費電力の
発生を抑制すると共に、入出力調整を容易にすることが
できるようにしたリニアライザを提供することを目的と
している。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、被補償回路の入出力特性と
略逆の特性を有し、上記被補償回路の前段に接続されて
該被補償回路の特性を補償するリニアライザに係り、可
変抵抗素子とグランドとの間にリアクタンス素子を接続
し、上記可変抵抗素子の他端にＴ型アッテネータのシャ
ント側を接続したことを特徴としている。
に、請求項１記載の発明は、被補償回路の入出力特性と
略逆の特性を有し、上記被補償回路の前段に接続されて
該被補償回路の特性を補償するリニアライザに係り、可
変抵抗素子とグランドとの間にリアクタンス素子を接続
し、上記可変抵抗素子の他端にＴ型アッテネータのシャ
ント側を接続したことを特徴としている。
【００１２】請求項２記載の発明は、被補償回路の入出
力特性と略逆の特性を有し、上記被補償回路の前段に接
続されて該被補償回路の特性を補償するリニアライザに
係り、可変抵抗素子とグランドとの間にリアクタンス素
子を接続し、上記可変抵抗素子の他端にπ型アッテネー
タのシャント側を接続したことを特徴としている。
力特性と略逆の特性を有し、上記被補償回路の前段に接
続されて該被補償回路の特性を補償するリニアライザに
係り、可変抵抗素子とグランドとの間にリアクタンス素
子を接続し、上記可変抵抗素子の他端にπ型アッテネー
タのシャント側を接続したことを特徴としている。
【００１３】請求項３記載の発明は、被補償回路の入出
力特性と略逆の特性を有し、上記被補償回路の前段に接
続されて該被補償回路の特性を補償するリニアライザに
係り、第１の抵抗と第２の抵抗とが直列接続されると共
に該第１及び第２の抵抗の接続点に第３の抵抗が接続さ
れ、該第３の抵抗に可変抵抗素子が接続され、該可変抵
抗素子とグランドとの間にリアクタンス素子が接続さ
れ、上記第１及び第２の抵抗の非接続端がそれぞれ入力
端子及び出力端子として用いられることを特徴としてい
る。
力特性と略逆の特性を有し、上記被補償回路の前段に接
続されて該被補償回路の特性を補償するリニアライザに
係り、第１の抵抗と第２の抵抗とが直列接続されると共
に該第１及び第２の抵抗の接続点に第３の抵抗が接続さ
れ、該第３の抵抗に可変抵抗素子が接続され、該可変抵
抗素子とグランドとの間にリアクタンス素子が接続さ
れ、上記第１及び第２の抵抗の非接続端がそれぞれ入力
端子及び出力端子として用いられることを特徴としてい
る。
【００１４】請求項４記載の発明は、被補償回路の入出
力特性と略逆の特性を有し、上記被補償回路の前段に接
続されて該被補償回路の特性を補償するリニアライザに
係り、第１の抵抗と、第２の抵抗と第３の抵抗との直列
回路とが並列接続され、上記第２及び第３の抵抗の接続
点に可変抵抗素子が接続され、該可変抵抗素子とグラン
ドとの間にリアクタンス素子が接続され、上記第１の抵
抗の両端がそれぞれ入力端子及び出力端子として用いら
れることを特徴としている。
力特性と略逆の特性を有し、上記被補償回路の前段に接
続されて該被補償回路の特性を補償するリニアライザに
係り、第１の抵抗と、第２の抵抗と第３の抵抗との直列
回路とが並列接続され、上記第２及び第３の抵抗の接続
点に可変抵抗素子が接続され、該可変抵抗素子とグラン
ドとの間にリアクタンス素子が接続され、上記第１の抵
抗の両端がそれぞれ入力端子及び出力端子として用いら
れることを特徴としている。
【００１５】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載のリニアライザに係り、上記可変抵抗
素子は非線形素子からなることを特徴としている。
いずれか１に記載のリニアライザに係り、上記可変抵抗
素子は非線形素子からなることを特徴としている。
【００１６】請求項６記載の発明は、請求項５記載のリ
ニアライザに係り、上記非線形素子とグランドとの間に
リアクタンス素子が接続されていることを特徴としてい
る。
ニアライザに係り、上記非線形素子とグランドとの間に
リアクタンス素子が接続されていることを特徴としてい
る。
【００１７】請求項７記載の発明は、請求項５又は６記
載のリニアライザに係り、上記非線形素子として金属半
導体トランジスタを用いることを特徴としている。
載のリニアライザに係り、上記非線形素子として金属半
導体トランジスタを用いることを特徴としている。
【００１８】請求項８記載の発明は、請求項７記載のリ
ニアライザに係り、上記金属半導体トランジスタのゲー
ト電極に該金属半導体トランジスタが飽和領域で動作す
るようなバイアス電圧を印加し、該金属半導体トランジ
スタの動作時の非線形性を利用することを特徴としてい
る。
ニアライザに係り、上記金属半導体トランジスタのゲー
ト電極に該金属半導体トランジスタが飽和領域で動作す
るようなバイアス電圧を印加し、該金属半導体トランジ
スタの動作時の非線形性を利用することを特徴としてい
る。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるリニアライザの構
成を示す回路図、図２は同リニアライザにより得られる
入出力特性図、図３は同リニアライザにより得られる反
射損失特性図である。この例のリニアライザ１０は、図
１に示すように、第１の抵抗１と第２の抵抗２とが直列
接続されると共にその第１及び第２の抵抗１、２の接続
点４に第３の抵抗３が接続され、この第３の抵抗３に可
変抵抗素子としてのＦＥＴ５が接続され、このＦＥＴ５
とグランド（ＧＮＤ）との間にリアクタンス素子として
のインダクタ６が接続され、第１及び第２の抵抗１、２
の非接続端をそれぞれ入力端子７及び出力端子８として
用いられる。ＦＥＴ５としては、高周波領域において高
速動作及び高効率動作が可能な、化合物半導体を用いた
金属半導体トランジスタが用いられる。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるリニアライザの構
成を示す回路図、図２は同リニアライザにより得られる
入出力特性図、図３は同リニアライザにより得られる反
射損失特性図である。この例のリニアライザ１０は、図
１に示すように、第１の抵抗１と第２の抵抗２とが直列
接続されると共にその第１及び第２の抵抗１、２の接続
点４に第３の抵抗３が接続され、この第３の抵抗３に可
変抵抗素子としてのＦＥＴ５が接続され、このＦＥＴ５
とグランド（ＧＮＤ）との間にリアクタンス素子として
のインダクタ６が接続され、第１及び第２の抵抗１、２
の非接続端をそれぞれ入力端子７及び出力端子８として
用いられる。ＦＥＴ５としては、高周波領域において高
速動作及び高効率動作が可能な、化合物半導体を用いた
金属半導体トランジスタが用いられる。
【００２０】上述のリニアライザ１０は、第１の抵抗
１、第２の抵抗２、第３の抵抗３及びＦＥＴ５により、
いわゆるＴ型のアッテネータ（Attenuator；減衰器）を
構成していて、このＴ型アッテネータのシャント側にＦ
ＥＴ５が接続されている。このように、Ｔ型アッテネー
タを構成することにより、反射特性が良好になり、かつ
入力電力レベルの変化に対する反射も小さくなるという
効果が得られる。
１、第２の抵抗２、第３の抵抗３及びＦＥＴ５により、
いわゆるＴ型のアッテネータ（Attenuator；減衰器）を
構成していて、このＴ型アッテネータのシャント側にＦ
ＥＴ５が接続されている。このように、Ｔ型アッテネー
タを構成することにより、反射特性が良好になり、かつ
入力電力レベルの変化に対する反射も小さくなるという
効果が得られる。
【００２１】ＦＥＴ５は非線形性を示す素子として用い
られるように、そのゲート電極５ＧにはＦＥＴ５が飽和
領域で最適な動作をするような大きさのゲートバイアス
電圧Ｖｇが、ゲート抵抗９を通じて印加される。ここ
で、第１及び第２の抵抗１、２の抵抗値Ｒ１、第３の抵
抗３の抵抗値Ｒ２及びＦＥＴ５のゲートバイアス電圧Ｖ
ｇは、それぞれ次のような範囲に設定される。 Ｒ１：１０〜２０Ω Ｒ２：０．０１〜１００Ω Ｖｇ：０〜−１ｖ また、ＦＥＴ５のゲート幅Ｗｇは、５０〜４００μｍに
設定される。
られるように、そのゲート電極５ＧにはＦＥＴ５が飽和
領域で最適な動作をするような大きさのゲートバイアス
電圧Ｖｇが、ゲート抵抗９を通じて印加される。ここ
で、第１及び第２の抵抗１、２の抵抗値Ｒ１、第３の抵
抗３の抵抗値Ｒ２及びＦＥＴ５のゲートバイアス電圧Ｖ
ｇは、それぞれ次のような範囲に設定される。 Ｒ１：１０〜２０Ω Ｒ２：０．０１〜１００Ω Ｖｇ：０〜−１ｖ また、ＦＥＴ５のゲート幅Ｗｇは、５０〜４００μｍに
設定される。
【００２２】ＦＥＴ５のゲートバイアス電圧Ｖｇを上述
した範囲に設定することにより、ＦＥＴ５を飽和領域で
最適な動作をさせることができる。飽和領域では、ＦＥ
Ｔ５の内部抵抗値が増加するので、このＦＥＴ５により
構成されているＴ型アッテネータのシャント抵抗も増加
する。この結果、通過損失は減少する（すなわち、利得
が増加する）ようになるので、入力電力レベルが上がる
と利得は増加することになる。
した範囲に設定することにより、ＦＥＴ５を飽和領域で
最適な動作をさせることができる。飽和領域では、ＦＥ
Ｔ５の内部抵抗値が増加するので、このＦＥＴ５により
構成されているＴ型アッテネータのシャント抵抗も増加
する。この結果、通過損失は減少する（すなわち、利得
が増加する）ようになるので、入力電力レベルが上がる
と利得は増加することになる。
【００２３】すなわち、入力端子７に入力された信号
は、入力電力レベルが小さい場合は第１及び第２の抵抗
１、２の抵抗値Ｒ１とＦＥＴ５の内部抵抗値で決まる減
衰量分だけ減衰して出力端子８に出力される。この場合
の利得は一定になる。しかし、入力電力レベルが増加し
てＦＥＴ５の飽和領域に近づくにつれて、ＦＥＴ５の非
線形性により内部抵抗値が増加する。一般に、減衰量は
アッテネータのスルー側の抵抗値Ｒ１が一定でシャント
側抵抗値（抵抗値Ｒ２とＦＥＴ５の内部抵抗値）が増加
すると減るので、入力電力レベルの増加によるＦＥＴ５
の内部抵抗値の増加に伴って利得が増加する特性が得ら
れる。
は、入力電力レベルが小さい場合は第１及び第２の抵抗
１、２の抵抗値Ｒ１とＦＥＴ５の内部抵抗値で決まる減
衰量分だけ減衰して出力端子８に出力される。この場合
の利得は一定になる。しかし、入力電力レベルが増加し
てＦＥＴ５の飽和領域に近づくにつれて、ＦＥＴ５の非
線形性により内部抵抗値が増加する。一般に、減衰量は
アッテネータのスルー側の抵抗値Ｒ１が一定でシャント
側抵抗値（抵抗値Ｒ２とＦＥＴ５の内部抵抗値）が増加
すると減るので、入力電力レベルの増加によるＦＥＴ５
の内部抵抗値の増加に伴って利得が増加する特性が得ら
れる。
【００２４】一方、通過位相に関しては、ＦＥＴ５の内
部抵抗値が増加することにより、入力電力レベルに応じ
て位相が変化して、遅れる（負側に回る）ようになる。
すなわち、相互コンダクタンスｇｍ及びゲート・ソース
間容量Ｃｇｓの非線形性により通過位相が負側に変化す
る。また、リアクタンス素子としてのインダクタ６の値
を変化させることで、第１の抵抗１と第２の抵抗２との
接続点４からＧＮＤを見たときのインピーダンスが変化
するので、さらに歪量（利得増加、通過位相遅れ）を調
整することが可能になる。
部抵抗値が増加することにより、入力電力レベルに応じ
て位相が変化して、遅れる（負側に回る）ようになる。
すなわち、相互コンダクタンスｇｍ及びゲート・ソース
間容量Ｃｇｓの非線形性により通過位相が負側に変化す
る。また、リアクタンス素子としてのインダクタ６の値
を変化させることで、第１の抵抗１と第２の抵抗２との
接続点４からＧＮＤを見たときのインピーダンスが変化
するので、さらに歪量（利得増加、通過位相遅れ）を調
整することが可能になる。
【００２５】また、反射特性に関しては、反射が小さく
なるインピーダンスは、Ｔ型のアッテネータを構成して
いる第１の抵抗１、第２の抵抗２、第３の抵抗３及びＦ
ＥＴ５の内部抵抗値によって決定されるので、これらの
値を最適な範囲に設定することにより、良好な値を得る
ことができる。さらに、消費電力に関しては、ＦＥＴ５
を受動素子として使用するために、ドレイン・ソース間
電圧Ｖｄｓ＝０に設定しているので、消費電力の発生を
略０に抑えることができる。
なるインピーダンスは、Ｔ型のアッテネータを構成して
いる第１の抵抗１、第２の抵抗２、第３の抵抗３及びＦ
ＥＴ５の内部抵抗値によって決定されるので、これらの
値を最適な範囲に設定することにより、良好な値を得る
ことができる。さらに、消費電力に関しては、ＦＥＴ５
を受動素子として使用するために、ドレイン・ソース間
電圧Ｖｄｓ＝０に設定しているので、消費電力の発生を
略０に抑えることができる。
【００２６】図２は、この例で得られたリニアライザ１
０の入出力特性のシュミレーション結果を示している。
同図において、左軸は利得Ｇを示し、右軸は通過位相Ｐ
を示している。同図から明らかなように、入力電力レベ
ルが飽和領域に近づくにつれて利得Ｇが増加する特性が
得られると共に、通過位相Ｐが負側に回る特性が得られ
る。それゆえ、この例のリニアライザ１０を被補償回路
である高周波増幅器の前段に接続することにより、高周
波増幅器の非線形性を補償することができるので、高周
波増幅器の低歪化が容易となる。
０の入出力特性のシュミレーション結果を示している。
同図において、左軸は利得Ｇを示し、右軸は通過位相Ｐ
を示している。同図から明らかなように、入力電力レベ
ルが飽和領域に近づくにつれて利得Ｇが増加する特性が
得られると共に、通過位相Ｐが負側に回る特性が得られ
る。それゆえ、この例のリニアライザ１０を被補償回路
である高周波増幅器の前段に接続することにより、高周
波増幅器の非線形性を補償することができるので、高周
波増幅器の低歪化が容易となる。
【００２７】図３は、この例で得られたリニアライザ１
０の反射損失特性のシュミレーション結果を示してい
る。同図は、入力電力レベルに対する反射損失特性を、
いわゆるスミスチャート上にプロットしたものである。
入出力インピーダンス部１２がチャートの略中心位置に
プロットされていて、良好な反射損失特性が得られたこ
とを示している。なお、この例により得られた図２及び
図３の特性は、次のような設定条件で得られた。 Ｒ１：１６Ω Ｒ２：６Ω Ｖｇ：−０．５ｖ Ｗｇ：１００μｍ
０の反射損失特性のシュミレーション結果を示してい
る。同図は、入力電力レベルに対する反射損失特性を、
いわゆるスミスチャート上にプロットしたものである。
入出力インピーダンス部１２がチャートの略中心位置に
プロットされていて、良好な反射損失特性が得られたこ
とを示している。なお、この例により得られた図２及び
図３の特性は、次のような設定条件で得られた。 Ｒ１：１６Ω Ｒ２：６Ω Ｖｇ：−０．５ｖ Ｗｇ：１００μｍ
【００２８】このように、この例の構成によれば、第１
の抵抗１と第２の抵抗２とが直列接続されると共にその
第１及び第２の抵抗１、２の接続点４に第３の抵抗３が
接続され、この第３の抵抗３に可変抵抗素子としてのＦ
ＥＴ５が接続され、このＦＥＴ５とグランド（ＧＮＤ）
との間にリアクタンス素子としてのインダクタ６が接続
され、第１、第２、第３の抵抗１〜３及びＦＥＴ５によ
りＴ型アッテネータを構成するようにしたので、小型な
回路構成で被補償回路の非線形性を補償することができ
る。したがって、回路の小型化、軽量化を図り、かつ消
費電力の発生を抑制すると共に、入出力調整を容易にす
ることができる。
の抵抗１と第２の抵抗２とが直列接続されると共にその
第１及び第２の抵抗１、２の接続点４に第３の抵抗３が
接続され、この第３の抵抗３に可変抵抗素子としてのＦ
ＥＴ５が接続され、このＦＥＴ５とグランド（ＧＮＤ）
との間にリアクタンス素子としてのインダクタ６が接続
され、第１、第２、第３の抵抗１〜３及びＦＥＴ５によ
りＴ型アッテネータを構成するようにしたので、小型な
回路構成で被補償回路の非線形性を補償することができ
る。したがって、回路の小型化、軽量化を図り、かつ消
費電力の発生を抑制すると共に、入出力調整を容易にす
ることができる。
【００２９】◇第２実施例 図４は、この発明の第２実施例であるリニアライザの構
成を示す回路図である。この例のリニアライザの構成
が、上述した第１実施例の構成と大きく異なるところ
は、いわゆるπ型のアッテネータを構成するようにした
点である。この例のリニアライザ２０は、同図に示すよ
うに、第１の抵抗２１と、第２の抵抗２２と第３の抵抗
２３との直列回路とが並列接続され、第２及び第３の抵
抗２２、２３の接続点２４に可変抵抗素子としてのＦＥ
Ｔ５が接続され、このＦＥＴ５とグランド（ＧＮＤ）と
の間にリアクタンス素子としてのインダクタ６が接続さ
れ、第１の抵抗２１の両端がそれぞれ入力端子７及び出
力端子８として用いられる。
成を示す回路図である。この例のリニアライザの構成
が、上述した第１実施例の構成と大きく異なるところ
は、いわゆるπ型のアッテネータを構成するようにした
点である。この例のリニアライザ２０は、同図に示すよ
うに、第１の抵抗２１と、第２の抵抗２２と第３の抵抗
２３との直列回路とが並列接続され、第２及び第３の抵
抗２２、２３の接続点２４に可変抵抗素子としてのＦＥ
Ｔ５が接続され、このＦＥＴ５とグランド（ＧＮＤ）と
の間にリアクタンス素子としてのインダクタ６が接続さ
れ、第１の抵抗２１の両端がそれぞれ入力端子７及び出
力端子８として用いられる。
【００３０】ここで、この例のリニアライザ２０は、第
１の抵抗２１、第２の抵抗２２、第３の抵抗２３及びＦ
ＥＴ５により、いわゆるπ型のアッテネータを構成して
いて、このπ型アッテネータのシャント側にＦＥＴ５が
接続されている。
１の抵抗２１、第２の抵抗２２、第３の抵抗２３及びＦ
ＥＴ５により、いわゆるπ型のアッテネータを構成して
いて、このπ型アッテネータのシャント側にＦＥＴ５が
接続されている。
【００３１】この例においては、第１及び第２の抵抗２
１、２２の抵抗値Ｒ１０、第３の抵抗２３の抵抗値Ｒ２
０及びＦＥＴ５のゲートバイアス電圧Ｖｇは、それぞれ
次のような範囲に設定されて使用される。 Ｒ１０：２０〜５０Ω Ｒ２０：１００〜２００Ω Ｖｇ：０〜−１ｖ Ｗｇ：５０〜４００μｍ ＦＥＴ５のゲートバイアス電圧Ｖｇを上述した範囲に設
定することにより、第１実施例と略同様な動作を行わせ
ることができる。それゆえ、第１実施例で得られた図２
及び図３に示したような入出力特性図及び反射損失特性
図と略同様な特性を得ることができる。これ以外は、上
述した第１実施例と略同様である。それゆえ、図４にお
いて、図１の構成部分と対応する部分には、同一の番号
を付してその説明を省略する。
１、２２の抵抗値Ｒ１０、第３の抵抗２３の抵抗値Ｒ２
０及びＦＥＴ５のゲートバイアス電圧Ｖｇは、それぞれ
次のような範囲に設定されて使用される。 Ｒ１０：２０〜５０Ω Ｒ２０：１００〜２００Ω Ｖｇ：０〜−１ｖ Ｗｇ：５０〜４００μｍ ＦＥＴ５のゲートバイアス電圧Ｖｇを上述した範囲に設
定することにより、第１実施例と略同様な動作を行わせ
ることができる。それゆえ、第１実施例で得られた図２
及び図３に示したような入出力特性図及び反射損失特性
図と略同様な特性を得ることができる。これ以外は、上
述した第１実施例と略同様である。それゆえ、図４にお
いて、図１の構成部分と対応する部分には、同一の番号
を付してその説明を省略する。
【００３２】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。
１実施例において述べたのと略同様な効果を得ることが
できる。
【００３３】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、可変抵抗
素子としてはＦＥＴに限らずに、バイポーラ型トランジ
スタ、ダイオード等の非線形素子を用いることができ
る。また、リアクタンス素子としては、インダクタに限
ることなく、キャパシタなどの他の非線形素子を用いる
ことができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、可変抵抗
素子としてはＦＥＴに限らずに、バイポーラ型トランジ
スタ、ダイオード等の非線形素子を用いることができ
る。また、リアクタンス素子としては、インダクタに限
ることなく、キャパシタなどの他の非線形素子を用いる
ことができる。
【００３４】
【発明の効果】以上説明したように、この発明のリニア
ライザによれば、第１の抵抗と第２の抵抗とが直列接続
されると共にその第１及び第２の抵抗の接続点に第３の
抵抗が接続され、この第３の抵抗に可変抵抗素子が接続
され、この可変抵抗素子とグランドとの間にリアクタン
ス素子が接続され、第１、第２、第３の抵抗及びＦＥＴ
によりＴ型アッテネータを構成するようにしたので、小
型な回路構成で被補償回路の非線形性を補償することが
できる。また、この発明のリニアライザによれば、第１
の抵抗と、第２の抵抗と第３の抵抗との直列回路とが並
列接続され、第２及び第３の抵抗の接続点に可変抵抗素
子が接続され、この可変抵抗素子とグランドとの間にリ
アクタンス素子が接続され、第１、第２、第３の抵抗及
びＦＥＴによりπ型アッテネータを構成するようにした
ので、小型な回路構成で被補償回路の非線形性を補償す
ることができる。したがって、回路の小型化、軽量化を
図り、かつ消費電力の発生を抑制すると共に、入出力調
整を容易にすることができる。
ライザによれば、第１の抵抗と第２の抵抗とが直列接続
されると共にその第１及び第２の抵抗の接続点に第３の
抵抗が接続され、この第３の抵抗に可変抵抗素子が接続
され、この可変抵抗素子とグランドとの間にリアクタン
ス素子が接続され、第１、第２、第３の抵抗及びＦＥＴ
によりＴ型アッテネータを構成するようにしたので、小
型な回路構成で被補償回路の非線形性を補償することが
できる。また、この発明のリニアライザによれば、第１
の抵抗と、第２の抵抗と第３の抵抗との直列回路とが並
列接続され、第２及び第３の抵抗の接続点に可変抵抗素
子が接続され、この可変抵抗素子とグランドとの間にリ
アクタンス素子が接続され、第１、第２、第３の抵抗及
びＦＥＴによりπ型アッテネータを構成するようにした
ので、小型な回路構成で被補償回路の非線形性を補償す
ることができる。したがって、回路の小型化、軽量化を
図り、かつ消費電力の発生を抑制すると共に、入出力調
整を容易にすることができる。
【図１】この発明の第１実施例であるリニアライザの構
成を示す回路図である。
成を示す回路図である。
【図２】同リニアライザにより得られる入出力特性図で
ある。
ある。
【図３】同リニアライザにより得られる反射損失特性図
である。
である。
【図４】この発明の第２実施例であるリニアライザの構
成を示す回路図である。
成を示す回路図である。
【図５】従来のリニアライザの構成を示す回路図であ
る。
る。
【図６】リニアライザによって被補償回路の非線形性を
補償する原理を説明する図である。
補償する原理を説明する図である。
【図７】リニアライザによって被補償回路の非線形性を
補償する原理を説明する図である。
補償する原理を説明する図である。
【図８】リニアライザによって被補償回路の非線形性を
補償する原理を説明する図である。
補償する原理を説明する図である。
１、２１ 第１の抵抗 ２、２２ 第２の抵抗 ３、２３ 第３の抵抗 ４、２４ 接続点 ５ ＦＥＴ（可変抵抗素子） ５Ｇ ゲート電極 ５Ｓ ソース電極 ５Ｄ ドレイン電極 ６ インダクタ（リアクタンス素子） ７ 入力端子 ８ 出力端子 ９ ゲート抵抗 １０、２０ リニアライザ １２ 入出力インピーダンス部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J090 AA04 AA41 CA25 CA26 CA36 CA71 CA73 CA75 CA92 FA08 GN03 GN11 HA09 HA25 HA26 HA27 HA33 HN14 KA23 KA29 KA48 MA08 MA22 SA14 TA01 TA02 TA05 5J098 AA03 AA11 AA16 AB34 AC05 AC09 AC14 AC21 AC27 AD15 AD25 CA08
Claims (8)
- 【請求項１】 被補償回路の入出力特性と略逆の特性を
有し、前記被補償回路の前段に接続されて該被補償回路
の特性を補償するリニアライザであって、 可変抵抗素子とグランドとの間にリアクタンス素子を接
続し、前記可変抵抗素子の他端にＴ型アッテネータのシ
ャント側を接続したことを特徴とするリニアライザ。 - 【請求項２】 被補償回路の入出力特性と略逆の特性を
有し、前記被補償回路の前段に接続されて該被補償回路
の特性を補償するリニアライザであって、 可変抵抗素子とグランドとの間にリアクタンス素子を接
続し、前記可変抵抗素子の他端にπ型アッテネータのシ
ャント側を接続したことを特徴とするリニアライザ。 - 【請求項３】 被補償回路の入出力特性と略逆の特性を
有し、前記被補償回路の前段に接続されて該被補償回路
の特性を補償するリニアライザであって、 第１の抵抗と第２の抵抗とが直列接続されると共に該第
１及び第２の抵抗の接続点に第３の抵抗が接続され、該
第３の抵抗に可変抵抗素子が接続され、該可変抵抗素子
とグランドとの間にリアクタンス素子が接続され、前記
第１及び第２の抵抗の非接続端がそれぞれ入力端子及び
出力端子として用いられることを特徴とするリニアライ
ザ。 - 【請求項４】 被補償回路の入出力特性と略逆の特性を
有し、前記被補償回路の前段に接続されて該被補償回路
の特性を補償するリニアライザであって、 第１の抵抗と、第２の抵抗と第３の抵抗との直列回路と
が並列接続され、前記第２及び第３の抵抗の接続点に可
変抵抗素子が接続され、該可変抵抗素子とグランドとの
間にリアクタンス素子が接続され、前記第１の抵抗の両
端がそれぞれ入力端子及び出力端子として用いられるこ
とを特徴とするリニアライザ。 - 【請求項５】 前記可変抵抗素子は非線形素子からなる
ことを特徴とする請求項１乃至４のいずれか１に記載の
リニアライザ。 - 【請求項６】 前記非線形素子とグランドとの間にリア
クタンス素子が接続されていることを特徴とする請求項
５記載のリニアライザ。 - 【請求項７】 前記非線形素子として金属半導体トラン
ジスタを用いることを特徴とする請求項５又は６記載の
リニアライザ。 - 【請求項８】 前記金属半導体トランジスタのゲート電
極に該金属半導体トランジスタが飽和領域で動作するよ
うなバイアス電圧を印加し、該金属半導体トランジスタ
の動作時の非線形性を利用することを特徴とする請求項
７記載のリニアライザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171283A JP2000357927A (ja) | 1999-06-17 | 1999-06-17 | リニアライザ |
| US09/594,931 US6400222B1 (en) | 1999-06-17 | 2000-06-15 | Linearizer |
| KR10-2000-0033203A KR100375520B1 (ko) | 1999-06-17 | 2000-06-16 | 선형화기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171283A JP2000357927A (ja) | 1999-06-17 | 1999-06-17 | リニアライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357927A true JP2000357927A (ja) | 2000-12-26 |
Family
ID=15920462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11171283A Pending JP2000357927A (ja) | 1999-06-17 | 1999-06-17 | リニアライザ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6400222B1 (ja) |
| JP (1) | JP2000357927A (ja) |
| KR (1) | KR100375520B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009125555A1 (ja) * | 2008-04-08 | 2009-10-15 | 三菱電機株式会社 | 高周波増幅器 |
| JP2013015849A (ja) * | 2006-12-21 | 2013-01-24 | Konica Minolta Business Technologies Inc | 静電荷像現像用トナー |
| US10707834B2 (en) | 2018-03-08 | 2020-07-07 | Sumitomo Electric Device Innovaitons, Inc. | Variable attenuator |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100965700B1 (ko) * | 2005-03-04 | 2010-06-24 | 삼성전자주식회사 | 전치왜곡기 |
| WO2013178271A1 (en) * | 2012-05-31 | 2013-12-05 | Advantest (Singapore) Pte. Ltd. | Variable attenuator |
| WO2016014634A1 (en) * | 2014-07-22 | 2016-01-28 | Healy michael g | Inductive distortion system and method |
| US9831833B1 (en) * | 2016-01-28 | 2017-11-28 | Rockwell Collins, Inc. | Power amplifier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1410592A (en) * | 1971-10-04 | 1975-10-22 | Dolby Laboratories Inc | Controlled impedance devices |
| US5038113A (en) * | 1989-12-01 | 1991-08-06 | General Electric Company | Nonlinearity generator using FET source-to-drain conductive path |
-
1999
- 1999-06-17 JP JP11171283A patent/JP2000357927A/ja active Pending
-
2000
- 2000-06-15 US US09/594,931 patent/US6400222B1/en not_active Expired - Fee Related
- 2000-06-16 KR KR10-2000-0033203A patent/KR100375520B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013015849A (ja) * | 2006-12-21 | 2013-01-24 | Konica Minolta Business Technologies Inc | 静電荷像現像用トナー |
| WO2009125555A1 (ja) * | 2008-04-08 | 2009-10-15 | 三菱電機株式会社 | 高周波増幅器 |
| JP5165050B2 (ja) * | 2008-04-08 | 2013-03-21 | 三菱電機株式会社 | 高周波増幅器 |
| US10707834B2 (en) | 2018-03-08 | 2020-07-07 | Sumitomo Electric Device Innovaitons, Inc. | Variable attenuator |
Also Published As
| Publication number | Publication date |
|---|---|
| US6400222B1 (en) | 2002-06-04 |
| KR100375520B1 (ko) | 2003-03-29 |
| KR20010015039A (ko) | 2001-02-26 |
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