JP4121844B2 - 利得可変型増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、利得可変型の増幅器に係り、特に、各種の無線通信機器において高周波信号の増幅に用いられるものにあって、入出力特性の向上等を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の増幅器としては、例えば、増幅動作を行う増幅用半導体素子の入力側において、その増幅用半導体素子への高周波入力ラインとグランドとの間に、外部からの制御電圧によって導通状態を可変できる信号減衰用半導体素子を直列に設け、増幅用半導体素子への入力信号の減衰を行えるようにして利得可変可能に構成されたものが公知・周知となっている（例えば、特許文献１参照。）。
増幅器の利得を変える方策としては、上述のようにいわゆる利得可変を行う回路を設けるだけでなく、例えば、十分な信号入力に対しては、増幅器の電源電圧を断として最小の利得とする方法もある。
【０００３】
【特許文献１】
特開２００１−２３７６５０号公報（第３−４頁、第１図）
【０００４】
【発明が解決しようとする課題】
ところで、上述したような増幅器の入力側には、前段の回路と増幅器とのインピーダンス整合を行う入力インピーダンス整合回路が、また、出力側には、後段の回路と増幅器とのインピーダンス整合を行う出力インピーダンス整合回路が、それぞれ設けられることが多い。
このようなインピーダンス整合回路は、通常、微弱な信号が入力される場合を想定し、利得可変を行わない状態、すなわち、換言すれば、増幅器の利得が最大時において最適化されるため、増幅器の入力端及び出力端のそれぞれにおける電圧定在波比は、良好な特性を得ることができる。例えば、図３（Ａ）には、先の特許文献１に開示された構成の増幅器において利得可変を行わない場合と利得可変を行う場合のそれぞれの入力端における電圧定在波比の測定例が、また、図３（Ｂ）には、先の特許文献１に開示された構成の増幅器において利得可変を行わない場合と利得可変を行う場合のそれぞれの出力端における電圧定在波比の測定例が、それぞれ示されており、利得可変を行わない場合における電圧定在波比は良好であることが確認できる。
【０００５】
その一方、利得可変時、すなわち、換言すれば、増幅器の利得を最小とする場合には、先の特許文献１に開示された構成の増幅器においては、信号減衰用半導体素子がオン状態（導通状態）となり増幅器の入力及び出力インピーダンスが、利得可変を行わない場合と大きく異なるため、入出力端にそれぞれインピーダンス整合回路が設けられていても、これらのインピーダンス整合回路は先に述べたように増幅器の利得が最大時に最適化されていることから、例えば、図３（Ａ）及び図３（Ｂ）に示されたように、利得可変時における電圧定在波比は著しく悪化してしまう。
その結果、増幅器の前段や後段に接続されるフィルターの特性悪化を招来し、結局、無線通信機の受信性能を著しく悪化させてしまうという問題がある。
【０００６】
また、利得可変を行う回路を設けずに、電源供給の有無により利得可変を行うようにした増幅器の場合、電源供給を断つことにより無線通信機の低消費電力化が図られるという利点はあるものの、この場合にあっても、増幅器の入出力インピーダンスは、電源供給時と電源供給を断とした場合とでは大きく異なるため、電源供給を断とした場合における増幅器の入出力端における電圧定在波比が電源供給時に比して悪化してしまうという問題が生ずる点では、利得可変を行う回路を設けた増幅器と同様である。
さらに、このような電源電圧の供給の有無によって利得可変を行うようにした増幅器においては、その利得可変時（電源非供給断時）の利得が、信号増幅用半導体素子の入出力間アイソレーションによりほぼ決定されてしまうために、利得減衰量、すなわち、利得可変を行わない場合（電源供給時）の利得と利得可変を行う場合（電源非供給時）の利得の差を任意に設定することが不可能であるため、使い勝手が悪いという問題がある。
【０００７】
本発明は、上記実状に鑑みてなされたもので、利得可変時における低消費電力化を実現しつつ、利得可変の有無に関わらず入出力端における電圧定在波比の良好な利得可変型増幅器を提供するものである。
本発明の他の目的は、利得可変の有無に関わらず入出力端における電圧定在波比の良好で、かつ、利得減衰量を任意に設定することができる利得可変型増幅器を提供することにある。
【０００８】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る利得可変型増幅器は、
信号増幅用電界効果トランジスタを用いて高周波信号の増幅が行われるよう構成されてなる利得可変型増幅器であって、
前記信号増幅用電界効果トランジスタは、デュアルゲート型のものであって、その第１ゲート端子は増幅用ＦＥＴ入力側ＤＣカット用キャパシタ及び入力インピーダンス整合回路を介して高周波信号入力端子に接続される一方、ドレイン端子は、出力インピーダンス整合回路及び増幅用ＦＥＴ出力側ＤＣカット用キャパシタを介して高周波信号出力端子に接続され、
前記入力側キャパシタと前記入力インピーダンス整合回路の接続点に増幅器バイパス用電界効果トランジスタのソース端子がバイパス用ＦＥＴソース側ＤＣカット用キャパシタを介して接続される一方、当該増幅器バイパス用電界効果トランジスタのドレイン端子がバイパス用ＦＥＴドレイン側ＤＣカット用キャパシタを介して前記信号増幅用電界効果トランジスタのドレイン端子と前記出力インピーダンス整合回路の接続点に接続され、
前記入力インピーダンス整合回路と増幅用ＦＥＴ入力側ＤＣカット用キャパシタの接続点に、第１の補正用ＦＥＴ側ＤＣカット用キャパシタ及び第１の補正用ＦＥＴ側抵抗器を介して入力インピーダンス補正用電界効果トランジスタのドレイン端子が接続される一方、当該入力インピーダンス補正用電界効果トランジスタのソース端子が第１の補正用ＦＥＴ側バイパスキャパシタを介してグランドに接続され、
前記信号増幅用電界効果トランジスタのドレイン端子と前記出力インピーダンス整合回路の接続点に、第２の補正用ＦＥＴ側ＤＣカット用キャパシタ及び第２の補正用ＦＥＴ側抵抗器を介して出力インピーダンス補正用電界効果トランジスタのドレイン端子が接続される一方、当該出力インピーダンス補正用電界効果トランジスタのソース端子が第２の補正用ＦＥＴ側バイパスキャパシタを介してグランドに接続され、
前記増幅器バイパス用電界効果トランジスタ、前記入力インピーダンス補正用電界効果トランジスタ及び前記出力インピーダンス補正用電界効果トランジスタの各々のゲート端子が、それぞれ抵抗器を介してグランドに接続され、
前記増幅器バイパス用電界効果トランジスタ、前記入力インピーダンス補正用電界効果トランジスタ及び前記出力インピーダンス補正用電界効果トランジスタのドレイン端子及びソース端子が、それぞれ抵抗器を介して第１のコントロール電圧印加端子に接続され、
前記信号増幅用電界効果トランジスタのソース端子がインダクタを介して第２のゲート端子及びバイアスＳＷ用電界効果トランジスタのドレイン端子に接続されると共に、当該ソース端子は、キャパシタを介してグランドに接続され、
前記バイアスＳＷ用電界効果トランジスタのソース端子が自己バイアス抵抗器を介してグランドに接続される一方、ゲート端子がゲートバイアス抵抗器を介して第２のコントロール電圧印加端子に接続されてなるものである。
【０００９】
かかる構成においては、利得可変時、すなわち、最小利得を得る場合には、高周波入力信号は、増幅器バイパス手段により出力側にバイパスされると共に、信号増幅用電界効果トランジスタの入力側における入力インピーダンスの変動が、入力インピーダンス補正手段により、信号増幅用電界効果トランジスタの出力側における出力インピーダンスの変動が出力インピーダンス補正手段により、それぞれ補正されるようになっているため、利得可変を行わない状態、すなわち、信号増幅用電界効果トランジスタのみが動作して最大利得が得られる場合と比較して、利得可変時における増幅器の入出力端子における電圧定在波比の変動を小さくし、かつ、利得減衰量の任意の設定が可能となるものである。さらに、利得可変時に低消費電力化が可能となるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施の形態における利得可変型増幅器は、信号増幅用ＦＥＴ（電界効果トランジスタ）１により入力された高周波信号が増幅されると共に、バイアスＳＷ用ＦＥＴ５によって利得可変の有無が選択可能に構成されてなるものである。そして、さらに、信号増幅用ＦＥＴ１の第１ゲート端子（Ｇ１）側に第１のＤＣカット用キャパシタ（第１の補正用ＦＥＴ側ＤＣカット用キャパシタ）６及び抵抗器（第１の補正用ＦＥＴ側抵抗器）７並びに入力インピーダンス補正用ＦＥＴ２が配設され、また、信号増幅用ＦＥＴ１のドレイン端子側に第２のＤＣカット用キャパシタ（第２の補正用ＦＥＴ側ＤＣカット用キャパシタ）１２及び抵抗器（第２の補正用ＦＥＴ側抵抗器）１３並びに出力インピーダンス補正用ＦＥＴ３が配設され、さらに、信号増幅用ＦＥＴ１の第１ゲート端子（Ｇ１）とドレイン端子間に第４のＤＣカット用キャパシタ（バイパス用ＦＥＴソース側ＤＣカット用キャパシタ）２３、増幅器バイパス用ＦＥＴ４及び第５のＤＣカット用キャパシタ（バイパス用ＦＥＴドレイン側ＤＣカット用キャパシタ）２７が配設されたものとなっている。
以下、具体的に回路接続について説明すれば、まず、信号増幅用ＦＥＴ１は、例えば、ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)が好適であり、本発明の実施の形態においては、ｎチャンネル・デプレッション型のいわゆるデュアルゲートを有するものが用いられたものとなっている。
この信号増幅用ＦＥＴ１の第１ゲート端子（Ｇ１）は、抵抗器１９を介してグランドに接続されると共に、第３のＤＣカット用キャパシタ１８及び入力インピーダンス整合回路２９を介して高周波信号入力端子３２に接続されたものとなっている。
【００１１】
また、信号増幅用ＦＥＴ１のソース端子は、ソースインダクタ２０を介してバイアスＳＷ用ＦＥＴ５のドレイン端子及び信号増幅用ＦＥＴの第２ゲート端子（Ｇ２）並びにソースキャパシタ２２の一端に接続されたものとなっており、ソースキャパシタ２２の他端は、グランドに接続されたものとなっている。そして、バイアスＳＷ用ＦＥＴ５のソース端子は、自己バイアス抵抗器２１を介してグランドに接続されている。さらに、バイアスＳＷ用ＦＥＴ５のゲート端子は、ゲートバイアス抵抗器３５を介して第２のコントロール電圧印加端子３７に接続されている。
またさらに、信号増幅用ＦＥＴ１のドレイン端子は、チョークインダクタ２８を介して電源電圧印加端子３４に接続されると共に、出力インピーダンス整合回路３０及び第６のＤＣカット用キャパシタ（増幅用ＦＥＴ出力側ＤＣカット用キャパシタ）３１を介して高周波信号出力端子３３に接続されている。
【００１２】
一方、入力インピーダンス補正用ＦＥＴ２は、例えば、ｎチャンネル・デプレッション型のものが用いられ、そのドレイン端子は、抵抗器７（第１の補正用ＦＥＴ側抵抗器）と第１のＤＣカット用キャパシタ６（第１の補正用ＦＥＴ側ＤＣカット用キャパシタ）を介して、先の第３のＤＣカット用キャパシタ１８と入力インピーダンス整合回路２９の接続点に接続されている。また、入力インピーダンス補正用ＦＥＴ２のソース端子は、第１のバイパスキャパシタ（第１の補正用ＦＥＴ側バイパスキャパシタ）１１を介してグランドに接続される一方、ゲート端子は、抵抗器１０を介してグランドに接続されている。さらに、入力インピーダンス補正用ＦＥＴ２のドレイン端子は、第１のバイアス抵抗器８を介して、また、ソース端子は、第２のバイアス抵抗器９を介して、共に第１のコントロール電圧印加端子３６に接続されている。
なお、本発明の実施の形態においては、この入力インピーダンス補正用ＦＥＴ２を中心に構成された部分によって入力インピーダンス補正手段が実現されたものとなっている。
【００１３】
また、出力インピーダンス補正用ＦＥＴ３は、入力インピーダンス補正用ＦＥＴ２同様、例えば、ｎチャンネル・デプレッション型のものが用いられ、そのドレイン端子は、抵抗器１３及び第２のＤＣカット用キャパシタ１２を介して信号増幅用ＦＥＴ１のドレイン端子に接続される一方、ソース端子は、第２のバイパスキャパシタ（第２の補正用ＦＥＴ側バイパスキャパシタ）１７を介してグランドに接続されている。さらに、出力インピーダンス補正用ＦＥＴ３のゲート端子は、抵抗器１６を介してグランドに接続されている。そして、出力インピーダンス補正用ＦＥＴ３のドレイン端子は、第３のバイアス抵抗器１４を介して、ソース端子は、第４のバイアス抵抗器１５を介して、共に第１のコントロール電圧印加端子３６に接続されている。
本発明の実施の形態においては、この出力インピーダンス補正用ＦＥＴ３を中心に構成された部分によって出力インピーダンス補正手段が実現されたものとなっている。
【００１４】
増幅器バイパス用ＦＥＴ４も入力インピーダンス補正用ＦＥＴ２同様、例えば、ｎチャンネル・デプレッション型のものが用いられ、そのソース端子は、第４のＤＣカット用キャパシタ２３を介して先の第３のＤＣカット用キャパシタ１８と入力インピーダンス整合回路２９の接続点に接続される一方、ドレイン端子は、第５のＤＣカット用キャパシタ２７を介して信号増幅用ＦＥＴ１のドレイン端子に接続されている。一方、増幅器バイパス用ＦＥＴ４のゲート端子は、抵抗器２５を介してグランドに接続される一方、ソース端子は、第５のバイアス抵抗器２４を介して、ドレイン端子は、第６のバイアス抵抗器２６を介して、共に第１のコントロール電圧印加端子３６に接続されている。
本発明の実施の形態においては、この増幅器バイパス用ＦＥＴ４を中心に構成された部分によって増幅器バイパス手段が実現されたものとなっている。
【００１５】
次に、上記構成における動作について説明する。
まず、第１のコントロール電圧印加端子３６に印加されるコントロール電圧をＶＣＯＮＴ３６とし、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３及び増幅器バイパス用ＦＥＴ４の各々のピンチオフ電圧は、いずれも同一でＶｐであるとする。
最初に、利得可変を行わない場合（最大利得を得る場合）には、電源電圧印加端子３４には信号増幅用ＦＥＴ１が動作するような電源電圧を印加し、第２のコントロール電圧印加端子３７にはバイアスＳＷ用ＦＥＴ５がオン（導通状態）となるようなバイアス電圧を印加し、かつ、第１のコントロール電圧印加端子３６には、ＶＣＯＮＴ３６≧−Ｖｐとなるような電圧を印加する。
その結果、信号増幅用ＦＥＴ１が動作状態となる一方、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３及び増幅器バイパス用ＦＥＴ４は、いずれもオフ状態（非導通状態）となる。
【００１６】
そして、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３及び増幅器バイパス用ＦＥＴ４の各々のゲート幅Ｗgt、ＤＣカット用キャパシタ６，１２，１８，３１の各々の容量値、抵抗器７，１３の各々の抵抗値及びバイパスキャパシタ１１，１７の各々の容量値は、利得可変を行わない状態において、これら素子における高周波入力信号及び高周波出力信号の減衰を抑えるように最適化されているため、高周波信号入力端子３２から入力インピーダンス整合回路２９を介して入力された高周波信号は、入力インピーダンス補正用ＦＥＴ２及び増幅器バイパス用ＦＥＴ４において減衰することなく第３のＤＣカット用キャパシタ１８を介して信号増幅用ＦＥＴ１のゲート端子（Ｇ１）に入力され、増幅されてドレイン端子から出力された高周波信号は、出力インピーダンス補正用ＦＥＴ３によっても減衰されることなく、出力インピーダンス整合回路３０及びＤＣカット用キャパシタ３１を介して高周波信号出力端子３３に出力されることとなり、通常の増幅器と同様に動作して最大利得を得ることができる。
【００１７】
一方、利得可変を行う場合（最小利得を得る場合）には、第２のコントロール電圧印加端子３７にバイアスＳＷ用ＦＥＴ５がオフ状態となるようなバイアス電圧を印加し、かつ、第１のコントロール電圧印加端子３６には、ＶＣＯＮＴ３６≦−Ｖｐとなるような電圧を印加する。
その結果、信号増幅用ＦＥＴ１がオフ状態となる一方、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３及び増幅器バイパス用ＦＥＴ４は、いずれもオン状態（導通状態）となる。この場合、信号増幅用ＦＥＴ１はオフ状態であるため、高周波入力信号は信号増幅用ＦＥＴ１を通過するのではなく、第４のＤＣカット用キャパシタ２３、増幅器バイパス用ＦＥＴ４及び第５のＤＣカット用キャパシタ２７にて構成されたバイパス経路を通過することとなる。
【００１８】
ここで、利得可変時における利得は、第４のＤＣカット用キャパシタ２３、増幅器バイパス用ＦＥＴ４及び第５のＤＣカット用キャパシタ２７で構成されたバイパス経路における通過損失により決定されることとなるが、増幅器バイパス用ＦＥＴのゲート幅Ｗgt、第４及び第５のＤＣカット用キャパシタ２３，２７の容量値を最適化することにより、利得可変時における利得及び利得減衰量を所望の値に任意に設定することが可能である。
また、電源電圧印加端子３に信号増幅用ＦＥＴ１が動作するような電源電圧が印加されたままであっても、上述したようにバイアスＳＷ用ＦＥＴ５がオフ状態となっているため、信号増幅用ＦＥＴ１が動作することは無く、信号増幅用ＦＥＴ１を確実にオフ状態に保持することが可能となる。そのため、利得可変時には、増幅器における低消費電力化を実現することができ、ひいては増幅器を用いた無線通信機のバッテリの使用可能な時間を延長することができることとなる。
【００１９】
ここで、信号増幅用ＦＥＴ１は、通常、そのゲートインピーダンス及びドレインインピーダンスが、信号増幅用ＦＥＴ１がオン状態にある場合と、オフ状態にある場合とは大きく異なる。したがって、従来回路においては、第２のコントロール電圧印加端子３７に、バイアスＳＷ用ＦＥＴ５がオン状態となるようなバイアス電圧を印加した場合と、バイアスＳＷ用ＦＥＴ５がオフ状態となるようなバイアス電圧を印加した場合とでは、信号増幅用ＦＥＴ１のゲートインピーダンス及びドレインインピーダンスが大きく異なり、そのため、信号増幅用ＦＥＴ１にに入力インピーダンス整合回路２９及び出力インピーダンス整合回路３０を接続した状態であっても、信号増幅用ＦＥＴ１をオフ状態とした際には、高周波信号入力端子３２及び高周波信号出力端子３３のＶＳＷＲ（電圧定在波比）は、信号増幅用ＦＥＴ１がオン状態にある場合より著しく悪化してしまっていた。
【００２０】
これに対して、本発明の実施の形態における増幅器においては、信号増幅用ＦＥＴ１をオフ状態としながらも、第１のコントロール電圧印加端子３６の印加電圧を上述したような値に設定することにより、入力インピーダンス補正用ＦＥＴ２、増幅器バイパス用ＦＥＴ及び出力インピーダンス補正用ＦＥＴ３をオン状態として、信号増幅用ＦＥＴ１のゲートインピーダンス及びドレインインピーダンスがオン状態のそれと同等の値にすることができるものとなっている。
その結果、入力インピーダンス整合回路２９及び出力インピーダンス整合回路３０を付加した状態における高周波信号入力端子３２及び高周波信号出力端子３３のＶＳＷＲが、信号増幅用ＦＥＴ１がオン状態かオフ状態かに関わらず良好な値に維持されることとなるものである。
【００２１】
ここで、入力インピーダンス補正用ＦＥＴ２のゲート幅Ｗgt、抵抗器７の抵抗値、第１のＤＣカット用キャパシタ６及び第１のバイパスキャパシタ１１の容量値は、利得可変時（最小利得を得る場合）における高周波信号入力端子３２のＶＳＷＲが、利得可変を行わない状態（最大利得を得る場合）と比較して悪化することがないような値に最適化されている。また、出力インピーダンス補正用ＦＥＴ３のゲート幅Ｗgt、抵抗器１３の抵抗値、第２のＤＣカット用キャパシタ１２及びバイパスキャパシタ１７の容量値は、利得可変時における高周波信号出力端子３３のＶＳＷＲが、利得可変を行わない状態と比較して悪化することがないような値に最適化されている。
【００２２】
図２（Ａ）及び図２（Ｂ）には、本発明の実施の形態における増幅器の高周波信号入力端子３２及び高周波信号出力端子３３におけるＶＳＷＲの試験例が示されており、以下、同図について説明する。
図２（Ａ）は、高周波信号入力端子３２におけるＶＳＷＲの試験例を、図２（Ｂ）は、高周波信号出力端子３３におけるＶＳＷＲの試験例を、それぞれ示すものであって、いずれも利得可変時及び利得可変を行わない場合（利得非可変時）のそれぞれのＶＳＷＲの試験例が示されたものとなっている。
いずれの場合においても、利得可変時と利得非可変時とで、ＶＳＷＲに若干の違いはあるものの、従来に比して（図３参照）格段に改善されていることが確認できるものとなっている。
【００２３】
なお、上述した構成例においては、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３のいずれも一個であるが、それぞれ所望に応じて複数個直列接続した構成としても勿論良いものである。
【００２４】
【発明の効果】
以上、述べたように、本発明によれば、利得可変時、すなわち、換言すれば、最小利得を得る場合にのみ入力インピーダンス補正手段を構成する入力インピーダンス補正用電界効果トランジスタ、出力インピーダンス補正手段を構成する出力インピーダンス補正用電界効果トランジスタ及び増幅器バイパス手段を構成する増幅器バイパス用ＦＥＴ電界効果トランジスタを動作状態とするよう構成することにより、信号増幅用電界効果トランジスタを非動作状態としつつ、利得可変を行わない状態、すなわち、信号増幅用電界効果トランジスタが動作し最大利得が得られる状態と比較して、利得可変時における高周波入力端子及び高周波出力端子における電圧定在波比の変動を小さくすることができ、そのため、利得可変時にあっても利得可変型増幅器の前段や後段に接続されるフィルターなどの特性を損なうことがないという効果を奏するものである。
また、本発明によれば、利得可変時における利得及び利得減衰量の大きさを任意に設定可能であるために、所望する利得及び利得減衰量の増幅器を容易に得ることができるという効果を奏するものである。さらに、利得可変時に低消費電力化ができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における利得可変型増幅器の一回路構成例を示す回路図である。
【図２】図１に示された利得可変型増幅器の入出力端子におけるインピーダンス及びＶＳＷＲの一試験例を示すスミスチャートによる特性グラフであって、図２（Ａ）は、高周波入力端子におけるインピーダンス及びＶＳＷＲを示す特性グラフ、図２（Ｂ）は、高周波出力端子におけるインピーダンス及びＶＳＷＲを示す特性グラフである。
【図３】従来回路の入出力端子におけるインピーダンス及びＶＳＷＲの一例を示すスミスチャートによる特性グラフであって、図３（Ａ）は、高周波入力端子におけるインピーダンス及びＶＳＷＲを示す特性グラフ、図３（Ｂ）は、高周波出力端子におけるインピーダンス及びＶＳＷＲを示す特性グラフである。
【符号の説明】
１…信号増幅用ＦＥＴ
２…入力インピーダンス補正用ＦＥＴ
３…出力インピーダンス補正用ＦＥＴ
４…増幅器バイパス用ＦＥＴ
５…バイアスＳＷ用ＦＥＴ
２９…入力インピーダンス整合回路
３０…出力インピーダンス整合回路
３２…高周波信号入力端子
３３…高周波信号出力端子
３６…第１のコントロール電圧印加端子
３７…第２のコントロール電圧印加端子
【発明の属する技術分野】
本発明は、利得可変型の増幅器に係り、特に、各種の無線通信機器において高周波信号の増幅に用いられるものにあって、入出力特性の向上等を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の増幅器としては、例えば、増幅動作を行う増幅用半導体素子の入力側において、その増幅用半導体素子への高周波入力ラインとグランドとの間に、外部からの制御電圧によって導通状態を可変できる信号減衰用半導体素子を直列に設け、増幅用半導体素子への入力信号の減衰を行えるようにして利得可変可能に構成されたものが公知・周知となっている（例えば、特許文献１参照。）。
増幅器の利得を変える方策としては、上述のようにいわゆる利得可変を行う回路を設けるだけでなく、例えば、十分な信号入力に対しては、増幅器の電源電圧を断として最小の利得とする方法もある。
【０００３】
【特許文献１】
特開２００１−２３７６５０号公報（第３−４頁、第１図）
【０００４】
【発明が解決しようとする課題】
ところで、上述したような増幅器の入力側には、前段の回路と増幅器とのインピーダンス整合を行う入力インピーダンス整合回路が、また、出力側には、後段の回路と増幅器とのインピーダンス整合を行う出力インピーダンス整合回路が、それぞれ設けられることが多い。
このようなインピーダンス整合回路は、通常、微弱な信号が入力される場合を想定し、利得可変を行わない状態、すなわち、換言すれば、増幅器の利得が最大時において最適化されるため、増幅器の入力端及び出力端のそれぞれにおける電圧定在波比は、良好な特性を得ることができる。例えば、図３（Ａ）には、先の特許文献１に開示された構成の増幅器において利得可変を行わない場合と利得可変を行う場合のそれぞれの入力端における電圧定在波比の測定例が、また、図３（Ｂ）には、先の特許文献１に開示された構成の増幅器において利得可変を行わない場合と利得可変を行う場合のそれぞれの出力端における電圧定在波比の測定例が、それぞれ示されており、利得可変を行わない場合における電圧定在波比は良好であることが確認できる。
【０００５】
その一方、利得可変時、すなわち、換言すれば、増幅器の利得を最小とする場合には、先の特許文献１に開示された構成の増幅器においては、信号減衰用半導体素子がオン状態（導通状態）となり増幅器の入力及び出力インピーダンスが、利得可変を行わない場合と大きく異なるため、入出力端にそれぞれインピーダンス整合回路が設けられていても、これらのインピーダンス整合回路は先に述べたように増幅器の利得が最大時に最適化されていることから、例えば、図３（Ａ）及び図３（Ｂ）に示されたように、利得可変時における電圧定在波比は著しく悪化してしまう。
その結果、増幅器の前段や後段に接続されるフィルターの特性悪化を招来し、結局、無線通信機の受信性能を著しく悪化させてしまうという問題がある。
【０００６】
また、利得可変を行う回路を設けずに、電源供給の有無により利得可変を行うようにした増幅器の場合、電源供給を断つことにより無線通信機の低消費電力化が図られるという利点はあるものの、この場合にあっても、増幅器の入出力インピーダンスは、電源供給時と電源供給を断とした場合とでは大きく異なるため、電源供給を断とした場合における増幅器の入出力端における電圧定在波比が電源供給時に比して悪化してしまうという問題が生ずる点では、利得可変を行う回路を設けた増幅器と同様である。
さらに、このような電源電圧の供給の有無によって利得可変を行うようにした増幅器においては、その利得可変時（電源非供給断時）の利得が、信号増幅用半導体素子の入出力間アイソレーションによりほぼ決定されてしまうために、利得減衰量、すなわち、利得可変を行わない場合（電源供給時）の利得と利得可変を行う場合（電源非供給時）の利得の差を任意に設定することが不可能であるため、使い勝手が悪いという問題がある。
【０００７】
本発明は、上記実状に鑑みてなされたもので、利得可変時における低消費電力化を実現しつつ、利得可変の有無に関わらず入出力端における電圧定在波比の良好な利得可変型増幅器を提供するものである。
本発明の他の目的は、利得可変の有無に関わらず入出力端における電圧定在波比の良好で、かつ、利得減衰量を任意に設定することができる利得可変型増幅器を提供することにある。
【０００８】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る利得可変型増幅器は、
信号増幅用電界効果トランジスタを用いて高周波信号の増幅が行われるよう構成されてなる利得可変型増幅器であって、
前記信号増幅用電界効果トランジスタは、デュアルゲート型のものであって、その第１ゲート端子は増幅用ＦＥＴ入力側ＤＣカット用キャパシタ及び入力インピーダンス整合回路を介して高周波信号入力端子に接続される一方、ドレイン端子は、出力インピーダンス整合回路及び増幅用ＦＥＴ出力側ＤＣカット用キャパシタを介して高周波信号出力端子に接続され、
前記入力側キャパシタと前記入力インピーダンス整合回路の接続点に増幅器バイパス用電界効果トランジスタのソース端子がバイパス用ＦＥＴソース側ＤＣカット用キャパシタを介して接続される一方、当該増幅器バイパス用電界効果トランジスタのドレイン端子がバイパス用ＦＥＴドレイン側ＤＣカット用キャパシタを介して前記信号増幅用電界効果トランジスタのドレイン端子と前記出力インピーダンス整合回路の接続点に接続され、
前記入力インピーダンス整合回路と増幅用ＦＥＴ入力側ＤＣカット用キャパシタの接続点に、第１の補正用ＦＥＴ側ＤＣカット用キャパシタ及び第１の補正用ＦＥＴ側抵抗器を介して入力インピーダンス補正用電界効果トランジスタのドレイン端子が接続される一方、当該入力インピーダンス補正用電界効果トランジスタのソース端子が第１の補正用ＦＥＴ側バイパスキャパシタを介してグランドに接続され、
前記信号増幅用電界効果トランジスタのドレイン端子と前記出力インピーダンス整合回路の接続点に、第２の補正用ＦＥＴ側ＤＣカット用キャパシタ及び第２の補正用ＦＥＴ側抵抗器を介して出力インピーダンス補正用電界効果トランジスタのドレイン端子が接続される一方、当該出力インピーダンス補正用電界効果トランジスタのソース端子が第２の補正用ＦＥＴ側バイパスキャパシタを介してグランドに接続され、
前記増幅器バイパス用電界効果トランジスタ、前記入力インピーダンス補正用電界効果トランジスタ及び前記出力インピーダンス補正用電界効果トランジスタの各々のゲート端子が、それぞれ抵抗器を介してグランドに接続され、
前記増幅器バイパス用電界効果トランジスタ、前記入力インピーダンス補正用電界効果トランジスタ及び前記出力インピーダンス補正用電界効果トランジスタのドレイン端子及びソース端子が、それぞれ抵抗器を介して第１のコントロール電圧印加端子に接続され、
前記信号増幅用電界効果トランジスタのソース端子がインダクタを介して第２のゲート端子及びバイアスＳＷ用電界効果トランジスタのドレイン端子に接続されると共に、当該ソース端子は、キャパシタを介してグランドに接続され、
前記バイアスＳＷ用電界効果トランジスタのソース端子が自己バイアス抵抗器を介してグランドに接続される一方、ゲート端子がゲートバイアス抵抗器を介して第２のコントロール電圧印加端子に接続されてなるものである。
【０００９】
かかる構成においては、利得可変時、すなわち、最小利得を得る場合には、高周波入力信号は、増幅器バイパス手段により出力側にバイパスされると共に、信号増幅用電界効果トランジスタの入力側における入力インピーダンスの変動が、入力インピーダンス補正手段により、信号増幅用電界効果トランジスタの出力側における出力インピーダンスの変動が出力インピーダンス補正手段により、それぞれ補正されるようになっているため、利得可変を行わない状態、すなわち、信号増幅用電界効果トランジスタのみが動作して最大利得が得られる場合と比較して、利得可変時における増幅器の入出力端子における電圧定在波比の変動を小さくし、かつ、利得減衰量の任意の設定が可能となるものである。さらに、利得可変時に低消費電力化が可能となるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施の形態における利得可変型増幅器は、信号増幅用ＦＥＴ（電界効果トランジスタ）１により入力された高周波信号が増幅されると共に、バイアスＳＷ用ＦＥＴ５によって利得可変の有無が選択可能に構成されてなるものである。そして、さらに、信号増幅用ＦＥＴ１の第１ゲート端子（Ｇ１）側に第１のＤＣカット用キャパシタ（第１の補正用ＦＥＴ側ＤＣカット用キャパシタ）６及び抵抗器（第１の補正用ＦＥＴ側抵抗器）７並びに入力インピーダンス補正用ＦＥＴ２が配設され、また、信号増幅用ＦＥＴ１のドレイン端子側に第２のＤＣカット用キャパシタ（第２の補正用ＦＥＴ側ＤＣカット用キャパシタ）１２及び抵抗器（第２の補正用ＦＥＴ側抵抗器）１３並びに出力インピーダンス補正用ＦＥＴ３が配設され、さらに、信号増幅用ＦＥＴ１の第１ゲート端子（Ｇ１）とドレイン端子間に第４のＤＣカット用キャパシタ（バイパス用ＦＥＴソース側ＤＣカット用キャパシタ）２３、増幅器バイパス用ＦＥＴ４及び第５のＤＣカット用キャパシタ（バイパス用ＦＥＴドレイン側ＤＣカット用キャパシタ）２７が配設されたものとなっている。
以下、具体的に回路接続について説明すれば、まず、信号増幅用ＦＥＴ１は、例えば、ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)が好適であり、本発明の実施の形態においては、ｎチャンネル・デプレッション型のいわゆるデュアルゲートを有するものが用いられたものとなっている。
この信号増幅用ＦＥＴ１の第１ゲート端子（Ｇ１）は、抵抗器１９を介してグランドに接続されると共に、第３のＤＣカット用キャパシタ１８及び入力インピーダンス整合回路２９を介して高周波信号入力端子３２に接続されたものとなっている。
【００１１】
また、信号増幅用ＦＥＴ１のソース端子は、ソースインダクタ２０を介してバイアスＳＷ用ＦＥＴ５のドレイン端子及び信号増幅用ＦＥＴの第２ゲート端子（Ｇ２）並びにソースキャパシタ２２の一端に接続されたものとなっており、ソースキャパシタ２２の他端は、グランドに接続されたものとなっている。そして、バイアスＳＷ用ＦＥＴ５のソース端子は、自己バイアス抵抗器２１を介してグランドに接続されている。さらに、バイアスＳＷ用ＦＥＴ５のゲート端子は、ゲートバイアス抵抗器３５を介して第２のコントロール電圧印加端子３７に接続されている。
またさらに、信号増幅用ＦＥＴ１のドレイン端子は、チョークインダクタ２８を介して電源電圧印加端子３４に接続されると共に、出力インピーダンス整合回路３０及び第６のＤＣカット用キャパシタ（増幅用ＦＥＴ出力側ＤＣカット用キャパシタ）３１を介して高周波信号出力端子３３に接続されている。
【００１２】
一方、入力インピーダンス補正用ＦＥＴ２は、例えば、ｎチャンネル・デプレッション型のものが用いられ、そのドレイン端子は、抵抗器７（第１の補正用ＦＥＴ側抵抗器）と第１のＤＣカット用キャパシタ６（第１の補正用ＦＥＴ側ＤＣカット用キャパシタ）を介して、先の第３のＤＣカット用キャパシタ１８と入力インピーダンス整合回路２９の接続点に接続されている。また、入力インピーダンス補正用ＦＥＴ２のソース端子は、第１のバイパスキャパシタ（第１の補正用ＦＥＴ側バイパスキャパシタ）１１を介してグランドに接続される一方、ゲート端子は、抵抗器１０を介してグランドに接続されている。さらに、入力インピーダンス補正用ＦＥＴ２のドレイン端子は、第１のバイアス抵抗器８を介して、また、ソース端子は、第２のバイアス抵抗器９を介して、共に第１のコントロール電圧印加端子３６に接続されている。
なお、本発明の実施の形態においては、この入力インピーダンス補正用ＦＥＴ２を中心に構成された部分によって入力インピーダンス補正手段が実現されたものとなっている。
【００１３】
また、出力インピーダンス補正用ＦＥＴ３は、入力インピーダンス補正用ＦＥＴ２同様、例えば、ｎチャンネル・デプレッション型のものが用いられ、そのドレイン端子は、抵抗器１３及び第２のＤＣカット用キャパシタ１２を介して信号増幅用ＦＥＴ１のドレイン端子に接続される一方、ソース端子は、第２のバイパスキャパシタ（第２の補正用ＦＥＴ側バイパスキャパシタ）１７を介してグランドに接続されている。さらに、出力インピーダンス補正用ＦＥＴ３のゲート端子は、抵抗器１６を介してグランドに接続されている。そして、出力インピーダンス補正用ＦＥＴ３のドレイン端子は、第３のバイアス抵抗器１４を介して、ソース端子は、第４のバイアス抵抗器１５を介して、共に第１のコントロール電圧印加端子３６に接続されている。
本発明の実施の形態においては、この出力インピーダンス補正用ＦＥＴ３を中心に構成された部分によって出力インピーダンス補正手段が実現されたものとなっている。
【００１４】
増幅器バイパス用ＦＥＴ４も入力インピーダンス補正用ＦＥＴ２同様、例えば、ｎチャンネル・デプレッション型のものが用いられ、そのソース端子は、第４のＤＣカット用キャパシタ２３を介して先の第３のＤＣカット用キャパシタ１８と入力インピーダンス整合回路２９の接続点に接続される一方、ドレイン端子は、第５のＤＣカット用キャパシタ２７を介して信号増幅用ＦＥＴ１のドレイン端子に接続されている。一方、増幅器バイパス用ＦＥＴ４のゲート端子は、抵抗器２５を介してグランドに接続される一方、ソース端子は、第５のバイアス抵抗器２４を介して、ドレイン端子は、第６のバイアス抵抗器２６を介して、共に第１のコントロール電圧印加端子３６に接続されている。
本発明の実施の形態においては、この増幅器バイパス用ＦＥＴ４を中心に構成された部分によって増幅器バイパス手段が実現されたものとなっている。
【００１５】
次に、上記構成における動作について説明する。
まず、第１のコントロール電圧印加端子３６に印加されるコントロール電圧をＶＣＯＮＴ３６とし、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３及び増幅器バイパス用ＦＥＴ４の各々のピンチオフ電圧は、いずれも同一でＶｐであるとする。
最初に、利得可変を行わない場合（最大利得を得る場合）には、電源電圧印加端子３４には信号増幅用ＦＥＴ１が動作するような電源電圧を印加し、第２のコントロール電圧印加端子３７にはバイアスＳＷ用ＦＥＴ５がオン（導通状態）となるようなバイアス電圧を印加し、かつ、第１のコントロール電圧印加端子３６には、ＶＣＯＮＴ３６≧−Ｖｐとなるような電圧を印加する。
その結果、信号増幅用ＦＥＴ１が動作状態となる一方、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３及び増幅器バイパス用ＦＥＴ４は、いずれもオフ状態（非導通状態）となる。
【００１６】
そして、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３及び増幅器バイパス用ＦＥＴ４の各々のゲート幅Ｗgt、ＤＣカット用キャパシタ６，１２，１８，３１の各々の容量値、抵抗器７，１３の各々の抵抗値及びバイパスキャパシタ１１，１７の各々の容量値は、利得可変を行わない状態において、これら素子における高周波入力信号及び高周波出力信号の減衰を抑えるように最適化されているため、高周波信号入力端子３２から入力インピーダンス整合回路２９を介して入力された高周波信号は、入力インピーダンス補正用ＦＥＴ２及び増幅器バイパス用ＦＥＴ４において減衰することなく第３のＤＣカット用キャパシタ１８を介して信号増幅用ＦＥＴ１のゲート端子（Ｇ１）に入力され、増幅されてドレイン端子から出力された高周波信号は、出力インピーダンス補正用ＦＥＴ３によっても減衰されることなく、出力インピーダンス整合回路３０及びＤＣカット用キャパシタ３１を介して高周波信号出力端子３３に出力されることとなり、通常の増幅器と同様に動作して最大利得を得ることができる。
【００１７】
一方、利得可変を行う場合（最小利得を得る場合）には、第２のコントロール電圧印加端子３７にバイアスＳＷ用ＦＥＴ５がオフ状態となるようなバイアス電圧を印加し、かつ、第１のコントロール電圧印加端子３６には、ＶＣＯＮＴ３６≦−Ｖｐとなるような電圧を印加する。
その結果、信号増幅用ＦＥＴ１がオフ状態となる一方、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３及び増幅器バイパス用ＦＥＴ４は、いずれもオン状態（導通状態）となる。この場合、信号増幅用ＦＥＴ１はオフ状態であるため、高周波入力信号は信号増幅用ＦＥＴ１を通過するのではなく、第４のＤＣカット用キャパシタ２３、増幅器バイパス用ＦＥＴ４及び第５のＤＣカット用キャパシタ２７にて構成されたバイパス経路を通過することとなる。
【００１８】
ここで、利得可変時における利得は、第４のＤＣカット用キャパシタ２３、増幅器バイパス用ＦＥＴ４及び第５のＤＣカット用キャパシタ２７で構成されたバイパス経路における通過損失により決定されることとなるが、増幅器バイパス用ＦＥＴのゲート幅Ｗgt、第４及び第５のＤＣカット用キャパシタ２３，２７の容量値を最適化することにより、利得可変時における利得及び利得減衰量を所望の値に任意に設定することが可能である。
また、電源電圧印加端子３に信号増幅用ＦＥＴ１が動作するような電源電圧が印加されたままであっても、上述したようにバイアスＳＷ用ＦＥＴ５がオフ状態となっているため、信号増幅用ＦＥＴ１が動作することは無く、信号増幅用ＦＥＴ１を確実にオフ状態に保持することが可能となる。そのため、利得可変時には、増幅器における低消費電力化を実現することができ、ひいては増幅器を用いた無線通信機のバッテリの使用可能な時間を延長することができることとなる。
【００１９】
ここで、信号増幅用ＦＥＴ１は、通常、そのゲートインピーダンス及びドレインインピーダンスが、信号増幅用ＦＥＴ１がオン状態にある場合と、オフ状態にある場合とは大きく異なる。したがって、従来回路においては、第２のコントロール電圧印加端子３７に、バイアスＳＷ用ＦＥＴ５がオン状態となるようなバイアス電圧を印加した場合と、バイアスＳＷ用ＦＥＴ５がオフ状態となるようなバイアス電圧を印加した場合とでは、信号増幅用ＦＥＴ１のゲートインピーダンス及びドレインインピーダンスが大きく異なり、そのため、信号増幅用ＦＥＴ１にに入力インピーダンス整合回路２９及び出力インピーダンス整合回路３０を接続した状態であっても、信号増幅用ＦＥＴ１をオフ状態とした際には、高周波信号入力端子３２及び高周波信号出力端子３３のＶＳＷＲ（電圧定在波比）は、信号増幅用ＦＥＴ１がオン状態にある場合より著しく悪化してしまっていた。
【００２０】
これに対して、本発明の実施の形態における増幅器においては、信号増幅用ＦＥＴ１をオフ状態としながらも、第１のコントロール電圧印加端子３６の印加電圧を上述したような値に設定することにより、入力インピーダンス補正用ＦＥＴ２、増幅器バイパス用ＦＥＴ及び出力インピーダンス補正用ＦＥＴ３をオン状態として、信号増幅用ＦＥＴ１のゲートインピーダンス及びドレインインピーダンスがオン状態のそれと同等の値にすることができるものとなっている。
その結果、入力インピーダンス整合回路２９及び出力インピーダンス整合回路３０を付加した状態における高周波信号入力端子３２及び高周波信号出力端子３３のＶＳＷＲが、信号増幅用ＦＥＴ１がオン状態かオフ状態かに関わらず良好な値に維持されることとなるものである。
【００２１】
ここで、入力インピーダンス補正用ＦＥＴ２のゲート幅Ｗgt、抵抗器７の抵抗値、第１のＤＣカット用キャパシタ６及び第１のバイパスキャパシタ１１の容量値は、利得可変時（最小利得を得る場合）における高周波信号入力端子３２のＶＳＷＲが、利得可変を行わない状態（最大利得を得る場合）と比較して悪化することがないような値に最適化されている。また、出力インピーダンス補正用ＦＥＴ３のゲート幅Ｗgt、抵抗器１３の抵抗値、第２のＤＣカット用キャパシタ１２及びバイパスキャパシタ１７の容量値は、利得可変時における高周波信号出力端子３３のＶＳＷＲが、利得可変を行わない状態と比較して悪化することがないような値に最適化されている。
【００２２】
図２（Ａ）及び図２（Ｂ）には、本発明の実施の形態における増幅器の高周波信号入力端子３２及び高周波信号出力端子３３におけるＶＳＷＲの試験例が示されており、以下、同図について説明する。
図２（Ａ）は、高周波信号入力端子３２におけるＶＳＷＲの試験例を、図２（Ｂ）は、高周波信号出力端子３３におけるＶＳＷＲの試験例を、それぞれ示すものであって、いずれも利得可変時及び利得可変を行わない場合（利得非可変時）のそれぞれのＶＳＷＲの試験例が示されたものとなっている。
いずれの場合においても、利得可変時と利得非可変時とで、ＶＳＷＲに若干の違いはあるものの、従来に比して（図３参照）格段に改善されていることが確認できるものとなっている。
【００２３】
なお、上述した構成例においては、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２、出力インピーダンス補正用ＦＥＴ３のいずれも一個であるが、それぞれ所望に応じて複数個直列接続した構成としても勿論良いものである。
【００２４】
【発明の効果】
以上、述べたように、本発明によれば、利得可変時、すなわち、換言すれば、最小利得を得る場合にのみ入力インピーダンス補正手段を構成する入力インピーダンス補正用電界効果トランジスタ、出力インピーダンス補正手段を構成する出力インピーダンス補正用電界効果トランジスタ及び増幅器バイパス手段を構成する増幅器バイパス用ＦＥＴ電界効果トランジスタを動作状態とするよう構成することにより、信号増幅用電界効果トランジスタを非動作状態としつつ、利得可変を行わない状態、すなわち、信号増幅用電界効果トランジスタが動作し最大利得が得られる状態と比較して、利得可変時における高周波入力端子及び高周波出力端子における電圧定在波比の変動を小さくすることができ、そのため、利得可変時にあっても利得可変型増幅器の前段や後段に接続されるフィルターなどの特性を損なうことがないという効果を奏するものである。
また、本発明によれば、利得可変時における利得及び利得減衰量の大きさを任意に設定可能であるために、所望する利得及び利得減衰量の増幅器を容易に得ることができるという効果を奏するものである。さらに、利得可変時に低消費電力化ができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における利得可変型増幅器の一回路構成例を示す回路図である。
【図２】図１に示された利得可変型増幅器の入出力端子におけるインピーダンス及びＶＳＷＲの一試験例を示すスミスチャートによる特性グラフであって、図２（Ａ）は、高周波入力端子におけるインピーダンス及びＶＳＷＲを示す特性グラフ、図２（Ｂ）は、高周波出力端子におけるインピーダンス及びＶＳＷＲを示す特性グラフである。
【図３】従来回路の入出力端子におけるインピーダンス及びＶＳＷＲの一例を示すスミスチャートによる特性グラフであって、図３（Ａ）は、高周波入力端子におけるインピーダンス及びＶＳＷＲを示す特性グラフ、図３（Ｂ）は、高周波出力端子におけるインピーダンス及びＶＳＷＲを示す特性グラフである。
【符号の説明】
１…信号増幅用ＦＥＴ
２…入力インピーダンス補正用ＦＥＴ
３…出力インピーダンス補正用ＦＥＴ
４…増幅器バイパス用ＦＥＴ
５…バイアスＳＷ用ＦＥＴ
２９…入力インピーダンス整合回路
３０…出力インピーダンス整合回路
３２…高周波信号入力端子
３３…高周波信号出力端子
３６…第１のコントロール電圧印加端子
３７…第２のコントロール電圧印加端子
Claims (2)
- 信号増幅用電界効果トランジスタを用いて高周波信号の増幅が行われるよう構成されてなる利得可変型増幅器であって、
前記信号増幅用電界効果トランジスタは、デュアルゲート型のものであって、その第１ゲート端子は増幅用ＦＥＴ入力側ＤＣカット用キャパシタ及び入力インピーダンス整合回路を介して高周波信号入力端子に接続される一方、ドレイン端子は、出力インピーダンス整合回路及び増幅用ＦＥＴ出力側ＤＣカット用キャパシタを介して高周波信号出力端子に接続され、
前記入力側キャパシタと前記入力インピーダンス整合回路の接続点に増幅器バイパス用電界効果トランジスタのソース端子がバイパス用ＦＥＴソース側ＤＣカット用キャパシタを介して接続される一方、当該増幅器バイパス用電界効果トランジスタのドレイン端子がバイパス用ＦＥＴドレイン側ＤＣカット用キャパシタを介して前記信号増幅用電界効果トランジスタのドレイン端子と前記出力インピーダンス整合回路の接続点に接続され、
前記入力インピーダンス整合回路と増幅用ＦＥＴ入力側ＤＣカット用キャパシタの接続点に、第１の補正用ＦＥＴ側ＤＣカット用キャパシタ及び第１の補正用ＦＥＴ側抵抗器を介して入力インピーダンス補正用電界効果トランジスタのドレイン端子が接続される一方、当該入力インピーダンス補正用電界効果トランジスタのソース端子が第１の補正用ＦＥＴ側バイパスキャパシタを介してグランドに接続され、
前記信号増幅用電界効果トランジスタのドレイン端子と前記出力インピーダンス整合回路の接続点に、第２の補正用ＦＥＴ側ＤＣカット用キャパシタ及び第２の補正用ＦＥＴ側抵抗器を介して出力インピーダンス補正用電界効果トランジスタのドレイン端子が接続される一方、当該出力インピーダンス補正用電界効果トランジスタのソース端子が第２の補正用ＦＥＴ側バイパスキャパシタを介してグランドに接続され、
前記増幅器バイパス用電界効果トランジスタ、前記入力インピーダンス補正用電界効果トランジスタ及び前記出力インピーダンス補正用電界効果トランジスタの各々のゲート端子が、それぞれ抵抗器を介してグランドに接続され、
前記増幅器バイパス用電界効果トランジスタ、前記入力インピーダンス補正用電界効果トランジスタ及び前記出力インピーダンス補正用電界効果トランジスタのドレイン端子及びソース端子が、それぞれ抵抗器を介して第１のコントロール電圧印加端子に接続され、
前記信号増幅用電界効果トランジスタのソース端子がインダクタを介して第２のゲート端子及びバイアスＳＷ用電界効果トランジスタのドレイン端子に接続されると共に、当該ソース端子は、キャパシタを介してグランドに接続され、
前記バイアスＳＷ用電界効果トランジスタのソース端子が自己バイアス抵抗器を介してグランドに接続される一方、ゲート端子がゲートバイアス抵抗器を介して第２のコントロール電圧印加端子に接続されてなることを特徴とする利得可変型増幅器。 - 増幅器バイパス用電界効果トランジスタ、入力インピーダンス補正用電界効果トランジスタ、出力インピーダンス補正用電界効果トランジスタのいずれかを複数個直列接続してなることを特徴とする請求項１記載の利得可変型増幅器。
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