JPH05251964A - 可変リアクタンス回路およびこれを用いた可変整合回路 - Google Patents

Abstract

(57)【要約】 【目的】この発明は任意のリアクタンスを低損失で実現
させる可変リアクタンス回路をモリシリックＭＩＣ上で
実現し、且つＭＩＣの自動調整手段を備えた整合回路を
提供するにある。 【構成】モノリシックＭＩＣによる増幅用ＦＥＴ41に
は、リアクタンス素子42、44、可変リアクタンス回路4
3、45による整合回路が接続され、この回路45を構成す
るＦＥＴのドレインにはスパイラルインダクタが接続さ
れる。このスパイラルインダクタは可変リアクタンス回
路45のＦＥＴの負性抵抗を発生させる値が設定され、Ｆ
ＥＴのソース入力インピーダンスの抵抗成分を相殺し、
バイアスＶconで可変される純リアクタンス回路とされ
る。バイアスＶcon により増幅回路の整合状態が変わり
反射電力が変動するので、反射電力検出用検波器47の出
力Ｖdetを微小にするバイアスＶcon の制御で自動入力
整合増幅器が構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロ波もしくは
ミリ波帯域用の集積回路（以下ＭＩＣと称する）に電気
的調整手段を付加するための可変リアクタンス回路に関
する。

【０００２】

【従来の技術】マイクロ波帯域もしくはミリ波帯域のよ
うな超高周波帯に用いられる回路装置にあっては、回路
素子間の整合が良好な状態に設定されなければ、充分な
回路機能を発揮することができない。しかし、使用する
周波数が高くなるにしたがって回路素子の特性のばらつ
きと回路損失が増大する傾向にある。このため、後調整
のできない固定の素子によって構成されるモノリシック
ＭＩＣにおいては歩留まりが低下するという問題が発生
し、実用化を阻んでいる。

【０００３】この様な理由から、ボンディングによって
後調整が可能なハイブリッドＭＩＣを使用することが従
来において主流となっている。しかし、ハイブリッドＭ
ＩＣはマイクロストリップラインによる分布定数回路で
あるため、集中定数の数十倍の大きさを必要とするばか
りか、量産にも適さないものであることから、モノリシ
ックＭＩＣ用の調整手段が切望されている。

【０００４】これに対して、電界効果型トランジスタ
（ＦＥＴ）の入力インピーダンスのバイアス依存性を利
用した調整手段、さらにスパイラルインダクタの線間を
スイッチ手段の操作によって選択的に短絡し、インダク
タンス値を調整する手段が考えられている。しかし、バ
イアス依存性を利用した調整手段においては、増幅用Ｆ
ＥＴを増幅に最適のバイアス条件で使用できなくなるも
のであり、回路性能の劣化が問題となる。またインダク
タンスを調整する手段においては、スパイラルインダク
タ自身の抵抗による損失が問題となる。

【０００５】その他に、可変容量ダイオードでキャパシ
タンスを調整する手段、可変容量ダイオードとスパイラ
ルインダクタの共振によってリアクタンスを調整する手
段が考えられている。しかし、可変容量ダイオードを使
用する調整手段においては、その可変範囲が限られたも
のであること、および可変のためのバイアス電圧を高く
する必要があること等の問題を有する。

【０００６】図６の（Ａ）は無損失のリアクタンス素子
によって設計した理想的な増幅回路を示す。この増幅回
路は、増幅用ＦＥＴ51と、このＦＥＴ51のゲートおよび
ドレインに接続した直列リアクタンス52および53と、さ
らに並列リアクタンス54および55によってそれぞれ構成
される入出力整合回路を含み構成される。

【０００７】この様に整合回路においてはリアクタンス
素子が必要となるものであるが、モノリシックＭＩＣに
おいて実現可能なリアクタンス素子は限定されている。
とくに、唯一の集中定数型誘導性リアクタンス素子であ
るスパイラルインダクタは、線路の抵抗による損失が無
視できないという大きな問題を有するものであり、した
がってこの回路をそのままモノリシックＭＩＣ化するこ
とはできない。このため、従来においては任意のリアク
タンスを低損失で実現できる特徴を有する分布定数構成
のハイブリッドＭＩＣが主流であった。

【０００８】図６の（Ｂ）は、この様なハイブリッドＭ
ＩＣによる増幅回路の例を示すもので、増幅用ＦＥＴ61
に接続されたストリップライン62および63は入力整合用
のリアクタンス回路であり、ストリップライン64および
65は出力整合用のリアクタンス回路である。さらに、こ
のハイブリッドＭＩＣは調整用パターン631 、651 をボ
ンディング接続することによって、入力および出力整合
回路の後調整が可能な構成となっているもので、ＦＥＴ
61の特性のばらつきによる性能劣化を補正できるように
している。

【０００９】しかしながら、ボンディングによる物理的
な調整手段は量産性に適さないものであり、モノリシッ
クＭＩＣには適用不可能な調整手段であるため、調整の
自動化が可能な電気的調整手段が必要とされている。

【００１０】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、モノリシックＭＩＣ上で任
意のリアクタンスを低損失で実現できるようにすると共
に、電気的な調整を自動的に実行できるようにすること
でモノリシックＭＩＣの歩留まりの向上を期待できるで
きるようにした低損失の可変リアクタンス回路を提供し
ようとするものである。

【００１１】

【課題を解決するための手段】この発明に係る可変リア
クタンス回路は、ゲート接地型の電界効果型トランジス
タのドレイン電極と接地点との間に、ソース入力インピ
ーダンスの抵抗成分を相殺するだけの負性抵抗をこの電
界効果型トランジスタに発生させるように値を決めた誘
導性負荷を接続し、さらに前記電界効果型トランジスタ
には調整可能なバイアス供給手段からバイアスを供給す
るようにしている。

【００１２】

【作用】この様に構成される可変リアクタンス回路にお
いて、電界効果型トランジスタのドレインに接続した誘
導性負荷は、例えばスパイラルインダクタによって構成
されるもので、このスパイラルインダクタは線路の抵抗
に相当する損失を有している。一方、ドレインに誘導性
負荷を接続したゲート接地型の電界効果型トランジスタ
は、負性抵抗成分を有するものであり、この負性抵抗成
分とゲート・ソース間の容量成分との並列回路と等価と
される。負性抵抗成分の値は誘導性負荷のインダクタン
ス成分の値に依存するものであり、したがってスパイラ
ルインダクタの値を選定することによって、前記負性抵
抗成分とスパイラルインダクタの抵抗成分を相殺するこ
とができ、ゲート・ソース間容量とスパイラルの誘導成
分との並列回路とみなせる。ゲート・ソース間容量はバ
イアス依存性を有するものであるため、この回路は可変
リアクタンス回路となる。

【００１３】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１は可変リアクタンス回路を整合回路とし
て用いたモノリシックによる増幅回路を示すもので、増
幅用の電界効果型トランジスタ（ＦＥＴ）11を備える。
この増幅用ＦＥＴ11のゲート電極に対応する入力側、お
よびドレイン電極に対応する出力側には、容量による直
列リアクタンス素子12および13が接続され、さらに入力
側および出力側にはそれぞれ並列可変リアクタンス回路
14および15が接続され、これらリアクタンス回路12〜15
によって整合回路が構成されるようにしている。

【００１４】入力側に設定される可変リアクタンス回路
14は、ゲート接地型のＦＥＴ141 を備え、このＦＥＴ14
1 のドレイン電極にスパイラルインダクタ142 による誘
導性負荷を接続すると共に、ソース電極はＭＩＭコンデ
ンサ143 を介して入力側に接続するようにしている。

【００１５】また、出力側に設定される可変リアクタン
ス回路15は、入力側の可変リアクタンス回路14と同様に
ゲート接地型ＦＥＴ151 を備え、このＦＥＴ151 のドレ
イン電極にはスパイラルインダクタ152 による誘導性負
荷が接続される。そして、ＭＩＭコンデンサ153 を介し
てソース電極が出力側に接続している。

【００１６】そして、増幅用ＦＥＴ11のゲート電極およ
びドレイン電極には、それぞれチョークコイル161 、16
2 を介してバイアスを供給し、さらに可変リアクタンス
回路14および15それぞれのＦＥＴ141 、151 のソース電
極はチョークコイル171 および181 を介して接地される
ようにしている。これらＦＥＴ141 、151 のドレイン電
極には、それぞれチョークコイル172 および182 を介し
て、制御用のバイアスＶcon1およびＶcon2を供給する。

【００１７】図２の（Ａ）は、この様に構成される増幅
回路に設定される可変リアクタンス回路14および15をバ
イアス回路を省略して示しているもので、ゲート接地型
ＦＥＴ21のドレイン電極は誘導性負荷を構成するスパイ
ラルインダクタ22を介して接地し、ソース電極にはＭＩ
Ｍコンデンサ23が接続される。

【００１８】可変リアクタンス回路を構成しているモノ
リシック素子内のＭＩＭコンデンサ23は、損失が少ない
ものであるために同図の（Ｂ）で示す等価回路の表現に
おいても変わらない。しかし、スパイラルインダクタ22
は損失が存在するものであるため、（Ｂ）図の等価回路
で示すように理想的なインダクタンス221 と抵抗222の
直列回路と等価となる。

【００１９】また、ドレイン電極にスパイラルインダク
タ22による誘導性負荷を接続したゲート接地型のＦＥＴ
21は、負性抵抗成分を有するものであり、したがって
（Ｂ）図の等価回路で示すように負性抵抗211 とゲート
・ソース間容量212 との並列回路と等価となる。

【００２０】ここで、ゲート接地型ＦＥＴ21で設定され
る負性抵抗211 の値は、ＦＥＴ21のドレイン電極に接続
されるインダクタンス221 の値に依存するようになる。
したがって、スパイラルインダクタ22の値を適当に選定
することによって、ＦＥＴ21の負性抵抗211 とスパイラ
ルインダクタ22に設定される抵抗222 が相殺できるよう
になる。この状態の等価回路は同図の（Ｃ）で示され
る。

【００２１】ここで、図２の（Ｃ）で示す等価回路の入
力インピーダンスは、次に示すようになる。

【００２２】

【数１】 この式からバイアスによるゲート・ソース容量Ｃgsの調
整で任意の値の純リアクタンスが実現できることが理解
できる。したがって、この回路と等価の図２の（Ａ）の
回路においても、可変リアクタンス回路が構成されるよ
うになる。

【００２３】したがって、図３で示すように信号伝送路
30に対して設定される直列リアクタンス31に対して並列
に可変リアクタンス回路32が組み合わせ設定されるよう
にすれば、図６の（Ｂ）で示した整合用マイクロストリ
ップリアクタンス回路62、63および64、65と同様の損失
のほとんどない可変整合回路が構成できる。

【００２４】したがって、この様な可変リアクタンス回
路14および15を用いた可変整合回路によって構成され
る、図１で示したモノリシックＭＩＣ増幅回路は、理想
的な設計である図６の（Ａ）で示した回路とほぼ同等の
性能が得られことになり、また使用するＦＥＴの特性の
ばらつきによる歩留まりの低下を、後調整によって抑え
ることも可能となる。

【００２５】この様な可変リアクタンス回路を用いるこ
とによって、例えば図４で示すような自動整合機能を有
する増幅器を構成することができる。この増幅器は増幅
用のソース接地の電界効果型トランジスタ（ＦＥＴ）41
を備え、そのドレイン電極側に直列リアクタンス42およ
び並列リアクタンス43からなる出力整合回路が接続され
る。またゲート電極側には直列リアクタンス44と並列可
変リアクタンス回路45からなる入力整合回路が接続され
る。そして、この様に構成される増幅器の入力側に、反
射電力を取り出すための方向性結合器46を設け、この結
合器46で結合され分岐された信号を電力検波器47で検波
し、その検波出力Ｖdet を制御回路48に供給する。そし
て、この制御回路48から可変リアクタンス回路45のバイ
アスを制御する信号Ｖcon を出力する。

【００２６】図５はこの制御回路48の具体的な構成を示
すもので、検波出力Ｖdet は低周波増幅器481 で増幅し
て位相比較器482 に供給する。この位相比較器481 の出
力は積分器483 で積分し、加算器484 、485 に供給す
る。そして、加算器484 には低周波発振器486 からの出
力を供給し、加算器485 には初期バイアスを供給すると
共に、制御出力Ｖcon を出力するもので、このＶcon は
位相比較器482 に対して比較信号として供給される。

【００２７】この制御回路48の動作を説明すると、まず
発振器486 からの出力を初期バイアスに対して加算する
ことにより、可変リアクタンス回路45のバイアス電圧Ｖ
conを変動させると、この増幅器の入力インピーダンス
が変化して反射電力が変動するため、検波器47からの検
波出力電圧Ｖdet も同じ周波数で変動する。ここで、初
期バイアスが整合時の最適バイアスより小さかったもの
とすると、バイアス電圧Ｖcon の正方向の変動に対して
反射電力が減少するようになるので、検波出力電圧Ｖde
t の変動は、バイアス変動に対して逆位相となる。ま
た、逆に初期バイアスが最適バイアスよりも大きけれ
ば、検波出力Ｖdet の変動はバイアス変動に対して同位
相になる。

【００２８】位相比較器482 においては、検波器47の出
力Ｖdet とバイアス電圧Ｖcon との位相を比較し、この
比較電圧が逆位相ならば正の電圧を出力し、同位相なら
ば負の電圧を出力する。このため、バイアス電圧Ｖcon
が最適バイアスよりも小さい場合には、積分器483 の出
力が増大するものであり、これを加算するようになるパ
イアス出力Ｖcon は初期バイアスよりも大きくなって、
最適バイアスに近付くようになる。また、バイアス出力
Ｖcon が最適バイアスより大きい場合は、積分器483 の
出力が減少するため、同様にバイアス出力Ｖcon が最適
バイアスに近付いて行く。

【００２９】したがって、この制御回路48においては、
初期バイアスの値に関係なく自動的に可変リアクタンス
回路45のバイアスを最適に調整する機能を有するもの
で、これを用いて構成した図４の増幅器は調整の必要が
ない。

【００３０】さらに、同様に考え方で図４で示した増幅
器側の出力側に同様に方向性結合器を設け、これにより
出力電圧の一部を取り出し、この電力が最大となるよう
に出力整合用可変リアクタンス回路のバイアスを制御す
れば、出力側の自動整合も同様に可能である。

【００３１】

【発明の効果】以上のようにこの発明に係る可変リアク
タンス回路は、例えばモノリシックＭＩＣにおいて整合
回路として用いることができるものであり、任意の値の
リアクタンスを低損失で実現でき、電気的な調整も可能
となるものであるため、モノリシックＭＩＣの歩留まり
を大幅に向上させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る可変リアクタンス回
路を用いたモノリシックＭＩＣによる増幅回路を示す
図。

【図２】（Ａ）は上記実施例で使用される可変リアクタ
ンス回路のバイアス回路を省略して示した回路図、
（Ｂ）はこの可変リアクタンス回路の等価回路を示す
図、（Ｃ）は（Ｂ）図の等価回路で抵抗成分が相殺され
た状態を示す等価回路。

【図３】可変整合回路を説明する回路図。

【図４】上記可変リアクタンス回路により構成した可変
整合回路を用いた増幅器を説明する回路図。

【図５】上記増幅器で使用される制御回路を説明する構
成図。

【図６】（Ａ）および（Ｂ）はそれぞれ従来の可変リア
クタンス回路の例を示す図。

【符号の説明】

11…増幅用ＦＥＴ、12、13…直列リアクタンス素子、1
4、15、32、45…可変リアクタンス回路、141 、151 …
ゲート接地型ＦＥＴ、142 、152 …スパイラルインダク
タ、143 、153 …ＭＩＭコンデンサ、46…方向性結合
器、47…検波器、48…制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ゲート接地型の電界効果型トランジスタ
   と、 この電界効果型トランジスタのソース入力インピーダン
   スの抵抗成分を相殺するだけの負性抵抗を発生させるた
   めに、前記トランジスタのドレイン電極と接地点との間
   に装荷された誘導性負荷と、 前記電界効果型トランジスタに供給されるバイアスを設
   定する調整可能なバイアス供給手段と、 を具備した可変リアクタンス回路。
2. 【請求項２】 伝送線路に直列接続されたリアクタンス
   素子と、 前記伝送線路にソースが接続されたゲート接地型の電界
   効果型トランジスタを備え、この電界効果型トランジス
   タのドレイン電極と接地点との間に、前記トランジスタ
   のソース入力インピーダンスの抵抗成分を相殺するだけ
   の負性抵抗を発生させるために誘導性負荷を装荷し、前
   記電界効果型トランジスタにバイアス供給手段によって
   調整可能なバイアスを供給設定するようにした可変リア
   クタンス回路と、 を備えて構成した可変整合回路。
3. 【請求項３】 前記バイアス供給手段は、前記トランジ
   スタに供給されるバイアスを低周波数で微小変動させる
   低周波発生手段、前記伝送路の信号成分を検波する検波
   手段、この検波手段からの検波出力と前記バイアスの変
   動周波数成分との位相を比較する位相比較手段、この位
   相比較手段からの出力を積分する積分手段、さらにこの
   積分手段からの出力を初期バイアスに加算する加算手段
   を備えて構成するようにした請求項２の可変整合回路。