JP2003051545A - 半導体メモリチップとそれを用いた半導体メモリ装置 - Google Patents

半導体メモリチップとそれを用いた半導体メモリ装置

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Abstract

(57)【要約】 【課題】 比較的単純な配線パターンを有する実装基板
の両面に実装することができる半導体メモリ装置の構成
に適した半導体メモリチップを提供する。 【解決手段】 半導体基板に複数のメモリセルとメモリ
セルの読み書きを制御する制御回路とが形成されてな
り、制御回路に信号を入出力するための複数の電極パッ
ドが一方の主面に形成された半導体メモリチップにおい
て、電極パッドのうちの少なくとも１対の電極パッド
は、いずれか一方を選択して接続することにより制御回
路を動作させることができる選択接続電極パッドであ
り、その２つの選択接続電極パッドは一方の主面におい
て１つのチップ中心線を挟んで両側に配置されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリチップ
とそのメモリチップを用いた半導体メモリ装置に関す
る。
【０００２】
【従来の技術】スタティクＲＡＭやダイナミックＲＡＭ
に代表される大容量のメモリ（半導体メモリ装置）は、
半導体基板に高密度に配列された複数のメモリセルと各
メモリセルの読み書きを制御する制御回路とが形成され
てなる半導体メモリチップがパッケージ内に封止されて
なり、基板上に実装されて使用される。従来の半導体メ
モリ装置は、その端子の配列パターンが各機種ごとに固
定されており、例えば、メモリ容量を大きくするために
複数の半導体メモリ装置を基板上に実装する場合には、
通常、基板の一方の面に並べて実装して使用していた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ように半導体メモリ装置を基板上に並置して実装した場
合には、実装面積が大きくなったり、配線長が長くなる
等の問題があった。また、基板の両面に実装しようとす
ると、半導体メモリ装置の端子の配列が各機種ごとに１
つのパターンに固定されており、配線長を期待したほど
短くすることができず、実装基板における配線パターン
が複雑になる等の不都合があった。
【０００４】そこで、本発明は、比較的単純な配線パタ
ーンを有する実装基板の両面に実装することができ、安
価に製造することができる半導体メモリ装置とその半導
体メモリ装置の構成に適した半導体メモリチップを提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体メモ
リチップは、半導体基板に複数のメモリセルとメモリセ
ルの読み書きを制御する制御回路とが形成されてなり、
該制御回路に信号を入出力するための複数の電極パッド
が一方の主面に形成された半導体メモリチップにおい
て、上記電極パッドのうちの少なくとも１対の電極パッ
ドは、いずれか一方を選択して接続することにより上記
制御回路を動作させることができる選択接続電極パッド
であり、かつその２つの選択接続電極パッドは上記一方
の主面において縦又は横の１つのチップ中心線を挟んで
両側に配置されたことを特徴とする。このように構成さ
れた半導体メモリチップは、少なくとも１対の電極パッ
ドを、上記選択接続電極パッドとし、かつその２つの選
択接続電極パッドを上記一方の主面において縦又は横の
１つのチップ中心線を挟んで両側に配置しているので、
そのいずれを選択するかによって、パッケージ等と組み
合わせた時の端子配列の変更が可能となり、端子配列設
計の自由度を向上させることができる。
【０００６】また、本発明に係る半導体メモリチップで
は、上記制御回路の制御動作のタイミングを制御する信
号を発生するクロックバッファ回路として２つの第１と
第２のクロックバッファ回路を形成して、上記１対の選
択接続電極パッドを上記第１のクロックバッファ回路に
接続された第１ＣＬＫパッド電極と上記第２のクロック
バッファ回路に接続された第２ＣＬＫパッド電極とによ
って構成するようにしてもよい。
【０００７】また、上記半導体メモリチップは、スタテ
ィクＲＡＭであってもよいし、ダイナミックＲＡＭであ
ってもよい。
【０００８】また、本発明に係る半導体メモリチップに
おいて、上記１対の選択接続電極パッドは上記１つの中
心線に対して対称に配置されていることが好ましい。
【０００９】本発明に係る半導体メモリ装置は、上記半
導体メモリチップと、一方の面に上記半導体メモリチッ
プの電極パッドがそれぞれ接続される基板パッド電極を
有しかつ他方の面に該基板パッド電極とそれぞれ導通す
る複数の端子を有するパッケージ又は基板とを備えた半
導体メモリ装置であって、上記複数の端子は、同種の信
号が入力又は出力される端子が上記パッケージ又は基板
の他方の面において縦又は横の１つの中心線に対して対
称になるようにかつ上記１対の選択接続電極パッドに対
応して設けられた２つの選択接続端子が上記１つの中心
線に対して対称になるように配置されたことを特徴とす
る。これにより、同一の半導体メモリチップと上記パッ
ケージ又は基板とを用いて、例えば、半導体メモリチッ
プと上記パッケージ又は基板との間の接続を変更するだ
けで、上面実装用及び裏面実装用の半導体メモリ装置を
容易に構成できる。
【００１０】また、本発明に係る半導体メモリ装置にお
いて、上記パッケージ又は基板は、ボールグリッドアレ
イパッケージ又はボールグリッドアレイ基板であること
が好ましい。
【００１１】
【発明の実施の形態】以下、図面を参照しながら本発明
に係る実施の形態の半導体メモリ装置について説明す
る。本発明に係る半導体メモリ装置は、図２に示すよう
に、半導体メモリチップ（ＩＣチップ）１と該ＩＣチッ
プ１が一方の面に設けられたボールグリッドアレイ（Ｂ
ＧＡ）基板１０とによって構成されたスタティク・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）、より具体的に
は、１８ＭシンクロナスＳＲＡＭである。
【００１２】本実施の形態において、ＩＣチップ１は、
複数のメモリセルとメモリセルの読み書きを制御する制
御回路とが半導体基板に高密度に形成され、その半導体
基板の一方の面に信号を入出力するための複数の電極パ
ッドが形成されて構成される。尚、本明細書において、
制御回路とは、複数のメモリセルからなるメモリセルア
レイにおけるアドレス指定やデータ入出力に関する回
路、各メモリセルの読み書きを制御する回路を含む広い
意味に用いており、アドレス回路、クロック回路（ＣＬ
Ｋバッファ）、データ入出力回路を含むものである。
【００１３】ここで、特に、本実施の形態のＩＣチップ
１は、図１に示すように、制御回路の動作タイミングを
制御する信号を発生するクロック回路として、第１のク
ロックバッファ回路（第１ＣＬＫバッファ）４と第２の
クロックバッファ回路（第２ＣＬＫバッファ）６を有し
ており、それらのうちのいずれか一方のみにチップ外部
から制御信号を入力して動作させることにより、メモリ
として動作が可能な回路構成としている。また、本実施
の形態のＩＣチップ１において、第１ＣＬＫバッファ４
にチップ外部から制御信号を入力するための第１ＣＬＫ
パッド３と、第２ＣＬＫバッファ６にチップ外部から制
御信号を入力するための第２ＣＬＫパッド５とがチップ
の縦の中心線の両側に対称に配置される。この第１ＣＬ
Ｋパッド３と第２ＣＬＫパッド５はいずれか一方が外部
との接続に用いられる選択接続電極パッドであり、選択
された電極パッドから制御信号が入力される。
【００１４】また、図１のＩＣチップ１において、パッ
ド２は、第１ＣＬＫパッド３と第２ＣＬＫパッド５以外
の、例えば、アドレス入力用、データ入出力用の電極パ
ッドを示している。尚、図示はしていないが、後述のア
ドレス端子Ａ１７に対応するアドレス入力用の電極パッ
トも１対の電極パッドにより構成され、その一方が選択
されて接続される選択接続電極パッドである。
【００１５】また、本実施の形態において、ＢＧＡ基板
１０は、例えば、多層配線基板であり、一方の面にＩＣ
チップ１の第１ＣＬＫパッド３、第２ＣＬＫパッド５及
びパッド２にそれぞれ対応する第１基板パッド電極１
３、第２基板パッド電極１５及び基板パッド電極１２が
形成され、他方の面に第１基板パッド電極１３、第２基
板パッド電極１５及び各基板パッド電極１２にそれぞれ
接続された端子電極が形成されることにより構成され
る。
【００１６】ここで、ＢＧＡ基板１０において、第１基
板パッド電極１３に対応して他方の面に形成される端子
電極と、第２基板パッド電極１５に対応して他方の面に
形成される端子電極とは、他方の面において、縦又は横
の一方の基板中心線に対して対称に配置される（図４に
おけるＫ３とＫ９）。また、ＢＧＡ基板１０において、
１つのアドレス端子に対応して形成された選択接続電極
パッドに対応して他方の面に形成される２つの端子電極
も、他方の面において、縦又は横の一方の基板中心線に
対して対称に配置される（図４におけるＢ５とＢ７）。
さらに、ＢＧＡ基板１０において、基板パッド電極１２
にそれぞれ対応して形成される端子電極のうち、同種の
信号が入力又は出力されるための端子は、基板中心線に
対して対称になるように配置されている。
【００１７】本実施の形態では、上述のように構成され
た半導体メモリチップ（ＩＣチップ）１とＢＧＡ基板１
０とを用いて、次のように接続されることにより、上面
実装用端子配列半導体メモリ装置（第１タイプ半導体メ
モリ装置）と裏面実装用端子配列半導体メモリ装置（第
２タイプ半導体メモリ装置）の２つのタイプの半導体メ
モリ装置が構成される。
【００１８】（上面実装用の第１タイプ半導体メモリ装
置）本実施の形態において、第１タイプ半導体メモリ装
置は、図２に示すように、半導体メモリチップがＢＧＡ
基板１０の一方の面に実装（ダイボンディング）され以
下のように接続されることにより構成される。すなわ
ち、半導体メモリチップ１のパッド２は、それぞれ対応
する基板パッド電極１２にワイヤーボンディングされ
る。そして、第１ＣＬＫバッファ４に接続された第１Ｃ
ＬＫパッド３が、対応する第１基板パッド電極１３にワ
イヤーボンディングされる。この上面実装用の第１タイ
プ半導体メモリ装置では、第２ＣＬＫバッファ６に接続
された第２ＣＬＫパッド５は、対応する第２基板パッド
電極１５には接続されない。
【００１９】以上のようにして構成された上面実装用の
第１タイプ半導体メモリ装置の、ＢＧＡ基板１０の他方
の面（実装面）の複数の端子は、例えば、図４に示すよ
うに配列される。図４における各記号は、それぞれ以下
の表１に示すように定義される端子である。 表１
【００２０】図４において、Ｂ行５列（以下、Ｂ５とい
う。）に位置する端子と、Ｂ行７列（以下、Ｂ７とい
う。）に位置する端子は、ＩＣチップ１において１つの
アドレス端子用に形成された選択接続電極パッドに対応
して形成された２つの端子である。すなわち、Ｂ５に位
置する端子とＢ７に位置する端子は、そのうちのいずれ
か一方のみを接続用に使用する選択接続端子であり、本
実施の形態の上面実装用の第１タイプ半導体メモリ装置
においては、Ｂ７に位置する端子をアドレス入力端子と
して用いている。また、Ｋ行３列（以下、Ｋ３とい
う。）に位置する端子とＫ行９列（以下、Ｋ９とい
う。）に位置する端子は、ＩＣチップ１の第１ＣＬＫパ
ッド３と第２ＣＬＫパッド５に対応して形成された、い
ずれか一方のみを接続用に使用する選択接続端子であ
り、第１タイプ半導体メモリ装置においては、Ｋ３に位
置する端子をクロック入力端子（ＣＬＫ）として用いて
いる。本実施の形態において、２つの選択接続端子対が
それぞれ、基板の実装面において基板中心線に対して線
対称に配置され、そのうちのいずれか一方を外部との接
続用に使用している。
【００２１】また、ＢＧＡ基板１０の実装面に形成され
た複数の端子のうち上記選択接続端子（Ｂ５，Ｂ７，Ｋ
３，Ｋ９）を除く端子は、同種の信号が入力又は出力さ
れる端子が実装面の縦の中心線（６列）に対して対称に
なるように配置される。例えば、アドレス端子であるＡ
６，Ａ７端子の対称の位置に、同じくアドレス端子であ
るＡ９，Ａ８端子が設けられ、Ａ３端子の対称の位置に
Ａ１１端子が設けられ、Ａ５，Ａ４，Ａ１６端子の対称
の位置にＡ１０，Ａ１２，Ａ１３端子が設けられる。ま
た、データ入出力端子であるＤＱｇ，ＤＱｃ，ＤＱｈ，
ＤＱｄ端子の対称の位置にそれぞれ、同じくデータ入出
力端子であるＤＱｂ，ＤＱｆ，ＤＱａ，ＤＱｅ端子が設
けられる。
【００２２】このように、本実施の形態では、１対の選
択接続端子は、実装面において線対称の位置に設けられ
ているが、実際に接続に利用されるのはその一方である
ことから接続の有無という点からみれば非対称であり、
その他の端子は実装面において線対称の位置に設けられ
かつそれぞれ実際に接続されることから接続の有無につ
いても対称配置となっている。
【００２３】（裏面実装用の第２タイプ半導体メモリ装
置）本実施の形態において、第２タイプ半導体メモリ装
置１０２は、図３に示すように、半導体メモリチップ１
がＢＧＡ基板１０の一方の面に実装（ダイボンディン
グ）され以下のように接続されることにより構成され
る。すなわち、半導体メモリチップ１のパッド２は、第
１タイプ半導体メモリ装置１０１と同様、それぞれ対応
する基板パッド電極１２にワイヤーボンディングされ
る。そして、第２ＣＬＫバッファ６に接続された第２Ｃ
ＬＫパッド５が、対応する第２基板パッド電極１５にワ
イヤーボンディングされる。この裏面実装用の第２タイ
プ半導体メモリ装置では、第１ＣＬＫバッファ４に接続
された第１ＣＬＫパッド５は、対応する第１基板パッド
電極１３には接続されていない。
【００２４】以上のようにして構成された裏面実装用の
第２タイプ半導体メモリ装置において、ＢＧＡ基板１０
の他方の面（実装面）の複数の端子は、その実装面を第
１タイプ半導体メモリ装置の実装面と対向させたとき
に、互いに同一の端子が対向するように配列される。こ
こで、同一の端子が対向するとは、同種の端子という場
合とは異なり、アドレス端子Ａ０に対してアドレス端子
Ａ０、アドレス端子Ａ１に対してアドレス端子Ａ１、デ
ータ入出力端子ＤＱａに対してデータ入出力端子ＤＱａ
というように、番号等も含めて一致する端子が対向する
ことをいう。従って、選択接続端子について言えば、図
５に示すように、Ｂ５の位置にアドレス端子Ａ１７が配
置され、Ｂ７の位置が非接続端子ＮＣとされる。また、
Ｋ９の位置にクロック端子（ＣＬＫ）が配置され、Ｋ３
の位置が非接続端子ＮＣとされる。
【００２５】以上のように、第２タイプ半導体メモリ装
置においては、Ｂ５に位置する端子とＢ７に位置する端
子とからなる一対の選択接続端子のうちのＢ５に位置す
る端子をアドレス入力端子として用い、Ｋ３に位置する
端子とＫ９に位置する端子とからなる一対の選択接続端
子のうちのＫ９に位置する端子をクロック入力端子（Ｃ
ＬＫ）として用いている。
【００２６】以上説明したことから明らかなように、本
実施の形態の第２タイプ半導体メモリ装置においても、
一対の端子からなる選択接続端子は、基板の実装面にお
いて基板中心線に対して線対称に配置され、そのうちの
いずれか一方を外部との接続用に使用し、ＢＧＡ基板１
０の実装面に形成された複数の端子のうち上記選択接続
端子（Ｂ５，Ｂ７，Ｋ３，Ｋ９）を除く端子は、同種の
信号が入力又は出力される端子が実装面の縦の中心線
（６列）に対して対称になるように配置される。
【００２７】（第１タイプ及び第２タイプ半導体メモリ
装置の応用例）次に、本実施の形態の上面実装用の第１
タイプ半導体メモリ装置と裏面実装用の第２タイプ半導
体メモリ装置の応用例について説明する。本実施の形態
の第１タイプ及び第２タイプ半導体メモリ装置は、図６
（ａ）（ｂ）に示すように、実装基板２００の一方の面
に第１タイプの半導体メモリ装置１０１を実装し、その
第１タイプの半導体メモリ装置１０１に対向するように
実装基板２００の他方の面に第２タイプの半導体メモリ
装置１０２を実装する。この際、裏面実装用の第２タイ
プ半導体メモリ装置は、その各端子が第１タイプ半導体
メモリ装置の対応する同一の端子と互いに対向するよう
に設けられ、対向する端子間は一部の端子間を除いて実
装基板２００に設けられたスルーホールに形成された電
極２０１により直接接続される。スルーホールに形成さ
れた電極２０１により直接接続されない端子は、チップ
イネーブル端子Ｅ１♯，Ｅ２，Ｅ３及びチップイネーブ
ルプログラム端子ＥＰ２，ＥＰ３であり、これらの端子
はそれぞれ別個に外部回路と接続されて第１タイプ半導
体メモリ装置又は第２タイプ半導体メモリ装置の選択、
非選択の制御に用いられる。
【００２８】以上のように構成された応用例では、実装
基板２００の両面に第１タイプ及び第２タイプの半導体
メモリ装置を実装できるので、実装面積を一方の面に複
数の半導体メモリ装置を並置して実装した場合に比較し
て半分にできる。また、本応用例では、実装基板２００
の上面と裏面に実装した第１タイプと第２タイプの半導
体メモリ装置をスルーホールに形成した電極により直接
接続できるので、配線長を短くでき、システム性能の向
上が図れる。
【００２９】以上説明した本発明に係る実施の形態の特
徴をまとめると以下のようになる。 （１）半導体メモリチップ（ＩＣチップ）１において、
例えば、１又は２以上の電極パッドを１対の選択接続電
極パッドとし、その２つの電極パッドをチップの一つの
中心線の両側に対称に配置することにより信号を供給す
る位置の選択を可能として端子配置設計の自由度を向上
させている。 （２）また、（１）に関連して、ＩＣチップ１において
２つの第１のクロックバッファ回路４と第２のクロック
バッファ回路６を形成し、その一方のみに制御信号を入
力して動作させることにより動作が可能な回路構成と
し、第１ＣＬＫバッファ４に接続された第１ＣＬＫパッ
ド３と第２ＣＬＫバッファ６に接続された第２ＣＬＫパ
ッド５とを、チップの一方の中心線の両側に対称に配置
することによりクロック回路用に信号を供給する位置の
選択を可能とし、端子配置設計の自由度を向上させてい
る。
【００３０】（３）ＢＧＡ基板１０において、ＩＣチッ
プ１の選択接続電極パッドに対応する２つの端子（選択
接続端子）を基板の１つの中心線に対して対称に配置す
ることにより、接続を変更することにより対称に配置さ
れた２つの選択接続端子のうちの一方を選択することを
可能にしている。これらの種々の特徴を生かして、本実
施の形態では、同一の半導体メモリチップ１とＢＧＡ基
板１０とを用いて、ワイヤーによる接続を変更するだけ
で、上面実装用及び裏面実装用の半導体メモリ装置（第
１と第２の半導体メモリ装置）を容易に構成できる。
【００３１】以上のように、本発明に係る実施の形態の
構成によれば、同一のＩＣチップ１を用いて上面実装用
及び裏面実装用の半導体メモリ装置を容易に製造するこ
とができるので、高密度実装が可能な半導体メモリ装置
を生産性良く安価に製造することができる。
【００３２】以上の実施の形態では、ＳＲＡＭについて
説明したが、本発明はこれに限られるものではなく、例
えば、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）にも適用することができ、ＳＲＡＭの場合と同
様の作用効果が得られる。また、以上の実施の形態で
は、ＢＧＡ基板を用いた例について説明したが、本発明
はこれに限定されるものではなく、ＢＧＡパッケージや
さらにはピン端子を有するパッケージ等種々の展開が可
能である。
【００３３】
【発明の効果】以上詳細に説明したように、本発明に係
る半導体メモリチップは、複数のメモリセルと制御回路
が形成されてなる半導体メモリチップにおいて、電極パ
ッドのうちの少なくとも１対の電極パッドは、いずれか
一方を選択して接続することにより上記制御回路を動作
させることができる選択接続電極パッドであり、かつそ
の２つの選択接続電極パッドは一方の主面において１つ
のチップ中心線を挟んで両側に配置されているので、そ
のいずれを選択するかによって、パッケージ等と組み合
わせた時の端子配列の変更が可能となり、パッケージ等
の端子配列設計の自由度を向上させることができる。こ
れにより、比較的単純な配線パターンを有する実装基板
の両面に実装することができ、かつ安価に製造すること
ができる半導体メモリ装置の構成に適した半導体メモリ
チップを提供することができる。
【００３４】また、本発明に係る半導体メモリチップに
おいて、上記制御回路の制御動作のタイミングを制御す
る信号を発生するクロックバッファ回路として２つの第
１と第２のクロックバッファ回路を形成して、上記１対
の選択接続電極パッドを上記第１のクロックバッファ回
路に接続された第１ＣＬＫパッド電極と上記第２のクロ
ックバッファ回路に接続された第２ＣＬＫパッド電極と
によって構成することができ、これにより、パッケージ
等と組み合わせた場合のクロック用端子位置の変更が可
能となる。
【００３５】また、上記半導体メモリチップを、スタテ
ィクＲＡＭとすることにより、実装基板の両面に実装す
ることができ、かつ安価に製造することができるＳＲＡ
Ｍメモリに適したＳＲＡＭメモリチップを提供すること
ができる。
【００３６】また、上記半導体メモリチップを、ダイナ
ミックＲＡＭとすることにより、実装基板の両面に実装
することができ、かつ安価に製造することができるＤＲ
ＡＭメモリに適したＤＲＡＭメモリチップを提供するこ
とができる。
【００３７】また、本発明に係る半導体メモリチップに
おいて、上記１対の選択接続電極パッドは上記１つの中
心線に対して対称に配置することにより、端子配列の変
更をより効率的にできる。
【００３８】本発明に係る半導体メモリ装置は、上記半
導体メモリチップと、一方の面に上記半導体メモリチッ
プの電極パッドが接続される基板パッド電極を有しかつ
他方の面に該基板パッド電極とそれぞれ導通する複数の
端子を有するパッケージ又は基板とを備え、上記複数の
端子は、同種の信号が入力又は出力される端子が上記パ
ッケージ又は基板の他方の面において縦又は横の１つの
中心線に対して対称になるようにかつ上記１対の選択接
続電極パッドに対応して設けられた２つの選択接続端子
が上記１つの中心線に対して対称になるように配置され
ているので、同一の半導体メモリチップ１と上記パッケ
ージ又は基板とを用いて、例えば、半導体メモリチップ
１と上記パッケージ又は基板との間の接続を変更するだ
けで、上面実装用及び裏面実装用の半導体メモリ装置を
容易に構成できる。従って、本発明に係る半導体メモリ
装置によれば、比較的単純な配線パターンを有する実装
基板の両面に実装することができ、安価に製造すること
ができる半導体メモリ装置を提供できる。
【００３９】また、本発明に係る半導体メモリ装置にお
いて、上記パッケージ又は基板を、ボールグリッドアレ
イパッケージ又はボールグリッドアレイ基板とすること
により、より高密度実装が可能な半導体メモリ装置を提
供できる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態の半導体メモリチッ
プの平面図である。
【図２】 本発明に係る実施の形態の上面用半導体メモ
リ装置の平面図である。
【図３】 本発明に係る実施の形態の裏面用半導体メモ
リ装置の平面図である。
【図４】 本発明に係る実施の形態の上面用半導体メモ
リ装置の端子配置を示す平面図である。
【図５】 本発明に係る実施の形態の裏面用半導体メモ
リ装置の端子配置を示す平面図である。
【図６】 本発明に係る実施の形態の上面用半導体メモ
リ装置及び裏面用半導体メモリ装置を用いた応用例の断
面図（ａ）と平面図（ｂ）である。
【符号の説明】
１ 半導体メモリチップ（ＩＣチップ）、２ パッド、
３ 第１ＣＬＫパッド、４ 第１のクロックバッファ回
路（第１ＣＬＫバッファ）、５ 第２ＣＬＫパッド、６
第２のクロックバッファ回路（第２ＣＬＫバッフ
ァ）、１０ ボールグリッドアレイ（ＢＧＡ）基板、１
２ 基板パッド電極、１３ 第１基板パッド電極、１５
第２基板パッド電極、１０１ 上面実装用の第１タイ
プ半導体メモリ装置、１０２ 裏面実装用の第２タイプ
半導体メモリ装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 ５０１ Ｇ１１Ｃ 11/34 ３５４Ｐ 25/065 ３７１Ｋ 25/07 Ｈ０１Ｌ 27/04 Ａ 25/18 27/04

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に複数のメモリセルとメモリ
    セルの読み書きを制御する制御回路とが形成されてな
    り、該制御回路に信号を入出力するための複数の電極パ
    ッドが一方の主面に形成された半導体メモリチップにお
    いて、 上記電極パッドのうちの少なくとも１対の電極パッド
    は、いずれか一方を選択して接続することにより上記制
    御回路を動作させることができる選択接続電極パッドで
    あり、かつその２つの選択接続電極パッドは上記一方の
    主面において縦又は横の１つのチップ中心線を挟んで両
    側に配置されたことを特徴とする半導体メモリチップ。
  2. 【請求項２】 上記制御回路は制御動作のタイミングを
    制御する信号を発生するクロックバッファ回路として２
    つの第１と第２のクロックバッファ回路を有し、上記１
    対の選択接続電極パッドは、上記第１のクロックバッフ
    ァ回路に接続された第１ＣＬＫパッド電極と上記第２の
    クロックバッファ回路に接続された第２ＣＬＫパッド電
    極とからなる請求項１記載の半導体メモリチップ。
  3. 【請求項３】 上記半導体メモリチップは、スタティク
    ＲＡＭである請求項１又は２に記載の半導体メモリチッ
    プ。
  4. 【請求項４】 上記半導体メモリチップは、ダイナミッ
    クＲＡＭである請求項１又は２に記載の半導体メモリチ
    ップ。
  5. 【請求項５】 上記１対の選択接続電極パッドは上記１
    つの中心線に対して対称に配置された請求項１〜４のう
    ちのいずれか１つに記載の半導体メモリチップ。
  6. 【請求項６】 請求項１〜５のうちのいずれか１つに記
    載の半導体メモリチップと、一方の面に上記半導体メモ
    リチップの電極パッドがそれぞれ接続される基板パッド
    電極を有しかつ他方の面に該基板パッド電極とそれぞれ
    導通する複数の端子を有するパッケージ又は基板とを備
    えた半導体メモリ装置であって、 上記複数の端子は、同種の信号が入力又は出力される端
    子が上記パッケージ又は基板の他方の面において縦又は
    横の１つの中心線に対して対称になるようにかつ上記１
    対の選択接続電極パッドに対応して設けられた２つの選
    択接続端子が上記１つの中心線に対して対称になるよう
    に配置されたことを特徴とする半導体メモリ装置。
  7. 【請求項７】 上記パッケージ又は基板は、ボールグリ
    ッドアレイパッケージ又はボールグリッドアレイ基板で
    ある請求項６記載の半導体メモリ装置。
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