JP2002190529A - 半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器 - Google Patents

半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器

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Abstract

(57)【要約】 【課題】 共通の構造を有していながら端子の配列が面
対称の関係にある２つの半導体チップを有する半導体チ
ップ及び半導体装置並びにこれらの製造方法、回路基板
並びに電子機器を提供することにある。 【解決手段】 第１の半導体チップ１００の第１の端子
Ｔ1の位置と、第２の半導体チップ２００の第２の端子
Ｔ2の位置とは、面対称の関係にある。第１の半導体チ
ップ１００の第１のバッファ回路Ｃ1，Ｃ2と、第２の半
導体チップ２００の第２のバッファ回路Ｃ1，Ｃ2とは、
少なくとも設計上同一である。第１及び第２の内部回路
（デコーダ１１、制御回路２１等）は、少なくとも設計
上同一である。配線５５，６１は異なるパターンで形成
されてなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップ及び
半導体装置並びにこれらの製造方法、回路基板並びに電
子機器に関する。
【０００２】
【背景技術】これまでに、スタックドタイプの半導体装
置が開発されている。例えば、２つの半導体チップを背
中合わせにして貼り付けた構造又は２つの半導体チップ
を基板の両面に対向させてフェースダウン実装した構造
が知られている。この場合、２つの半導体チップのパッ
ドの位置が、面対称の関係にあれば、電気的な接続を採
りやすい。そこで、パッドの位置が面対称の関係にある
２つのチップ、すなわちミラーチップが使用されること
があった。しかし、従来のミラーチップでは、２つのチ
ップの内部回路も面対称の関係にあった。したがって、
２つのチップを、異なるマスクで製造しなければならな
かった。
【０００３】本発明は、この問題点を解決するものであ
り、その目的は、共通の構造を有していながら端子の配
列が面対称の関係にある２つの半導体チップを有する半
導体チップ及び半導体装置並びにこれらの製造方法、回
路基板並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】（１）本発明に係る半導
体装置は、複数の第１の端子と、入力及び出力の少なく
とも一方のための複数の第１のバッファ回路と、前記複
数の第１の端子と前記複数の第１のバッファ回路とを電
気的に接続する複数の第１の配線と、前記複数の第１の
バッファ回路と電気的に接続された第１の内部回路と、
を有する第１の半導体チップと、複数の第２の端子と、
入力及び出力の少なくとも一方のための複数の第２のバ
ッファ回路と、前記複数の第２の端子と前記複数の第２
のバッファ回路とを電気的に接続する複数の第２の配線
と、前記複数の第２のバッファ回路と電気的に接続され
た第２の内部回路と、を有する第２の半導体チップと、
を有し、前記複数の第１の端子の位置と、前記複数の第
２の端子の位置とは、面対称の関係にあり、前記第１及
び第２の内部回路は、少なくとも設計上同一であり、前
記複数の第１の配線の少なくとも一部と、前記複数の第
２の配線の少なくとも一部と、は異なるパターンで形成
されてなる。
【０００５】本発明によれば、第１及び第２の配線の少
なくとも一部が異なっているが、第１及び第２の内部回
路は、少なくとも設計上同一になっている。したがっ
て、共通の構造を有していながら第１及び第２の端子の
配列が面対称の関係にある。ここで、設計上同一とは、
差異が、製造プロセスで生じる誤差の範囲内であること
を意味する。
【０００６】（２）この半導体装置において、前記複数
の第１及び第２の端子は、それぞれ、前記第１又は第２
の半導体チップの周縁部に配列されていてもよい。
【０００７】（３）この半導体装置において、前記複数
の第１の端子は、前記第１の半導体チップにおいて、線
対称な配列をなしており、前記複数の第２の端子は、前
記第２の半導体チップにおいて、線対称な配列をなして
いてもよい。
【０００８】（４）この半導体装置において、前記複数
の第１のバッファ回路の全体的構成と、前記複数の第２
のバッファ回路の全体的構成とは、チップセレクト信号
が入力される回路を除いて、少なくとも設計上同一であ
ってもよい。
【０００９】ここで、設計上同一とは、差異が、製造プ
ロセスで生じる誤差の範囲内であることを意味する。
【００１０】（５）この半導体装置において、前記複数
の第１の端子の１つである端子Ｔ1は、前記複数の第１
のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、前
記複数の第２の端子の１つである端子Ｔ2は、前記複数
の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応
し、前記複数の第１のバッファ回路の前記２つの回路Ｃ
1，Ｃ2と、前記複数の第２のバッファ回路の前記２つの
回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、前記
第１又は第２の半導体チップにおいて、前記端子Ｔ1，
Ｔ2は、同じ位置にあり、前記複数の第１の配線の一部
によって、前記端子Ｔ1と前記回路Ｃ1とが選択的に接続
され、前記複数の第２の配線の一部によって、前記端子
Ｔ2と前記回路Ｃ2とが選択的に接続されていてもよい。
【００１１】ここで、設計上同一とは、差異が、製造プ
ロセスで生じる誤差の範囲内であることを意味する。
【００１２】（６）この半導体装置において、前記複数
の第１の端子のうち、前記端子Ｔ1に対して線対称の位
置にある端子Ｔ1Aは、前記複数の第１のバッファ回路の
２つの回路Ｃ1A，Ｃ2Aに対応し、前記複数の第２の端子
のうち、前記端子Ｔ2に対して線対称の位置にある端子
Ｔ2Aは、前記複数の第２のバッファ回路の２つの回路Ｃ
1A，Ｃ2Aに対応し、前記複数の第１のバッファ回路の前
記２つの回路Ｃ1A，Ｃ2Aと、前記複数の第２のバッファ
回路の前記２つの回路Ｃ1A，Ｃ2Aとは、少なくとも設計
上同一であり、前記２つの回路Ｃ1A，Ｃ2Aと、前記２つ
の回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、前
記複数の第１の配線の一部によって、前記端子Ｔ1Aと前
記回路Ｃ2Aとが選択的に接続され、前記複数の第２の配
線の一部によって、前記端子Ｔ2Aと前記回路Ｃ1Aとが選
択的に接続されていてもよい。
【００１３】ここで、設計上同一とは、差異が、製造プ
ロセスで生じる誤差の範囲内であることを意味する。
【００１４】（７）この半導体装置において、前記複数
の第１の端子のうち、１つの情報の少なくとも一部を形
成するための複数の信号に対応する第１の偶数個の端子
のそれぞれは、前記複数の第１のバッファ回路のいずれ
か１つの回路に接続され、前記第１の偶数個の端子は線
対称な配列をなし、前記複数の第２の端子のうち、１つ
の情報の少なくとも一部を形成するための複数の信号に
対応する第２の偶数個の端子のそれぞれは、前記複数の
第２のバッファ回路のいずれか１つの回路に接続され、
前記第２の偶数個の端子は線対称な配列をなしていても
よい。
【００１５】（８）この半導体装置において、前記複数
の第１の端子のそれぞれの端子は、前記複数の第１のバ
ッファ回路のいずれか１つの回路と、前記複数の第１の
配線の一部によって接続され、前記複数の第２の端子の
それぞれの端子は、前記複数の第２のバッファ回路のい
ずれか１つの回路と、前記複数の第２の配線の一部によ
って接続されていてもよい。
【００１６】（９）この半導体装置において、前記複数
の第１の端子のうち線対称の位置にある２つの端子
ＴA1，ＴB1は、前記複数の第１のバッファ回路のうち線
対称の位置にある２つの回路ＣA，ＣBに対応し、前記複
数の第２の端子のうち線対称の位置にある２つの端子Ｔ
A2，ＴB2は、前記複数の第２のバッファ回路のうち線対
称の位置にある２つの回路ＣA，ＣBに対応し、前記複数
の第１のバッファ回路の前記２つの回路ＣA，ＣBと、前
記複数の第２のバッファ回路の前記２つの回路ＣA，ＣB
とは、少なくとも設計上同一であり、前記端子ＴA1は、
前記回路ＣAに接続され、前記端子ＴB1は、前記回路ＣB
に接続され、前記端子ＴA2は、前記回路ＣBに接続さ
れ、前記端子ＴB2は、前記回路ＣAに接続されていても
よい。
【００１７】ここで、設計上同一とは、差異が、製造プ
ロセスで生じる誤差の範囲内であることを意味する。
【００１８】（１０）この半導体装置において、前記複
数の第１の端子のうち、１つの情報の少なくとも一部を
形成するための複数の信号に対応する偶数個の端子は、
線対称な配列をなし、前記複数の第２の端子のうち、１
つの情報の少なくとも一部を形成するための複数の信号
に対応する偶数個の端子は、線対称な配列をなしていて
もよい。
【００１９】（１１）この半導体装置において、前記複
数の第１のバッファ回路は、前記第１の半導体チップの
中央部に一列に配列され、前記複数の第２のバッファ回
路は、前記第２の半導体チップの中央部に一列に配列さ
れていてもよい。
【００２０】（１２）この半導体装置において、前記複
数の第１のバッファ回路は、前記第１の半導体チップの
中心線に沿って配列され、前記複数の第２のバッファ回
路は、前記第２の半導体チップの中心線に沿って配列さ
れていてもよい。
【００２１】（１３）この半導体装置において、前記第
１及び第２の内部回路は、それぞれ、メモリセルアレイ
を含んでもよい。
【００２２】（１４）この半導体装置において、前記第
１及び第２の半導体チップは、スタックされてなり、前
記複数の第１及び第２の端子のうち、前記第１及び第２
の半導体チップのそれぞれにおいて同じ位置にある２つ
の端子は、電気的に接続されていてもよい。
【００２３】（１５）本発明に係る半導体チップは、複
数の端子と、入力及び出力の少なくとも一方のための複
数のバッファ回路と、前記複数の端子と前記複数のバッ
ファ回路とを電気的に接続する複数の配線と、前記複数
のバッファ回路と電気的に接続された内部回路と、を有
し、前記複数の端子の１つである端子Ｔ1は、前記複数
のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、前
記複数の配線の一部によって、前記端子Ｔ1と前記回路
Ｃ1とが選択的に接続されてなる。
【００２４】本発明によれば、端子Ｔ1と、２つの回路
Ｃ1，Ｃ2のうちの１つ（回路Ｃ1）とが選択的に接続さ
れる。したがって、端子Ｔ1を、２種類の目的に使用す
ることができる。
【００２５】（１６）この半導体チップにおいて、前記
複数の端子のうち、前記端子Ｔ1に対して線対称の位置
にある他の端子Ｔ1 Aは、前記複数のバッファ回路の２つ
の回路Ｃ1A，Ｃ2Aに対応し、前記２つの回路Ｃ1A，Ｃ2A
と、前記２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同
一であり、前記複数の配線の一部によって、前記端子Ｔ
1Aと前記回路Ｃ2Aとが選択的に接続されていてもよい。
【００２６】ここで、設計上同一とは、差異が、製造プ
ロセスで生じる誤差の範囲内であることを意味する。
【００２７】（１７）この半導体チップにおいて、前記
複数の端子のうち、１つの情報の少なくとも一部を形成
するための複数の信号に対応する偶数個の端子のそれぞ
れは、前記複数のバッファ回路のいずれか１つの回路に
接続され、前記偶数個の端子は、線対称な配列をなして
いてもよい。
【００２８】（１８）本発明に係る半導体チップは、複
数の端子と、入力及び出力の少なくとも一方のための複
数のバッファ回路と、前記複数の端子と前記複数のバッ
ファ回路とを電気的に接続する複数の配線と、前記複数
のバッファ回路と電気的に接続された内部回路と、を有
し、前記複数の端子のそれぞれの端子は、前記複数のバ
ッファ回路のいずれか１つの回路と、前記複数の配線の
一部によって接続され、前記複数のバッファ回路は、前
記半導体チップの中央部に一列に配列されてなる。
【００２９】本発明によれば、複数の端子と、いずれか
のバッファ回路とを接続しやすい。
【００３０】（１９）この半導体チップにおいて、前記
複数のバッファ回路は、前記半導体チップの中心線に沿
って配列されていてもよい。
【００３１】（２０）本発明に係る半導体装置は、スタ
ックされた複数の半導体チップを有する半導体装置であ
って、それぞれの前記半導体チップは、上記半導体チッ
プである。
【００３２】（２１）本発明に係る半導体装置は、スタ
ックされた複数の半導体チップを有する半導体装置であ
って、少なくとも１つの前記半導体チップは、上記半導
体チップである。
【００３３】（２２）本発明に係る回路基板には、上記
半導体装置が実装されてなる。
【００３４】（２３）本発明に係る電子機器は、上記半
導体装置を有する。
【００３５】（２４）本発明に係る半導体チップの製造
方法は、複数の端子と、入力及び出力の少なくとも一方
のための複数のバッファ回路と、前記複数の端子と前記
複数のバッファ回路とを電気的に接続する複数の配線
と、前記複数のバッファ回路と電気的に接続された内部
回路と、を形成することを含み、前記複数の端子の１つ
である端子Ｔ1は、前記複数のバッファ回路の前記２つ
の回路Ｃ1，Ｃ2に対応し、前記複数の配線の一部によっ
て、前記端子Ｔ1と前記回路Ｃ1とを選択的に接続する。
【００３６】本発明によれば、端子Ｔ1と、２つの回路
Ｃ1，Ｃ2の一方とを選択的に接続する。したがって、端
子Ｔ1を、２種類の目的に使用することができる。
【００３７】（２５）この半導体チップの製造方法にお
いて、前記複数の端子のうち、前記端子Ｔ1に対して線
対称の位置にある他の端子Ｔ1 Aは、前記複数のバッファ
回路の２つの回路Ｃ1A，Ｃ2Aに対応し、前記２つの回路
Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2とを、少なくと
も設計上同一に形成し、前記複数の配線の一部によっ
て、前記端子Ｔ1Aと前記回路Ｃ2Aとを選択的に接続して
もよい。
【００３８】ここで、設計上同一とは、差異が、製造プ
ロセスで生じる誤差の範囲内であることを意味する。
【００３９】（２６）この半導体チップの製造方法にお
いて、前記複数の端子のうち、１つの情報の少なくとも
一部を形成するための複数の信号に対応する偶数個の端
子のそれぞれを、前記複数のバッファ回路のいずれか１
つの回路に接続し、前記偶数個の端子を、線対称の配列
になるように配置してもよい。
【００４０】（２７）本発明に係る半導体チップの製造
方法は、複数の端子と、入力及び出力の少なくとも一方
のための複数のバッファ回路と、前記複数の端子と前記
複数のバッファ回路とを電気的に接続する複数の配線
と、前記複数のバッファ回路と電気的に接続された内部
回路と、を形成することを含み、前記複数の端子のそれ
ぞれの端子を、前記複数のバッファ回路のいずれか１つ
の回路と、前記複数の配線の一部によって接続し、前記
複数のバッファ回路を、前記半導体チップの中央部に一
列に配列する。
【００４１】本発明によれば、複数の端子と、いずれか
のバッファ回路とを接続しやすい。
【００４２】（２８）この半導体チップの製造方法にお
いて、前記複数のバッファ回路を、前記半導体チップの
中心線に沿って配列してもよい。
【００４３】（２９）本発明に係る半導体装置の製造方
法は、複数の第１の端子と、入力及び出力の少なくとも
一方のための複数の第１のバッファ回路と、前記複数の
第１の端子と前記複数の第１のバッファ回路とを電気的
に接続する複数の第１の配線と、前記複数の第１のバッ
ファ回路と電気的に接続された第１の内部回路と、を有
する第１の半導体チップを製造し、複数の第２の端子
と、入力及び出力の少なくとも一方のための複数の第２
のバッファ回路と、前記複数の第２の端子と前記複数の
第２のバッファ回路とを電気的に接続する複数の第２の
配線と、前記複数の第２のバッファ回路と電気的に接続
された第２の内部回路と、を有する第２の半導体チップ
を製造すること、を含み、前記第１及び第２の内部回路
を設計上同じ構造となるように、少なくとも設計上同一
のマスクで形成し、前記複数の第１の端子と、前記複数
の第２の端子と、をそれぞれ設計上同じ配列であって線
対称に配列されるように、少なくとも設計上同一のマス
クで形成し、前記複数の第１の配線の少なくとも一部
と、前記複数の第２の配線の少なくとも一部と、を異な
る設計のマスクで形成する。
【００４４】本発明によれば、第１及び第２の内部回路
（あるいは第１及び第２の端子）を、設計上同じ構造と
なるように同じプロセスで形成するので生産性が向上す
る。また、複数の第１の端子（複数の第２の端子）を、
線対称に配列されるように形成する。したがって、第１
及び第２の端子を、同じ配列でありながら、面対称な配
列にすることができる。ここで、設計上同一とは、差異
が、製造プロセスで生じる誤差の範囲内であることを意
味する。
【００４５】（３０）この半導体装置の製造方法におい
て、前記複数の第１のバッファ回路と、前記複数の第２
のバッファ回路とを、チップセレクト信号が入力される
回路を除いて、設計上同じ構造となるように少なくとも
設計上同一のマスクで形成してもよい。
【００４６】ここで、設計上同一とは、差異が、製造プ
ロセスで生じる誤差の範囲内であることを意味する。
【００４７】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。
【００４８】（第１の実施の形態）以下、本発明の好適
な実施形態について、図面を用いて説明する。まず、本
実施形態に係る半導体装置の構造の概略を説明し、次
に、構造の詳細を説明する。そして、ミラーチップを実
現する態様について説明する。
【００４９】［半導体装置の構造の概略］図４は、本実
施形態に係る半導体装置の断面を模式的に示す図であ
る。半導体装置は、第１の半導体チップ（例えばＳＲＡ
Ｍ（static random access memory）チップ）１００、
第２の半導体チップ（例えばＳＲＡＭチップ）２００を
有する。半導体装置は、回路基板３００を備える。半導
体装置は、例えば、携帯電話等の携帯機器に使用され
る。携帯機器では、小型化およびメモリの容量増大のた
め、複数のメモリ用チップ（本実施形態では、第１及び
第２の半導体チップ１００，２００）をスタックして配
置することがある。
【００５０】第１及び第２の半導体チップ１００，２０
０は、チップサイズが等しく、ともに、例えば、８メガ
ビットのメモリ容量を有する。第１の半導体チップ１０
０の能動面１００ａ、第２の半導体チップ２００の能動
面２００ａには、それぞれ、メモリセルアレイ等の集積
回路が形成されている。また、能動面１００ａ、２００
ａの周縁部には、集積回路と接続する多数の第１又は第
２の端子（図４では、アドレス端子Ａ18、書込イネーブ
ル端子ＷＥ（バー））が形成されている。なお、（バ
ー）はアクティブロウを意味する。なお、端子はパッド
であってもよい。
【００５１】第１の半導体チップ１００は、能動面１０
０ａが図中上向きになるように配置され、第２の半導体
チップ２００は、能動面２００ａが図中下向きになるよ
うに配置されている。そして、能動面１００ａの反対面
と能動面２００ａの反対面とを貼り合わせている。これ
によれば、第１及び第２の半導体チップ１００，２００
のサイズが等しくても、第１及び第２の半導体チップ１
００，２００の第１及び第２の端子を露出させることが
できる。
【００５２】第１の半導体チップ１００はワイヤボンデ
ィングにより、第２の半導体チップ２００はフェイスダ
ウンボンディングにより、それぞれ、回路基板３００に
電気的に接続されている。回路基板３００の表面には、
多数の配線が形成されている（図４では、アドレス信号
用配線３１０、書込イネーブル信号用配線３２０があら
われている）。第１の半導体チップ１００のアドレス端
子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞ
れ、ワイヤ３３０により、アドレス信号用配線３１０、
書込イネーブル信号用配線３２０と接続されている。ま
た、第２の半導体チップ２００のアドレス端子Ａ18、書
込イネーブル端子ＷＥ（バー）は、それぞれ、金ボール
７１０、７２０を介して、アドレス信号用配線３１０、
書込イネーブル信号用配線３２０と接続されている。
【００５３】図４において、第１の半導体チップ１００
のアドレス端子Ａ18が、第２の半導体チップ２００のア
ドレス端子Ａ18の近くに位置し、第１の半導体チップ１
００の書込イネーブル端子ＷＥ（バー）が、第２の半導
体チップ２００の書込イネーブル端子ＷＥ（バー）の近
くに位置する。このように、半導体チップ同士を重ねて
配置するとき、同じ機能（例えば、アドレス）の端子同
士が近くにあると、外部（例えば、回路基板）との接続
に便利である。
【００５４】これを、図４に示すような能動面の反対面
同士を貼り合わせた構造で容易に実現するためには、第
１の半導体チップ１００を第２の半導体チップ２００の
ミラーチップにすることが有効である（第２の半導体チ
ップ２００を第１の半導体チップ１００のミラーチップ
と言うこともできる）。ミラーチップとは、第１半導体
チップに対して、同じ機能の端子（本実施形態では、同
じ機能の端子）の配列が左右および／または上下逆にな
っている第２半導体チップをいう場合がある。
【００５５】なお、ミラーチップは、図５に示す構造に
も用いられる。図５は、本実施形態に係る半導体装置の
他の例の断面を模式的に示す図である。第１の半導体チ
ップ１００の能動面１００ａと第２の半導体チップ２０
０の能動面２００ｂとの間に回路基板４００が配置され
ている。第１の半導体チップ１００は、回路基板４００
の一方の面にフェイスダウンボンディングされている。
第２の半導体チップ２００は、回路基板４００の他方の
面にフェイスダウンボンディングされている。複数の第
１及び第２の端子のうち、第１及び第２の半導体チップ
１００，２００のそれぞれにおいて同じ位置にある２つ
の端子（例えば書込イネーブル端子ＷＥ（バー）、アド
レス端子Ａ18等）は、電気的に接続されてなる回路基板
４００の一方の面上には、アドレス信号用配線４１０、
書込イネーブル信号用配線４２０が形成されている。回
路基板４００の他方の面上には、アドレス信号用配線４
３０、書込イネーブル信号用配線４４０が形成されてい
る。アドレス信号用配線４１０とアドレス信号用配線４
３０とは、回路基板４００を貫通する接続層４５０によ
り接続されている。書込イネーブル信号用配線４２０と
書込イネーブル信号用配線４４０とは、回路基板４００
を貫通する接続層４６０により接続されている。
【００５６】第１の半導体チップ１００のアドレス端子
Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、
金ボール７３０、７４０を介して、アドレス信号用配線
４１０、書込イネーブル信号用配線４２０と接続されて
いる。第２の半導体チップ２００のアドレス端子Ａ18、
書込イネーブル端子ＷＥ（バー）は、それぞれ、金ボー
ル７６０、７５０を介して、アドレス信号用配線４３
０、書込イネーブル信号用配線４４０と接続されてい
る。
【００５７】［半導体装置の構造の詳細］ （第１及び第２の半導体チップの構造）図１（Ａ）は、
第１の半導体チップ１００の平面図であり、図１（Ｂ）
は、第２の半導体チップ２００の平面図である。第１の
半導体チップ１００と第２の半導体チップ２００は、共
に、５１２ｋワード×１６ビットの８メガビットのメモ
リ容量を有する。第１及び第２の半導体チップ１００，
２００は、メモリセルアレイ等の内部回路（第１及び第
２のバッファ回路を除く）およびそれらの配置は共通し
ており、第１及び第２の端子の配列が異なっている。
【００５８】第１の半導体チップ１００には、図中、上
から順に、第１及び第２のバッファ回路を除く内部回路
として、デコーダ１１、制御回路２１、制御回路２３、
デコーダ１３が配置されている。これらは、線対称の基
準となる線１上にある。なお、線１は想像線であり、実
際にはない。第１の半導体チップ１００の、線１より右
側の領域には、図中、上から順に、第１のバッファ回路
（入力回路・入出力回路）３１，３３、メモリセルアレ
イ４１、メモリセルアレイ４３が配置されている。第１
の半導体チップ１００の、線１より左側の領域には、図
中、上から順に、第１のバッファ回路（入力回路・入出
力回路）３５，３７、メモリセルアレイ４５、メモリセ
ルアレイ４７が配置されている。
【００５９】第１のバッファ回路３１、３３、３５、３
７は、各端子に対応する入力セルや入出力セルで構成さ
れている。メモリセルアレイ４１、４３、４５、４７に
は、それぞれ、２メガビットのＳＲＡＭメモリセルが形
成されている。メモリセルアレイ４１、４５は、アッパ
アバイト（upper byte）であり、メモリセルアレイ４
３、４７は、ロウアバイト（lower byte）である。
【００６０】図１（Ｂ）に示す第２の半導体チップ２０
０にも、内部回路（機能ブロックで示す）が配置されて
いる。第１及び第２の半導体チップ１００，２００の、
内部回路（第１及び第２のバッファ回路３１、３３、３
５、３７を除く）は、その構造及び配置において、少な
くとも設計上同一になっている。ここで、設計上同一と
は、差異が、製造プロセスで生じる誤差の範囲内である
ことを意味する。このことは、以下の説明でも該当す
る。複数の第１のバッファ回路の全体的構成と、複数の
第２のバッファ回路の全体的構成とは、チップセレクト
信号が入力される回路を除いて、少なくとも設計上同一
である。
【００６１】次に、第１及び第２の半導体チップ１０
０，２００の第１及び第２の端子ついて説明する。図１
（Ａ）に示すように、第１の半導体チップ１００の能動
面１００ａにおける、図中、上側の縁部には、左から順
に、第１の端子として、アドレス端子Ａ5、Ａ6、…、Ａ
12が配列されている（詳しくは図２参照）。これらの端
子は、２２個ある。端子は外部との接続に用いられる。
また、能動面１００ａにおける、図中、下側の縁部に
は、左から順に、第１の端子として、アドレス端子
Ａ4、Ａ3、…、Ａ13が配列されている（詳しくは図３参
照）。これらの端子は、２４個ある。
【００６２】一方、図１（Ｂ）に示す第２の半導体チッ
プ２００は、第１の半導体チップ１００に対して、ミラ
ーチップとなるので、第１の端子（パッド）に対して第
２の端子（パッド）の配列が左右逆になっている。つま
り、第２の半導体チップ２００の能動面２００ａにおけ
る、図中、上側の縁部には、左から順に、第２の端子と
して、アドレスＡ12、Ａ11、…、Ａ5が配列されている
（詳しくは図２参照）。これらの端子は、２２個ある。
また、能動面２００ｂにおける、図中、下側の縁部に
は、左から順に、第２の端子として、アドレスＡ13、Ａ
14、…、Ａ4が配列されている（詳しくは図３参照）。
これらの端子は、２４個ある。
【００６３】（第１及び第２の端子の配列）ここで、端
子の配列について、図２および図３を用いて説明する。
図２は、第１の半導体チップ１００の能動面１００ａの
上側に配列されている第１の端子と、第２の半導体チッ
プ２００の能動面２００ａの上側に配列されている第２
の端子と、を対比する平面図である。また、図３は、第
１の半導体チップ１００の能動面１００ａの下側に配列
されている第１の端子と、第２の半導体チップ２００の
能動面２００ａの下側に配列されている第２の端子と、
を対比する平面図である。第１の端子の位置と、第２の
端子の位置とは、面対称の関係にある。複数の第１の端
子は、第１の半導体チップ１００において、線対称な配
列をなしている。複数の第２の端子は、第２の半導体チ
ップ２００において、線対称な配列をなしている。
【００６４】図２に示すように、第１の半導体チップ１
００では、左から順に、アドレス端子Ａ5、Ａ6、Ａ7、
出力イネーブル端子ＯＥ（バー）、アッパーバイト端子
ＵＢ（バー）、ロウアバイト端子ＬＢ（バー）、入出力
端子ＩＯ16、ＩＯ15、ＩＯ14、ＩＯ13、電源端子ＶSS、
ＶDD、入出力端子ＩＯ12、ＩＯ11、ＩＯ10、ＩＯ9、ア
ドレス端子Ａ18、Ａ8、Ａ9、Ａ10、Ａ11、Ａ12が配列さ
れている。一方、第２の半導体チップ２００では、端子
の配列が左右逆になっている。
【００６５】図３に示すように、第１の半導体チップ１
００では、左から順に、アドレス端子Ａ4、Ａ3、Ａ2、
Ａ1、Ａ0、チップセレクト端子ＣＳ1、入出力端子Ｉ
Ｏ1、ＩＯ2、ＩＯ3、ＩＯ4、チップセレクト端子Ｃ
Ｓ2、電源端子ＶDD、ＶSS、チップセレクト端子ＣＳ3、
入出力端子ＩＯ5、ＩＯ6、ＩＯ7、ＩＯ8、書込イネーブ
ル端子ＷＥ（バー）、アドレス端子Ａ17、Ａ16、Ａ15、
Ａ14、Ａ13が配列されている。一方、第２の半導体チッ
プ２００では、端子（パッド）の配列が左右逆になって
おり、チップセレクト端子ＣＳ3の代わりに、チップセ
レクト端子ＣＳ3（バー）が配置されている。
【００６６】次に、各端子（パッド）について簡単に説
明する。図２および図３に示すアドレス端子Ａ0〜Ａ18
には、アドレス信号が入力する。
【００６７】図３に示す、チップセレクト端子ＣＳ
1（バー）、チップセレクト端子ＣＳ2は、一般的なＳＲ
ＡＭの機能であるチップセレクト信号が入力する。一
方、チップセレクト端子ＣＳ3、チップセレクト端子Ｃ
Ｓ3（バー）は、本実施形態特有の端子（パッド）であ
り、外部装置からアドレスＡ19の信号が入力する。チッ
プセレクト端子ＣＳ3とＣＳ3（バー）とは論理が逆であ
るため、アドレスＡ19の信号が０（Ｌ）のときは、第２
の半導体チップ２００が選択され、第２の半導体チップ
２００が動作する。アドレスＡ19の信号が１（Ｈ）のと
きは、第１の半導体チップ１００が選択され、第１の半
導体チップ１００が動作する。これにより、本実施形態
では、１メガワード×１６ビットのＳＲＡＭとして動作
する。
【００６８】図２および図３に示す入出力端子ＩＯ1〜
ＩＯ16には、外部装置との間でデータ信号が入出力す
る。そして、図２に示す、ロウアバイト端子ＬＢ（バ
ー）に入力するロウアバイト（lower byte）信号によ
り、入出力端子ＩＯ1〜ＩＯ8が選択され、ロウアバイト
端子ＵＢ（バー）に入力するアッパアバイト（upper by
te）信号により、入出力端子ＩＯ9〜ＩＯ16が選択され
る。
【００６９】図２に示す、出力イネーブル端子ＯＥ（バ
ー）には出力イネーブル信号が入力する。電源端子
ＶSS、ＶDDには、電源が接続される。図３に示す、書込
イネーブル端子ＷＥ（バー）には書込イネーブル信号が
入力する。
【００７０】［ミラーチップを実現する態様］本実施形
態では、複数の第１の端子の位置と、複数の第２の端子
の位置とは、面対称の関係にあり、第１及び第２の内部
回路（第１及び第２のバッファ回路を除く）は、少なく
とも設計上同一であり、複数の第１の配線の少なくとも
一部と、複数の第２の配線の少なくとも一部と、は異な
るパターンで形成されてなる。したがって、全ての内部
回路のパターンおよび配線のパターンを変更させて、ミ
ラーチップを作製する場合に比べて、ミラーチップの作
製が容易となる。
【００７１】これを実現する態様として、次の三つがあ
る。なお、配線のマスクおよびビアホールのマスクを変
えることにより、配線のパターンは変更することができ
る。
【００７２】（態様１）図６（Ａ）及び図６（Ｂ）は、
態様１の説明図である。第１又は第２のバッファ回路を
除く第１又は第２の内部回路（デコーダ１１、制御回路
２１等）は、例えば、線対称の基準となる線１上に配置
されている。線１より右側の領域には、第１又は第２の
バッファ回路Ｃ3，Ｃ1A，Ｃ2A（アドレス入力回路３１
ａ、ＣＳ1（バー）入力回路３１ｂ、ＷＥ（バー）入力
回路３１ｃ）が配置されている。これらの入力回路は、
図１に示す入力回路・入出力回路３１に含まれる。ま
た、線１より左側の領域には、第１又は第２のバッファ
回路Ｃ3，Ｃ1，Ｃ2（アドレス入力回路３５ａ、ＣＳ
1（バー）入力回路３５ｂ、ＷＥ（バー）入力回路３５
ｃ）が配置されている。これらの入力回路は、図１に示
す入力回路・入出力回路３５に含まれる。
【００７３】第１の半導体チップ１００の複数の第１の
端子の１つである端子Ｔ1は、複数の第１のバッファ回
路の２つの回路Ｃ1，Ｃ2に対応する。第２の半導体チッ
プ２００の複数の第２の端子の１つである端子Ｔ2は、
複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2に
対応する。複数の第１のバッファ回路の２つの回路
Ｃ 1，Ｃ2と、複数の第２のバッファ回路の２つの回路Ｃ
1，Ｃ2とは、少なくとも設計上同一である。第１又は第
２の半導体チップ１００，２００において、端子Ｔ 1，
Ｔ2は、同じ位置にある。複数の第１の配線の一部（配
線５５）によって、端子Ｔ1と回路Ｃ1とが選択的に接続
されている。複数の第２の配線の一部（配線６１）によ
って、端子Ｔ2と前記回路Ｃ2とが選択的に接続されてい
る。
【００７４】第１の半導体チップ１００の複数の第１の
端子のうち、端子Ｔ1に対して線対称の位置にある端子
Ｔ1Aは、複数の第１のバッファ回路の２つの回路Ｃ1A，
Ｃ2Aに対応する。第２の半導体チップ２００の複数の第
２の端子のうち、端子Ｔ2に対して線対称の位置にある
端子Ｔ2Aは、複数の第２のバッファ回路の２つの回路Ｃ
1A，Ｃ2Aに対応する。複数の第１のバッファ回路の２つ
の回路Ｃ1A，Ｃ2Aと、複数の第２のバッファ回路の２つ
の回路Ｃ1A，Ｃ2Aとは、少なくとも設計上同一である。
２つの回路Ｃ1A，Ｃ2Aと、２つの回路Ｃ1，Ｃ2とは、少
なくとも設計上同一である。詳しくは、回路Ｃ1A，Ｃ1
が設計上同一であり、回路Ｃ2A，Ｃ2が設計上同一であ
る。複数の第１の配線の一部（配線５３）によって、端
子Ｔ1Aと回路Ｃ2Aとが選択的に接続されている。複数の
第２の配線の一部（配線５９）によって、端子Ｔ2Aと回
路Ｃ1Aとが選択的に接続されている。
【００７５】図６（Ａ）は、第１の半導体チップ１００
の部分平面図であり、バルク層上に、配線と端子（パッ
ド）が形成されている。配線とは、配線層を意味する。
配線や端子は、アルミニウム等の金属からなる。以下に
出てくる配線や端子も同様である。
【００７６】アドレス端子Ａ17は、配線５１により、ア
ドレス入力回路３１ａと接続され、アドレス入力回路３
１ａは、配線５２によりデコーダ１１と接続される。書
込イネーブル端子ＷＥ（バー）は、配線５３により、Ｗ
Ｅ（バー）入力回路３１ｃと接続され、ＷＥ（バー）入
力回路３１ｃは、配線５４により制御回路２１と接続さ
れる。チップセレクト端子ＣＳ1（バー）は、配線５５
により、ＣＳ1（バー）入力回路３５ｂと接続され、Ｃ
Ｓ1（バー）入力回路３５ｂは、配線５６により制御回
路２１と接続される。アドレス端子Ａ0は、配線５７に
より、アドレス入力回路３５ａと接続され、アドレス入
力回路３５ａは、配線５８によりデコーダ１１と接続さ
れる。第１の半導体チップ１００では、ＣＳ1（バー）
入力回路３１ｂやＷＥ（バー）入力回路３５ｃは使用さ
れない。
【００７７】図６（Ｂ）は、第２の半導体チップ２００
の部分平面図であり、バルク層上に、配線と端子が形成
されている。図６（Ａ）と異なる箇所を説明する。図６
（Ａ）のアドレス端子Ａ17の位置に、アドレス端子Ａ0
が配置されている。図６（Ａ）の書込イネーブル端子Ｗ
Ｅ（バー）の位置に、チップセレクト端子ＣＳ1（バ
ー）が配置されている。チップセレクト端子ＣＳ1（バ
ー）は、配線５９により、ＣＳ1（バー）入力回路３１
ｂと接続され、ＣＳ1（バー）入力回路３１ｂは、配線
６０により制御回路２１と接続される。図６（Ａ）のチ
ップセレクト端子ＣＳ1（バー）の位置に、書込イネー
ブル端子ＷＥ（バー）が配置されている。書込イネーブ
ル端子ＷＥ（バー）は、配線６１により、ＷＥ（バー）
入力回路３５ｃと接続され、ＷＥ（バー）入力回路３５
ｃは、配線６２により制御回路２１と接続される。図６
（Ａ）のアドレス端子Ａ0の位置に、アドレス端子Ａ17
が配置されている。第２の半導体チップ２００では、Ｗ
Ｅ（バー）入力回路３１ｃや、ＣＳ1（バー）入力回路
３５ｂは使用されない。
【００７８】態様１の効果を説明する前に、効果の説明
に用いる用語について説明する。線対称の位置関係にあ
る端子の組み合わせとは、図２および図３に示すよう
に、線１に対して線対称となっている端子同士をいう。
第１の半導体チップ１００の下側端子で説明すると、例
えば、アドレス端子Ａ4、Ａ13の組み合わせ、チップセ
レクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ
（バー）の組み合わせをいう。同じ機能の信号とは、例
えば、アドレス信号同士、ＩＯ（入出力）信号同士のこ
とを意味する。また、異なる機能の信号とは、例えば、
チップセレクト信号と書込イネーブル信号、出力イネー
ブル信号とアドレス信号、ロウアバイト（lower byte）
信号とアドレス信号、アッパアバイト（upper byte）信
号とアドレス信号のことを意味する。
【００７９】態様１の作用効果を説明する。態様１で
は、線対称の位置関係にある端子の組み合わせのうち、
同じ機能の信号が入力（または入出力）する端子の組み
合わせ（図６でいえば、アドレス端子Ａ17、Ａ0）に
は、各端子に対して配置される入力回路（バッファ回
路）を一つとしている。同じ機能の信号には、同じ入力
回路（バッファ回路）を使用することができるからであ
る。一方、異なる機能の信号の場合は、同じ入力回路
（バッファ回路）を使用できない。このため、異なる機
能の信号が入力される端子の組み合わせ（図６でいえ
ば、チップセレクト端子ＣＳ1（バー）と書込イネーブ
ル端子ＷＥ（バー））には、各端子に対して配置される
入力回路（バッファ回路）を二つとし、いずれかを選択
して使用している。このように、態様１によれば、第１
の半導体チップ１００、第２の半導体チップ２００のい
ずれも、各端子を入力回路（入出力回路）の近くに配置
できる。このため、態様１によれば、信号遅延を小さく
することができる。
【００８０】なお、配線（配線層）のパターンが変わる
のは、第１の半導体チップ１００と第２の半導体チップ
２００とでは、異なる機能の信号が入力（または入出
力）する端子（例えば、チップセレクト端子ＣＳ1（バ
ー）と書込イネーブル端子ＷＥ（バー））と接続する配
線５３，５５，５９，６１である。同じ機能の信号が入
力（または入出力）する端子と接続する配線５１，５７
は、パターンが変わらない。例えば、第２の半導体チッ
プ２００の配線５１、５２、５７、５８のパターンは、
第１の半導体チップ１００の配線５１、５２、５７、５
８のパターンと同じである。また、図示していないが、
例えば、第２の半導体チップ２００の入出力端子ＩＯと
接続する配線のパターンは、第１の半導体チップ１００
の入出力端子ＩＯと接続する配線のパターンと同じであ
る。このことは後で説明する態様２、３でも同様であ
る。
【００８１】（態様２）図７（Ａ）及び図７（Ｂ）は、
態様２の説明図である。第１又は第２のバッファ回路を
除く第１又は第２の内部回路（デコーダ１１、制御回路
２１等）は線対称の基準となる線１上に配置されてい
る。線１より右側の領域には、第１又は第２のバッファ
回路Ｃ3，ＣB（アドレス入力回路３１ｄ、ＷＥ（バー）
入力回路３１ｅ等）が配置されている。これらの入力回
路は、図１に示す入力回路・入出力回路３１に含まれ
る。また、線１より左側の領域には、第１又は第２のバ
ッファ回路Ｃ3，ＣA（アドレス入力回路３５ｄ、ＣＳ1
（バー）入力回路３５ｅ等）が配置されている。これら
の入力回路は、図１に示す入力回路・入出力回路３５に
含まれる。
【００８２】第１の半導体チップ１００の複数の第１の
端子のうち線対称の位置にある２つの端子ＴA1，Ｔ
B1は、複数の第１のバッファ回路のうち線対称の位置に
ある２つの回路ＣA，ＣBに対応する。第２の半導体チッ
プ２００の複数の第２の端子のうち線対称の位置にある
２つの端子ＴA2，ＴB2は、複数の第２のバッファ回路の
うち線対称の位置にある２つの回路ＣA，ＣBに対応す
る。複数の第１のバッファ回路の２つの回路ＣA，Ｃ
Bと、複数の第２のバッファ回路の２つの回路ＣA，ＣB
とは、少なくとも設計上同一である。端子ＴA1は、回路
ＣAに接続され、端子ＴB1は、回路ＣBに接続されてい
る。端子ＴA2は、回路ＣBに接続され、端子ＴB2は、前
記回路ＣAに接続されている。
【００８３】図７（Ａ）は、第１の半導体チップ１００
の部分平面図でありバルク層上に、配線と端子が形成さ
れている。アドレス端子Ａ17は、配線６３により、アド
レス入力回路３１ｄと接続され、アドレス入力回路３１
ｄは、配線６４によりデコーダ１１と接続される。書込
イネーブル端子ＷＥ（バー）は、配線６５により、書込
イネーブル端子ＷＥ（バー）入力回路３１ｅと接続さ
れ、書込イネーブル端子ＷＥ（バー）入力回路３１ｅ
は、配線６６により制御回路２１と接続される。チップ
セレクト端子ＣＳ1（バー）は、配線６７により、ＣＳ1
（バー）入力回路３５ｅと接続され、ＣＳ1（バー）入
力回路３５ｅは、配線６８により制御回路２１と接続さ
れる。アドレス端子Ａ0は、配線６９により、アドレス
入力回路３５ｄと接続され、アドレス入力回路３５ｄ
は、配線７０によりデコーダ１１と接続される。
【００８４】図７（Ｂ）は、第２の半導体チップ２００
の部分平面図であり、図７（Ａ）のバルク層上に、配線
と端子（パッド）が形成されている。図７（Ａ）と異な
る箇所を説明する。図７（Ａ）のアドレス端子Ａ17の位
置に、アドレス端子Ａ0が配置されている。図７（Ａ）
の書込イネーブル端子ＷＥ（バー）の位置に、チップセ
レクト端子ＣＳ1（バー）が配置されている。チップセ
レクト端子ＣＳ1（バー）は、配線７１により、ＣＳ
1（バー）入力回路３５ｅと接続される。図７（Ａ）の
チップセレクト端子ＣＳ1（バー）の位置に、書込イネ
ーブル端子ＷＥ（バー）が配置されている。書込イネー
ブル端子ＷＥ（バー）は、配線７２により、書込イネー
ブル端子ＷＥ（バー）入力回路３１ｅと接続される。図
７（Ａ）のアドレス端子Ａ0の位置に、アドレス端子Ａ
17が配置されている。
【００８５】複数の第１の端子のそれぞれの端子は、複
数の第１のバッファ回路のいずれか１つの回路と、複数
の第１の配線の一部によって接続されている。複数の第
２の端子のそれぞれの端子は、複数の第２のバッファ回
路のいずれか１つの回路と、複数の第２の配線の一部に
よって接続されている。複数の第１の端子のうち、１つ
の情報（例えばアドレス信号・入出力データ信号）の少
なくとも一部を形成するための複数の信号に対応する偶
数個の端子Ｔ3（例えばアドレス端子Ａ0〜Ａ18、ＩＯ1
〜16）は、線対称な配列をなしている。複数の第２の端
子のうち、１つの情報（例えばアドレス信号・入出力デ
ータ信号）の少なくとも一部を形成するための複数の信
号に対応する偶数個の端子Ｔ3（例えばアドレス端子Ａ0
〜Ａ18、ＩＯ1〜16）は、線対称な配列をなしている。
【００８６】態様２の作用効果を説明する。態様２によ
れば、第１の半導体チップ１００、第２の半導体チップ
２００のいずれも、不必要な入力回路がない。このた
め、ＳＲＡＭチップの面積を有効利用することができ
る。また、第１の半導体チップ１００では、各端子（パ
ッド）を入力回路（入出力回路）の近くに配置できる。
このため、第１の半導体チップ１００では、信号遅延を
小さくすることができる。
【００８７】なお、態様２では、第１の半導体チップ１
００と第２の半導体チップ２００とでは、異なる機能の
信号が入力（または入出力）する端子（例えば、チップ
セレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ
（バー））と接続する配線のうち、入力回路・入出力回
路と制御回路とを接続する配線のパターンは同じとなる
（例えば、第１の半導体チップ１００の配線６８と第２
の半導体チップ２００の配線６８）。各端子と対応する
入力回路・入出力回路は一つしかないからである。この
ことは、次に説明する態様３にも言える。
【００８８】（態様３）図８（Ａ）及び図８（Ｂ）は、
態様３の説明図である。第１又は第２のバッファ回路を
除く内部回路（デコーダ１１、制御回路２１等）、第１
及び第２のバッファ回路（アドレス入力回路３９ａ，３
９ｂ、書込イネーブル端子ＷＥ（バー）入力回路３９
ｃ、ＣＳ1（バー）入力回路３９ｄ）は、線対称の基準
となる線１上に配置されている。
【００８９】図８（Ａ）は、第１の半導体チップ１００
の部分平面図であり、バルク層上に、配線と端子（パッ
ド）が形成されている。アドレス端子Ａ17は、配線７３
により、バッファ回路としてのアドレス入力回路３９ａ
と接続されている。バッファ回路としてのアドレス入力
回路３９ａは、配線８０によりデコーダ１１と接続され
る。書込イネーブル端子ＷＥ（バー）は、配線７５によ
り、バッファ回路としての書込イネーブル端子ＷＥ（バ
ー）入力回路３９ｃと接続されている。バッファ回路と
しての書込イネーブル端子ＷＥ（バー）入力回路３９ｃ
は、配線７６により制御回路２１と接続される。バッフ
ァ回路としてのチップセレクト端子ＣＳ 1（バー）は、
配線７７により、バッファ回路としてのＣＳ1（バー）
入力回路３９ｄと接続されている。バッファ回路として
のＣＳ1（バー）入力回路３９ｄは、配線７８により制
御回路２１と接続される。アドレス端子Ａ0は、配線７
９により、バッファ回路としてのアドレス入力回路３９
ｂと接続されている。バッファ回路としてのアドレス入
力回路３９ｂは、配線７４によりデコーダ１１と接続さ
れる。
【００９０】図８（Ｂ）は、第２の半導体チップ２００
の部分平面図であり、図８（Ａ）のバルク層上に、配線
と端子（パッド）が形成されている。図８（Ａ）と異な
る箇所を説明する。図８（Ａ）のアドレス端子Ａ17の位
置に、アドレス端子Ａ0が配置されている。図８（Ａ）
の書込イネーブル端子ＷＥ（バー）の位置に、チップセ
レクト端子ＣＳ1（バー）が配置されている。チップセ
レクト端子ＣＳ1（バー）は、配線８１により、バッフ
ァ回路としてのＣＳ1（バー）入力回路３９ｄと接続さ
れる。図８（Ａ）のチップセレクト端子ＣＳ1（バー）
の位置に、書込イネーブル端子ＷＥ（バー）が配置され
ている。書込イネーブル端子ＷＥ（バー）は、配線８２
により、バッファ回路としての書込イネーブル端子ＷＥ
（バー）入力回路３９ｃと接続される。図８（Ａ）のア
ドレス端子Ａ0の位置に、アドレス端子Ａ17が配置され
ている。
【００９１】本実施の形態で、複数の第１のバッファ回
路は、第１の半導体チップ１００の中央部に一列に（例
えば中心線に沿って）配列され、複数の第２のバッファ
回路は、第２の半導体チップの中央部２００に一列に
（例えば中心線に沿って）配列されている。 態様３の
作用効果を説明する。態様３によれば、第１の半導体チ
ップ１００、第２の半導体チップ２００のいずれも、不
必要な入力回路がない。このため、ＳＲＡＭチップの面
積を有効利用することができる。また、線対称の位置関
係にある端子同士において、端子と入力回路・入出力回
路との距離を同じくらいにすることができる。
【００９２】本発明の実施の形態に係る半導体チップ又
は半導体装置の製造方法は、上述した第１又は第２の半
導体チップ１００，２００を製造するのに必要な工程を
含む。第１及び第２の半導体チップ１００，２００、第
１及び第２の内部回路を設計上同じ構造となるように同
じプロセスで製造することができる。また、第１及び第
２のバッファ回路を、設計上同じ構造となるように同じ
プロセスで製造してもよい。ただし、第１及び第２のバ
ッファ回路のうち、チップセレクト信号が入力される回
路は、異なるように製造してもよい。
【００９３】本発明の実施の形態に係る電子機器とし
て、図９にはノート型パーソナルコンピュータ１０００
が示され、図１０には携帯電話２０００が示されてい
る。
【００９４】（本発明を他の側面から捉えた実施の形
態）本発明の実施の形態に係る半導体装置は、第１半導
体チップと、前記第１半導体チップに対してミラーチッ
プとなる第２半導体チップと、を備え、前記第１半導体
チップおよび前記第２半導体チップは、ともに、能動面
に、バルク層と、その上に位置する配線層と、を備え、
前記第１半導体チップの前記バルク層と、前記第２半導
体チップの前記バルク層とは、パターンが共通してお
り、前記第２半導体チップの前記配線層のパターンを、
前記第１半導体チップの前記配線層のパターンと異なら
せることにより、前記第２半導体チップをミラーチップ
にする。
【００９５】本発明の実施の形態において、ミラーチッ
プとなる第２半導体チップは、第１半導体チップとバル
ク層のパターンを共通にし、配線層のパターンが異な
る。したがって、バルク層のパターンおよび配線層のパ
ターンを変更させて、ミラーチップを作製する場合に比
べて、ミラーチップの作製が容易となる。また、本発明
によれば、バルク層までが形成された、複数枚のマスタ
ーウェハを準備していれば、あるマスターウェハを用い
て、第１半導体チップを作製し、別のマスターウェハを
用いて、第２半導体チップを作製できる。このため、ミ
ラーチップとなる第２半導体チップの作製に要する時間
を短縮できる。
【００９６】前記第１半導体チップおよび前記第２半導
体チップは、ともに、前記能動面に、前記配線層と接続
する一方端子、および、前記配線層と接続し、かつ前記
一方端子と異なる機能の信号が入力する他方端子を有
し、前記一方端子と前記他方端子とは、前記能動面上で
線対称となる位置関係にあってもよい。
【００９７】前記第１半導体チップおよび前記第２半導
体チップは、ともに、前記能動面に、複数のＩＯ端子を
有し、前記ＩＯ端子同士は、前記能動面上で線対称とな
る位置関係にあり、前記第１半導体チップにおける、前
記ＩＯ端子に接続する前記配線層のパターンは、前記第
２半導体チップにおける、前記ＩＯ端子に接続する前記
配線層のパターンと同じであってもよい。
【００９８】この態様において、ＩＯ端子同士は、能動
面上で線対称となる位置関係にある。これらの端子には
同じ機能の信号が入出力するので、ミラーチップである
第２半導体チップのＩＯ端子と接続する配線層を、第１
半導体チップのＩＯ端子と接続する配線層と同じパター
ンにすることができる。なお、ＩＯ端子に接続する配線
層のパターンとは、ＩＯ端子とＩＯ用入出力回路とを接
続する配線層のパターンを意味する。
【００９９】前記第１半導体チップおよび前記第２半導
体チップは、ともに、前記能動面に、複数の他のアドレ
ス端子を有し、前記他のアドレス端子同士は、前記能動
面上で線対称となる位置関係にあり、前記第１半導体チ
ップにおける、前記他のアドレス端子に接続する前記配
線層のパターンは、前記第２半導体チップにおける、前
記他のアドレス端子に接続する前記配線層のパターンと
同じであってもよい。
【０１００】この態様において、他のアドレス端子同士
は、能動面上で線対称となる位置関係にある。これらの
端子には同じ機能の信号が入力するので、第２半導体チ
ップの他のアドレス端子と接続する配線層を、第１半導
体チップの他のアドレス端子と接続する配線層と同じパ
ターンにすることができる。なお、他のアドレス端子に
接続する配線層のパターンとは、他のアドレス端子と他
のアドレス端子用入力回路とを接続する配線層のパター
ンを意味する。
【０１０１】前記第１半導体チップおよび前記第２半導
体チップは、ともに、前記能動面に、前記一方端子用の
入力回路と、前記他方端子用の入力回路と、を含む組
を、２組備え、前記組の一方と、前記組の他方とは、前
記能動面上で線対称に位置しており、前記第１半導体チ
ップでは、前記組の一方において、前記一方端子用の入
力回路が使用され、前記組の他方において、前記他方端
子用の入力回路が使用され、前記第２半導体チップで
は、前記組の一方において、前記他方端子用の入力回路
が使用され、前記組の他方において、前記一方端子用の
入力回路が使用されていてもよい。
【０１０２】この態様によれば、第１半導体チップ、第
２半導体チップのいずれも、一方端子を一方端子用の入
力回路の近くに配置でき、かつ他方端子を他方端子用の
入力回路の近くに配置できる。このため、端子と入力回
路との間における信号遅延を小さくすることができる。
【０１０３】前記第１半導体チップおよび前記第２半導
体チップは、ともに、前記能動面に、前記一方端子用の
入力回路と、前記他方端子用の入力回路と、を含む組
を、１組備え、前記第１半導体チップにおいて、前記一
方端子と前記一方端子用の入力回路との距離および前記
他方端子と前記他方端子用の入力回路との距離が比較的
近く、前記第２半導体チップにおいて、前記一方端子と
前記一方端子用の入力回路との距離および前記他方端子
と前記他方端子用の入力回路との距離が比較的遠くても
よい。
【０１０４】この態様によれば、第１半導体チップ、第
２半導体チップのいずれも、不必要な入力回路がない。
このため、第１半導体チップ、第２半導体チップの面積
を有効利用することができる。また、この態様によれ
ば、第１半導体チップにおける一方端子（他方端子）か
ら一方端子用の入力回路（他方端子用の入力回路）まで
の距離を比較的短いので、第１半導体チップにおいて、
端子と入力回路との間における信号遅延を小さくするこ
とができる。
【０１０５】前記一方の半導体チップおよび前記他方の
半導体チップは、ともに、前記能動面に、前記一方端子
用の入力回路と、前記他方端子用の入力回路と、を含む
組を、１組備え、前記組は、線対称の基準となる線上に
位置していてもよい。
【０１０６】この態様によれば、第１半導体チップ、第
２半導体チップのいずれも、不必要な入力回路がない。
このため、第１半導体チップ、第２半導体チップの面積
を有効利用することができる。また、この態様によれ
ば、第１半導体チップにおける一方端子（他方端子）か
ら一方端子用の入力回路（他方端子用の入力回路）まで
の距離と、第２半導体チップにおける一方端子（他方端
子）から一方端子用の入力回路（他方端子用の入力回
路）までの距離と、を同じくらいにすることができる。
【０１０７】前記第１半導体チップおよび前記第２半導
体チップは、半導体メモリを含んでもよい。
【０１０８】前記第１半導体チップと前記第２半導体チ
ップとは、メモリ容量が同じであり、前記第１半導体チ
ップは、チップセレクト端子を有し、前記第２半導体チ
ップは、チップセレクト（バー）端子を有し、前記第１
半導体チップの前記チップセレクト端子と前記第２半導
体チップの前記チップセレクト（バー）端子とは、互い
にミラー対称に位置していてもよい。
【０１０９】この態様によれば、例えば、第１半導体チ
ップ、第２半導体チップのメモリ容量が８Ｍビットの場
合、１６Ｍビットの半導体装置にすることができる。
【０１１０】前記第１半導体チップは、前記第２半導体
チップとチップサイズが同じであってもよい。
【０１１１】前記第１半導体チップの前記能動面と反対
面が、前記第２半導体チップの前記能動面と反対面上に
配置されている。これには、次の態様がある。前記第１
半導体チップの前記能動面では、ワイヤボンディングが
なされ、前記第２半導体チップの前記能動面では、フェ
イスダウンボンディングがなされていてもよい。
【０１１２】前記第１半導体チップの前記能動面は、回
路基板の一方の面と対向し、前記第２半導体チップの前
記能動面は、前記回路基板の他方の面と対向していても
よい。
【０１１３】前記第１半導体チップの前記能動面および
前記第２半導体チップの前記能動面では、フェイスダウ
ンボンディングがなされていてもよい。
【０１１４】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成（例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成）を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本実施形態に係
る第１及び第２の半導体チップを説明する図である。
【図２】図２は、第１及び第２の端子を対比する図であ
る。
【図３】図３は、第１及び第２の端子を対比する図であ
る。
【図４】図４は、本実施形態に係る半導体装置の断面を
模式的に示す図である。
【図５】図５は、本実施形態に係る半導体装置の他の例
の断面を模式的に示す図である。
【図６】図６（Ａ）及び図６（Ｂ）は、本実施形態の態
様１の説明図である。
【図７】図７（Ａ）及び図７（Ｂ）は、本実施形態の態
様２の説明図である。
【図８】図８（Ａ）及び図８（Ｂ）は、本実施形態の態
様３の説明図である。
【図９】図９は、本発明の実施の形態に係る電子機器を
示す図である。
【図１０】図１０は、本発明の実施の形態に係る電子機
器を示す図である。
【符号の説明】
１ 線 １１ デコーダ １３ デコーダ ２１ 制御回路 ２３ 制御回路 ３１ 入力回路・入出力回路 ３１ａ アドレス入力回路 ３１ｂ チップセレクト端子ＣＳ1（バー）入力回路 ３１ｃ 書込イネーブル端子ＷＥ（バー）入力回路 ３１ｄ アドレス入力回路 ３１ｅ 書込イネーブル端子ＷＥ（バー）入力回路 ３３ 入力回路・入出力回路 ３５ 入力回路・入出力回路 ３５ａ アドレス入力回路 ３５ｂ チップセレクト端子ＣＳ1（バー）入力回路 ３５ｃ 書込イネーブル端子ＷＥ（バー）入力回路 ３５ｄ アドレス入力回路 ３５ｅ チップセレクト端子ＣＳ1（バー）入力回路 ３７ 入力回路・入出力回路 ３９ａ アドレス入力回路 ３９ｂ ＷＥ（バー）入力回路 ３９ｃ チップセレクト端子ＣＳ1（バー）入力回路 ４１ メモリセルアレイ ４３ メモリセルアレイ ４５ メモリセルアレイ ４７ メモリセルアレイ ５３，５５，５９，６１６５，６７，７１，７２，７
５，７７，８１，８２ 配線 １００ ＳＲＡＭチップ ２００ ＳＲＡＭチップ ３００ 回路基板 ３１０ アドレス信号用配線 ３２０ 書込イネーブル信号用配線 ４００ 回路基板 ４１０ アドレス信号用配線 ４２０ 書込イネーブル信号用配線 ４３０ アドレス信号用配線 ４４０ 書込イネーブル信号用配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 (72)発明者 友廣 靖彦 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5B015 JJ00 KB32 KB33 PP04 5F038 BE07 CA05 CA06 CD08 CD09 DF05 EZ07 EZ20

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 複数の第１の端子と、入力及び出力の少
    なくとも一方のための複数の第１のバッファ回路と、前
    記複数の第１の端子と前記複数の第１のバッファ回路と
    を電気的に接続する複数の第１の配線と、前記複数の第
    １のバッファ回路と電気的に接続された第１の内部回路
    と、を有する第１の半導体チップと、 複数の第２の端子と、入力及び出力の少なくとも一方の
    ための複数の第２のバッファ回路と、前記複数の第２の
    端子と前記複数の第２のバッファ回路とを電気的に接続
    する複数の第２の配線と、前記複数の第２のバッファ回
    路と電気的に接続された第２の内部回路と、を有する第
    ２の半導体チップと、 を有し、 前記複数の第１の端子の位置と、前記複数の第２の端子
    の位置とは、面対称の関係にあり、 前記第１及び第２の内部回路は、少なくとも設計上同一
    であり、 前記複数の第１の配線の少なくとも一部と、前記複数の
    第２の配線の少なくとも一部と、は異なるパターンで形
    成されてなる半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記複数の第１及び第２の端子は、それぞれ、前記第１
    又は第２の半導体チップの周縁部に配列されてなる半導
    体装置。
  3. 【請求項３】 請求項１又は請求項２記載の半導体装置
    において、 前記複数の第１の端子は、前記第１の半導体チップにお
    いて、線対称な配列をなしており、 前記複数の第２の端子は、前記第２の半導体チップにお
    いて、線対称な配列をなしている半導体装置。
  4. 【請求項４】 請求項１から請求項３のいずれかに記載
    の半導体装置において、 前記複数の第１のバッファ回路の全体的構成と、前記複
    数の第２のバッファ回路の全体的構成とは、チップセレ
    クト信号が入力される回路を除いて、少なくとも設計上
    同一である半導体装置。
  5. 【請求項５】 請求項１から請求項４のいずれかに記載
    の半導体装置において、 前記複数の第１の端子の１つである端子Ｔ1は、前記複
    数の第１のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対
    応し、 前記複数の第２の端子の１つである端子Ｔ2は、前記複
    数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対
    応し、 前記複数の第１のバッファ回路の前記２つの回路Ｃ1，
    Ｃ2と、前記複数の第２のバッファ回路の前記２つの回
    路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、 前記第１又は第２の半導体チップにおいて、前記端子Ｔ
    1，Ｔ2は、同じ位置にあり、 前記複数の第１の配線の一部によって、前記端子Ｔ1と
    前記回路Ｃ1とが選択的に接続され、 前記複数の第２の配線の一部によって、前記端子Ｔ2と
    前記回路Ｃ2とが選択的に接続されてなる半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 前記複数の第１の端子のうち、前記端子Ｔ1に対して線
    対称の位置にある端子Ｔ1Aは、前記複数の第１のバッフ
    ァ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、 前記複数の第２の端子のうち、前記端子Ｔ2に対して線
    対称の位置にある端子Ｔ2Aは、前記複数の第２のバッフ
    ァ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、 前記複数の第１のバッファ回路の前記２つの回路Ｃ1A，
    Ｃ2Aと、前記複数の第２のバッファ回路の前記２つの回
    路Ｃ1A，Ｃ2Aとは、少なくとも設計上同一であり、 前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2
    とは、少なくとも設計上同一であり、 前記複数の第１の配線の一部によって、前記端子Ｔ1Aと
    前記回路Ｃ2Aとが選択的に接続され、 前記複数の第２の配線の一部によって、前記端子Ｔ2Aと
    前記回路Ｃ1Aとが選択的に接続されてなる半導体装置。
  7. 【請求項７】 請求項５又は請求項６記載の半導体装置
    において、 前記複数の第１の端子のうち、１つの情報の少なくとも
    一部を形成するための複数の信号に対応する第１の偶数
    個の端子のそれぞれは、前記複数の第１のバッファ回路
    のいずれか１つの回路に接続され、前記第１の偶数個の
    端子は線対称な配列をなし、 前記複数の第２の端子のうち、１つの情報の少なくとも
    一部を形成するための複数の信号に対応する第２の偶数
    個の端子のそれぞれは、前記複数の第２のバッファ回路
    のいずれか１つの回路に接続され、前記第２の偶数個の
    端子は線対称な配列をなしている半導体装置。
  8. 【請求項８】 請求項１から請求項４のいずれかに記載
    の半導体装置において、 前記複数の第１の端子のそれぞれの端子は、前記複数の
    第１のバッファ回路のいずれか１つの回路と、前記複数
    の第１の配線の一部によって接続され、 前記複数の第２の端子のそれぞれの端子は、前記複数の
    第２のバッファ回路のいずれか１つの回路と、前記複数
    の第２の配線の一部によって接続されてなる半導体装
    置。
  9. 【請求項９】 請求項８記載の半導体装置において、 前記複数の第１の端子のうち線対称の位置にある２つの
    端子ＴA1，ＴB1は、前記複数の第１のバッファ回路のう
    ち線対称の位置にある２つの回路ＣA，ＣBに対応し、 前記複数の第２の端子のうち線対称の位置にある２つの
    端子ＴA2，ＴB2は、前記複数の第２のバッファ回路のう
    ち線対称の位置にある２つの回路ＣA，ＣBに対応し、 前記複数の第１のバッファ回路の前記２つの回路ＣA，
    ＣBと、前記複数の第２のバッファ回路の前記２つの回
    路ＣA，ＣBとは、少なくとも設計上同一であり、 前記端子ＴA1は、前記回路ＣAに接続され、前記端子Ｔ
    B1は、前記回路ＣBに接続され、 前記端子ＴA2は、前記回路ＣBに接続され、前記端子Ｔ
    B2は、前記回路ＣAに接続されてなる半導体装置。
  10. 【請求項１０】 請求項８又は請求項９記載の半導体装
    置において、 前記複数の第１の端子のうち、１つの情報の少なくとも
    一部を形成するための複数の信号に対応する偶数個の端
    子は、線対称な配列をなし、 前記複数の第２の端子のうち、１つの情報の少なくとも
    一部を形成するための複数の信号に対応する偶数個の端
    子は、線対称な配列をなしている半導体装置。
  11. 【請求項１１】 請求項８記載の半導体装置において、 前記複数の第１のバッファ回路は、前記第１の半導体チ
    ップの中央部に一列に配列され、 前記複数の第２のバッファ回路は、前記第２の半導体チ
    ップの中央部に一列に配列されてなる半導体装置。
  12. 【請求項１２】 請求項１１記載の半導体装置におい
    て、 前記複数の第１のバッファ回路は、前記第１の半導体チ
    ップの中心線に沿って配列され、 前記複数の第２のバッファ回路は、前記第２の半導体チ
    ップの中心線に沿って配列されてなる半導体装置。
  13. 【請求項１３】 請求項１から請求項１２のいずれかに
    記載の半導体装置において、 前記第１及び第２の内部回路は、それぞれ、メモリセル
    アレイを含む半導体装置。
  14. 【請求項１４】 請求項１から請求項１３のいずれかに
    記載の半導体装置において、 前記第１及び第２の半導体チップは、スタックされてな
    り、 前記複数の第１及び第２の端子のうち、前記第１及び第
    ２の半導体チップのそれぞれにおいて同じ位置にある２
    つの端子は、電気的に接続されてなる半導体装置。
  15. 【請求項１５】 複数の端子と、 入力及び出力の少なくとも一方のための複数のバッファ
    回路と、 前記複数の端子と前記複数のバッファ回路とを電気的に
    接続する複数の配線と、 前記複数のバッファ回路と電気的に接続された内部回路
    と、 を有し、 前記複数の端子の１つである端子Ｔ1は、前記複数のバ
    ッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、 前記複数の配線の一部によって、前記端子Ｔ1と前記回
    路Ｃ1とが選択的に接続されてなる半導体チップ。
  16. 【請求項１６】 請求項１５記載の半導体チップにおい
    て、 前記複数の端子のうち、前記端子Ｔ1に対して線対称の
    位置にある他の端子Ｔ1 Aは、前記複数のバッファ回路の
    ２つの回路Ｃ1A，Ｃ2Aに対応し、 前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2
    とは、少なくとも設計上同一であり、 前記複数の配線の一部によって、前記端子Ｔ1Aと前記回
    路Ｃ2Aとが選択的に接続されてなる半導体チップ。
  17. 【請求項１７】 請求項１５又は請求項１６記載の半導
    体チップにおいて、 前記複数の端子のうち、１つの情報の少なくとも一部を
    形成するための複数の信号に対応する偶数個の端子のそ
    れぞれは、前記複数のバッファ回路のいずれか１つの回
    路に接続され、前記偶数個の端子は、線対称な配列をな
    している半導体チップ。
  18. 【請求項１８】 複数の端子と、 入力及び出力の少なくとも一方のための複数のバッファ
    回路と、 前記複数の端子と前記複数のバッファ回路とを電気的に
    接続する複数の配線と、 前記複数のバッファ回路と電気的に接続された内部回路
    と、 を有し、 前記複数の端子のそれぞれの端子は、前記複数のバッフ
    ァ回路のいずれか１つの回路と、前記複数の配線の一部
    によって接続され、 前記複数のバッファ回路は、前記半導体チップの中央部
    に一列に配列されてなる半導体チップ。
  19. 【請求項１９】 請求項１８記載の半導体チップにおい
    て、 前記複数のバッファ回路は、前記半導体チップの中心線
    に沿って配列されてなる半導体チップ。
  20. 【請求項２０】 スタックされた複数の半導体チップを
    有する半導体装置であって、 それぞれの前記半導体チップは、請求項１５から請求項
    １９のいずれかに記載の半導体チップである半導体装
    置。
  21. 【請求項２１】 スタックされた複数の半導体チップを
    有する半導体装置であって、 少なくとも１つの前記半導体チップは、請求項１５から
    請求項１９のいずれかに記載の半導体チップである半導
    体装置。
  22. 【請求項２２】 請求項１から請求項１４，２０，２１
    のいずれかに記載の半導体装置が実装されてなる回路基
    板。
  23. 【請求項２３】 請求項１から請求項１４，２０，２１
    のいずれかに記載の半導体装置を有する電子機器。
  24. 【請求項２４】 複数の端子と、入力及び出力の少なく
    とも一方のための複数のバッファ回路と、前記複数の端
    子と前記複数のバッファ回路とを電気的に接続する複数
    の配線と、前記複数のバッファ回路と電気的に接続され
    た内部回路と、を形成することを含み、 前記複数の端子の１つである端子Ｔ1は、前記複数のバ
    ッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、 前記複数の配線の一部によって、前記端子Ｔ1と前記回
    路Ｃ1とを選択的に接続する半導体チップの製造方法。
  25. 【請求項２５】 請求項２４記載の半導体チップの製造
    方法において、 前記複数の端子のうち、前記端子Ｔ1に対して線対称の
    位置にある他の端子Ｔ1 Aは、前記複数のバッファ回路の
    ２つの回路Ｃ1A，Ｃ2Aに対応し、 前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2
    とを、少なくとも設計上同一に形成し、 前記複数の配線の一部によって、前記端子Ｔ1Aと前記回
    路Ｃ2Aとを選択的に接続する半導体チップの製造方法。
  26. 【請求項２６】 請求項２４又は請求項２５記載の半導
    体チップの製造方法において、 前記複数の端子のうち、１つの情報の少なくとも一部を
    形成するための複数の信号に対応する偶数個の端子のそ
    れぞれを、前記複数のバッファ回路のいずれか１つの回
    路に接続し、前記偶数個の端子を、線対称の配列になる
    ように配置する半導体チップの製造方法。
  27. 【請求項２７】 複数の端子と、入力及び出力の少なく
    とも一方のための複数のバッファ回路と、前記複数の端
    子と前記複数のバッファ回路とを電気的に接続する複数
    の配線と、前記複数のバッファ回路と電気的に接続され
    た内部回路と、を形成することを含み、 前記複数の端子のそれぞれの端子を、前記複数のバッフ
    ァ回路のいずれか１つの回路と、前記複数の配線の一部
    によって接続し、 前記複数のバッファ回路を、前記半導体チップの中央部
    に一列に配列する半導体チップの製造方法。
  28. 【請求項２８】 請求項２７記載の半導体チップの製造
    方法において、前記複数のバッファ回路を、前記半導体
    チップの中心線に沿って配列する半導体チップの製造方
    法。
  29. 【請求項２９】 複数の第１の端子と、入力及び出力の
    少なくとも一方のための複数の第１のバッファ回路と、
    前記複数の第１の端子と前記複数の第１のバッファ回路
    とを電気的に接続する複数の第１の配線と、前記複数の
    第１のバッファ回路と電気的に接続された第１の内部回
    路と、を有する第１の半導体チップを製造し、 複数の第２の端子と、入力及び出力の少なくとも一方の
    ための複数の第２のバッファ回路と、前記複数の第２の
    端子と前記複数の第２のバッファ回路とを電気的に接続
    する複数の第２の配線と、前記複数の第２のバッファ回
    路と電気的に接続された第２の内部回路と、を有する第
    ２の半導体チップを製造すること、 を含み、 前記第１及び第２の内部回路を設計上同じ構造となるよ
    うに、少なくとも設計上同一のマスクで形成し、 前記複数の第１の端子と、前記複数の第２の端子と、を
    それぞれ設計上同じ配列であって線対称に配列されるよ
    うに、少なくとも設計上同一のマスクで形成し、 前記複数の第１の配線の少なくとも一部と、前記複数の
    第２の配線の少なくとも一部と、を異なる設計のマスク
    で形成する半導体装置の製造方法。
  30. 【請求項３０】 請求項２９記載の半導体装置の製造方
    法において、 前記複数の第１のバッファ回路と、前記複数の第２のバ
    ッファ回路とを、チップセレクト信号が入力される回路
    を除いて、設計上同じ構造となるように少なくとも設計
    上同一のマスクで形成する半導体装置の製造方法。
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