JP2000322885A

JP2000322885A - 半導体集積回路

Info

Publication number: JP2000322885A
Application number: JP11126715A
Authority: JP
Inventors: Satoshi Eto; 聡江渡; Satoru Saito; 悟斉藤; Shinichi Yamada; 伸一山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-05-07
Filing date: 1999-05-07
Publication date: 2000-11-24
Also published as: US6630850B2; US20030160645A1

Abstract

(57)【要約】【課題】本発明は、半導体集積回路に係り、特に、ク
ロック信号に同期して入力信号を取り込み、動作する半
導体集積回路に関し、回路規模を増大することなく、入
力信号を確実に取り込むことができる半導体集積回路を
提供することを目的とする。【解決手段】外部から供給される入力信号IN1を所定
時間遅延させる遅延回路３９と、遅延回路３９から出力
される遅延した入力信号IN1を、クロック信号CLKに同期
してそれぞれ取り込む複数の取込回路４１、４６を備え
たことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に、クロック信号に同期して入力信号を取り込
み、動作する半導体集積回路に関する。

【０００２】

【従来の技術】一般に、半導体集積回路は、マイクロコ
ンピュータ等のロジックLSIと、DRAM等のメモリLSIとに
大別されている。マイクロコンピュータは、クロック同
期式の半導体集積回路として幅広く知られている。一
方、メモリLSIにおいても、SDRAM（Synchronous DRAM）
等のクロック同期式のものが開発されている。

【０００３】SDRAMでは、外部から供給されるクロック
信号に同期してインタフェース回路を高速に動作させる
ことにより、タイミング余裕を確保しながらデータの書
き込み・読み出しを高速に行うことを可能にしている。
図１１は、この種の半導体集積回路における入力インタ
フェース部１の構成を示している。入力インタフェース
部１は、クロックバッファ２、複数の入力バッファ３
ａ、３ｂ、３ｃ、および複数の入力信号取込回路４ａ、
４ｂ、４ｃを有している。各入力信号取込回路４ａ、４
ｂ、４ｃは、ラッチ５を有している。クロックバッファ
２には、チップの外部から供給されるクロック信号CLK
が供給されている。クロックバッファ２は、クロック信
号CLKの信号レベルを判定し、高レベルまたは低レベル
の内部クロック信号CLKINに変換し、この内部クロック
信号CLKINを各入力信号取込回路４ａ、４ｂ、４ｃに出
力している。各入力バッファ３ａ、３ｂ、３ｃには、チ
ップの外部から入力信号S1、S2、S3が供給されている。
入力バッファ３ａ、３ｂ、３ｃは、供給された入力信号
S1、S2、S3の信号レベルを判定し、高レベルまたは低レ
ベルの内部信号SIN1、SIN2、SIN3に変換し、それぞれ入
力信号取込回路４ａ、４ｂ、４ｃに出力している。各ラ
ッチ５は、内部クロック信号CLKINのエッジに同期して
内部信号SIN1、SIN2、SIN3を取り込み、取込信号SIN1
A、SIN2A、SIN3Aとしてチップ内部の制御回路６等に出
力している。図中、矢印で示した線は、配線パターンを
表しており、矢印の向きは、信号が伝達される方向を示
している。

【０００４】上述した入力インタフェース部１では、一
般に、各入力バッファ３ａ、３ｂ、３ｃは、外部から信
号を受けるパッドに近接して配置されており、チップ上
に分散している。一方、入力信号取込回路４ａ、４ｂ、
４ｃは、チップの所定の位置にまとめて配置されてい
る。このため、各入力バッファ３ａ、３ｂ、３ｃと各入
力信号取込回路４ａ、４ｂ、４ｃとの間に配線される内
部信号SIN1、SIN2、SIN3を伝達する配線パターンは、同
じ長さにはならない。例えば、内部信号SIN1を伝達する
配線パターンが最も短く、内部信号SIN3を伝達する配線
パターンが最も長くされている。信号の伝搬遅延時間
は、配線パターン長に比例するため、内部信号SIN1、SI
N2、SIN3は、それぞれ異なるタイミングで入力信号取込
回路４ａ、４ｂ、４ｃに供給されることになる。

【０００５】この結果、各ラッチ５における内部信号SI
N1、SIN2、SIN3の取り込みタイミングは、図１２に示す
ようにずれてしまう。図１２の例では、セットアップ時
間tSのタイミング余裕が最も小さい信号は、内部信号SI
N3であり、ホールド時間tHのタイミング余裕が最も小さ
い信号は、内部信号SIN1である。ここで、セットアップ
時間tSは、クロック信号CLKの立ち上がり以前に入力信
号の確定が必要な最小時間の規定であり、ホールド時間
tHは、クロック信号CLKの立ち上がり以後に入力信号の
保持が必要な最小時間の規定である。また、一般に、外
部入力端子のセットアップ時間tSおよびホールド時間tH
の規格は、全入力信号の最悪値で規定される。このた
め、内部信号SIN1、SIN2、SIN3の取り込みタイミングが
ばらつくと、外部入力端子のセットアップ時間tSおよび
ホールド時間tHのタイミング余裕は小さくなってしま
う。

【０００６】セットアップ時間tSおよびホールド時間tH
の規定は、クロック信号CLKの周波数が高くなるほど厳
しくする必要がある。このため、高速動作を行うSDRAM
では、図１３に示すように、入力信号取込回路４ａ、４
ｂ、４ｃは、各ラッチ５の入力側に遅延回路７ａ、７
ｂ、７ｃを設け、内部信号のタイミングのばらつきを抑
えている。図中、遅延回路７ａ、７ｂ、７ｃの大きさ
は、遅延時間を表している。遅延回路７ａ、７ｂ、７ｃ
は、配線パターン長による内部信号SIN1、SIN2、SIN3の
遅れに合わせて調整されており、内部信号SIN1、SIN2、
SIN3のラッチ５への到達タイミングは同一にされてい
る。この結果、内部信号SIN1、SIN2、SIN3のセットアッ
プ時間tS、ホールド時間tHは同一になる。

【０００７】一方、SDRAM等では、クロック信号CLKに同
期して入力される複数の入力信号の信号レベルの組み合
わせを、複数の制御コマンドとして判定し、内部回路を
制御することが行われている。この種のSDRAMの入力イ
ンタフェース部１には、図１４に示すように、ラッチ５
から出力される取込信号SIN1A、SIN2A、SIN3Aを受け、
コマンド信号CMDを出力するデコーダ８が形成されてい
る。

【０００８】図１４に示した回路では、ラッチ５で取り
込んだ内部信号SIN1A、SIN2A、SIN3Aをデコーダ８でデ
コードしているため、コマンド信号CMDの出力が遅くな
る。この結果、制御回路６の動作が遅れ、アクセス時間
等を向上することができない。コマンド信号CMDの出力
を早くするためには、ラッチ５に取り込まれる前の内部
信号SIN1、SIN2、SIN3をデコードするのがよい。

【０００９】図１５および図１６は、本発明者により考
察されたラッチ５に取り込まれる前の内部信号SIN1、SI
N2、SIN3をデコードするための入力インタフェース部１
の主要部の構成を示している。図１５に示す入力インタ
フェース部１には、デコーダ１０と遅延回路７ｄとラッ
チ５とを備えたコマンド取込部９が形成されている。デ
コーダ１０は、内部信号SIN1、SIN2、SIN3を受けて、コ
マンド信号CMDを遅延回路７ｄに出力している。遅延回
路７ｄは、遅延したコマンド信号CMDをラッチ５に出力
している。ラッチ５は内部信号CLKINに同期してコマン
ド信号CMDを取り込み、コマンド信号CMD1として制御回
路６に出力している。ここで、遅延回路７ｄは、ラッチ
５に供給されるコマンド信号CMDと内部クロック信号CLK
INとのタイミングを調整するための回路である。

【００１０】図１６に示す入力インタフェース部１に
は、遅延回路７ｅ、７ｆ、７ｇとデコーダ１０とラッチ
５とを備えたコマンド取込部１１が形成されている。デ
コーダ１０は、遅延回路７ｅ、７ｆ、７ｇを介してそれ
ぞれ内部信号SIN1、SIN2、SIN3を受け、コマンド信号CM
Dをラッチ５に出力している。ラッチ５は内部信号CLKIN
に同期してコマンド信号CMDを取り込み、コマンド信号C
MD1として制御回路６に出力している。

【００１１】なお、図１５および図１６に示した入力イ
ンタフェース部１は、未だ公知ではない。

【００１２】

【発明が解決しようとする課題】ところで、図１５に示
した入力インタフェース部１ではコマンド信号CMDは、
図１７に示すように、デコーダ１０により幅が狭くな
る、このため、ラッチ５において、コマンド信号CMDの
セットアップ時間tSおよびホールド時間tSのタイミング
余裕が小さくなるという問題があった。

【００１３】一方、図１６に示した回路では、コマンド
ラッチ１１に、複数の遅延回路７ｅ、７ｆ、７ｇを形成
している。入力インタフェース部１には、遅延回路７
ｅ、７ｆ、７ｇ以外に、入力信号の各ラッチのタイミン
グ合わせのための遅延回路が必要である。この結果、遅
延回路の数が多くなり回路規模が増大するという問題が
あった。回路規模の増大は、チップサイズの増大につな
がる。チップサイズの増大は、製品のコストに直接影響
するため、特に、DRAM等のメモリLSIでは影響が大き
い。

【００１４】本発明の目的は、回路規模を増大すること
なく、入力信号を確実に取り込むことができる半導体集
積回路を提供することにある。本発明の別の目的は、内
部回路を早く、かつ確実に動作することができる半導体
集積回路を提供することにある。

【００１５】本発明の別の目的は、入力信号の遅延時間
を最適に設定することにある。

【００１６】

【課題を解決するための手段】図１は、請求項１ないし
請求項５に記載した発明の基本原理を示す原理ブロック
図である。

【００１７】請求項１の半導体集積回路は、遅延回路３
９と複数の取込回路４１、４３とを備えて構成されてい
る。外部から供給される入力信号IN1（またはIN2）は、
遅延回路３９により所定時間遅延された後、分配され、
複数の取込回路４１、４３に向けて出力される。遅延回
路３９の遅延時間は、クロック信号CLKによる入力信号I
N1（またはIN2）の取込タイミングが、各取込回路４
１、４３で最適になるように設定されている。各取込回
路４１、４３は、それぞれクロック信号CLKに同期して
遅延した入力信号IN1（またはIN2）を確実に取り込む。

【００１８】このため、複数の取込回路４１、４３にそ
れぞれ遅延回路を設ける必要がなくなる。この結果、回
路規模を増大することなく、複数の取込回路４１、４３
は、入力信号IN1（またはIN2）を確実に取り込むことが
可能になる。入力信号IN1（またはIN2）の遅延時間を調
整する必要が生じた場合にも、１箇所の遅延回路３９を
変更するだけでよい。

【００１９】一般に、半導体集積回路では、遅延回路
は、配線、拡散層、絶縁膜等の長さ、面積を利用して形
成した抵抗、容量を組み合わせて構成されている。この
ため、遅延回路のレイアウト面積は、他の回路に比べて
大きくなる傾向にある。本発明により遅延回路の数を低
減することで、遅延回路の占める面積が減り、チップ面
積が低減される。

【００２０】請求項２の半導体集積回路では、遅延回路
４１に備えたスイッチSのオンオフを変えることで、入
力信号IN1（またはIN2）の伝達経路が変更され遅延時間
が調整される。このため、入力信号IN1（またはIN2）の
遅延時間を調整する必要が生じた場合にも、スイッチS
を変更するだけでよい。

【００２１】請求項３の半導体集積回路は、複数の遅延
回路３９と、複数の取込回路４１と、演算回路４５とを
備えて構成されている。遅延回路３９は、複数の入力信
号IN1、IN2を受け、遅延した各入力信号IN1、IN2は、そ
れぞれ複数の取込回路４１に出力する。取込回路４１
は、クロック信号CLKに同期して、遅延した入力信号IN
1、IN2を取り込む。また、遅延した入力信号IN1、IN2の
うち複数は、演算回路４５に供給され論理演算が行われ
る。各遅延回路３９の遅延時間は、例えば、演算回路４
５に供給される入力信号IN1、IN2の供給タイミングに合
わせられている。このため、演算回路４５の論理演算
は、十分にタイミング余裕を有して行われる。この際、
各遅延回路３９の遅延時間を相対的にずらしても、演算
回路４５における入力信号IN1、IN2のタイミング余裕は
変化しない。各遅延回路３９の遅延時間を相対的にずら
すことで、各取込回路４１、４３は、遅延した入力信号
IN1、IN2をそれぞれクロック信号CLKに同期して確実に
取り込むことが可能になる。この結果、各遅延回路３９
は、演算回路４５および取込回路４１の両方に、最適な
タイミングで入力信号IN1、IN2を供給することが可能に
なる。

【００２２】請求項４の半導体集積回路では、演算回路
は、コマンドデコーダ４５として構成されている。ま
た、コマンドデコーダ４５から出力されるコマンド信号
CMDをクロック信号CLKに同期して取り込むコマンド信号
取込回路４６を備えている。コマンドデコーダ４５は、
遅延回路３９により遅延された入力信号IN1、IN2を直接
受けて、内部回路２３、２５の動作を制御するコマンド
信号CMDを出力する。コマンド信号取込回路４６は、コ
マンドデコーダ４５から出力される幅の広いコマンド信
号CMDを、クロック信号CLKに同期して確実に取り込む。
コマンドデコーダ４５でデコードしたコマンド信号CMD
を、コマンド信号取り込み回路４６により取り込むこと
で、内部回路２３、２５の動作の開始を早くすることが
可能になる。

【００２３】請求項５の半導体集積回路では、各遅延回
路３９に備えたスイッチSのオンオフを変えることで、
入力信号IN1、IN2の伝達経路が変更され遅延時間が調整
される。このため、各遅延回路３９毎に最適な遅延時間
が設定可能になる。入力信号IN1、IN2の遅延時間を調整
する必要が生じた場合にも、スイッチSを変更するだけ
でよい。各遅延回路３９のスイッチS以外の素子のレイ
アウトを共通にすることで、レイアウト設計工数が低減
される。

【００２４】各遅延回路３９の遅延時間が、各入力信号
IN1、IN2のコマンドデコーダ４５への供給タイミングが
等しくなるように調整されている。このため、コマンド
信号CMDのパルス幅が狭くなることが防止され、内部回
路２３、２５を確実に動作させることが可能になる。

【００２５】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。

【００２６】図２は、本発明の半導体集積回路の第１の
実施形態を示している。この実施形態は、請求項１ない
し請求項５に対応している。この実施形態の半導体集積
回路は、シリコン基板上に、CMOSプロセス技術を使用し
て、SDRAMとして形成されている。SDRAMは、入力インタ
フェース部２１、制御部２３、および２つのメモリコア
部２５を有している。入力インタフェース部２１は、２
つに分けて配置された入力部２７と、チップのほぼ中央
に配置された取込部２９とで構成されている。制御部２
３、メモリコア部２５は内部回路に対応している。入力
部２７は、複数のパッド３１（後述する３１ａ、３１
ｂ、３１ｃ、３１ｄに対応する）と複数の入力回路３３
（後述する３３ａ、３３ｂ、３３ｃ、３３ｄに対応す
る）とを有している。図中、矢印で示した線は、配線パ
ターンを表しており、矢印の向きは、信号が伝達される
方向を示している。

【００２７】図３は、入力インタフェース部２１の主要
部の構成を示している。図３では、主要な３つの入力信
号のみを記載している。各入力部２７には、外部からの
クロック信号CLK、チップセレクト信号/CS、行アドレス
ストローブ信号/RAS、および列アドレスストローブ信号
/CASをそれぞれ受けるパッド３１ａ、パッド３１ｂ、パ
ッド３１ｃ、およびパッド３１ｄが形成されている。各
パッド３１ａ、３１ｂ、３１ｃ、３１ｄは、それぞれ入
力回路３３ａ、３３ｂ、３３ｃ、３３ｄに接続されてい
る。入力回路３３ａは、クロックバッファ３５を有して
いる。クロックバッファ３５は、パッド３１ａを介して
供給されるクロック信号CLKの信号レベルを判定し、高
レベルまたは低レベルの内部クロック信号CLKINに変換
し、取込部２９に出力している。

【００２８】入力回路３３ｂは、入力バッファ３７およ
び遅延回路３９ａを有している。入力回路３３ｃは、入
力バッファ３７および遅延回路３９ｂを有している。入
力回路３３ｄは、入力バッファ３７および遅延回路３９
ｃを有している。入力回路３３ｂの入力バッファ３７
は、パッド３１ｂを介して供給されるチップセレクト信
号/CSの信号レベルを判定し、高レベルまたは低レベル
の内部信号CSXに変換し、遅延回路３９ａに出力してい
る。入力回路３３ｃの入力バッファ３７は、パッド３１
ｃを介して供給される行アドレスストローブ信号/RASの
信号レベルを判定し、高レベルまたは低レベルの内部信
号RASXに変換し、遅延回路３９ｂに出力している。入力
回路３３ｄの入力バッファ３７は、パッド３１ｄを介し
て供給される列アドレスストローブ信号/CASの信号レベ
ルを判定し、高レベルまたは低レベルの内部信号CASXに
変換し、遅延回路３９ｃに出力している。

【００２９】各遅延回路３９ａ、３９ｂ、３９ｃは、内
部信号CSX、RASX、CASXを所定時間遅延させ、遅延信号C
S1X、RAS1X、CAS1Xとして取込回路３１に出力してい
る。図中、遅延回路３９ａ、３９ｂ、３９ｃの大きさ
は、遅延時間を表している。遅延時間は、遅延信号CS1
X、RAS1X、CAS1Xが後述するコマンドデコーダ４５まで
伝達される配線パターンの長さに応じて決められてい
る。すなわち、配線パターンによる遅延信号CS1Xの遅れ
と、遅延回路３９ａの遅延時間との合計、配線パターン
による遅延信号RAS1Xの遅れと、遅延回路３９ｂの遅延
時間との合計、および配線パターンによる遅延信号CAS1
Xの遅れと、遅延回路３９ｃの遅延時間との合計が等し
くなるように、各遅延回路３９ａ、３９ｂ、３９ｃの遅
延時間が設定されている。同時に、後述するラッチに取
り込まれる信号のセットアップ時間tS、ホールド時間tH
が十分確保できるように各遅延回路３９ａ、３９ｂ、３
９ｃの遅延時間が設定されている。この実施形態では、
コマンドデコーダまでの配線パターンの長さは、遅延信
号CS1Xが最も長く、遅延信号CAS1Xが最も短い。

【００３０】取込部２９は、遅延信号CS1X、RAS1X、CAS
1Xをそれぞれ受けるラッチ４１ａ、４１ｂ、４１ｃ、お
よび遅延信号CS1X、RAS1X、CAS1Xを受けるコマンド取込
回路４３を有している。ラッチ４１ａ、４１ｂ、４１ｃ
およびコマンド取込回路４３は、取込回路に対応してい
る。ラッチ４１ａは、内部クロック信号CLKINおよび遅
延信号CS1Xを受けて、内部信号CS2Z、CS2Xを制御部２３
に出力している。ラッチ４１ｂは、内部クロック信号CL
KINおよび遅延信号RAS1Xを受けて、内部信号RAS2Z、RAS
2Xを制御部２３に出力している。ラッチ４１ｃは、内部
クロック信号CLKINおよび遅延信号CAS1Xを受けて、内部
信号CAS2Z、CAS2Xを制御部２３に出力している。なお、
符号の最後に「Z」が付く信号は、正論理の信号であ
り、符号の最後に「X」が付く信号は、負論理の信号で
ある。

【００３１】コマンド取込回路４３は、コマンドデコー
ダ４５およびコマンドラッチ４６を有している。コマン
ドラッチ４６は、ラッチ４１ａ、４１ｂ、４１ｃと同一
の回路である。コマンドラッチ４６は、コマンド信号取
込回路に対応している。コマンドデコーダ４５は、遅延
信号CS1X、RAS1X、CAS1Xを受けて、コマンド信号CMDを
出力している。コマンドラッチ４６は、内部クロック信
号CLKINおよびコマンド信号CMDを受けて、コマンド信号
CMDZ、CMDXを制御部２３に出力している。なお、ラッチ
４１ａ、４１ｂ、４１ｃと、コマンド取込回路４３と
は、取込部２９内の近接した位置に配置されている。

【００３２】図４は、クロックバッファ３３の詳細を示
している。クロックバッファ３３は、２つのCMOSインバ
ータ４７、４９、および２つのインバータからなるイン
バータ列５１を縦続接続して構成されている。

【００３３】CMOSインバータ４７のpMOS４７ｂのソース
は、pMOS４７ａを介して電源VCCに接続されている。pMO
S４７ａのゲートは接地VSSに接続されている。CMOSイン
バータ４７のnMOS４７ｃのソースは、nMOS４７ｄを介し
て接地VSSに接続されている。nMOS４７ｄのゲートは電
源VCCに接続されている。CMOSインバータ４９のnMOS４
９ｃのドレインは、nMOS４９ｂを介して出力に接続され
ている。nMOS４９ｂのゲートは、電源VCCに接続されて
いる。CMOSインバータ４９の出力は、インバータ列５１
に接続されており、インバータ列５１は内部クロック信
号CLKINを出力している。

【００３４】図５は、入力バッファ３７の詳細を示して
いる。入力バッファ３７は、縦続接続された２つのCMOS
インバータ５３、５５、２つのインバータからなるイン
バータ列５７、およびこの入力バッファ３７を非活性化
する制御回路５９で構成されている。入力バッファ３７
は、チップセレクト信号/CS、行アドレスストローブ信
号/RAS、列アドレスストローブ信号/CASのいずれかをCM
OSインバータ５３で受け、対応する内部信号CSX、RAS
X、CASXをCMOSインバータ５５から出力している。

【００３５】CMOSインバータ５３は、接地VSS側のnMOS
５３ａのゲートにインバータ列５７の出力が接続された
こと以外、図４に示したクロックバッファ３５のCMOSイ
ンバータ４７と同一である。CMOSインバータ５５は、ク
ロックバッファ３５のCMOSインバータ４９と同一であ
る。インバータ列５７の入力には、入力活性化信号ENZ
が供給されている。入力活性化信号ENZは、通常動作時
に高レベルになり、低消費電力モード時に低レベルにな
る信号である。

【００３６】制御回路５９は、３つのpMOS５９ａ、５９
ｂ、５９ｃ、２つのnMOS５９ｄ、５９ｅ、およびインバ
ータ５９ｆで構成されている。pMOS５９ａのドレイン
は、CMOSインバータ５３の出力に接続され、pMOS５９ａ
のソースは、電源VCCに接続されている。pMOS５９ａの
ゲートは、pMOS５９ｂのゲートおよびpMOS５９ｃのドレ
インに接続されている。pMOS５９ｂ、５９ｃのソース
は、電源VCCに接続されている。pMOS５９ｃのゲートはp
MOS５９ｂのドレインに接続されている。pMOS５９ｂ、
５９ｃのドレインは、それぞれnMOS５９ｄ、５９ｅのド
レインに接続されている。nMOS５９ｄ、５９ｅのソース
は、接地VSSに接続されている。nMOS５９ｄのゲートに
は、インバータ列５７の出力が接続されている。nMOS５
９ｅのゲートには、インバータ５９ｆを介してインバー
タ列５７の出力が接続されている。制御回路５９は、入
力活性化信号ENZが低レベルのときに、pMOS５９ａを介
して、CMOSインバータ５５の入力を高レベルにする機能
を有している。

【００３７】図６は、遅延回路３９ａ、３９ｂ、３９ｄ
の詳細を示している。遅延回路３９ａ、３９ｂ、３９
は、抵抗R1、R2とスイッチS1-S10とを介して、複数のイ
ンバータ６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅが縦
続接続された回路である。抵抗R1、R2は、拡散抵抗、ポ
リシリコンの配線抵抗等で形成されている。

【００３８】遅延回路３９ａでは、インバータ６１ａの
出力は、抵抗R1を介してインバータ６１ｂの入力に接続
されている。インバータ６１ｂの出力は、スイッチS1を
介してインバータ６１ｃの入力に接続されている。イン
バータ６１ｃの出力は、抵抗R2を介してインバータ６１
ｄの入力に接続されている。インバータ６１ｄの出力
は、スイッチS2を介して２つのインバータを縦続接続し
たインバータ列６１ｅの入力に接続されている。インバ
ータ列６１ｅは、遅延信号CS1Xを出力している。インバ
ータ６１ｂの出力は、スイッチS3を介してインバータ列
６１ｅの入力に接続されている。インバータ６１ｃの入
力は、スイッチS4を介して接地VSSに接続されている。
インバータ６１ｂの入力には、スイッチS5を介して容量
部６２ａが接続されている。インバータ６１ｄの入力に
は、スイッチS6を介して容量部６２ｂが接続されてい
る。容量部６２ａは、nMOSのソースとドレインとを接地
VSSに接続したMOSキャパシタC1、C2とスイッチS7、S8と
で構成されている。容量部６２ｂは、MOSキャパシタC
3、C4とスイッチS9、S10とで構成されている。MOSキャ
パシタC1のゲートは、スイッチS7を介して接地VSSに接
続されている。MOSキャパシタC1、C2のゲートは、スイ
ッチS8を介して互いに接続されている。MOSキャパシタC
3のゲートは、スイッチS9を介して接地VSSに接続されて
いる。MOSキャパシタC3、C4のゲートは、スイッチS10を
介して互いに接続されている。

【００３９】各スイッチS1-S10は、最上層の配線マスク
の配線パターンを変更することで、オンまたはオフする
ことが可能にされている。遅延回路３９ｂ、３９ｃは、
スイッチS1-S10のオンオフ状態以外、遅延回路３９ａと
同一の回路である。この実施形態では、遅延回路３９ａ
では、スイッチS1、S2、S5、S6はオフされており、スイ
ッチS3、S4、S7、S8、S9、S10はオンされている。遅延
回路３９ｂでは、スイッチS1、S2、S6、S7はオフされて
おり、スイッチS3、S4、S5、S8、S9、S10はオンされて
いる。遅延回路３９ｃでは、スイッチS3、S4、S7、S9は
オフされており、スイッチS1、S2、S5、S6、S8、S10は
オンされている。

【００４０】すなわち、遅延回路３９ａでは、内部信号
CSXの伝達経路に容量部６２ａ、６２ｂのいずれも接続
されていない。遅延回路３９ｂでは、内部信号RASXの伝
達経路に容量部６２ａのみが接続されている。遅延回路
３９ｃでは、内部信号CASXの伝達経路に容量部６２ａ、
６２ｂの両方が接続されている。この結果、遅延時間
は、遅延回路３９ａ＜遅延回路３９ｂ＜遅延回路３９ｃ
となっている。

【００４１】なお、遅延回路３９ａ、３９ｂ、３９ｃ
は、スイッチS1-S10のオンオフにより、最大１８通りの
遅延時間を設定可能である。図７は、ラッチ４１ａ、４
１ｂ、４１ｃ、およびコマンドラッチ４６の詳細を示し
ている。ラッチ４１ａ、４１ｂ、４１ｃ、およびコマン
ドラッチ４６は、信号取込部６３および信号出力部６５
で構成されている。

【００４２】信号取込部６３には、PMOS６７ａ、NMOS６
７ｂ、６７ｃを直列に接続したラッチ部６７と、PMOS６
９ａ、NMOS６９ｂ、６９ｃを直列に接続したラッチ部６
９が対称に配置されている。PMOS６７ａ、NMOS６７ｂの
ドレインからは、取込信号INZが出力されている。PMOS
６７ａ、NMOS６７ｂのゲートには、取込信号INXが供給
されている。同様に、PMOS６９ａ、NMOS６９ｂのドレイ
ンからは、取込信号INXが出力されている。PMOS６９
ａ、NMOS６９ｂのゲートには、取込信号INZが供給され
ている。pMOS６７ａ、６９ａのソースは、電源VCCに接
続されている。pMOS６７ａ、６９ａのドレインには、そ
れぞれソースをpMOS６７ａ、６９ａのソースに接続した
pMOS６３ａ、６３ｂのドレインが接続されている。nMOS
６７ｃ、６９ｃのゲートには、それぞれ後述する信号出
力部６５のインバータ６５ａ、６５ｂの出力が接続され
ている。

【００４３】pMOS６３ａ、６３ｂ、nMOS６３ｆのゲート
には、内部クロック信号CLKINが供給されている。nMOS
６７ｃ、６９ｃのドレインには、ソースを接地VSSに接
続したnMOS６３ｃ、６３ｄのドレインが、それぞれ接続
されている。nMOS６３ｃのゲートには、遅延信号CS1X、
RAS1X、CAS1X、コマンド信号CMDのいずれかが供給され
ている。nMOS６３ｄのゲートには、インバータ６３ｅを
介して遅延信号CS1X、RAS1X、CAS1X、コマンド信号CMD
のいずれかが供給されている。nMOS６７ｃ、６９ｃのソ
ースは、nMOS６３ｆを介して接地VSSに接続されてい
る。

【００４４】信号取込部６３は、内部クロック信号CLKI
Nの立ち上がりエッジを受け、ラッチ部６７、６９を活
性化し、遅延信号CS1X、RAS1X、CAS1X、コマンド信号CM
Dのいずれかを取り込み、取込信号INX、INZとして信号
出力部６５に出力する機能を有している。信号出力部６
５は、PMOS７１ａ、NMOS７１ｂからなる出力回路７１
と、PMOS７３ａ、NMOS７３ｂからなる出力回路７３と、
インバータ６５ａ、６５ｂと、入力と出力とが互いに接
続されたインバータ６５ｃ、６５ｄと、インバータ６５
ｅ、６５ｆとで構成されている。pMOS７１ａ、７３ａの
ゲートは、それぞれ取込信号INZ、取込信号INXが供給さ
れている。pMOS７１ａ、７３ａのソースは、電源VCCに
接続されている。nMOS７１ｂ、７３ｂのゲートには、そ
れぞれインバータ６５ｂ、６５ａの出力が接続されてい
る。nMOS７１ｂ、７３ｂのソースは、接地VSSに接続さ
れている。出力回路７１の出力は、インバータ６５ｃ、
６５ｅの入力に接続されている。出力回路７３の出力
は、インバータ６５ｄ、６５ｆの入力に接続されてい
る。そして、インバータ６５ｅからは、内部信号CS2Z、
RAS2Z、CAS2Z、コマンド信号CMDZのいずれかが出力され
ている。インバータ６５ｆからは、内部信号CS2X、RAS2
X、CAS2X、コマンド信号CMDXのいずれかが出力されてい
る。

【００４５】信号出力部６５は、取込信号INX、INZを出
力回路７１、７３で受け、インバータ６５ｃ、６５でラ
ッチするとともに、対応する内部信号CS2Z、RAS2Z、CAS
2Z、コマンド信号CMDZのいずれか、および対応する内部
信号CS2X、RAS2X、CAS2X、コマンド信号CMDXのいずれか
を出力する機能を有している。図８は、コマンドデコー
ダ４５の詳細を示している。コマンドデコーダ４５は、
インバータ４５ａ、４５ｂと３入力のAND回路４５ｃと
で構成されている。インバータ４５ａには遅延信号CS1X
が供給されている。インバータ４５ｂには遅延信号RAS1
Xが供給されている。AND回路４５ｃの入力には、インバ
ータ４５ａ、４５ｂの出力と、遅延信号CAS1Xが供給さ
れている。AND回路４５ｃは、コマンド信号CMDを出力し
ている。この実施形態では、チップセレクト信号/CS、
行アドレスストローブ信号/RAS、列アドレスストローブ
信号/CASに、それぞれ低レベル、低レベル、高レベルが
供給されたときに、コマンドデコーダ４５は、コマンド
信号CMDを高レベルにする。そして、図７に示したコマ
ンドラッチ４６により、コマンド信号CMDがラッチさ
れ、制御部２３にコマンド信号CMDZ、CMDXが出力され
る。制御部２３は、所定のコマンド入力処理を行う。

【００４６】上述したSDRAMでは、入力インタフェース
部２１は、以下示すように、外部から供給される信号を
取り込み、取り込んだ信号を制御部２３に出力する。す
なわち、外部から供給されたチップセレクト信号/CS、
行アドレスストローブ信号/RAS、列アドレスストローブ
信号/CASは、図３に示した入力バッファ３３ａ、３３
ｂ、３３ｃにより、それぞれ内部信号CSX、RASX、CASX
に変換され、遅延回路３９ａ、３９ｂ、３９ｃに供給さ
れる。遅延回路３９ａ、３９ｂ、３９ｃからは、内部信
号CSX、RASX、CASXを所定時間だけ遅延させた遅延信号C
S1X、RAS1X、CAS1Xを出力する。図６に示したように、
各遅延回路３９ａ、３９ｂ、３９ｃの遅延時間は、スイ
ッチS1-S10により微調整可能であり、遅延信号CS1X、RA
S1X、CAS1Xのコマンドデコーダ４５への到達タイミング
が同一になるように調整されている。この結果、図９に
示すように、コマンドデコーダ４５の入口での遅延信号
CS1X、RAS1X、CAS1Xは、同一のタイミングになる。ま
た、図３に示したコマンドデコーダ４５が出力するコマ
ンド信号CMDの内部クロック信号CLKINに対するセットア
ップ時間tS、ホールド時間tHは等しくなる。すなわち、
セットアップ時間tS、ホールド時間tHのタイミング余裕
が最も大きくなる。この後、コマンドラッチ４６は、取
り込んだコマンド信号CMDを、コマンド信号CMDZ、CMDX
として制御部２３に出力する。コマンド信号CMDは、ラ
ッチ４１ａ、４１ｂ、４１ｃを介することなく生成され
ているため、出力タイミングは早くなる。このため、制
御部２３の制御タイミングを早くすることが可能なる。

【００４７】また、遅延信号CS1X、RAS1X、CAS1Xは、そ
れぞれ、ラッチ４１ａ、４１ｂ、４１ｃに供給され、内
部クロック信号CLKINの立ち上がりで取り込まれる。ラ
ッチ４１ａ、４１ｂ、４１ｃは、コマンドデコーダ４５
に近接する位置に配置されている。このため、内部クロ
ック信号CLKINに対するセットアップ時間tS、ホールド
時間tHのタイミング余裕は、コマンドラッチ４５ｄのタ
イミング余裕とほぼ同じになる。正確には、コマンドデ
コーダ４５のゲート数分（３段）だけ、タイミングがず
れるが、許容の範囲である。取り込まれた遅延信号CS1
X、RAS1X、CAS1Xは、それぞれ、内部信号CS2Z、CS2X、R
AS2Z、RAS2X、CAS2Z、CAS2Xとして、制御部２３に出力
される。したがって、入力回路３３ｂ、３３ｃ、３３ｄ
に形成した遅延回路３９ａ、３９ｂ、３９ｃにより、ラ
ッチ４１ａ、４１ｂ、４１ｃ、コマンドラッチ４６の内
部クロック信号CLKINに対するセットアップ時間tS、ホ
ールド時間tHのタイミング余裕が十分にとられる。

【００４８】以上のように構成された半導体集積回路で
は、遅延回路３９ａ、３９ｂ、３９ｃにより所定の時間
遅延させた内部信号CS1X、RAS1X、CAS1Xを、コマンドデ
コーダ４５に出力した。このため、内部信号CS1X、RAS1
X、CAS1Xのコマンドデコーダ４５への到達タイミングを
同一にすることができる。この結果、コマンドデコーダ
４５は、パルス幅の広いコマンド信号CMDを出力するこ
とができる。したがって、コマンドラッチ４６は、内部
クロック信号CLKINに対するセットアップ時間tSおよび
ホールド時間tHを十分確保して、コマンド信号CMDを取
り込むことができる。

【００４９】遅延回路３９ａ、３９ｂ、３９ｃから出力
される内部信号CS1X、RAS1X、CAS1Xを直接コマンドデコ
ーダ４５で受け、コマンド信号CMDを生成した。このた
め、コマンド信号CMDの出力タイミングを早くし、制御
部２３の動作の開始を早くすることができる。ラッチ４
１ａ、４１ｂ、４１ｃ、およびコマンド取込回路４３
を、取込部２９の近接した位置に配置した。このため、
ラッチ４１ａ、４１ｂ、４１ｃ、およびコマンド取込回
路４３のコマンドラッチ４６への内部信号CS1X、RAS1
X、CAS1Xの到達タイミングはほぼ同一になる。したがっ
て、ラッチ４１ａ、４１ｂ、４１ｃにおいて、内部信号
CS1X、RAS1X、CAS1Xの内部クロック信号CLKINに対する
セットアップ時間tS、ホールド時間tHのタイミング余裕
を、コマンドラッチ４５ｄのタイミング余裕とほぼ同じ
にすることができる。すなわち、入力回路３３ｂ、３３
ｃ、３３ｄに形成した遅延回路３９ａ、３９ｂ、３９ｃ
のみで、ラッチ４１ａ、４１ｂ、４１ｃとコマンドラッ
チ４６との両方の取り込みタイミングを確保することが
できる。

【００５０】外部から入力された入力信号（/CS、/RA
S、/CAS）を遅延回路３９ａ、３９ｂ、３９ｃを介した
後に、内部信号CS1X、RAS1X、CAS1Xとして各ラッチ回路
４１ａ、４１ｂ、４１ｃおよびコマンド取込回路４３に
分配した。このため、遅延回路３９ａ、３９ｂ、３９ｃ
の数を最小限にすることができる。この結果、チップ面
積を低減することができる。

【００５１】遅延回路３９ａ、３９ｂ、３９ｃの遅延時
間を、スイッチS1-S10のオンオフにより信号の伝達経路
を変更することで変更可能にした。このため、遅延回路
３９ａ、３９ｂ、３９ｃ毎に最適な遅延時間を設定する
ことができる。遅延時間を調整する必要が生じた場合に
も、スイッチS1-S10のオンオフ状態を変更するだけで遅
延時間の変更を行うことができる。各遅延回路３９ａ、
３９ｂ、３９ｃのレイアウト設計を行う際に、スイッチ
S1-S10以外の素子のレイアウトを共通にすることがで
き、レイアウト設計工数を低減することができる。

【００５２】図１０は、本発明の半導体集積回路の第２
の実施形態（請求項１ないし請求項５に対応する）を示
している。この実施形態では、遅延回路３９ａ、３９
ｂ、３９ｃが、それぞれ取込部２９内に配置されてい
る。他の構成は、上述した第１の実施形態と同一であ
る。この実施形態においても、上述した第１の実施形態
と同様の効果を得ることができる。さらに、この実施形
態では、遅延回路３９ａ、３９ｂ、３９ｃを取込部２９
に配置したので、遅延回路３９ａ、３９ｂ、３９ｃの近
接した位置に配置することができる。この結果、例え
ば、配線マスク上でのスイッチS1-S10の接続確認を、容
易に行うことができる。

【００５３】なお、上述した実施形態では、遅延回路３
９ａ、３９ｂ、３９ｃの各スイッチS1-S10を、最上層の
配線マスクの配線パターンを変更することでオンまたは
オフにし、遅延時間を調整した例について述べた。本発
明はかかる実施形態に限定されるものではない。例え
ば、各スイッチS1-S10をMOSトランジスタからなるMOSス
イッチで形成し、MOSスイッチをオンオフ制御すること
で遅延時間の調整をしてもよい。また、各スイッチS1-S
10をポリシリコン等からなるヒューズで形成し、ヒュー
ズの断続で遅延時間の調整をしてもよい。各スイッチS1
-S10をヒューズで形成した場合には、第２の実施形態に
示したように、遅延回路３９ａ、３９ｂ、３９ｃを近接
した位置に配置することで、ヒューズの溶断作業を効率
的に行うことができる。

【００５４】上述した実施形態では、抵抗R1、R2と、MO
SキャパシタC1、C2、C3、C4とを使用して遅延回路３９
ａ、３９ｂ、３９ｃを形成した例について述べた。本発
明はかかる実施形態に限定されるものではない。例え
ば、内部クロック信号CLKINの配線パターンと同じ幅の
配線パターンを蛇行させて各遅延回路を形成してもよ
い。この場合、例えば、ラッチ４１ａまで配線される遅
延信号CS1Xの配線パターンと、遅延回路の配線パターン
の長さの合計を、ラッチ４１ａまで配線される内部クロ
ック信号CLKINの配線パターンの長さと同じにする。そ
の結果、遅延信号CS1Xの内部クロック信号CLKINに対す
るセットアップ時間tS、ホールド時間tHのタイミング余
裕を最大にすることができる。

【００５５】

【発明の効果】請求項１の半導体集積回路では、回路規
模を増大することなく、入力信号を複数の取込回路に確
実に取り込ませることができる。請求項２の半導体集積
回路では、スイッチを変更するだけで、入力信号の遅延
時間を調整することができる。

【００５６】請求項３の半導体集積回路では、演算回路
および取込回路に、入力信号を最適なタイミングで供給
することができる。請求項４の半導体集積回路では、コ
マンドデコーダから出力されるパルス幅の広いコマンド
信号を、コマンド信号取込回路により確実に取り込むこ
とができ、内部回路の動作の開始を早くすることができ
る。

【００５７】請求項５の半導体集積回路では、各遅延回
路毎に最適な遅延時間を設定することができる。遅延時
間を調整する必要が生じた場合にも、スイッチを変更す
るだけで遅延時間の変更を行うことができる。各遅延回
路のスイッチ以外の素子のレイアウトを共通にすること
で、レイアウト設計工数を低減することができる。コマ
ンド信号CMDのパルス幅が狭くなることを防止すること
ができ、コマンドデコーダの論理演算を確実に行い、内
部回路２３、２５を確実に動作させることができる。

【図面の簡単な説明】

【図１】請求項１ないし請求項５に記載の発明の基本原
理を示すブロック図である。

【図２】本発明の半導体集積回路の第１の実施形態を示
すブロック図である。

【図３】図２の入力インタフェース部の主要部の構成を
示すブロック図である。

【図４】図３のクロックバッファの詳細を示す回路図で
ある。

【図５】図３の入力バッファの詳細を示す回路図であ
る。

【図６】図３の遅延回路の詳細を示す回路図である。

【図７】図３のラッチおよびコマンドラッチの詳細を示
す回路図である。

【図８】図３のコマンドデコーダの詳細を示す回路図で
ある。

【図９】内部信号のデコードタイミングおよびデコード
信号の取込タイミングを示すタイミング図である。

【図１０】本発明の半導体集積回路の第２の実施形態を
示すブロック図である。

【図１１】従来の半導体集積回路の入力インタフェース
部の構成を示すブロック図である。

【図１２】従来の内部信号を取り込むタイミングを示す
タイミング図である。

【図１３】従来の半導体集積回路の入力インタフェース
部の別の構成を示すブロック図である。

【図１４】従来のコマンドデコーダを有する半導体集積
回路の入力インタフェース部の構成を示すブロック図で
ある。

【図１５】本発明者により考察された入力インタフェー
ス部の主要部の構成を示すブロック図である。

【図１６】本発明者により考察された入力インタフェー
ス部の主要部の別の構成を示すブロック図である。

【図１７】図１５に示した入力インタフェース部におい
て、デコード信号を取り込むタイミングを示すタイミン
グ図である。

【符号の説明】

２１入力インタフェース部２３制御部２５メモリコア部２７入力部２９取込部３１ａ CLKパッド３１ｂ /CSパッド３１ｃ /RASパッド３１ｄ /CASパッド３３ａ、３３ｂ、３３ｃ、３３ｄ入力回路３５クロックバッファ３７入力バッファ３９ａ、３９ｂ、３９ｃ遅延回路４１ａ、４１ｂ、４１ｃラッチ４３コマンド取込部４５コマンドデコーダ４６コマンドラッチ４７、４９ CMOSインバータ５１インバータ列５３、５５ CMOSインバータ５７インバータ列５９制御回路６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅインバータ６２ａ、６２ｂ容量部６３信号取込部６５信号出力部６７、６９ラッチ部７１、７３出力回路 C1、C2、C3、C4 MOSキャパシタ /CAS 列アドレスストローブ信号 CLK クロック信号 CMD コマンド信号 /CS チップセレクト信号 R1、R2 抵抗 /RAS 行アドレスストローブ信号 S1、S2、S3、S4、S5、S6、S7、S8、S9、S10 スイッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ａ (72)発明者山田伸一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】外部から供給される入力信号を所定時間
遅延させる遅延回路と、該遅延回路から出力される遅延した前記入力信号を、ク
ロック信号に同期してそれぞれ取り込む複数の取込回路
を備えたことを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、前記各遅延回路は、前記入力信号の伝達経路を変更し遅
延時間を調整するスイッチを備えたことを特徴とする半
導体集積回路。
【請求項３】外部から供給される複数の入力信号を、
それぞれ所定時間遅延させる複数の遅延回路と、該遅延回路から出力される遅延した前記各入力信号を、
クロック信号に同期してそれぞれ取り込む複数の取込回
路と、前記各遅延回路から出力される遅延した前記入力信号の
うち複数を受けて論理演算を行う演算回路とを備えたこ
とを特徴とする半導体集積回路。
【請求項４】請求項３記載の半導体集積回路におい
て、前記演算回路は、前記各入力信号がそれぞれ所定の信号
レベルであることを検出した時に、内部回路の動作を制
御するコマンド信号を出力するコマンドデコーダであ
り、該コマンドデコーダから出力される前記コマンド信号を
クロック信号に同期してそれぞれ取り込むコマンド信号
取込回路を備えたことを特徴とする半導体集積回路。
【請求項５】請求項３記載の半導体集積回路におい
て、前記各遅延回路は、前記各入力信号の伝達経路を変更し
遅延時間を調整するスイッチを備え、前記各遅延回路の前記遅延時間は、前記各入力信号の前
記演算回路への供給タイミングが等しくなるようにそれ
ぞれ調整されていることを特徴とする半導体集積回路。