JP4264750B2 - 半導体装置の製造方法 - Google Patents
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Description
複数の第1の端子と、入力及び出力の少なくとも一方のための複数の第1のバッファ回路と、前記複数の第1の端子と前記複数の第1のバッファ回路とを電気的に接続する複数の第1の配線と、前記複数の第1のバッファ回路と電気的に接続された第1の内部回路と、を有する第1の半導体チップを製造し、
複数の第2の端子と、入力及び出力の少なくとも一方のための複数の第2のバッファ回路と、前記複数の第2の端子と前記複数の第2のバッファ回路とを電気的に接続する複数の第2の配線と、前記複数の第2のバッファ回路と電気的に接続された第2の内部回路と、を有する第2の半導体チップを製造すること、
を含み、
前記複数の第1のバッファ回路と、前記複数の第2のバッファ回路とを、設計上同じ構造となるように同じマスクで形成し、
前記第1及び第2の内部回路を、設計上同じ構造となるように同じマスクで形成し、
前記複数の第1の端子と、前記複数の第2の端子と、を設計上同じ配列であって面対称の位置に配列されるように、同じマスクで形成し、
前記複数の第1の配線の少なくとも一部と、前記複数の第2の配線の少なくとも一部と、を異なる設計のマスクで形成し、
前記複数の第1の端子を、前記第1の半導体チップ上の第1の想像線を基準として線対称に配列されるように形成し、
前記複数の第2の端子を、前記第2の半導体チップ上の、前記第1の想像線と同じ位置にある第2の想像線を基準として線対称に配列されるように形成し、
前記複数の第1の端子を、前記第1の想像線を基準として線対称の位置にある、異なる機能の信号を入力するための端子T 1 及び端子T 1A を含むように形成し、
前記複数の第2の端子を、前記端子T 1 及び端子T 1A と同じ位置にある、異なる機能の信号を入力するための端子T 2 及び端子T 2A を含むように形成し、
前記複数の第1のバッファ回路を、設計上異なる一対の回路C 1 及び回路C 2 と、設計上異なる一対の回路C 1A 及び回路C 2A と、を含み、前記回路C 1 と前記回路C 1A が設計上同じで前記回路C 2 と前記回路C 2A が設計上同じになるように形成し、
前記複数の第2のバッファ回路を、前記一対の回路C 1 及び回路C 2 と設計及び位置が同じ一対の回路C 1 及び回路C 2 と、前記一対の回路C 1A 及び回路C 2A と設計及び位置が同じ一対の回路C 1A 及び回路C 2A と、を含むように形成し、
前記複数の第1の配線を、前記端子T 1 を前記回路C 1 に接続する部分と、前記端子T 1A を前記回路C 2A に接続する部分と、を含むように形成し、
前記複数の第2の配線を、前記端子T 2 を前記回路C 2 に接続する部分と、前記端子T 2A を前記回路C 1A に接続する部分と、を含むように形成し、
前記複数の第1の端子のうち、前記第1の想像線を基準として線対称の位置にある、同じ機能の信号を入力するための2つの端子T 3 ,T 3 は、それぞれ、前記複数の第1のバッファ回路の、同じ設計の2つの回路C 3 ,C 3 に、前記複数の第1の配線の一部によって接続し、
前記複数の第2の端子のうち、前記2つの端子T 3 ,T 3 と同じ位置にある、同じ機能の信号を入力するための2つの端子T 3 ,T 3 は、それぞれ、前記2つの回路C 3 ,C 3 と同じ位置の、同じ設計の2つの回路C 3 ,C 3 に、前記複数の第2の配線の一部によって接続する。
本発明に係る半導体装置の製造方法は、
複数の第1の端子と、入力及び出力の少なくとも一方のための複数の第1のバッファ回路と、前記複数の第1の端子と前記複数の第1のバッファ回路とを電気的に接続する複数の第1の配線と、前記複数の第1のバッファ回路と電気的に接続された第1の内部回路と、を有する第1の半導体チップを製造し、
複数の第2の端子と、入力及び出力の少なくとも一方のための複数の第2のバッファ回路と、前記複数の第2の端子と前記複数の第2のバッファ回路とを電気的に接続する複数の第2の配線と、前記複数の第2のバッファ回路と電気的に接続された第2の内部回路と、を有する第2の半導体チップを製造すること、
を含み、
前記複数の第1のバッファ回路と、前記複数の第2のバッファ回路とを、設計上同じ構造となるように同じマスクで形成し、
前記第1及び第2の内部回路を、設計上同じ構造となるように同じマスクで形成し、
前記複数の第1の端子と、前記複数の第2の端子と、を設計上同じ配列であって面対称の位置に配列されるように、同じマスクで形成し、
前記複数の第1の配線の少なくとも一部と、前記複数の第2の配線の少なくとも一部と、を異なる設計のマスクで形成し、
前記複数の第1の端子を、前記第1の半導体チップ上の第1の想像線を基準として線対称に配列されるように形成し、
前記複数の第2の端子を、前記第2の半導体チップ上の第2の想像線を基準として線対称に配列されるように形成し、
前記複数の第1の端子のそれぞれの端子を、前記複数の第1のバッファ回路のいずれか1つの回路と、前記複数の第1の配線の一部によって接続し、
前記複数の第2の端子のそれぞれの端子を、前記複数の第2のバッファ回路のいずれか1つの回路と、前記複数の第2の配線の一部によって接続し、
前記複数の第1のバッファ回路を、前記第1の半導体チップの中心線上に一列に配列し、
前記複数の第2のバッファ回路を、前記第2の半導体チップの中心線上に一列に配列する。
以下、本発明の好適な実施形態について、図面を用いて説明する。まず、本実施形態に係る半導体装置の構造の概略を説明し、次に、構造の詳細を説明する。そして、ミラーチップを実現する態様について説明する。
図4は、本実施形態に係る半導体装置の断面を模式的に示す図である。半導体装置は、第1の半導体チップ(例えばSRAM(static random access memory)チップ)100、第2の半導体チップ(例えばSRAMチップ)200を有する。半導体装置は、回路基板300を備える。半導体装置は、例えば、携帯電話等の携帯機器に使用される。携帯機器では、小型化およびメモリの容量増大のため、複数のメモリ用チップ(本実施形態では、第1及び第2の半導体チップ100,200)をスタックして配置することがある。
回路基板400の一方の面上には、アドレス信号用配線410、書込イネーブル信号用配線420が形成されている。回路基板400の他方の面上には、アドレス信号用配線430、書込イネーブル信号用配線440が形成されている。アドレス信号用配線410とアドレス信号用配線430とは、回路基板400を貫通する接続層450により接続されている。書込イネーブル信号用配線420と書込イネーブル信号用配線440とは、回路基板400を貫通する接続層460により接続されている。
(第1及び第2の半導体チップの構造)
図1(A)は、第1の半導体チップ100の平面図であり、図1(B)は、第2の半導体チップ200の平面図である。第1の半導体チップ100と第2の半導体チップ200は、共に、512kワード×16ビットの8メガビットのメモリ容量を有する。第1及び第2の半導体チップ100,200は、メモリセルアレイ等の内部回路(第1及び第2のバッファ回路を除く)およびそれらの配置は共通しており、第1及び第2の端子の配列が異なっている。
ここで、端子の配列について、図2および図3を用いて説明する。図2は、第1の半導体チップ100の能動面100aの上側に配列されている第1の端子と、第2の半導体チップ200の能動面200aの上側に配列されている第2の端子と、を対比する平面図である。また、図3は、第1の半導体チップ100の能動面100aの下側に配列されている第1の端子と、第2の半導体チップ200の能動面200aの下側に配列されている第2の端子と、を対比する平面図である。第1の端子の位置と、第2の端子の位置とは、面対称の関係にある。複数の第1の端子は、第1の半導体チップ100において、線対称な配列をなしている。複数の第2の端子は、第2の半導体チップ200において、線対称な配列をなしている。
本実施形態では、複数の第1の端子の位置と、複数の第2の端子の位置とは、面対称の関係にあり、第1及び第2の内部回路(第1及び第2のバッファ回路を除く)は、少なくとも設計上同一であり、複数の第1の配線の少なくとも一部と、複数の第2の配線の少なくとも一部と、は異なるパターンで形成されてなる。したがって、全ての内部回路のパターンおよび配線のパターンを変更させて、ミラーチップを作製する場合に比べて、ミラーチップの作製が容易となる。
図6(A)及び図6(B)は、態様1の説明図である。第1又は第2のバッファ回路を除く第1又は第2の内部回路(デコーダ11、制御回路21等)は、例えば、線対称の基準となる線1上に配置されている。線1より右側の領域には、第1又は第2のバッファ回路C3,C1A,C2A(アドレス入力回路31a、CS1(バー)入力回路31b、WE(バー)入力回路31c)が配置されている。これらの入力回路は、図1に示す入力回路・入出力回路31に含まれる。また、線1より左側の領域には、第1又は第2のバッファ回路C3,C1,C2(アドレス入力回路35a、CS1(バー)入力回路35b、WE(バー)入力回路35c)が配置されている。これらの入力回路は、図1に示す入力回路・入出力回路35に含まれる。
図7(A)及び図7(B)は、態様2の説明図である。第1又は第2のバッファ回路を除く第1又は第2の内部回路(デコーダ11、制御回路21等)は線対称の基準となる線1上に配置されている。線1より右側の領域には、第1又は第2のバッファ回路C3,CB(アドレス入力回路31d、WE(バー)入力回路31e等)が配置されている。これらの入力回路は、図1に示す入力回路・入出力回路31に含まれる。また、線1より左側の領域には、第1又は第2のバッファ回路C3,CA(アドレス入力回路35d、CS1(バー)入力回路35e等)が配置されている。これらの入力回路は、図1に示す入力回路・入出力回路35に含まれる。
図8(A)及び図8(B)は、態様3の説明図である。第1又は第2のバッファ回路を除く内部回路(デコーダ11、制御回路21等)、第1及び第2のバッファ回路(アドレス入力回路39a,39b、書込イネーブル端子WE(バー)入力回路39c、CS1(バー)入力回路39d)は、線対称の基準となる線1上に配置されている。
本発明の実施の形態に係る半導体装置は、
第1半導体チップと、前記第1半導体チップに対してミラーチップとなる第2半導体チップと、を備え、
前記第1半導体チップおよび前記第2半導体チップは、ともに、能動面に、バルク層と、その上に位置する配線層と、を備え、
前記第1半導体チップの前記バルク層と、前記第2半導体チップの前記バルク層とは、パターンが共通しており、
前記第2半導体チップの前記配線層のパターンを、前記第1半導体チップの前記配線層のパターンと異ならせることにより、前記第2半導体チップをミラーチップにする。
前記配線層と接続する一方端子、および、
前記配線層と接続し、かつ前記一方端子と異なる機能の信号が入力する他方端子を有し、
前記一方端子と前記他方端子とは、前記能動面上で線対称となる位置関係にあってもよい。
前記IO端子同士は、前記能動面上で線対称となる位置関係にあり、
前記第1半導体チップにおける、前記IO端子に接続する前記配線層のパターンは、前記第2半導体チップにおける、前記IO端子に接続する前記配線層のパターンと同じであってもよい。
前記他のアドレス端子同士は、前記能動面上で線対称となる位置関係にあり、
前記第1半導体チップにおける、前記他のアドレス端子に接続する前記配線層のパターンは、前記第2半導体チップにおける、前記他のアドレス端子に接続する前記配線層のパターンと同じであってもよい。
前記組の一方と、前記組の他方とは、前記能動面上で線対称に位置しており、
前記第1半導体チップでは、前記組の一方において、前記一方端子用の入力回路が使用され、前記組の他方において、前記他方端子用の入力回路が使用され、
前記第2半導体チップでは、前記組の一方において、前記他方端子用の入力回路が使用され、前記組の他方において、前記一方端子用の入力回路が使用されていてもよい。
前記第1半導体チップにおいて、前記一方端子と前記一方端子用の入力回路との距離および前記他方端子と前記他方端子用の入力回路との距離が比較的近く、
前記第2半導体チップにおいて、前記一方端子と前記一方端子用の入力回路との距離および前記他方端子と前記他方端子用の入力回路との距離が比較的遠くてもよい。
前記組は、線対称の基準となる線上に位置していてもよい。
前記第1半導体チップは、チップセレクト端子を有し、
前記第2半導体チップは、チップセレクト(バー)端子を有し、
前記第1半導体チップの前記チップセレクト端子と前記第2半導体チップの前記チップセレクト(バー)端子とは、互いにミラー対称に位置していてもよい。
前記第2半導体チップの前記能動面は、前記回路基板の他方の面と対向していてもよい。
Claims (2)
- 複数の第1の端子と、入力及び出力の少なくとも一方のための複数の第1のバッファ回路と、前記複数の第1の端子と前記複数の第1のバッファ回路とを電気的に接続する複数の第1の配線と、前記複数の第1のバッファ回路と電気的に接続された第1の内部回路と、を有する第1の半導体チップを製造し、
複数の第2の端子と、入力及び出力の少なくとも一方のための複数の第2のバッファ回路と、前記複数の第2の端子と前記複数の第2のバッファ回路とを電気的に接続する複数の第2の配線と、前記複数の第2のバッファ回路と電気的に接続された第2の内部回路と、を有する第2の半導体チップを製造すること、
を含み、
前記複数の第1のバッファ回路と、前記複数の第2のバッファ回路とを、設計上同じ構造となるように同じマスクで形成し、
前記第1及び第2の内部回路を、設計上同じ構造となるように同じマスクで形成し、
前記複数の第1の端子と、前記複数の第2の端子と、を設計上同じ配列であって面対称の位置に配列されるように、同じマスクで形成し、
前記複数の第1の配線の少なくとも一部と、前記複数の第2の配線の少なくとも一部と、を異なる設計のマスクで形成し、
前記複数の第1の端子を、前記第1の半導体チップ上の第1の想像線を基準として線対称に配列されるように形成し、
前記複数の第2の端子を、前記第2の半導体チップ上の、前記第1の想像線と同じ位置にある第2の想像線を基準として線対称に配列されるように形成し、
前記複数の第1の端子を、前記第1の想像線を基準として線対称の位置にある、異なる機能の信号を入力するための端子T1及び端子T1Aを含むように形成し、
前記複数の第2の端子を、前記端子T1及び端子T1Aと同じ位置にある、異なる機能の信号を入力するための端子T2及び端子T2Aを含むように形成し、
前記複数の第1のバッファ回路を、設計上異なる一対の回路C1及び回路C2と、設計上異なる一対の回路C1A及び回路C2Aと、を含み、前記回路C1と前記回路C1Aが設計上同じで前記回路C2と前記回路C2Aが設計上同じになるように形成し、
前記複数の第2のバッファ回路を、前記一対の回路C1及び回路C2と設計及び位置が同じ一対の回路C1及び回路C2と、前記一対の回路C1A及び回路C2Aと設計及び位置が同じ一対の回路C1A及び回路C2Aと、を含むように形成し、
前記複数の第1の配線を、前記端子T1を前記回路C1に接続する部分と、前記端子T1Aを前記回路C2Aに接続する部分と、を含むように形成し、
前記複数の第2の配線を、前記端子T2を前記回路C2に接続する部分と、前記端子T2Aを前記回路C1Aに接続する部分と、を含むように形成し、
前記複数の第1の端子のうち、前記第1の想像線を基準として線対称の位置にある、同じ機能の信号を入力するための2つの端子T3,T3は、それぞれ、前記複数の第1のバッファ回路の、同じ設計の2つの回路C3,C3に、前記複数の第1の配線の一部によって接続し、
前記複数の第2の端子のうち、前記2つの端子T3,T3と同じ位置にある、同じ機能の信号を入力するための2つの端子T3,T3は、それぞれ、前記2つの回路C3,C3と同じ位置の、同じ設計の2つの回路C3,C3に、前記複数の第2の配線の一部によって接続する半導体装置の製造方法。 - 複数の第1の端子と、入力及び出力の少なくとも一方のための複数の第1のバッファ回路と、前記複数の第1の端子と前記複数の第1のバッファ回路とを電気的に接続する複数の第1の配線と、前記複数の第1のバッファ回路と電気的に接続された第1の内部回路と、を有する第1の半導体チップを製造し、
複数の第2の端子と、入力及び出力の少なくとも一方のための複数の第2のバッファ回路と、前記複数の第2の端子と前記複数の第2のバッファ回路とを電気的に接続する複数の第2の配線と、前記複数の第2のバッファ回路と電気的に接続された第2の内部回路と、を有する第2の半導体チップを製造すること、
を含み、
前記複数の第1のバッファ回路と、前記複数の第2のバッファ回路とを、設計上同じ構造となるように同じマスクで形成し、
前記第1及び第2の内部回路を、設計上同じ構造となるように同じマスクで形成し、
前記複数の第1の端子と、前記複数の第2の端子と、を設計上同じ配列であって面対称の位置に配列されるように、同じマスクで形成し、
前記複数の第1の配線の少なくとも一部と、前記複数の第2の配線の少なくとも一部と、を異なる設計のマスクで形成し、
前記複数の第1の端子を、前記第1の半導体チップ上の第1の想像線を基準として線対称に配列されるように形成し、
前記複数の第2の端子を、前記第2の半導体チップ上の第2の想像線を基準として線対称に配列されるように形成し、
前記複数の第1の端子のそれぞれの端子を、前記複数の第1のバッファ回路のいずれか1つの回路と、前記複数の第1の配線の一部によって接続し、
前記複数の第2の端子のそれぞれの端子を、前記複数の第2のバッファ回路のいずれか1つの回路と、前記複数の第2の配線の一部によって接続し、
前記複数の第1のバッファ回路を、前記第1の半導体チップの中心線上に一列に配列し、
前記複数の第2のバッファ回路を、前記第2の半導体チップの中心線上に一列に配列する半導体装置の製造方法。
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