JPH11340421A - メモリ及びロジック混載のｌｓｉデバイス - Google Patents

メモリ及びロジック混載のｌｓｉデバイス

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JPH11340421A
JPH11340421A JP14341898A JP14341898A JPH11340421A JP H11340421 A JPH11340421 A JP H11340421A JP 14341898 A JP14341898 A JP 14341898A JP 14341898 A JP14341898 A JP 14341898A JP H11340421 A JPH11340421 A JP H11340421A
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Japan
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clock
input
chip
output
data
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Hiroyoshi Tomita
浩由 富田
Yasuro Matsuzaki
康郎 松崎
Masao Taguchi
眞男 田口
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 （修正有） 【課題】低製造コストでデータ信号転送の高速実行がで
きるマルチチップ構造のＬＳＩデバイスを提供する。 【解決手段】リード線を介して接続される第１のチップ
と第２のチップを搭載したＬＳＩデバイスの第１のチッ
プ内の出力クロックに応答して第１のチップ内のデータ
信号を出力する出力回路と、そこに接続のデータ出力端
子とを前記第１のチップに設け、出力クロックから生成
されクロック用リード線を介して第２のチップ内に送る
転送クロックに応答して、出力回路から出力のデータ信
号用の入力回路と、そこに接続されデータ入力端子とを
第２のチップに設ける。第１のチップ内のデータ出力端
子と、第２のチップ内のデータ入力端子とを、両チップ
の対向する辺にそれぞれ配置し、データ用リード線を介
して接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリデバイスチ
ップとロジックデバイスチップ等の複数チップを混載し
たマルチチップパッケージに関し、特に、両チップ間の
データ信号の転送を高速に行うことを可能にした新規な
構成に関する。
【０００２】
【従来の技術】マイクロコントローラやメモリコントロ
ーラなどのロジックデバイスとＤＲＡＭなどのメモリデ
バイスは、バスラインを介して接続され、ロジックデバ
イスから記憶データやアドレス等のデータ信号がメモリ
デバイスに送られ、メモリデバイスの記憶データ信号が
ロジックデバイスに送られる。
【０００３】図２５は、従来のロジックデバイスとメモ
リデバイスとを接続した構成を示す図である。図２５に
おいて、ロジックデバイス１０とメモリデバイス２０と
がバスライン５を介して接続され、クロックに同期して
データ信号が高速に転送される。ロジックデバイス１０
とメモリデバイス２０との間のデータ信号の転送速度
は、近年において益々高速化している。データ転送速度
を上げる為には、バスラインの本数を増やしたり、デー
タ転送のクロック周波数を上げる必要がある。前者の方
法は、両デバイスを搭載したボード上のバスラインの占
める面積の増大を招き、バスラインを駆動する為の消費
電力の増大を招く。また、後者の方法は、バスライン自
体の伝送能力に限界があり、またデバイスのスピード自
体にも限界があり、適切ではない。
【０００４】図２６は、ロジック部２とメモリ部３とを
１つのチップ内に埋め込むシステムＬＳＩの構成を示す
図である。かかる構成であればロジック部２とメモリ部
３との間のデータ転送は高速化できる。しかしながら、
ロジック部２とメモリ部３とをそれぞれ最適化するため
には、異なるプロセスにより形成する必要があり、１チ
ップ化に伴い製造コストの増大を招く。
【０００５】
【発明が解決しようとする課題】上記した通り、ロジッ
クとメモリを１チップ化する方法は、高速化の面で有効
であるが、現実的には製造コストの増大を伴うので採用
することができない。従って、ロジックデバイスとメモ
リデバイスとを別々のチップで構成し、それらのチップ
を混載してマルチチップ化する方法が有望である。
【０００６】しかしながら、かかるマルチチップ化され
た２つのチップ間で、高速にデータ信号の転送を行う為
の手段が未だ提案されていない。特に、所定のクロック
に同期して一方のチップからデータ信号を出力し、他方
のチップでそのデータ信号を入力して内部に転送する為
の構成が、未だ提案されていない。
【０００７】そこで、本発明の目的は、安いコストでワ
ンチップ化した場合と同等のデータ転送速度を有するマ
ルチチップデバイスを提供することにある。
【０００８】更に、本発明の目的は、チップ間のデータ
転送をクロックに同期して高速に行うことができるマル
チチップデバイスを提供することにある。
【０００９】更に、本発明の目的は、外部からのデータ
信号を高速に取り込むことができるメモリデバイスを提
供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成する為
に、第１の発明は、リード線を介して接続される第１の
チップと第２のチップを搭載したＬＳＩデバイスにおい
て、前記第１のチップ内の出力クロックに応答して第１
のチップ内のデータ信号を出力する出力回路と、該出力
回路に接続されたデータ出力端子とが前記第１のチップ
に設けられ、前記出力クロックから生成されクロック用
リード線を介して第２のチップ内に送られた転送クロッ
クに応答して、前記出力回路から出力される前記データ
信号を入力する入力回路と、該入力回路に接続されたデ
ータ入力端子とが前記第２のチップに設けられ、前記第
１のチップ内のデータ出力端子と、前記第２のチップ内
のデータ入力端子とが、両チップの対向する辺にそれぞ
れ配置され、データ用リード線を介して接続されること
を特徴とする。
【００１１】上記の発明によれば、第１のチップ内の出
力クロックを基準として、データ信号が第１のチップ側
の出力回路から出力され、データ用リード線を介して第
２のチップ内のデータ入力端子に送信され、更に、第１
のチップ内の出力クロックが第２のチップに送られ、そ
れから生成された転送クロックに応答して、第２のチッ
プ内の入力回路がデータ信号を取り込み内部に転送す
る。従って、第１のチップ内にある単一の基準クロック
に同期して、第１のチップから第２のチップへのデータ
信号の転送を高速に行うことができる。
【００１２】上記の目的を達成する為に、第２の発明
は、リード線を介して接続される第１のチップと第２の
チップを搭載したＬＳＩデバイスにおいて、前記第１の
チップ内の転送クロックに応答して第２のチップからの
データ信号を入力する入力回路と、該入力回路に接続さ
れたデータ入力端子とが前記第１のチップに設けられ、
前記転送クロックから生成されクロック用リード線を介
して第２のチップ内に送られた出力クロックに応答し
て、前記入力回路に該第２のチップ内のデータ信号を出
力する出力回路と、該出力回路に接続されたデータ出力
端子とが前記第２のチップに設けられ、前記第１のチッ
プ内のデータ入力端子と、前記第２のチップ内のデータ
出力端子とが、両チップの対向する辺にそれぞれ配置さ
れ、データ用リード線を介して接続されることを特徴と
する。
【００１３】上記の発明によれば、第１のチップ内の転
送クロックを基準として、データ信号が第１のチップ内
の入力信号で取り込まれ内部に転送され、更に、第１の
チップ内の転送クロックが第２のチップに送られ、それ
から生成された出力クロックに応答して、データ信号が
第２のチップ内の出力回路から出力され、データ用リー
ド線を介して第１のチップ内のデータ入力端子に送信さ
れる。従って、第１のチップ内の単一の基準クロックに
同期して、第２のチップから第１のチップへのデータ信
号の転送を高速に行うことができる。
【００１４】更に、上記の目的を達成する為に、第３の
発明は、上記の第１及び第２の発明において、それぞれ
のチップが複数の入力回路と出力回路を有し、それらに
対応するデータ入力端子とデータ出力端子とがそれぞれ
の対向する辺に沿って設けられる。そして、両チップ内
の対応する入力回路と出力回路に転送クロックと出力ク
ロックとをほぼ同じタイミングで供給するクロック供給
配線が設けられる。
【００１５】かかる構成にすることにより、第１のチッ
プ内の基準クロックに同期して、複数のデータ信号の転
送を第１及び第２のチップ間で高速に行うことができ
る。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１７】図１は、本発明のロジックチップとメモリ
チップ混載のＭＣＰ（マルチチップパッケージ）の構成
を示す図である。図１に示されたＭＣＰは、共通のパッ
ケージ４０内に、ロジックチップ１０とメモリチップ２
０とが搭載される。この例では、メモリチップ２０はＤ
ＲＡＭチップである。また、ロジックチップ１０はメモ
リコントローラである。ロジックチップ１０に設けられ
た外部端子３０は、リード線４３を介してパッケージ４
０の内部リード４２に接続される。同様に、メモリチッ
プ２０内に設けられた外部リード３８は、リード線４３
を介してパッケージ内の内部リード４２に接続される。
【００１８】本発明の特徴的な点は、ロジックチップ１
０とメモリチップ２０の対向する辺に沿って、入出力端
子３１と３５が対向する位置に並べて設けられることに
ある。そして、これら対向する入出力端子３１及び３５
は、金線などのリード線４４によってそれぞれ接続され
る。また、ロジックチップ内及びメモリチップ内には、
入出力端子３１，３５に対応する高速入出力回路３３が
設けられる。そして、ロジックチップ１０内の高速入出
力回路３３から、入出力端子３１を介して、データ信号
がメモリチップ２０内の入出力端子３５に転送され、メ
モリチップ２０内の高速入出力回路３３に入力される。
メモリチップ２０からロジックチップ１０へのデータ信
号の転送も、同様にして行われる。従って、ロジックチ
ップ内の入出力回路３３と、入出力端子３１と、メモリ
チップ２０内の入出力回路３３と、入出力端子３５及び
両チップ間を接続するリード線４４により、メモリロジ
ック間入出力回路３４が構成される。
【００１９】また、両チップ１０，２０への電源ＶＣＣ
とＶＳＳは、パッケージ４０に供給される電源ＶＣＣ及
びＶＳＳに図示されるとおり接続される。
【００２０】図１に示されるとおり、本発明のＬＳＩデ
バイスは、２つのチップ１０，２０を搭載し、それらの
間のデータ転送を、従来の如くボード上に設けられたバ
スラインを介して行うのではなく、チップ間に設けられ
た金などからなるリード線４４を介して行う。同チップ
内に設けられた入出力回路３３は、入出力端子３１，３
５とリード線４４を、低消費電力で駆動することができ
る。しかも、リード線４４による接続は、従来のバスラ
インに比べ、必要とする占有面積が小さい。そして、そ
れぞれのチップ１０，２０は、それぞれに最適な製造プ
ロセスで製造することができ、従来のワンチップ化に伴
う製造プロセスのコストアップの問題を解決することが
できる。
【００２１】図２は、本発明のロジックチップとメモリ
チップ混載ＭＣＰの別の構成例を示す図である。図２に
は、図１に示された同じ引用番号が使用されている。図
２の例では、１つのメモリチップ２０に対して、その両
側にロジックチップ１０Ａと１０Ｂが搭載される。そし
て、メモリチップ２０とロジックチップ１０Ａの対向す
る辺上に、入出力端子３５及び３１が設けられ、それぞ
れリード線４４で接続される。同様に、メモリチップ２
０とロジックチップ１０Ｂの対向する辺上に、入出力端
子３５と３１とが設けられ、それぞれリード線４４によ
って接続される。これらの構成は、図１に示した場合と
同様である。メモリチップ２０は、入出力端子３８及び
外部記憶装置用入出力回路３６によって、パッケージ４
０の外の外部記憶装置と接続される。即ち、メモリチッ
プ２０は、２つのロジックチップ１０Ａ，１０Ｂとの間
で高速にデータ転送を行うと共に、パッケージ４０の外
に設けられた外部記憶装置（図示せず）とも、外部記憶
装置用入出力回路３６によってデータ信号の転送を行
う。
【００２２】図２において、メモリチップ２０とロジッ
クチップ１０とを逆にすることも可能である。即ち、ロ
ジックチップを真ん中に配置し、その両側にメモリチッ
プ２０を配置する。そして両者の対向する辺上に、前述
の入出力端子３１，３５及び入出力回路３３を設けて、
両チップ間のデータ転送を高速に行う。本発明は、後に
説明する実施の形態例から明らかな通り、ロジックチッ
プとメモリチップに限定されず、２つの異なるチップ間
のデータ転送を高速に行うことができるＬＳＩデバイス
に適応される。
【００２３】図３は、メモリチップの一例であるシンク
ロナスＤＲＡＭの構成例を示す図である。図３に示され
たシンクロナスＤＲＡＭは、２つのメモリバンク５０を
有する。各メモリバンク５０内には、メモリセルアレイ
５１と、ローデコーダ５２と、コラムデコーダ５３と、
センスアンプ／ライトアンプ５４と、シリアルアドレス
カウンタ５５と、シリアルデコーダ５６と、シリアルア
クセスメモリ５７及び転送ゲート５８が設けられる。さ
らに周辺回路として、クロックＣＬＫが入力されるクロ
ックバッファ６０と、各種コマンドが入力されるコマン
ドデコーダ６１と、バンク選択信号Ａが入力されるバン
ク選択回路６２と、アドレスＡ０〜Ａｍが入力されるア
ドレスバッファ６３と、ロジックチップ用ＤＱバッファ
６４が設けられる。このＤＱバッファ６４は、図１及び
２において示された高速の入出力回路３３に対応する。
ＤＱバッファ６４には、データマスク信号ＤＭ０〜ＤＭ
ｎ／８とデータ信号ＤＱＦ０〜ＤＱＦｎとが入力され
る。アドレスバッファ６３は、アドレス信号Ａ０〜Ａｍ
をクロックバッファ６０が生成するクロックに応答して
入力する。従って、アドレスバファ６３は入力回路とし
て機能する場合は、図１及び２に示された高速入出力回
路３３に対応する。
【００２４】図３に示されたシンクロナスＤＲＡＭは、
周辺回路として、外部記憶装置用ＤＱバッファ６５と転
送制御回路６６を有する。この外部記憶用ＤＱバッファ
６５は、図１及び図２に示された、外部記憶用入出力回
路３６に対応する。外部記憶装置は、例えばハードディ
スク、ＣＤＲＯＭなどであり、それらの外部記憶装置か
らのデータは、外部記憶装置用ＤＱバッファ６５を介し
てシリアルアクセスメモリ５７に一旦蓄えられる。その
後、転送ゲート５８によりメモリセルアレイ５１に転送
され、記憶される。この記憶されたデータは、通常の読
み出し動作により、ロジックチップ用ＤＱバッファ６４
を介して、併設されるロジックチップに出力される。逆
に、ロジックチップ側から外部記憶装置にデータを転送
する場合は、ロジックチップ側のデータ信号がＤＱバッ
ファ６４に入力され、一旦メモリチップ５１内に記憶さ
れる。その後、転送ゲート５８を介してシリアルアクセ
スメモリ５７に一旦蓄えられ、外部記憶用ＤＱバッファ
６５を介して、パッケージ４０の外に設けられた外部記
憶装置に出力される。
【００２５】図４は、本発明の原理図である。図４に
は、第１のチップ１０から第２のチップ２０にデータ信
号が転送される場合の入出力回路が示される。第１のチ
ップ１０内には、クロック用出力端子１５と、複数の出
力回路１２及びデータ用出力端子１１が設けられる。そ
して第１のチップ内の出力クロックＣＬＫ１に応答し
て、複数の出力回路１２が、内部のデータ信号ＤＡＴＡ
１，ＤＡＴＡ２をそれぞれデータ用出力端子１１に出力
する。一方、第２のチップ２０内には、クロック用入力
端子２５と、複数のデータ用入力端子２１及び入力回路
２２が設けられる。そして、両チップ間の出力端子１，
１５及び入力端子２１，２５はそれぞれリード線４０
Ｃ，４０Ｄによって接続される。
【００２６】第１のチップ内の出力クロックＣＬＫ１
は、クロック用出力端子１５及びクロック用リード線４
４Ｃを介して、第２のチップ内のクロック用入力端子２
５に転送される。クロック入力端子２５に転送されたク
ロックは、転送クロックＣＬＫ１０として入力回路２２
に供給される。そして、第１のチップ１０内のデータ信
号ＤＡＴＡ１，ＤＡＴＡ２は、出力回路１２からデータ
用出力端子１１及びデータ用リード線４４Ｄを介して、
第２のチップ２０上の入力端子２１に転送される。そし
て転送クロックＣＬＫ１０に応答して、入力回路２２は
データ信号を取り込み第２のチップ２０内に転送する。
【００２７】上記のとおり、本発明によれば、第１のチ
ップ内の出力クロックＣＬＫ１を基準にして、第１のチ
ップの出力回路１２からデータ信号が出力され、第２の
チップ内の入力回路２２に取り込まれ内部に転送され
る。出力クロックＣＬＫ１と転送クロックＣＬＫ１０と
の位相は、所定の位相差をもって同期し、第１のチップ
から第２のチップへのデータ信号の転送をクロックに同
期して高速に行うことが出来る。
【００２８】図５は、第２の発明の原理図である。図５
の例は、第１のチップ１０内のクロックＣＬＫ２を基準
にして、第２のチップ２０内のデータＤＡＴＡ１，ＤＡ
ＴＡ２が第１のチップ１０に転送される場合の入出力回
路を示す。図５において、第１のチップ１０内には、ク
ロック用出力端子１５と、複数の入力回路１７及びデー
タ用入力端子１６とが設けられる。第２のチップ２０内
には、クロック用入力端子２５と、複数の出力回路２７
及びデータ用出力端子２６が設けられる。そして両チッ
プの入力端子及び出力端子間は、リード線４０Ｃ及び４
０Ｄによって接続される。
【００２９】図５において、第１のチップ１０内の転送
クロックＣＬＫ２が出力端子１５、クロック用リード線
４０Ｃ及び入力端子２５を介して第２のチップ２０に転
送され、出力クロックＣＬＫ２０として出力回路２７に
供給される。第２のチップ２０内のデータは、出力クロ
ックＣＬＫ２０に応答して出力回路２７に取り込まれ、
データ用出力端子２６から出力される。一方、第１のチ
ップ１０内では、転送クロックＣＬＫ２に応答して、各
入力回路１７はデータ用入力端子１６に転送されたデー
タ信号を取り込み内部に転送する。
【００３０】以上のとおり、第１のチップ１０内にある
転送クロックＣＬＫ２を基準にして、第２のチップ２０
内のデータが第１のチップに高速に転送される。
【００３１】図６は、第１の実施の形態例を示す図であ
る。図６（Ａ）は、データ信号が第１のチップ１０から
第２のチップ２０に転送される場合の構成図を示す。図
６（Ｂ）は、データ信号が第２のチップ２０から第１の
チップ１０に転送される場合の構成図である。図６
（Ａ）において、第１のチップ１０内には、外部クロッ
クＥＣＬＫが入力されるクロックバッファ回路１４と、
それによって生成される出力クロックＮ１を出力回路１
２と同程度に遅延させるダミー出力回路１３とが設けら
れる。第２のチップ２０には、クロック出力端子１５に
クロック用リード線４０Ｃを介して接続されるクロック
入力端子２５と、それに接続され転送クロックＮ６を出
力するクロックバッファ２３が設けられる。
【００３２】図６（Ａ）の場合は、出力クロックＮ１に
応答して、出力回路１２が第１のチップ１０内のデータ
ＤＡＴＡ１，ＤＡＴＡ２を出力する。同時に、出力回路
と同等の遅延特性を持つダミー出力回路１３によって出
力クロックＮ１も出力される。従って、出力クロックＮ
１とデータ信号とは、それぞれほぼ同じタイミングで第
２のチップ２０内の入力端子２５，２１に転送される。
そしてクロックバッファ回路２３によって生成された転
送クロックＮ６に応答して、入力回路２２がデータ信号
を取り込み内部に転送する。従って、後述する通り、ク
ロックバッファ回路２３の遅延時間と同等のセットアッ
プ時間のもとで、入力回路２２は、転送されたデータ信
号を取り込み内部に転送する。
【００３３】図６（Ｂ）において、第１のチップ１０内
には、基準クロックＮ１を第２のチップ２０に出力する
第１の出力バッファ１８と、第２のチップから返送され
る転送クロックを入力する第１の入力バッファ１９とが
設けられる。一方、第２のチップ２０内には、第１の出
力バッファ１８から送られる転送クロックを入力する第
２の入力バッファ２８と、出力回路２７と同程度の遅延
特性を持つダミー出力回路２９とが設けられる。
【００３４】かかる構成において、基準クロックＮ１
は、出力バッファ１８、リード線４０Ｃ及び入力バッフ
ァ２８を介して、第２のチップ２０に転送され、出力ク
ロックＮ３として出力回路２７に供給される。また、入
力バッファ２８により入力されたクロックは、ダミー出
力回路２９によって第１のチップ１０に返送され、入力
バッファ１９によって入力され、第１のチップ１０内の
転送クロックＮ１１として入力回路１７に供給される。
従って、第２のチップ２０内のデータＤＡＴＡ１，ＤＡ
ＴＡ２は、出力クロックＮ３に応答して出力回路２７か
ら出力される。また出力クロックＮ３は、ダミー出力回
路２９により上記データ信号と同じタイミングで第１の
チップに出力される。従って、入力バッファ１９の遅延
時間をセットアップ時間として、入力回路１７は転送さ
れたデータ信号を取り込み内部へ転送する。
【００３５】図７は、第１の実施の形態例の高速入出力
回路例を示す図である。図７において、図６と同じ引用
番号が対応する箇所に与えられる。図７において、第１
のチップ１０はロジックチップであり、入力回路１２及
び出力回路１７は、入出力回路ＤＱ０〜ＤＱｎとして示
される。第２のチップ２０は、メモリチップであり、同
様に入力回路１２及び出力回路２７は、入出力回路ＤＱ
０〜ＤＱｎとして示される。図７において、各入力端子
及び出力端子を通過するクロック又はデータ信号にＮ
２，Ｎ４，Ｎ５，Ｎ７〜Ｎ１０が与えられる。また、図
７には、データ信号ＤＡＴＡの配線が省略されている。
【００３６】図７に示されるとおり、それぞれのチップ
１０，２０には複数の入出力回路ＤＱ０〜ＤＱｎが設け
られ、それぞれに接続される入出力端子１１，１６及び
２１，２６は、２つのチップが対向する辺に沿って対向
する位置に並べられる。これらの入出力端子は、データ
用リード線４０Ｄによってそれぞれ接続される。
【００３７】またロジックチップ１０内において、出力
クロックＮ１を各入出力回路に供給する出力クロック配
線７０が入出力回路ＤＱに沿って配置され、メモリチッ
プ２０内においても、同様に出力クロック配線７１が入
出力回路ＤＱに沿って配置される。さらに、ロジックチ
ップ１０内において、転送クロックＮ１１を各入出力回
路に供給する転送クロック配線７２が入出力回路ＤＱに
沿って配置され、メモリチップ２０内においても、転送
クロック配線７３が同様に入出力回路ＤＱに沿って配置
される。このようにクロック配線を設けることにより、
入出力回路ＤＱ０には所望の位相関係を持ってそれぞれ
のクロックが供給され、同様にチップの下端に配置され
る入出力回路ＤＱｎに対しても同様の位相関係をもって
各クロックが供給される。
【００３８】図８は、第１の実施の形態例のタイミング
チャート図である。図８の上部（ＷＲＩＴＥ）には、ロ
ジックチップ１０からメモリチップ２０にデータが転送
される場合（ＷＲＩＴＥ動作）のタイミングチャートが
示され、図８の下半分（ＲＥＡＤ）には、メモリチップ
２０からロジックチップ１０にデータが転送される場合
（ＲＥＡＤ動作）のタイミングチャートが示される。図
６及び図７の各ノードＮ１〜Ｎ１１の信号のタイミング
が図８に示される。
【００３９】まず、ロジックチップ１０からメモリチッ
プ２０にデータ信号が転送される場合（ＷＲＩＴＥ）に
ついて説明する。時刻ｔ０において立ち上がるクロック
Ｎ１は、ダミー出力回路１３で遅延され、出力端子１５
においてダミー遅延回路の遅延時間分遅れたクロックＮ
４となる。メモリチップ２０内の入力端子２５における
クロック信号Ｎ５は、クロック用リード線４０Ｃの遅延
分だけクロックＮ４から遅れる。さらにメモリチップ２
０内のクロック入力バッファ２３の出力である転送クロ
ックＮ６は、入力バッファ２３の遅延時間だけクロック
Ｎ５から遅れる。一方、基準クロックである出力クロッ
クＮ１に応答してロジックチップ１０内のデータが出力
回路１２から出力され、メモリチップ２０内のデータ用
入力端子２１でのデータ信号Ｎ１０は、クロック信号Ｎ
５とほぼ同じタイミングとなる。そして、メモリチップ
２０内において、転送クロックＮ６に応答して入力回路
２２がデータ信号Ｎ１０をとりこみ内部に転送する。従
って、図８から明らかな通り、メモリチップ２０内の入
力回路２２において、入力端子２１に転送されたデータ
信号Ｎ１０が供給されてからクロック入力バッファ２３
の遅延時間に相当するセットアップ時間ｔｓ後に、デー
タ信号Ｎ１０が入力回路２２により取り込まれる。
【００４０】逆に、メモリチップ２０内のデータがロジ
ックチップ１０に読みだされる場合（ＲＥＡＤ）につい
て説明する。時刻ｔ０において立ち上がる基準クロック
Ｎ１が、クロック出力バッファ１８及びリード線４０Ｃ
を介してメモリチップ２０内の入力端子２５に転送され
る。従って、入力端子２５のクロックＮ２は、出力バッ
ファ１８とリード線４０Ｃの遅延分だけ遅れたタイミン
グを有する。入力バッファ２８から生成される出力クロ
ックＮ３は、クロックＮ２から入力バッファ２８の遅延
分だけ遅れたタイミングとなる。さらに出力クロックＮ
３は、ダミー出力回路２９によって出力端子に送られ
る。従って、出力端子のクロックＮ８は、ダミー出力回
路２９分の時間だけ遅延する。さらに、ロジックチップ
１０内のクロック入力端子のクロックＮ７は、Ｎ８から
リード線４０Ｃ分遅延する。そして、クロック入力バッ
ファ１９が生成する転送クロックＮ１１は、クロックＮ
７から入力バッファ１９の遅延時間だけ遅延する。一
方、メモリチップ２０内のデータは、出力回路２７によ
って出力され、ロジックチップ１０内のデータ用入力端
子１６のデータ信号Ｎ９は、クロックＮ７とほぼ同じタ
イミングで到達する。データ信号Ｎ９は、クロック入力
バッファ１９の遅延時間に相当するセットアップタイム
ｔｓ後に、転送クロックＮ１１に応答して入力回路１７
に取り込まれ転送される。
【００４１】図９は、入出力回路ＤＱの具体例を示す図
である。入出力回路ＤＱは、出力回路７６と入力回路７
８とからなる。出力回路７６は、データ信号８０を出力
クロック８１のＬエッジ（立ち下がりエッジ）で取り込
み出力クロック８１のＨエッジ（立ち上がりエッジ）で
入出力端子８２に出力する。一方、入力回路７８は、入
出力端子８２に供給されたデータ信号を、転送クロック
８３のＨエッジで取り込み、出力端子８４に出力する。
【００４２】出力回路７６において、出力データ８０
は、ＮＯＲゲート９０とＮＡＮＤゲート９１によりそれ
ぞれ反転され、出力クロック８１がＨからＬに変化する
Ｌエッジでトランスファゲート９２，９３が導通し、反
転出力データがそれぞれのラッチ回路９４，９５に取り
込まれる。さらに出力クロック８１がＬレベルからＨレ
ベルに変化するＨエッジに応答して、トランスファゲー
ト９６，９７が導通し、それぞれラッチされたデータが
ラッチ回路９８，９９にラッチされる。これらラッチさ
れたデータ信号に従って出力ＣＭＯＳ回路を構成するＰ
型トランジスタ１０２とＮ型トランジスタ１０３のいず
れか一方が導通し、出力データ８０が入出力端子８２に
出力される。
【００４３】入力回路７８において、転送クロック８３
がＬレベルの時、Ｐ型トランジスタ１１２，１１３，１
１４，１１５，１１８，１１９が導通し、ノードｎ２０
とｎ２１がＨレベルにリセットされる。入出力端子８２
に入力される転送データ信号は、Ｎ型トランジスタ１１
０のゲートに供給され、対応するトランジスタ１１１の
ゲートには基準電圧ＶＲＥＦが供給される。転送クロッ
ク８３がＬレベルからＨレベルに変化するＨエッジに応
答して、トランジスタ１２０〜１２３が導通し、トラン
ジスタ１１０のゲートに供給されるデータ信号に応じ
て、トランジスタ１１０又は１１１が導通し、ノードｎ
２０又はｎ２１のいずれか一方がＬレベルに変化する。
そして、転送クロック８３がＬレベルからＨレベルに変
化するＨエッジからインバータ３段分の遅延後、ノード
ｎ２２がＬレベルに引き下げられ、ＣＭＯＳラッチ回路
１１３，１１４，１１６，１１７が活性状態となり、ノ
ードｎ２０及びｎ２１を増幅する。増幅されたノードｎ
２０及びｎ２１の信号に従って、ＣＭＯＳ回路１２８，
１２９及び１３０，１３１が駆動される。その結果発生
した反転信号は、ラッチ回路１３２によりラッチされ、
インバータ１３３、１３４を介して出力端子８４から出
力される。
【００４４】図１０は、第１の実施の形態例の高速入出
力回路の変形例を示す図である。図１０において、図７
と同じ部分には同じ引用番号が与えられる。図１０にお
いて、クロックＮ１の出力バッファ１８、入力バッファ
２８、ダミー出力回路１３、入力バッファ２３、ダミー
出力回路２９及び入力バッファ２９の構成は、図７の場
合と同じである。図１０において、入出力バッファＤＱ
０〜ＤＱｎの中央部に、これらのクロック用バッファ及
びダミー出力回路が配置される。両チップ１０，２０の
上側に配置された入出力バッファＤＱ０〜ＤＱｍに対し
ては、基準クロックである出力クロックＮ１を供給する
出力クロック配線７０Ａと、転送クロックＮ１１を供給
する転送クロック配線７２Ａが設けられる。また、ロジ
ックチップ１０の下側に配置される入出力回路ＤＱｍ＋
１〜ＤＱｎに対しては、出力クロックＮ１を供給する出
力クロック配線７０Ｂと、転送クロックＮ１１を供給す
る転送クロック配線７２Ｂとが配置される。その結果、
それぞれのクロックＮ１及びＮ１１が供給される供給ノ
ード７０Ｘ，７２Ｘがほぼ中央に配置され、入出力回路
ＤＱ０〜ＤＱｎにクロックが供給されるタイミングのず
れが、図７に比較して半分に縮小される。同様にメモリ
チップ２０内においても、転送クロックＮ６が供給され
る供給ノード７３Ｘと、出力クロックＮ３が供給される
供給ノード７１Ｘとが、上側と下側のクロック供給配線
７１Ａ，７１Ｂ及び７３Ａ，７３Ｂの間に位置する。そ
の結果、入出力端子ＤＱ０〜ＤＱｎに供給されるそれぞ
れの転送クロックＮ６及び出力クロックＮ３のタイミン
グのばらつきが、図７に比べて半分に抑えられる。
【００４５】図１１は、第１の実施の形態例の高速入出
力回路の変形例を示す図である。図１１に示された例で
は、入出力回路ＤＱ０〜ＤＱｎに供給されるそれぞれの
クロックのタイミングがほぼ等しくなるように、クロッ
ク供給配線７０及び７２さらに７１及び７３がトーナメ
ント形状（ツリー形状）にされる。その結果、出力クロ
ック及び転送クロックは、各入出力回路ＤＱ０〜ＤＱｎ
に対してほぼ同じタイミングで供給される。上記のごと
くクロック供給配線をトーナメント形状にしたことに伴
い、各ダミー出力回路１３及び２９の手前側に、それら
のクロック供給配線と同等の配線 を持つダミー等長配
線１４０，１４２がそれぞれ設けられる。このダミー等
長配線１４０，１４２を設けたことにより、データ信号
の転送とそれぞれのクロック信号の転送のタイミングが
ほぼ一致する。
【００４６】図１２は、第１の実施の形態例の高速入出
力回路の変形例を示す図である。図１２に示された入出
力回路例では、入出力回路ＤＱとダミー出力回路１３及
びクロック入力バッファ１９、さらにダミー出力回路２
９及びクロック入力バッファ２３とが複数のグループＧ
１〜Ｇｍに分割され、それらグループＧ１〜Ｇｍに対し
て、共通にクロック出力バッファ１８及び入力バッファ
２８がそれぞれのチップ１０，２０に設けられる。各グ
ループ内でのクロック供給配線の形状は、図１０に示し
たものと同じであり、それぞれクロック供給ノード７０
Ｘ，７２Ｘ及び７３Ｘ，７１Ｘが、中央部に配置され
る。グループ化することによって、各チップ１０，２０
が多数の入出力回路ＤＱを有する場合であっても、それ
ぞれのグループ内の入出力回路ＤＱの数を少なくするこ
とができ、各グループ内で入出力回路に供給されるクロ
ックのタイミングのずれを最小限に抑えることができ
る。
【００４７】図示されないが、図１２のごとくグループ
化された入出力回路内におけるクロック供給配線の形状
を、図１１に示したようなトーナメント形状にすること
も可能である。その場合は、グループ化したことにより
各グループ内のトーナメント形状の配線長を、短くする
ことができる。
【００４８】図１３は、第２の実施の形態例を示す図で
ある。図１３（Ａ）は、データ信号が第１のチップ１０
から第２のチップ２０に転送される場合の構成を示す。
図１３（Ａ）では、外部クロックＥＣＬＫがクロックバ
ッファ１４に供給され、基準クロックとなる入力クロッ
クＮ１が生成される。第１のチップ１０内の入力クロッ
クＮ１は、クロック出力バッファ１８、クロック用リー
ド線４０Ｃ及びクロック入力バッファ２８を介して、第
２のチップ２０内の転送クロックＮ１３となる。第１の
チップ１０内の入力クロックＮ１に応答して、出力回路
１２がデータ信号ＤＡＴＡ１，２を第２のチップ２０に
転送する。一方、第２のチップ２０内に生成された転送
クロックＮ１３に応答して、入力回路２２が入力端子２
１に転送されたデータ信号を取り込み内部に転送する。
【００４９】図１３（Ａ）の例は、第１のチップ１０内
の基準クロックである出力クロックＮ１が、遅延時間が
小さいバッファ１８及び２８を介して第２のチップ２０
内に転送され転送クロックＮ１３となる。この点が、図
６に示した第１の実施の形態例と異なる。一方、第１の
チップ１０内において、出力クロックＮ１に応答して動
作する出力回路１２の遅延時間が、バッファ１８，２８
に比べて長いので、データ信号が第２のチップ２０内の
入力端子２１に到達するよりも前に、第２のチップ２０
内の入力回路２２が、転送クロックＮ１３に応答して、
前のフェーズのデータ信号Ｎ１７を取り込み内部に転送
する。詳細な動作については後にタイミングチャートを
参照して説明する。
【００５０】図１３（Ｂ）は、データ信号が第２のチッ
プ２０から第１のチップ１０に転送される場合の構成図
である。この場合は、基準クロックＮ１がクロック出力
バッファ１８、クロック用リード線４０Ｃ及びクロック
入力バッファ２８を介して第２のチップ２０に転送さ
れ、出力クロックＮ３となる。一方、第１のチップ１０
内の転送クロックＮ１５は、基準クロックＮ１をバッフ
ァ１８、２本のリード線４０Ｃ及び入力バッファ１９を
介して転送され生成される。即ち、基準クロックＮ１を
一旦第２のチップ２０に転送し、その後第２のチップか
ら返送して、転送クロックＮ１５が生成される。第２の
チップ２０内において、出力クロックＮ３に応答して、
出力回路２７がデータ信号ＤＡＴＡ１，２を第１のチッ
プに転送する。一方第１のチップ１０内において、転送
クロックＮ１５に応答して、入力回路１７が入力端子１
６に到達したデータ信号を取り込み内部に転送する。上
記と同様に、出力回路２７はバッファ１８，１９，２８
に比較して遅延時間が長いので、転送クロックＮ１５に
応答して入力回路１７が前のフェーズのデータ信号を取
り込み、その後、出力クロックＮ３に応答して出力回路
２７から出力されたデータ信号が、入力端子１６に到達
する。これらの動作についても後にタイミングチャート
に従って説明する。
【００５１】図１４は、第２の実施の形態例の高速入出
力回路例を示す図である。図１４には、図１３に示した
入力回路及び出力回路が入出力回路ＤＱ０〜ＤＱｎとし
て示される。また同じ部分には同じ引用番号が与えられ
る。さらに動作説明のために、各入出力端子１５，２５
及び１１，１６，２１，２６のクロック及びデータ信号
に対して、Ｎ２，Ｎ１４，Ｎ１６，Ｎ１７が与えられ
る。図１４に示された回路例は、図７の第１の実施例で
示したのと同様に、複数の入出力回路ＤＱ０〜ＤＱｎに
沿って、出力クロックＮ１，Ｎ３を供給する出力クロッ
ク配線７０，７１及び転送クロックＮ１５，Ｎ１３を供
給する転送クロック配線７２，７３が配置される。図１
４のごとく配置することにより、第１のチップであるロ
ジックチップ１０と第２のチップであるメモリチップ２
０内のそれぞれ対応する入出力回路ＤＱには、ほぼ同じ
関係のタイミングで出力クロックＮ１，Ｎ３及び転送ク
ロックＮ１５，Ｎ１３が供給される。
【００５２】図１５は、第２の実施の形態例のタイミン
グチャートである。まず最初に、データ信号が第１のチ
ップ１０から第２のチップ２０に転送される動作（ＷＲ
ＩＴＥ）について説明する。時刻ｔ０において、第１の
チップ１０内の基準クロックＮ１が立ち上がる。この基
準クロックＮ１は、クロック出力バッファ１８，クロッ
ク用リード線４０Ｃ及び入力バッファ２８を経由して、
第２のチップ２０内の転送クロックＮ１３となる。従っ
て、転送クロックＮ１３は、基準クロックＮ１よりもバ
ッファ１８，２８及びリード線４０Ｃの遅延時間分遅れ
る。そして、第２のチップ２０内において、転送クロッ
クＮ１３に応答して、入力回路２２が、入力端子２１に
供給されたデータ信号Ｎ１７を取り込み内部に転送す
る。一方、第１のチップ１０内において、基準クロック
Ｎ１を出力クロックとし、これに応答して、出力回路１
２が、データ信号ＤＡＴＡ１，２を第２のチップ２０に
出力する。従って、第２のチップ２０の入力端子２１に
供給されるデータ信号Ｎ１７は、出力回路１２及びリー
ド線４０Ｄの遅延時間分だけ出力クロックＮ１から遅れ
る。上記した通り、出力回路１２の遅延時間は、バッフ
ァ１８，２８などよりも長いので、転送クロックＮ１３
に応答して入力回路２２は、図１５に示される通り、出
力回路１２の遅延時間（ＤＱ）から二つのバッファ１
８，２８の遅延時間（２×Ｂｕｆｆ）を差し引いたホー
ルドタイムｔｈの下でデータ信号Ｎ１７を取り込む。
【００５３】次に、データ信号が第２のチップ２０から
第１のチップ１０に転送される場合（ＲＥＡＤ動作）に
ついて説明する。まず第１のチップ１０内の基準クロッ
クＮ１は、出力バッファ１８，リード線４０Ｃを経由し
て第２のチップ２０に転送される。さらに第２のチップ
２０から、リード線４０Ｃ及び入力バッファ１９を介し
て第１のチップ１０内に返送され、転送クロックＮ１５
となる。そして、この転送クロックＮ１５に応答して、
入力回路１７が入力端子１６に供給されているデータ信
号を取り込み内部に転送する。従って、クロックＮ１４
は、基準クロックＮ１より出力バッファ１８，リード線
４０Ｃ及びリード線４０Ｃの遅延時間分だけ遅れる。さ
らに転送クロックＮ１５は、クロックＮ１４から入力バ
ッファ１９の遅延時間分だけ遅れる。
【００５４】一方、出力クロックＮ３は、基準クロック
Ｎ１よりも出力バッファ１８，リード線４０Ｃ及び入力
バッファ２８の遅延時間分だけ遅れる。さらに、出力ク
ロックＮ３に応答して出力回路２７から供給される入力
端子１６でのクロックＮ１６は、出力クロックＮ３より
も出力回路２７及びリード線４０Ｄの遅延時間分だけ遅
れる。この場合も出力回路２７の遅延時間がバッファ回
路に比べて長く、第１のチップ１０の入力端子１６にデ
ータ信号が到達するよりも前に、入力回路１７は転送ク
ロックＮ１５に応答して、前のフェーズのデータ信号を
取り込む。即ち、図１５に示されるとおり、ホールドタ
イムｔｈは、出力回路２７の遅延時間（ＤＱ）となる。
【００５５】図１６は第３の実施の形態例の構成を示す
図である。図１６（Ａ）は、データ信号が第１のチップ
１０から第２のチップ２０に転送される場合の構成を示
す。この構成は、図１３に示した第２の実施の形態例の
（Ａ）と同じである。但し、第２のチップ２０内の転送
クロックの引用番号がＮ２８と示され、それぞれのデー
タ入力出力端子１１，２１でのデータ信号の引用番号が
Ｎ２５，Ｎ２６で示されている点が異なる。従って、こ
の構成の動作についての説明は省略する。
【００５６】図１６（Ｂ）は、データ信号が第２のチッ
プ２０から第１のチップ１０に転送される場合の構成を
示す図である。この例では、第１のチップ１０内の基準
クロックＮ１が、そのまま入力回路１７の転送クロック
Ｎ２７として利用される。さらに、基準クロックＮ１
は、出力バッファ１８，リード線４０Ｃ及び入力バッフ
ァ２８を介して第２のチップ２０に転送され、出力クロ
ックＮ２４として出力回路２７に供給される。そして出
力クロックＮ２４に応答して、出力回路２７は第２のチ
ップ２０内のデータを第１のチップに転送する。
【００５７】図１７は、第３の実施の形態例の高速入出
力回路の例を示す図である。第１、第２の実施の形態例
と同様に、図１７には、第１のチップ１０としてロジッ
クチップが、第２のチップ２０としてメモリチップが使
用される。そして、第１のチップ１０内の出力回路１２
及び入力回路１７は、入出力回路ＤＱ０〜ＤＱｎで示さ
れる。第２のチップ２０内の入力回路２２及び出力回路
２７も同様である。さらに、これらの入出力回路に対し
て出力クロックを供給する出力クロック配線７０，７１
及び転送クロックを供給する転送クロック配線７２及び
７３がそれぞれ配置される。
【００５８】図１８は、第３の実施の形態例のタイミン
グチャート図である。図１６（Ａ）に示される通り、デ
ータ信号が第１のチップ１０から第２のチップ２０に転
送される場合（ＷＲＩＴＥ動作）は、第２の実施例と同
じである。従って、第２のチップ２０内の入力回路２２
のホールドタイムｔｈは、第１のチップ内の出力回路１
２の遅延時間（ＤＱ）から２つのバッファ１８，２８の
遅延時間（２×Ｂｕｆｆ）を引いた時間になる。
【００５９】データ信号が第２のチップ２０から第１の
チップに転送される場合（ＲＥＡＤ動作）は、基準クロ
ックＮ１が２つのバッファ１８，２８とリード線４０Ｃ
を経由して出力クロックＮ２４が生成される。従って、
出力クロックＮ２４は、基準クロックＮ１から、２つの
バッファとリード線の遅延時間分だけ遅れる。さらに、
出力クロック２４に応答して、出力回路２７がデータを
第１のチップに転送するので、第１のチップの入力端子
１１に供給されるデータ信号Ｎ２５は、出力クロックＮ
２４から出力回路２７の遅延時間とリード線４０Ｄの遅
延時間分だけ遅れる。一方入力回路１７は、基準クロッ
クＮ１と同じ位相を持つ転送クロックＮ２７に応答し
て、入力端子１１の信号Ｎ２５を取り込み内部に転送す
る。その結果、図１８に示される通り、入力回路１７に
おけるホールドタイムｔｈは、出力回路１７の遅延時間
（ＤＱ）と２つのバッファの遅延時間（２×Ｂｕｆｆ）
及び２本のリード線（４０）の遅延時間の和に該当す
る。
【００６０】このＲＥＡＤ動作においては、第３の実施
の形態例のホールドタイムｔｈは、図１５に示された第
２の実施例のホールドタイムよりも長く、その点で第２
の実施の形態例の方が高速クロックに同期した動作を実
現することができる。
【００６１】以上説明してきた通り、第１〜第３の実施
の形態例では、第１のチップ１０内の基準クロックＮ１
を第２のチップ２０に転送して、第２のチップでの入出
力動作のトリガークロックとして利用し、さらに基準ク
ロックＮ１から生成されるクロックを、第１のチップ内
の入出力回路のトリガークロックとして利用する。従っ
て、両チップ間でのデータ信号の転送における出力タイ
ミングと入力タイミングを、基準クロックに同期させて
行うことができ、高速にデータ信号を転送することが可
能になる。
【００６２】図１９は、第４の実施の形態例の高速入出
力回路例を示す図である。第４の実施例においては、外
部クロックＥＣＬＫが例えば１００ＭＨＺの場合に、第
１のチップ１０内に設けたＰＬＬ回路２００により、そ
のクロック周波数が４倍の４００ＭＨＺに上げられ、こ
の高速クロックＮ１に同期して、両チップ間のデータ信
号の転送が行われる。
【００６３】第４の実施の形態例では、かかる高速クロ
ックに同期してデータ信号の転送を行うために、それぞ
れの入力回路１７，２２を２つずつ設ける。即ち、入力
回路１７，２２は、それぞれラッチＡ及びラッチＢの２
つの入力回路で構成される。さらに、これら２つの入力
回路を動作させるトリガークロックは、第１の実施の形
態例における転送クロックＮ６を、分周回路２０４によ
って１／２分周して形成されるクロックＮ６ＡとＮ６Ｂ
とが利用される。同様に、第１のチップ１０内における
転送クロックＮ１１は、分周回路２０２より１／２分周
される。その結果生成される２つの転送クロックＮ１１
ＡとＮ１１Ｂとが、第１のチップ１０における入力回路
１７のトリガークロックとして利用される。
【００６４】図１９に示された第４の実施の形態例は、
入力回路１７，２２がそれぞれ１対の構成になり、分周
回路２０２，２０４が設けられている点を除くと、第１
の実施の形態例を示した図７の回路構成と同じである。
即ち、各チップにおける出力回路１２，２７は、高速ク
ロックＮ１及びＮ３に応答してデータ信号を高速に出力
する。一方、両チップ内の入力回路１７，２２は、高速
クロックに同期して転送されたデータ信号を取り込む必
要があるが、それぞれの入力回路のラッチ動作に限界が
ある。従って、入力回路１７，２２をそれぞれ２組設
け、基準クロックＮ１を分周して周波数を低くした転送
クロックＮ６Ａ，Ｎ６ＢとＮ１１Ｂ，Ｎ１１Ａをそれぞ
れのトリガークロックとして利用する。
【００６５】図２０は、第４の実施の形態例におけるタ
イミングチャート図を示す。図２０に示された各クロッ
クＮ１〜Ｎ８及びＮ１１は、図８に示されたクロックと
同じタイミングを有する。第４の実施の形態例では、デ
ータ信号を第１のチップ１０から第２のチップ２０に転
送する動作（ＷＲＩＴＥ）においては、転送クロックＮ
６から、１８０度位相がずれた２つの転送クロックＮ６
Ａ，Ｎ６Ｂとが分周器２０４により生成される。そし
て、これら１対の転送クロックＮ６ＡとＮ６Ｂの立ち上
がりエッジにそれぞれ同期して、第２のチップ２０内の
入力回路２２の１対の入力回路Ａ，Ｂが、供給されたデ
ータ信号を取り込み内部に転送する。
【００６６】データ信号が第２のチップ２０から第１の
チップ１０に転送される動作（ＲＥＡＤ動作）の場合も
同様に、第１のチップ１０内に生成された転送クロック
Ｎ１１が分周回路２０２により分周され、位相がそれぞ
れ１８０度ずれた１対の転送クロックＮ１１Ａ，Ｎ１１
Ｂとが生成される。そして、これら１対の転送クロック
に応答して、入力回路１７のそれぞれのラッチ回路Ａ，
Ｂが、供給されたデータ信号Ｎ９を取り込み内部に転送
する。
【００６７】図２０にて明らかになった通り、１対の入
力回路Ａ，Ｂが、分周回路により低い周波数に落とされ
た１対の転送クロックに応答して動作するので、１対の
入力回路Ａ，Ｂの動作が高速でなくても、両チップ間の
データ転送を高速クロックＮ１に同期して行うことがで
きる。
【００６８】第４の実施の形態例において、各入力回路
が３個ずつ設けられる場合は、分周回路により１２０度
ずつずれた３個の転送クロック信号が生成される。さら
に一般的に言えば、各入力回路がＮ個設けられる場合
は、各分周回路によって１／Ｎに分周され、それぞれ３
６０÷Ｎ度ずつずれたＮ個の転送クロックが生成され
る。
【００６９】図２１は、第４の実施の形態例の高速入出
力回路の変形例である。この例においても、第１の実施
の形態例の高速入出力回路にさらに高い高速クロックを
適用する場合の変形例である。従って、各チップ１０，
２０における入力回路１７，２２は、それぞれ２つずつ
の入力回路を有する。図２１に示された例は、チップ２
０内の転送クロックＮ６から、分周回路２０４によっ
て、それぞれ１８０度位相がずれた２つのクロックマス
ク信号Ｎ６Ａ，Ｎ６Ｂが生成される。同様に、第１のチ
ップ１０内における転送クロックＮ１１から、分周回路
２０２によって、位相が１８０度ずつずれたクロックマ
スク信号Ｎ１１Ａ，Ｎ１１Ｂが生成される。これらの分
周されたクロックが、クロックマスク信号として利用さ
れ、それぞれの転送クロックＮ６，Ｎ１１が入力回路の
入力タイミングを制御する点で、図１９に示された例と
異なる。
【００７０】即ち、図２１の変形例では、第２のチップ
２０内においては、あくまでも転送クロックＮ６が入力
回路２２のトリガークロックとして機能する。同様に、
第１のチップ１０内における転送クロックＮ１１が、入
力回路１７のトリガークロックとして機能する。但し、
これら転送クロックＮ６，Ｎ１１をそれぞれの入力回路
Ａ，Ｂに供給するために、分周回路２０４，２０２によ
って生成された１対のクロックマスク信号Ｎ６Ａ，Ｎ６
Ｂ及びＮ１１Ａ，Ｎ１１Ｂが利用される。従って、各入
力回路の手前側に、アンド回路１０６，２０８及び２１
０，２１２が設けられる。
【００７１】図２２は、図２１に示された第４の実施の
形態例のタイミングチャート図である。まず最初に、第
１のチップ１０から第２のチップ２０にデータ信号が転
送される（ＷＲＩＴＥ動作）場合について説明する。基
準クロックＮ１及びそれから生成されるクロックＮ５及
び転送クロックＮ６は、図２０と同様に第１の実施の形
態例と同じである。そして、転送クロックＮ６の立ち上
がりエッジに同期して、入力回路２２が、転送されたデ
ータ信号を取り込み内部に転送する。その場合、アンド
ゲート２０６，２０８により、Ｌレベルのクロックマス
ク信号Ｎ６Ａ又はＮ６Ｂに対応する入力回路に対して、
転送クロックが供給される。従って、入力回路２２のセ
ットアップタイムは、第１の実施の形態例と同様に、ク
ロック入力バッファ２３の遅延時間と同じになる。さら
に、クロックマスク信号Ｎ６Ａ，Ｎ６Ｂは、分周２０４
内において、転送クロックＮ６の立ち下がりエッジに同
期してそれぞれ変化する。従って、転送クロックＮ６の
立ち上がりエッジに同期してクロックマスク信号Ｎ６
Ａ，Ｎ６Ｂが参照され、それらがＬレベルの時に、転送
クロックＮ６が入力回路２２に供給されるとともに、転
送クロックＮ６の立ち下がりエッジに同期して、クロッ
クマスク信号が切り換えられる。
【００７２】次に、第２のチップ２０から第１のチップ
１０にデータ信号が転送される動作（ＲＥＡＤ動作）の
場合について説明する。この場合も、基準クロックＮ１
に対するクロックＮ２及びＮ３，Ｎ１１は、図２０の場
合と同様に、第１の実施の形態例と同じである。そし
て、第１のチップ１０内に設けられたアンドゲート２１
０，２１２により、転送クロックＮ１１の立ち上がりエ
ッジに同期して、Ｌレベルのクロックマスク信号Ｎ１１
Ａ，Ｎ１１Ｂに対応する入力回路に、その転送クロック
Ｎ１１が供給される。さらに、転送クロックＮ１１の立
ち下がりエッジに同期して、分周回路２０２内におい
て、クロックマスク信号Ｎ１１Ａ，Ｎ１１Ｂが切り換え
られる。その結果ＲＥＡＤ動作においても、その入力回
路のセットアップタイムｔｓは、第１の実施の形態例と
同様に入力バッファ１９の遅延時間と等しくなる。
【００７３】図２３は、第５の実施の形態例の高速入出
力回路の構成を示す図である。この実施の形態例は、図
１４に示した第２の実施の形態例に、図１９に示した第
４の実施の形態例を適用した場合の構成である。即ち、
外部クロックＥＣＬＫをチップ１０内のＰＬＬ回路２０
０によって４倍の高周波４００ＭＨＺにし、その高速基
準クロックＮ１に同期して、両チップ１０，２０間でデ
ータ信号の転送を行う。
【００７４】図２３内の各引用番号は、図１４に示した
第２の実施の形態例の引用番号に対応する。唯一異なる
点は、第１のチップ１０内において、転送クロックＮ１
５が分周回路２０２により１／２分周され、位相が１８
０度ずれた２つの転送クロックＮ１５Ａ，Ｎ１５Ｂが生
成される点にある。同様に、第２のチップ２０内におい
ても、転送クロックＮ３が分周回路２０４によって１／
２に分周され、位相が１８０度ずつずれた２つの転送ク
ロックＮ３Ａ，Ｎ３Ｂが生成される点も、第２の実施の
形態例と異なる。そして、各入力回路１７，２２は、第
４の実施の形態例と同様に２つの入力回路で構成され
る。これら２つの入力回路は、第１のチップ１０内にお
いては、転送クロックＮ１５Ａ，Ｎ１５Ｂに応答して、
供給されたデータ信号を取り込み内部に転送する。同様
に、第２のチップ２０内においては、２つの転送クロッ
クＮ３Ａ，Ｎ３Ｂに同期して、２つの入力回路２２が、
供給されてきたデータ信号をそれぞれ取り込み内部に転
送する。
【００７５】図２３に示された第５の実施の形態例を、
図２１に示した第４の実施の形態例の変形例のごとく変
形することができる。即ち、図示しないが、転送クロッ
クＮ３に対して分周されたクロックＮ３Ａ，Ｎ３Ｂを、
クロックマスク信号として利用することにより、入力回
路２２は、転送クロックＮ３に同期してデータ信号を取
り込むことができる。チップ１０内においても、同様の
構成をとることができる。
【００７６】図２４は、第６の実施の形態例の高速入出
力回路の例を示す図である。この例は、図１７に示した
第３の実施の形態例に、図１９に示した第４の実施の形
態例を適応した場合の構成例である。即ち、外部クロッ
クＥＣＬＫがＰＬＬ回路２００によって、４００ＭＨＺ
にされ、その高速クロックＮ１を基準にして、両チップ
１０，２０間でデータ信号が転送される。それぞれのチ
ップにおいて、転送クロックＮ１，Ｎ２４が、それぞれ
分周回路２０２，２０４によって、１８０度ずつ位相が
ずれた新たな転送クロックＮ１Ａ，Ｎ１Ｂ及びＮ２４
Ａ，Ｎ２４Ｂが生成される。そして、これら分周された
転送クロックに応答して、それぞれにおいて２つずつ設
けられた入力回路１７，２２が、転送されてきたデータ
信号を取り込み内部に転送する。
【００７７】図２４の例を、図２１に示した第４の実施
の形態例の変形例のごとく、変形することができる。即
ち図示されないが、チップ１０内において、転送クロッ
クＮ１のタイミングに応答して、Ｌレベルのクロックマ
スク信号Ｎ１Ａ，Ｎ１Ｂに対応する入力回路が供給され
たデータ信号を取り込み、内部に転送する。チップ２０
内においても、同様に、転送クロックＮ２４応答して、
Ｌレベルのクロックマスク信号Ｎ２４Ａ，Ｎ２４Ｂに対
応する入力回路２２が、供給されたデータ信号を取り込
み内部に転送する。
【００７８】以上の通り、第１〜第３の実施の形態例
は、第４〜第６の実施の形態例のごとく分周回路を利用
することにより、高速クロックに同期して両チップ間の
データ信号の転送を行うことができる。
【００７９】
【発明の効果】以上説明した通り、本発明によれば、２
つのチップ間をリード線で接続し、一方のチップ内の基
準となるクロックを元にして、両チップ内の入出回路の
トリガクロックを生成することで、両チップ間のデータ
信号の転送を基準クロックに同期して高速に行うことが
できる。そして、両チップをそれぞれ最適なプロセスで
形成することで、コストを下げることができる。
【図面の簡単な説明】
【図１】本発明のロジックチップとメモリチップ混載の
ＭＣＰ（マルチチップパッケージ）の構成を示す図であ
る。
【図２】本発明のロジックチップとメモリチップ混載Ｍ
ＣＰの別の構成例を示す図である。
【図３】メモリチップの一例であるシンクロナスＤＲＡ
Ｍの構成例を示す図である。
【図４】本発明の原理図である。
【図５】第２の発明の原理図である。
【図６】第１の実施の形態例を示す図である。
【図７】第１の実施の形態例の高速入出力回路例を示す
図である。
【図８】第１の実施の形態例のタイミングチャート図で
ある。
【図９】入出力回路ＤＱの具体例を示す図である。
【図１０】第１の実施の形態例の高速入出力回路の変形
例を示す図である。
【図１１】第１の実施の形態例の高速入出力回路の変形
例を示す図である。
【図１２】第１の実施の形態例の高速入出力回路の変形
例を示す図である。
【図１３】第２の実施の形態例を示す図である。
【図１４】第２の実施の形態例の高速入出力回路例を示
す図である。
【図１５】第２の実施の形態例のタイミングチャートで
ある。
【図１６】第３の実施の形態例の構成を示す図である。
【図１７】第３の実施の形態例の高速入出力回路の例を
示す図である。
【図１８】第３の実施の形態例のタイミングチャート図
である。
【図１９】第４の実施の形態例の高速入出力回路例を示
す図である。
【図２０】第４の実施の形態例におけるタイミングチャ
ート図を示す。
【図２１】第４の実施の形態例の高速入出力回路の変形
例である。
【図２２】図２１に示された第４の実施の形態例のタイ
ミングチャート図である。
【図２３】第５の実施の形態例の高速入出力回路の構成
を示す図である。
【図２４】第６の実施の形態例の高速入出力回路の例を
示す図である。
【図２５】従来のロジックデバイスとメモリデバイスと
を接続した構成を示す図である。
【図２６】ロジック部２とメモリ部３とを１つのチップ
内に埋め込むシステムＬＳＩの構成を示す図である。
【符号の説明】
１０ 第１のチップ、ロジックチッ
プ ２０ 第２のチップ、メモリチップ ３１，３５ 第１、第２の入出力端子 ３３、ＤＱ 入出力回路 ４４ リード線 ＣＬＫ１，ＣＬＫ２ 基準クロック、出力クロッ
ク、転送クロック ＣＬＫ１０，ＣＬＫ２０ 転送クロック、出力クロック

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】リード線を介して接続される第１のチップ
    と第２のチップを搭載したＬＳＩデバイスにおいて、 前記第１のチップ内の出力クロックに応答して第１のチ
    ップ内のデータ信号を出力する出力回路と、該出力回路
    に接続されたデータ出力端子とが前記第１のチップに設
    けられ、 前記出力クロックから生成されクロック用リード線を介
    して第２のチップ内に送られた転送クロックに応答し
    て、前記出力回路から出力される前記データ信号を入力
    する入力回路と、該入力回路に接続されたデータ入力端
    子とが前記第２のチップに設けられ、 前記第１のチップ内のデータ出力端子と、前記第２のチ
    ップ内のデータ入力端子とが、両チップの対向する辺に
    それぞれ配置され、データ用リード線を介して接続され
    ることを特徴とするＬＳＩデバイス。
  2. 【請求項２】請求項１において、 前記第１のチップ内に、複数の出力回路とそれぞれに接
    続される複数のデータ出力端子とが配置され、更に、該
    複数の出力回路に前記出力クロックを供給する出力クロ
    ック配線が配置され、 前記第２のチップ内に、複数の入力回路とそれぞれに接
    続される複数のデータ入力端子とが配置され、更に、該
    複数の入力回路に前記転送クロックを供給する転送クロ
    ック配線が配置され、 前記複数のデータ出力端子とデータ入力端子とがそれぞ
    れデータ用リード線を介して接続されることを特徴とす
    るＬＳＩデバイス。
  3. 【請求項３】請求項２において、 前記出力クロック配線及び前記転送クロック配線は、前
    記出力回路及び入力回路に沿って配置されるクロック伝
    搬配線部と、該クロック伝搬配線部のほぼ中央部に、前
    記出力クロック及び前記転送クロックがそれぞれ供給さ
    れる供給ノードとをそれぞれ有することを特徴とするＬ
    ＳＩデバイス。
  4. 【請求項４】請求項２において、 前記出力クロック配線及び前記転送クロック配線は、前
    記出力クロック及び前記転送クロックがそれぞれ供給さ
    れる供給ノードと、前記供給ノードからそれぞれの出力
    回路及び入力回路までつながるほぼ同じ長さのクロック
    伝搬配線部とを有することを特徴とするＬＳＩデバイ
    ス。
  5. 【請求項５】請求項１または２において、 前記第１のチップ内に、前記出力クロックを前記出力回
    路と同程度に遅延させるダミー出力遅延回路と、該ダミ
    ー出力遅延回路に接続されたクロック出力端子とが設け
    られ、 前記第２のチップ内に、前記クロック出力端子に前記ク
    ロック用リード線を介して接続されるクロック入力端子
    と、該クロック入力端子に接続され前記転送クロックを
    出力するクロックバッファとが設けられ、 前記出力クロックに応答して前記出力回路から出力され
    た前記データ信号が、前記第２のチップ内のデータ入力
    端子に入力され、その後、前記転送クロックに応答して
    前記入力回路が該データ信号を入力することを特徴とす
    るＬＳＩデバイス。
  6. 【請求項６】請求項１または２において、 前記第１のチップ内に、前記出力クロックを出力する第
    １のクロックバッファと、該第１のクロックバッファに
    接続されたクロック出力端子とが設けられ、 前記第２のチップ内に、前記クロック出力端子に前記ク
    ロック用リード線を介して接続されるクロック入力端子
    と、該クロック入力端子に接続され前記転送クロックを
    出力する第２のクロックバッファとが設けられ、 前記転送クロックに応答して前記入力回路が該データ信
    号を入力し、その後、前記出力クロックに応答して前記
    出力回路から出力された該データ信号が、前記第２のチ
    ップ内のデータ入力端子に入力されることを特徴とする
    ＬＳＩデバイス。
  7. 【請求項７】請求項１、２、５または６において、 前記入力回路は、それぞれ、Ｎ個の入力部を有し、 前記第２のチップは、前記転送クロックの周波数を１／
    Ｎに分周し、（３６０／Ｎ）°づつシフトした位相を有
    するＮ個の分周クロックを生成する分周器を有し、前記
    Ｎ個の分周クロックに応答して前記Ｎ個の入力部が前記
    データ信号をそれぞれ入力することを特徴とするＬＳＩ
    デバイス。
  8. 【請求項８】請求項１、２、５または６において、 前記入力回路は、それぞれ、Ｎ個の入力部を有し、 前記第２のチップは、前記転送クロックの周波数を１／
    Ｎに分周し、（３６０／Ｎ）°づつシフトした位相を有
    するＮ個の分周クロックを生成する分周器を有し、前記
    転送クロックに応答して、前記Ｎ個の分周クロックに対
    応する前記Ｎ個の入力部が前記データ信号をそれぞれ入
    力することを特徴とするＬＳＩデバイス。
  9. 【請求項９】リード線を介して接続される第１のチップ
    と第２のチップを搭載したＬＳＩデバイスにおいて、 前記第１のチップ内の転送クロックに応答して第２のチ
    ップからのデータ信号を入力する入力回路と、該入力回
    路に接続されたデータ入力端子とが前記第１のチップに
    設けられ、 前記転送クロックから生成されクロック用リード線を介
    して第２のチップ内に送られた出力クロックに応答し
    て、前記入力回路に該第２のチップ内のデータ信号を出
    力する出力回路と、該出力回路に接続されたデータ出力
    端子とが前記第２のチップに設けられ、 前記第１のチップ内のデータ入力端子と、前記第２のチ
    ップ内のデータ出力端子とが、両チップの対向する辺に
    それぞれ配置され、データ用リード線を介して接続され
    ることを特徴とするＬＳＩデバイス。
  10. 【請求項１０】請求項９において、 前記第１のチップ内に、複数の入力回路とそれぞれに接
    続される複数のデータ入力端子とが配置され、更に、該
    複数の入力回路に前記転送クロックを供給する転送クロ
    ック配線が配置され、 前記第２のチップ内に、複数の出力回路とそれぞれに接
    続される複数のデータ出力端子とが配置され、更に、該
    複数の出力回路に前記出力クロックを供給する出力クロ
    ック配線が配置され、 前記複数のデータ出力端子とデータ入力端子とがそれぞ
    れデータ用リード線を介して接続されることを特徴とす
    るＬＳＩデバイス。
  11. 【請求項１１】請求項１０において、 前記出力クロック配線及び前記転送クロック配線は、前
    記出力回路及び入力回路に沿って配置されるクロック伝
    搬配線部と、該クロック伝搬配線部のほぼ中央部に、前
    記出力クロック及び前記転送クロックがそれぞれ供給さ
    れる供給ノードとをそれぞれ有することを特徴とするＬ
    ＳＩデバイス。
  12. 【請求項１２】請求項１０において、 前記出力クロック配線及び前記転送クロック配線は、前
    記出力クロック及び前記転送クロックがそれぞれ供給さ
    れる供給ノードと、前記供給ノードからそれぞれの出力
    回路及び入力回路までつながるほぼ同じ長さのクロック
    伝搬配線部とを有することを特徴とするＬＳＩデバイ
    ス。
  13. 【請求項１３】請求項９または１０において、 前記第１のチップ内に、前記転送クロックを前記第２の
    チップに出力する第１の出力バッファと、前記第２のチ
    ップから返送される転送クロックを入力する第１の入力
    バッファとが設けられ、 前記第２のチップ内に、前記第１の出力バッファに前記
    クロック用リード線を介して接続され前記転送クロック
    を入力する第２の入力バッファと、前記第２の入力バッ
    ファにより入力された前記転送クロックを前記出力回路
    と同程度に遅延させ、前記第１の入力バッファに返送す
    るダミー出力遅延回路とが設けられ、 前記出力クロックに応答して前記出力回路から出力され
    た前記データ信号が、前記第１のチップ内のデータ入力
    端子に入力され、その後、前記第１の入力バッファによ
    り入力された転送クロックに応答して前記入力回路が該
    データ信号を入力することを特徴とするＬＳＩデバイ
    ス。
  14. 【請求項１４】請求項９または１０において、 前記第１のチップ内に、前記転送クロックを前記第２の
    チップに出力する第１の出力バッファと、前記第２のチ
    ップから返送される転送クロックを入力する第１の入力
    バッファとが設けられ、 前記第２のチップ内に、前記第１の出力バッファに前記
    クロック用リード線を介して接続されるクロック入力端
    子と、該クロック入力端子に入力された前記転送クロッ
    クを入力して前記出力クロックを生成する第２の入力バ
    ッファとが設けられ、前記クロック入力端子に入力され
    た前記転送クロックが前記第１のチップに返送され、 前記第１の入力バッファにより入力された転送クロック
    に応答して前記入力回路が前記データ信号を入力し、そ
    の後、前記第２の入力バッファにより生成された出力ク
    ロックに応答して前記出力回路から出力された前記デー
    タ信号が、前記第１のチップ内のデータ入力端子に入力
    されることを特徴とするＬＳＩデバイス。
  15. 【請求項１５】請求項９または１０において、 前記第１のチップ内に、前記転送クロックを前記第２の
    チップに出力する第１の出力バッファが設けられ、 前記第２のチップ内に、前記第１の出力バッファに前記
    クロック用リード線を介して接続され前記転送クロック
    を入力し前記出力クロックを生成する第２の入力バッフ
    ァが設けられ、 前記転送クロックに応答して前記入力回路が前記データ
    信号を入力し、その後、前記第２の入力バッファにより
    生成された出力クロックに応答して前記出力回路から出
    力された前記データ信号が、前記第１のチップ内のデー
    タ入力端子に入力されることを特徴とするＬＳＩデバイ
    ス。
  16. 【請求項１６】請求項９，１０，１３，１４または１５
    において、 前記入力回路は、それぞれ、Ｎ個の入力部を有し、 前記第１のチップは、前記転送クロックの周波数を１／
    Ｎに分周し、（３６０／Ｎ）°づつシフトした位相を有
    するＮ個の分周クロックを生成する分周器を有し、前記
    Ｎ個の分周クロックに応答して前記Ｎ個の入力部が前記
    データ信号をそれぞれ入力することを特徴とするＬＳＩ
    デバイス。
  17. 【請求項１７】請求項９，１０，１３，１４または１５
    において、 前記入力回路は、それぞれ、Ｎ個の入力部を有し、 前記第１のチップは、前記転送クロックの周波数を１／
    Ｎに分周し、（３６０／Ｎ）°づつシフトした位相を有
    するＮ個の分周クロックを生成する分周器を有し、前記
    転送クロックに応答して、前記Ｎ個の分周クロックに対
    応する前記Ｎ個の入力部が前記データ信号をそれぞれ入
    力することを特徴とするＬＳＩデバイス。
  18. 【請求項１８】複数のメモリセルを有し、記憶データま
    たはアドレスを有する入力データ信号をクロックに同期
    して入力するメモリデバイスにおいて、 入力クロックの周波数を１／Ｎに分周し、前記入力クロ
    ックの位相を（３６０／Ｎ）°づつずらした位相を有す
    るＮ個の分周クロックを生成する分周器と、 各入力データ信号に対応して設けられ、それぞれＮ個の
    入力部を有する入力回路と、 前記Ｎ個の分周クロックに応答して前記Ｎ個の入力部が
    前記入力データ信号をそれぞれ入力することを特徴とす
    るメモリデバイス。
  19. 【請求項１９】複数のメモリセルを有し、記憶データま
    たはアドレスを有する入力データ信号をクロックに同期
    して入力するメモリデバイスにおいて、 入力クロックの周波数を１／Ｎに分周し、前記入力クロ
    ックの位相を（３６０／Ｎ）°づつずらした位相を有す
    るＮ個の分周クロックを生成する分周器と、 各入力データ信号に対応して設けられ、それぞれＮ個の
    入力部を有する入力回路と、 前記入力クロックに応答して、前記Ｎ個の分周クロック
    に対応する前記Ｎ個の入力部が前記入力データ信号をそ
    れぞれ入力することを特徴とするメモリデバイス。
  20. 【請求項２０】リード線を介して接続される第１のチッ
    プと第２のチップを搭載したＬＳＩデバイスにおいて、 前記第１のチップは、データ信号が供給される第１のデ
    ータ入出力端子と、前記第１のデータ入出力端子に接続
    され、前記第１のチップ内の第１の出力クロックに応答
    して第１のチップ内のデータ信号を前記第１のデータ入
    出力端子に出力し、前記第１のチップ内の第１の転送ク
    ロックに応答して前記第１のデータ入出力端子に供給さ
    れたデータ信号を取り込み内部に転送する第１の入出力
    回路と、を有し、 前記第２のチップは、データ信号が供給される第２のデ
    ータ入出力端子と、前記第２のデータ入出力端子に接続
    され、前記第２のチップ内の第２の出力クロックに応答
    して第２のチップ内のデータ信号を前記第２のデータ入
    出力端子に出力し、前記第２のチップ内の第２の転送ク
    ロックに応答して前記第２のデータ入出力端子に供給さ
    れたデータ信号を取り込み内部に転送する第２の入出力
    回路と、を有し、 前記第１のチップ内の基準クロックから前記第１の出力
    クロック及び第１の転送クロックが生成され、該基準ク
    ロックが前記リード線を介して前記第２のチップに転送
    されて前記第２の出力クロック及び第２の転送クロック
    が生成され、 前記第１のチップ内の第１のデータ入出力端子と、前記
    第２のチップ内の第２のデータ入出力端子とが、両チッ
    プの対向する辺にそれぞれ配置され、データ用リード線
    を介して接続されることを特徴とするＬＳＩデバイス。
  21. 【請求項２１】請求項２０において、 前記第１のチップは、ロジック回路を有するチップであ
    り、前記第２のチップは、メモリ回路を有するチップで
    あることを特徴とするＬＳＩデバイス。
  22. 【請求項２２】請求項２０または２１において、 前記第１及び第２のチップが、共通のパッケージ内に搭
    載されていることを特徴とするＬＳＩデバイス。
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