JP2002296323A - スキャンテスト回路、およびスキャンテスト方法 - Google Patents
スキャンテスト回路、およびスキャンテスト方法Info
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- JP2002296323A JP2002296323A JP2001094438A JP2001094438A JP2002296323A JP 2002296323 A JP2002296323 A JP 2002296323A JP 2001094438 A JP2001094438 A JP 2001094438A JP 2001094438 A JP2001094438 A JP 2001094438A JP 2002296323 A JP2002296323 A JP 2002296323A
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Abstract
(57)【要約】
【課題】 スキャンテストを用いて組み合わせ回路の検
査を実行する場合において、従来の検査に比べて回路規
模を縮小するとともに、テスト時間を短縮することがで
きるスキャンテスト回路、およびスキャンテスト方法を
提供することを目的とする。 【解決手段】 ＦＦ３４より組み合わせ回路３５の入力
を設定し、その動作結果をセレクタ３２により選択して
ＦＦ３３が繋がるスキャンパスを経て半導体集積回路３
１の外部に出力する。このことにより、スキャンテスト
を用いた組み合わせ回路の検査を、従来の検査に比べて
回路規模を縮小して実行することができるとともに、Ｆ
Ｆが削除されることによりスキャンチェーンの段数が低
減するためテスト時間を削減することができる。
査を実行する場合において、従来の検査に比べて回路規
模を縮小するとともに、テスト時間を短縮することがで
きるスキャンテスト回路、およびスキャンテスト方法を
提供することを目的とする。 【解決手段】 ＦＦ３４より組み合わせ回路３５の入力
を設定し、その動作結果をセレクタ３２により選択して
ＦＦ３３が繋がるスキャンパスを経て半導体集積回路３
１の外部に出力する。このことにより、スキャンテスト
を用いた組み合わせ回路の検査を、従来の検査に比べて
回路規模を縮小して実行することができるとともに、Ｆ
Ｆが削除されることによりスキャンチェーンの段数が低
減するためテスト時間を削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、組み合わせ回路の
検査を同時に行う半導体集積回路のスキャンテストに関
する。
検査を同時に行う半導体集積回路のスキャンテストに関
する。
【０００２】
【従来の技術】通常、半導体集積回路の検査において高
い故障検出率を得るために、組み合わせ回路をスキャン
テスト中に検査する場合がある。この場合、組み合わせ
回路の入力設定手番を短縮し組み合わせ回路をスキャン
パスに挿入するために、対象となる組み合わせ回路への
入力をフリップフロップ（以下、ＦＦと称す）で受け、
出力をＦＦで駆動する必要がある。
い故障検出率を得るために、組み合わせ回路をスキャン
テスト中に検査する場合がある。この場合、組み合わせ
回路の入力設定手番を短縮し組み合わせ回路をスキャン
パスに挿入するために、対象となる組み合わせ回路への
入力をフリップフロップ（以下、ＦＦと称す）で受け、
出力をＦＦで駆動する必要がある。
【０００３】図３は、従来のスキャンテストを行う半導
体集積回路の構成図である。図３において、１１は半導
体集積回路、１２はＦＦ、１３はＦＦ、１４は組み合わ
せ回路、１５は組み合わせ回路、１６はスキャンテスト
時に組み合わせ回路１５に直接信号を入力するＦＦ、１
７はセレクタ、１８はスキャンテストを通して組み合わ
せ回路１４の出力を半導体集積回路１１の外部に出力す
るＦＦである。スキャンテストを行う半導体集積回路１
１は、スキャンパスの初段入力としてＦＦ１２を設け、
スキャンパスの最終段出力としてＦＦ１３を設ける。ス
キャンテスト時、組み合わせ回路１４の入力はＦＦ１２
より供給され、出力はＦＦ１８を経て半導体集積回路１
１の外部へ出力される。同じく、組み合わせ回路１５の
入力はセレクタ１７によりＦＦ１６からの信号が選択さ
れ、出力はＦＦ１３を経て半導体集積回路１１の外部へ
出力される。
体集積回路の構成図である。図３において、１１は半導
体集積回路、１２はＦＦ、１３はＦＦ、１４は組み合わ
せ回路、１５は組み合わせ回路、１６はスキャンテスト
時に組み合わせ回路１５に直接信号を入力するＦＦ、１
７はセレクタ、１８はスキャンテストを通して組み合わ
せ回路１４の出力を半導体集積回路１１の外部に出力す
るＦＦである。スキャンテストを行う半導体集積回路１
１は、スキャンパスの初段入力としてＦＦ１２を設け、
スキャンパスの最終段出力としてＦＦ１３を設ける。ス
キャンテスト時、組み合わせ回路１４の入力はＦＦ１２
より供給され、出力はＦＦ１８を経て半導体集積回路１
１の外部へ出力される。同じく、組み合わせ回路１５の
入力はセレクタ１７によりＦＦ１６からの信号が選択さ
れ、出力はＦＦ１３を経て半導体集積回路１１の外部へ
出力される。
【０００４】以上の様に構成された半導体集積回路につ
いて、以下にその動作を説明する。通常動作時、まず、
セレクタ１７により半導体集積回路１１の外部からの入
力信号を選択して組み合わせ回路１５に入力する。それ
により、組み合わせ回路１５を動作させ、その出力信号
をＦＦ１３を経て半導体集積回路１１の外部に出力す
る。また、ＦＦ１２の入力は半導体集積回路１１外部よ
り入力され、その出力信号を組み合わせ回路１４に入力
して組み合わせ回路１４を動作させ、半導体集積回路１
１外部に出力する。
いて、以下にその動作を説明する。通常動作時、まず、
セレクタ１７により半導体集積回路１１の外部からの入
力信号を選択して組み合わせ回路１５に入力する。それ
により、組み合わせ回路１５を動作させ、その出力信号
をＦＦ１３を経て半導体集積回路１１の外部に出力す
る。また、ＦＦ１２の入力は半導体集積回路１１外部よ
り入力され、その出力信号を組み合わせ回路１４に入力
して組み合わせ回路１４を動作させ、半導体集積回路１
１外部に出力する。
【０００５】スキャンテスト時には、まず、セレクタ１
７によりＦＦ１６の出力信号を選択する。次に、選択し
たＦＦ１６の出力信号により組み合わせ回路１５を検査
するための入力を設定して、組み合わせ回路１５を動作
させる。同時に、スキャンパスを用いてＦＦ１２に組み
合わせ回路１４を検査するための入力を設定する。次
に、組み合わせ回路１５の出力信号をＦＦ１３に繋がる
スキャンテストを経て半導体集積回路１１の外部に出力
し、出力値を確認する。同時に、組み合わせ回路１４の
出力信号をＦＦ１８に繋がるスキャンテストを経由して
半導体集積回路１１の外部に出力して出力値を確認す
る。
７によりＦＦ１６の出力信号を選択する。次に、選択し
たＦＦ１６の出力信号により組み合わせ回路１５を検査
するための入力を設定して、組み合わせ回路１５を動作
させる。同時に、スキャンパスを用いてＦＦ１２に組み
合わせ回路１４を検査するための入力を設定する。次
に、組み合わせ回路１５の出力信号をＦＦ１３に繋がる
スキャンテストを経て半導体集積回路１１の外部に出力
し、出力値を確認する。同時に、組み合わせ回路１４の
出力信号をＦＦ１８に繋がるスキャンテストを経由して
半導体集積回路１１の外部に出力して出力値を確認す
る。
【０００６】以上の構成により、組み合わせ回路の試験
時に入力の設定の手番を短縮し、スキャンパスを通して
組み合わせ回路の入力の設定と結果の半導体集積回路１
１外部への出力を行うことにより、スキャンテストにて
半導体集積回路１１の故障検出率を向上している。
時に入力の設定の手番を短縮し、スキャンパスを通して
組み合わせ回路の入力の設定と結果の半導体集積回路１
１外部への出力を行うことにより、スキャンテストにて
半導体集積回路１１の故障検出率を向上している。
【０００７】しかしながら、以上の様に従来のスキャン
テスト回路では、入力の設定をするために組み合わせ回
路の前段にＦＦを挿入し、出力をスキャン試験により半
導体集積回路の外部へ出力するために組み合わせ回路の
後段にＦＦを挿入する必要がある。このために、ＦＦの
追加により回路規模が増大するとともに、ＦＦの追加に
よりスキャンチェーンの段数が増加するためテスト時間
が増大するという問題があった。
テスト回路では、入力の設定をするために組み合わせ回
路の前段にＦＦを挿入し、出力をスキャン試験により半
導体集積回路の外部へ出力するために組み合わせ回路の
後段にＦＦを挿入する必要がある。このために、ＦＦの
追加により回路規模が増大するとともに、ＦＦの追加に
よりスキャンチェーンの段数が増加するためテスト時間
が増大するという問題があった。
【０００８】
【発明が解決しようとする課題】本発明は、上記従来の
問題点を解決するもので、スキャンテストを用いた組み
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができるス
キャンテスト回路、およびスキャンテスト方法を提供す
ることを目的とする。
問題点を解決するもので、スキャンテストを用いた組み
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができるス
キャンテスト回路、およびスキャンテスト方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１記載のスキャンテスト回路は、
半導体集積回路におけるスキャンテスト回路であって、
第１のフリップフロップと第２のフリップフロップを含
むスキャンパスと、任意の組み合わせ回路により構成さ
れその出力信号が前記第１のフリップフロップに入力さ
れる論理回路群と、前記第２のフリップフロップの出力
信号と通常動作時の前記論理回路群への入力信号のうち
どちらか一方を選択して前期論理回路群へ入力するセレ
クタ回路とを有し、前記第２のフリップフロップの出力
信号により前記論理回路群を動作させることを特徴とす
る。
めに、本発明の請求項１記載のスキャンテスト回路は、
半導体集積回路におけるスキャンテスト回路であって、
第１のフリップフロップと第２のフリップフロップを含
むスキャンパスと、任意の組み合わせ回路により構成さ
れその出力信号が前記第１のフリップフロップに入力さ
れる論理回路群と、前記第２のフリップフロップの出力
信号と通常動作時の前記論理回路群への入力信号のうち
どちらか一方を選択して前期論理回路群へ入力するセレ
クタ回路とを有し、前記第２のフリップフロップの出力
信号により前記論理回路群を動作させることを特徴とす
る。
【００１０】請求項２記載のスキャンテスト回路は、半
導体集積回路におけるスキャンテスト回路であって、第
１のフリップフロップと第２のフリップフロップを含む
スキャンパスと、任意の組み合わせ回路により構成され
前記第１のフリップフロップの出力信号が入力される論
理回路群と、前記論理回路群の出力信号と通常動作時の
前記フリップフロップ２への入力信号のうちどちらか一
方を選択して前期第２のフリップフロップへ入力するセ
レクタ回路とを有し、第２のフリップフロップが繋がる
スキャンパスを経て前記論理回路群の出力信号を半導体
集積回路の外部に出力することを特徴とする。
導体集積回路におけるスキャンテスト回路であって、第
１のフリップフロップと第２のフリップフロップを含む
スキャンパスと、任意の組み合わせ回路により構成され
前記第１のフリップフロップの出力信号が入力される論
理回路群と、前記論理回路群の出力信号と通常動作時の
前記フリップフロップ２への入力信号のうちどちらか一
方を選択して前期第２のフリップフロップへ入力するセ
レクタ回路とを有し、第２のフリップフロップが繋がる
スキャンパスを経て前記論理回路群の出力信号を半導体
集積回路の外部に出力することを特徴とする。
【００１１】請求項３記載のスキャンテスト方法は、請
求項１記載のスキャンテスト回路を有する半導体集積回
路をスキャンテストするに際し、スキャンテストにより
前記第２のフリップフロップから出力された信号を前記
セレクタ回路により選択する工程と、前記選択された信
号を前記論理回路群に入力して前記論理回路群を動作さ
せる工程と、前記論理回路群から出力された信号を前記
第１のフリップフロップに入力しスキャンパスを経て前
記半導体集積回の外部に出力する工程とを有する。
求項１記載のスキャンテスト回路を有する半導体集積回
路をスキャンテストするに際し、スキャンテストにより
前記第２のフリップフロップから出力された信号を前記
セレクタ回路により選択する工程と、前記選択された信
号を前記論理回路群に入力して前記論理回路群を動作さ
せる工程と、前記論理回路群から出力された信号を前記
第１のフリップフロップに入力しスキャンパスを経て前
記半導体集積回の外部に出力する工程とを有する。
【００１２】請求項４記載のスキャンテスト方法は、請
求項２記載のスキャンテスト回路を有する半導体集積回
路をスキャンテストするに際し、スキャンテストにより
前記第１のフリップフロップから出力された信号を前記
論理回路群に入力して前記論理回路群を動作させる工程
と、前記論理回路群から出力された信号を前記セレクタ
回路により選択する工程と、前記選択された信号を前記
第２のフリップフロップに入力してスキャンパスを経て
前記半導体集積回の外部に出力する工程とを有する。
求項２記載のスキャンテスト回路を有する半導体集積回
路をスキャンテストするに際し、スキャンテストにより
前記第１のフリップフロップから出力された信号を前記
論理回路群に入力して前記論理回路群を動作させる工程
と、前記論理回路群から出力された信号を前記セレクタ
回路により選択する工程と、前記選択された信号を前記
第２のフリップフロップに入力してスキャンパスを経て
前記半導体集積回の外部に出力する工程とを有する。
【００１３】以上により、スキャンテストを用いた組み
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができる。
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の実施
の形態１におけるスキャンテストを行う半導体集積回路
の構成図である。
て、図面を参照しながら説明する。図１は本発明の実施
の形態１におけるスキャンテストを行う半導体集積回路
の構成図である。
【００１５】図１において、２１はスキャンテストを行
う半導体集積回路である。２３は半導体集積回路２１の
外部から信号が入力されて動作する組み合わせ回路であ
る。２４は半導体集積回路２１のスキャンパスの最終段
のＦＦであり、この出力信号が半導体集積回路２１の外
部に出力される。２２はＦＦ２４からの出力信号と半導
体集積回路２１外部からの入力信号のうちどちらか一方
を選択して組み合わせ回路２３に入力するセレクタであ
る。２５は組み合わせ回路の出力信号を入力するＦＦ
で、スキャンテスト時にはＦＦ２５が繋がるスキャンパ
スを通して組み合わせ回路２３の出力信号を半導体集積
回路２１の外部に出力する。
う半導体集積回路である。２３は半導体集積回路２１の
外部から信号が入力されて動作する組み合わせ回路であ
る。２４は半導体集積回路２１のスキャンパスの最終段
のＦＦであり、この出力信号が半導体集積回路２１の外
部に出力される。２２はＦＦ２４からの出力信号と半導
体集積回路２１外部からの入力信号のうちどちらか一方
を選択して組み合わせ回路２３に入力するセレクタであ
る。２５は組み合わせ回路の出力信号を入力するＦＦ
で、スキャンテスト時にはＦＦ２５が繋がるスキャンパ
スを通して組み合わせ回路２３の出力信号を半導体集積
回路２１の外部に出力する。
【００１６】上記構成において、スキャンテスト時、セ
レクタ２２によりＦＦ２４の出力信号を選択して組み合
わせ回路２３に入力し、組み合わせ回路２３の出力信号
をＦＦ２５が繋がるスキャンパスを通して半導体集積回
路２１の外部に出力する。このことにより、スキャンテ
ストを用いて組み合わせ回路の検査を行う際に、余計な
ＦＦを追加することなく組み合わせ回路２３の入力を既
存のＦＦを流用して設定することができる。
レクタ２２によりＦＦ２４の出力信号を選択して組み合
わせ回路２３に入力し、組み合わせ回路２３の出力信号
をＦＦ２５が繋がるスキャンパスを通して半導体集積回
路２１の外部に出力する。このことにより、スキャンテ
ストを用いて組み合わせ回路の検査を行う際に、余計な
ＦＦを追加することなく組み合わせ回路２３の入力を既
存のＦＦを流用して設定することができる。
【００１７】ここでは、セレクタ２２に入力される信号
としてＦＦ２４からの出力信号と半導体集積回路２１の
外部からの信号と定義して説明したが、半導体集積回路
２１の外部から直接入力する必要はなく、間に他の組み
合わせ回路を含んでいても問題はない。
としてＦＦ２４からの出力信号と半導体集積回路２１の
外部からの信号と定義して説明したが、半導体集積回路
２１の外部から直接入力する必要はなく、間に他の組み
合わせ回路を含んでいても問題はない。
【００１８】図２は本発明の実施の形態２におけるスキ
ャンテストを行う半導体集積回路の構成図である。図２
において、３１はスキャンテストを行う半導体集積回路
である。３３は半導体集積回路３１のスキャンパスの初
段のＦＦである。３５は半導体集積回路３１の外部に信
号を出力する組み合わせ回路である。３４は組み合わせ
回路３５への入力信号を入力するＦＦであり、この信号
によって組み合わせ回路３５は動作する。３２は組み合
わせ回路３５の出力信号と半導体集積回路３１の外部か
らの入力信号のうちどちらか一方を選択してＦＦ３３に
入力するセレクタである。
ャンテストを行う半導体集積回路の構成図である。図２
において、３１はスキャンテストを行う半導体集積回路
である。３３は半導体集積回路３１のスキャンパスの初
段のＦＦである。３５は半導体集積回路３１の外部に信
号を出力する組み合わせ回路である。３４は組み合わせ
回路３５への入力信号を入力するＦＦであり、この信号
によって組み合わせ回路３５は動作する。３２は組み合
わせ回路３５の出力信号と半導体集積回路３１の外部か
らの入力信号のうちどちらか一方を選択してＦＦ３３に
入力するセレクタである。
【００１９】上記構成において、スキャンテスト時に
は、まず、スキャンパス上のＦＦ３４を通じて組み合わ
せ回路３５の入力の設定を行い、組み合わせ回路３５を
動作させる。次に、セレクタ３２により組み合わせ回路
３５の出力信号を選択してＦＦ３３に入力し、ＦＦ３５
が繋がるスキャンパスを通して半導体集積回路３１の外
部に組み合わせ回路３５の出力信号を出力する。このこ
とにより、スキャンテストを用いて組み合わせ回路の検
査を行う際に、余計なＦＦを追加することなく組み合わ
せ回路３５の出力信号をスキャンパスを通して半導体集
積回路３１の外部に出力することができる。
は、まず、スキャンパス上のＦＦ３４を通じて組み合わ
せ回路３５の入力の設定を行い、組み合わせ回路３５を
動作させる。次に、セレクタ３２により組み合わせ回路
３５の出力信号を選択してＦＦ３３に入力し、ＦＦ３５
が繋がるスキャンパスを通して半導体集積回路３１の外
部に組み合わせ回路３５の出力信号を出力する。このこ
とにより、スキャンテストを用いて組み合わせ回路の検
査を行う際に、余計なＦＦを追加することなく組み合わ
せ回路３５の出力信号をスキャンパスを通して半導体集
積回路３１の外部に出力することができる。
【００２０】ここでは、セレクタ３２に入力される信号
として組み合わせ回路３５からの出力信号と半導体集積
回路３１の外部からの信号と定義して説明したが、半導
体集積回路３１の外部から直接入力する必要はなく、間
に他の組み合わせ回路を含んでいても問題はない。
として組み合わせ回路３５からの出力信号と半導体集積
回路３１の外部からの信号と定義して説明したが、半導
体集積回路３１の外部から直接入力する必要はなく、間
に他の組み合わせ回路を含んでいても問題はない。
【００２１】以上の様に、スキャンテストを用いた組み
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができる。
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができる。
【００２２】
【発明の効果】以上の様に本発明のスキャンテスト回
路、およびスキャンテスト方法によると、スキャンテス
トを用いて組み合わせ回路の検査を実行する場合に、既
存のＦＦを流用して、組み合わせ回路の入力設定や、組
み合わせ回路の動作結果の出力をスキャンパスを通して
行うことができる。このことにより、スキャンテストを
用いた組み合わせ回路の検査を、回路規模の増加を抑え
て実行できるとともに、ＦＦが増加されないことにより
スキャンチェーンの段数が増加されないためテスト時間
の増大を抑えることができる。
路、およびスキャンテスト方法によると、スキャンテス
トを用いて組み合わせ回路の検査を実行する場合に、既
存のＦＦを流用して、組み合わせ回路の入力設定や、組
み合わせ回路の動作結果の出力をスキャンパスを通して
行うことができる。このことにより、スキャンテストを
用いた組み合わせ回路の検査を、回路規模の増加を抑え
て実行できるとともに、ＦＦが増加されないことにより
スキャンチェーンの段数が増加されないためテスト時間
の増大を抑えることができる。
【図１】本発明の実施の形態１におけるスキャンテスト
を行う半導体集積回路の構成図
を行う半導体集積回路の構成図
【図２】本発明の実施の形態２におけるスキャンテスト
を行う半導体集積回路の構成図
を行う半導体集積回路の構成図
【図３】従来のスキャンテストを行う半導体集積回路の
構成図
構成図
１１ 半導体集積回路 １２ ＦＦ １３ ＦＦ １４ 組み合わせ回路 １５ 組み合わせ回路 １６ ＦＦ １７ セレクタ １８ ＦＦ ２１ 半導体集積回路 ２２ セレクタ ２３ 組み合わせ回路 ２４ ＦＦ ２５ ＦＦ ３１ 半導体集積回路 ３２ セレクタ ３３ ＦＦ ３４ ＦＦ ３５ 組み合わせ回路
Claims (4)
- 【請求項１】半導体集積回路におけるスキャンテスト回
路であって、 第１のフリップフロップと第２のフリップフロップを含
むスキャンパスと、 任意の組み合わせ回路により構成されその出力信号が前
記第１のフリップフロップに入力される論理回路群と、 前記第２のフリップフロップの出力信号と通常動作時の
前記論理回路群への入力信号のうちどちらか一方を選択
して前期論理回路群へ入力するセレクタ回路とを有し、
前記第２のフリップフロップの出力信号により前記論理
回路群を動作させることを特徴とするスキャンテスト回
路。 - 【請求項２】半導体集積回路におけるスキャンテスト回
路であって、 第１のフリップフロップと第２のフリップフロップを含
むスキャンパスと、 任意の組み合わせ回路により構成され前記第１のフリッ
プフロップの出力信号が入力される論理回路群と、 前記論理回路群の出力信号と通常動作時の前記フリップ
フロップ２への入力信号のうちどちらか一方を選択して
前期第２のフリップフロップへ入力するセレクタ回路と
を有し、第２のフリップフロップが繋がるスキャンパス
を経て前記論理回路群の出力信号を半導体集積回路の外
部に出力することを特徴とするスキャンテスト回路。 - 【請求項３】請求項１記載のスキャンテスト回路を有す
る半導体集積回路をスキャンテストするに際し、 スキャンテストにより前記第２のフリップフロップから
出力された信号を前記セレクタ回路により選択する工程
と、 前記選択された信号を前記論理回路群に入力して前記論
理回路群を動作させる工程と、 前記論理回路群から出力された信号を前記第１のフリッ
プフロップに入力しスキャンパスを経て前記半導体集積
回の外部に出力する工程とを有するスキャンテスト方
法。 - 【請求項４】請求項２記載のスキャンテスト回路を有す
る半導体集積回路をスキャンテストするに際し、 スキャンテストにより前記第１のフリップフロップから
出力された信号を前記論理回路群に入力して前記論理回
路群を動作させる工程と、 前記論理回路群から出力された信号を前記セレクタ回路
により選択する工程と、 前記選択された信号を前記第２のフリップフロップに入
力してスキャンパスを経て前記半導体集積回の外部に出
力する工程とを有するスキャンテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094438A JP2002296323A (ja) | 2001-03-29 | 2001-03-29 | スキャンテスト回路、およびスキャンテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094438A JP2002296323A (ja) | 2001-03-29 | 2001-03-29 | スキャンテスト回路、およびスキャンテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002296323A true JP2002296323A (ja) | 2002-10-09 |
Family
ID=18948636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001094438A Pending JP2002296323A (ja) | 2001-03-29 | 2001-03-29 | スキャンテスト回路、およびスキャンテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002296323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006234512A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路および半導体集積回路のテスト方法 |
| US7373570B2 (en) | 2004-12-20 | 2008-05-13 | Oki Electric Industry Co., Ltd. | LSI device having scan separators provided in number reduced from signal lines of combinatorial circuits |
-
2001
- 2001-03-29 JP JP2001094438A patent/JP2002296323A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7373570B2 (en) | 2004-12-20 | 2008-05-13 | Oki Electric Industry Co., Ltd. | LSI device having scan separators provided in number reduced from signal lines of combinatorial circuits |
| JP2006234512A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路および半導体集積回路のテスト方法 |
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