JP2002296323A - スキャンテスト回路、およびスキャンテスト方法 - Google Patents
スキャンテスト回路、およびスキャンテスト方法Info
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- JP2002296323A JP2002296323A JP2001094438A JP2001094438A JP2002296323A JP 2002296323 A JP2002296323 A JP 2002296323A JP 2001094438 A JP2001094438 A JP 2001094438A JP 2001094438 A JP2001094438 A JP 2001094438A JP 2002296323 A JP2002296323 A JP 2002296323A
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- semiconductor integrated
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スキャンテストを用いて組み合わせ回路の検
査を実行する場合において、従来の検査に比べて回路規
模を縮小するとともに、テスト時間を短縮することがで
きるスキャンテスト回路、およびスキャンテスト方法を
提供することを目的とする。 【解決手段】 FF34より組み合わせ回路35の入力
を設定し、その動作結果をセレクタ32により選択して
FF33が繋がるスキャンパスを経て半導体集積回路3
1の外部に出力する。このことにより、スキャンテスト
を用いた組み合わせ回路の検査を、従来の検査に比べて
回路規模を縮小して実行することができるとともに、F
Fが削除されることによりスキャンチェーンの段数が低
減するためテスト時間を削減することができる。
査を実行する場合において、従来の検査に比べて回路規
模を縮小するとともに、テスト時間を短縮することがで
きるスキャンテスト回路、およびスキャンテスト方法を
提供することを目的とする。 【解決手段】 FF34より組み合わせ回路35の入力
を設定し、その動作結果をセレクタ32により選択して
FF33が繋がるスキャンパスを経て半導体集積回路3
1の外部に出力する。このことにより、スキャンテスト
を用いた組み合わせ回路の検査を、従来の検査に比べて
回路規模を縮小して実行することができるとともに、F
Fが削除されることによりスキャンチェーンの段数が低
減するためテスト時間を削減することができる。
Description
【0001】
【発明の属する技術分野】本発明は、組み合わせ回路の
検査を同時に行う半導体集積回路のスキャンテストに関
する。
検査を同時に行う半導体集積回路のスキャンテストに関
する。
【0002】
【従来の技術】通常、半導体集積回路の検査において高
い故障検出率を得るために、組み合わせ回路をスキャン
テスト中に検査する場合がある。この場合、組み合わせ
回路の入力設定手番を短縮し組み合わせ回路をスキャン
パスに挿入するために、対象となる組み合わせ回路への
入力をフリップフロップ(以下、FFと称す)で受け、
出力をFFで駆動する必要がある。
い故障検出率を得るために、組み合わせ回路をスキャン
テスト中に検査する場合がある。この場合、組み合わせ
回路の入力設定手番を短縮し組み合わせ回路をスキャン
パスに挿入するために、対象となる組み合わせ回路への
入力をフリップフロップ(以下、FFと称す)で受け、
出力をFFで駆動する必要がある。
【0003】図3は、従来のスキャンテストを行う半導
体集積回路の構成図である。図3において、11は半導
体集積回路、12はFF、13はFF、14は組み合わ
せ回路、15は組み合わせ回路、16はスキャンテスト
時に組み合わせ回路15に直接信号を入力するFF、1
7はセレクタ、18はスキャンテストを通して組み合わ
せ回路14の出力を半導体集積回路11の外部に出力す
るFFである。スキャンテストを行う半導体集積回路1
1は、スキャンパスの初段入力としてFF12を設け、
スキャンパスの最終段出力としてFF13を設ける。ス
キャンテスト時、組み合わせ回路14の入力はFF12
より供給され、出力はFF18を経て半導体集積回路1
1の外部へ出力される。同じく、組み合わせ回路15の
入力はセレクタ17によりFF16からの信号が選択さ
れ、出力はFF13を経て半導体集積回路11の外部へ
出力される。
体集積回路の構成図である。図3において、11は半導
体集積回路、12はFF、13はFF、14は組み合わ
せ回路、15は組み合わせ回路、16はスキャンテスト
時に組み合わせ回路15に直接信号を入力するFF、1
7はセレクタ、18はスキャンテストを通して組み合わ
せ回路14の出力を半導体集積回路11の外部に出力す
るFFである。スキャンテストを行う半導体集積回路1
1は、スキャンパスの初段入力としてFF12を設け、
スキャンパスの最終段出力としてFF13を設ける。ス
キャンテスト時、組み合わせ回路14の入力はFF12
より供給され、出力はFF18を経て半導体集積回路1
1の外部へ出力される。同じく、組み合わせ回路15の
入力はセレクタ17によりFF16からの信号が選択さ
れ、出力はFF13を経て半導体集積回路11の外部へ
出力される。
【0004】以上の様に構成された半導体集積回路につ
いて、以下にその動作を説明する。通常動作時、まず、
セレクタ17により半導体集積回路11の外部からの入
力信号を選択して組み合わせ回路15に入力する。それ
により、組み合わせ回路15を動作させ、その出力信号
をFF13を経て半導体集積回路11の外部に出力す
る。また、FF12の入力は半導体集積回路11外部よ
り入力され、その出力信号を組み合わせ回路14に入力
して組み合わせ回路14を動作させ、半導体集積回路1
1外部に出力する。
いて、以下にその動作を説明する。通常動作時、まず、
セレクタ17により半導体集積回路11の外部からの入
力信号を選択して組み合わせ回路15に入力する。それ
により、組み合わせ回路15を動作させ、その出力信号
をFF13を経て半導体集積回路11の外部に出力す
る。また、FF12の入力は半導体集積回路11外部よ
り入力され、その出力信号を組み合わせ回路14に入力
して組み合わせ回路14を動作させ、半導体集積回路1
1外部に出力する。
【0005】スキャンテスト時には、まず、セレクタ1
7によりFF16の出力信号を選択する。次に、選択し
たFF16の出力信号により組み合わせ回路15を検査
するための入力を設定して、組み合わせ回路15を動作
させる。同時に、スキャンパスを用いてFF12に組み
合わせ回路14を検査するための入力を設定する。次
に、組み合わせ回路15の出力信号をFF13に繋がる
スキャンテストを経て半導体集積回路11の外部に出力
し、出力値を確認する。同時に、組み合わせ回路14の
出力信号をFF18に繋がるスキャンテストを経由して
半導体集積回路11の外部に出力して出力値を確認す
る。
7によりFF16の出力信号を選択する。次に、選択し
たFF16の出力信号により組み合わせ回路15を検査
するための入力を設定して、組み合わせ回路15を動作
させる。同時に、スキャンパスを用いてFF12に組み
合わせ回路14を検査するための入力を設定する。次
に、組み合わせ回路15の出力信号をFF13に繋がる
スキャンテストを経て半導体集積回路11の外部に出力
し、出力値を確認する。同時に、組み合わせ回路14の
出力信号をFF18に繋がるスキャンテストを経由して
半導体集積回路11の外部に出力して出力値を確認す
る。
【0006】以上の構成により、組み合わせ回路の試験
時に入力の設定の手番を短縮し、スキャンパスを通して
組み合わせ回路の入力の設定と結果の半導体集積回路1
1外部への出力を行うことにより、スキャンテストにて
半導体集積回路11の故障検出率を向上している。
時に入力の設定の手番を短縮し、スキャンパスを通して
組み合わせ回路の入力の設定と結果の半導体集積回路1
1外部への出力を行うことにより、スキャンテストにて
半導体集積回路11の故障検出率を向上している。
【0007】しかしながら、以上の様に従来のスキャン
テスト回路では、入力の設定をするために組み合わせ回
路の前段にFFを挿入し、出力をスキャン試験により半
導体集積回路の外部へ出力するために組み合わせ回路の
後段にFFを挿入する必要がある。このために、FFの
追加により回路規模が増大するとともに、FFの追加に
よりスキャンチェーンの段数が増加するためテスト時間
が増大するという問題があった。
テスト回路では、入力の設定をするために組み合わせ回
路の前段にFFを挿入し、出力をスキャン試験により半
導体集積回路の外部へ出力するために組み合わせ回路の
後段にFFを挿入する必要がある。このために、FFの
追加により回路規模が増大するとともに、FFの追加に
よりスキャンチェーンの段数が増加するためテスト時間
が増大するという問題があった。
【0008】
【発明が解決しようとする課題】本発明は、上記従来の
問題点を解決するもので、スキャンテストを用いた組み
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができるス
キャンテスト回路、およびスキャンテスト方法を提供す
ることを目的とする。
問題点を解決するもので、スキャンテストを用いた組み
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができるス
キャンテスト回路、およびスキャンテスト方法を提供す
ることを目的とする。
【0009】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項1記載のスキャンテスト回路は、
半導体集積回路におけるスキャンテスト回路であって、
第1のフリップフロップと第2のフリップフロップを含
むスキャンパスと、任意の組み合わせ回路により構成さ
れその出力信号が前記第1のフリップフロップに入力さ
れる論理回路群と、前記第2のフリップフロップの出力
信号と通常動作時の前記論理回路群への入力信号のうち
どちらか一方を選択して前期論理回路群へ入力するセレ
クタ回路とを有し、前記第2のフリップフロップの出力
信号により前記論理回路群を動作させることを特徴とす
る。
めに、本発明の請求項1記載のスキャンテスト回路は、
半導体集積回路におけるスキャンテスト回路であって、
第1のフリップフロップと第2のフリップフロップを含
むスキャンパスと、任意の組み合わせ回路により構成さ
れその出力信号が前記第1のフリップフロップに入力さ
れる論理回路群と、前記第2のフリップフロップの出力
信号と通常動作時の前記論理回路群への入力信号のうち
どちらか一方を選択して前期論理回路群へ入力するセレ
クタ回路とを有し、前記第2のフリップフロップの出力
信号により前記論理回路群を動作させることを特徴とす
る。
【0010】請求項2記載のスキャンテスト回路は、半
導体集積回路におけるスキャンテスト回路であって、第
1のフリップフロップと第2のフリップフロップを含む
スキャンパスと、任意の組み合わせ回路により構成され
前記第1のフリップフロップの出力信号が入力される論
理回路群と、前記論理回路群の出力信号と通常動作時の
前記フリップフロップ2への入力信号のうちどちらか一
方を選択して前期第2のフリップフロップへ入力するセ
レクタ回路とを有し、第2のフリップフロップが繋がる
スキャンパスを経て前記論理回路群の出力信号を半導体
集積回路の外部に出力することを特徴とする。
導体集積回路におけるスキャンテスト回路であって、第
1のフリップフロップと第2のフリップフロップを含む
スキャンパスと、任意の組み合わせ回路により構成され
前記第1のフリップフロップの出力信号が入力される論
理回路群と、前記論理回路群の出力信号と通常動作時の
前記フリップフロップ2への入力信号のうちどちらか一
方を選択して前期第2のフリップフロップへ入力するセ
レクタ回路とを有し、第2のフリップフロップが繋がる
スキャンパスを経て前記論理回路群の出力信号を半導体
集積回路の外部に出力することを特徴とする。
【0011】請求項3記載のスキャンテスト方法は、請
求項1記載のスキャンテスト回路を有する半導体集積回
路をスキャンテストするに際し、スキャンテストにより
前記第2のフリップフロップから出力された信号を前記
セレクタ回路により選択する工程と、前記選択された信
号を前記論理回路群に入力して前記論理回路群を動作さ
せる工程と、前記論理回路群から出力された信号を前記
第1のフリップフロップに入力しスキャンパスを経て前
記半導体集積回の外部に出力する工程とを有する。
求項1記載のスキャンテスト回路を有する半導体集積回
路をスキャンテストするに際し、スキャンテストにより
前記第2のフリップフロップから出力された信号を前記
セレクタ回路により選択する工程と、前記選択された信
号を前記論理回路群に入力して前記論理回路群を動作さ
せる工程と、前記論理回路群から出力された信号を前記
第1のフリップフロップに入力しスキャンパスを経て前
記半導体集積回の外部に出力する工程とを有する。
【0012】請求項4記載のスキャンテスト方法は、請
求項2記載のスキャンテスト回路を有する半導体集積回
路をスキャンテストするに際し、スキャンテストにより
前記第1のフリップフロップから出力された信号を前記
論理回路群に入力して前記論理回路群を動作させる工程
と、前記論理回路群から出力された信号を前記セレクタ
回路により選択する工程と、前記選択された信号を前記
第2のフリップフロップに入力してスキャンパスを経て
前記半導体集積回の外部に出力する工程とを有する。
求項2記載のスキャンテスト回路を有する半導体集積回
路をスキャンテストするに際し、スキャンテストにより
前記第1のフリップフロップから出力された信号を前記
論理回路群に入力して前記論理回路群を動作させる工程
と、前記論理回路群から出力された信号を前記セレクタ
回路により選択する工程と、前記選択された信号を前記
第2のフリップフロップに入力してスキャンパスを経て
前記半導体集積回の外部に出力する工程とを有する。
【0013】以上により、スキャンテストを用いた組み
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができる。
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができる。
【0014】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図1は本発明の実施
の形態1におけるスキャンテストを行う半導体集積回路
の構成図である。
て、図面を参照しながら説明する。図1は本発明の実施
の形態1におけるスキャンテストを行う半導体集積回路
の構成図である。
【0015】図1において、21はスキャンテストを行
う半導体集積回路である。23は半導体集積回路21の
外部から信号が入力されて動作する組み合わせ回路であ
る。24は半導体集積回路21のスキャンパスの最終段
のFFであり、この出力信号が半導体集積回路21の外
部に出力される。22はFF24からの出力信号と半導
体集積回路21外部からの入力信号のうちどちらか一方
を選択して組み合わせ回路23に入力するセレクタであ
る。25は組み合わせ回路の出力信号を入力するFF
で、スキャンテスト時にはFF25が繋がるスキャンパ
スを通して組み合わせ回路23の出力信号を半導体集積
回路21の外部に出力する。
う半導体集積回路である。23は半導体集積回路21の
外部から信号が入力されて動作する組み合わせ回路であ
る。24は半導体集積回路21のスキャンパスの最終段
のFFであり、この出力信号が半導体集積回路21の外
部に出力される。22はFF24からの出力信号と半導
体集積回路21外部からの入力信号のうちどちらか一方
を選択して組み合わせ回路23に入力するセレクタであ
る。25は組み合わせ回路の出力信号を入力するFF
で、スキャンテスト時にはFF25が繋がるスキャンパ
スを通して組み合わせ回路23の出力信号を半導体集積
回路21の外部に出力する。
【0016】上記構成において、スキャンテスト時、セ
レクタ22によりFF24の出力信号を選択して組み合
わせ回路23に入力し、組み合わせ回路23の出力信号
をFF25が繋がるスキャンパスを通して半導体集積回
路21の外部に出力する。このことにより、スキャンテ
ストを用いて組み合わせ回路の検査を行う際に、余計な
FFを追加することなく組み合わせ回路23の入力を既
存のFFを流用して設定することができる。
レクタ22によりFF24の出力信号を選択して組み合
わせ回路23に入力し、組み合わせ回路23の出力信号
をFF25が繋がるスキャンパスを通して半導体集積回
路21の外部に出力する。このことにより、スキャンテ
ストを用いて組み合わせ回路の検査を行う際に、余計な
FFを追加することなく組み合わせ回路23の入力を既
存のFFを流用して設定することができる。
【0017】ここでは、セレクタ22に入力される信号
としてFF24からの出力信号と半導体集積回路21の
外部からの信号と定義して説明したが、半導体集積回路
21の外部から直接入力する必要はなく、間に他の組み
合わせ回路を含んでいても問題はない。
としてFF24からの出力信号と半導体集積回路21の
外部からの信号と定義して説明したが、半導体集積回路
21の外部から直接入力する必要はなく、間に他の組み
合わせ回路を含んでいても問題はない。
【0018】図2は本発明の実施の形態2におけるスキ
ャンテストを行う半導体集積回路の構成図である。図2
において、31はスキャンテストを行う半導体集積回路
である。33は半導体集積回路31のスキャンパスの初
段のFFである。35は半導体集積回路31の外部に信
号を出力する組み合わせ回路である。34は組み合わせ
回路35への入力信号を入力するFFであり、この信号
によって組み合わせ回路35は動作する。32は組み合
わせ回路35の出力信号と半導体集積回路31の外部か
らの入力信号のうちどちらか一方を選択してFF33に
入力するセレクタである。
ャンテストを行う半導体集積回路の構成図である。図2
において、31はスキャンテストを行う半導体集積回路
である。33は半導体集積回路31のスキャンパスの初
段のFFである。35は半導体集積回路31の外部に信
号を出力する組み合わせ回路である。34は組み合わせ
回路35への入力信号を入力するFFであり、この信号
によって組み合わせ回路35は動作する。32は組み合
わせ回路35の出力信号と半導体集積回路31の外部か
らの入力信号のうちどちらか一方を選択してFF33に
入力するセレクタである。
【0019】上記構成において、スキャンテスト時に
は、まず、スキャンパス上のFF34を通じて組み合わ
せ回路35の入力の設定を行い、組み合わせ回路35を
動作させる。次に、セレクタ32により組み合わせ回路
35の出力信号を選択してFF33に入力し、FF35
が繋がるスキャンパスを通して半導体集積回路31の外
部に組み合わせ回路35の出力信号を出力する。このこ
とにより、スキャンテストを用いて組み合わせ回路の検
査を行う際に、余計なFFを追加することなく組み合わ
せ回路35の出力信号をスキャンパスを通して半導体集
積回路31の外部に出力することができる。
は、まず、スキャンパス上のFF34を通じて組み合わ
せ回路35の入力の設定を行い、組み合わせ回路35を
動作させる。次に、セレクタ32により組み合わせ回路
35の出力信号を選択してFF33に入力し、FF35
が繋がるスキャンパスを通して半導体集積回路31の外
部に組み合わせ回路35の出力信号を出力する。このこ
とにより、スキャンテストを用いて組み合わせ回路の検
査を行う際に、余計なFFを追加することなく組み合わ
せ回路35の出力信号をスキャンパスを通して半導体集
積回路31の外部に出力することができる。
【0020】ここでは、セレクタ32に入力される信号
として組み合わせ回路35からの出力信号と半導体集積
回路31の外部からの信号と定義して説明したが、半導
体集積回路31の外部から直接入力する必要はなく、間
に他の組み合わせ回路を含んでいても問題はない。
として組み合わせ回路35からの出力信号と半導体集積
回路31の外部からの信号と定義して説明したが、半導
体集積回路31の外部から直接入力する必要はなく、間
に他の組み合わせ回路を含んでいても問題はない。
【0021】以上の様に、スキャンテストを用いた組み
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができる。
合わせ回路の検査を、回路規模の増加を抑えて実行でき
るとともに、テスト時間の増大を抑えることができる。
【0022】
【発明の効果】以上の様に本発明のスキャンテスト回
路、およびスキャンテスト方法によると、スキャンテス
トを用いて組み合わせ回路の検査を実行する場合に、既
存のFFを流用して、組み合わせ回路の入力設定や、組
み合わせ回路の動作結果の出力をスキャンパスを通して
行うことができる。このことにより、スキャンテストを
用いた組み合わせ回路の検査を、回路規模の増加を抑え
て実行できるとともに、FFが増加されないことにより
スキャンチェーンの段数が増加されないためテスト時間
の増大を抑えることができる。
路、およびスキャンテスト方法によると、スキャンテス
トを用いて組み合わせ回路の検査を実行する場合に、既
存のFFを流用して、組み合わせ回路の入力設定や、組
み合わせ回路の動作結果の出力をスキャンパスを通して
行うことができる。このことにより、スキャンテストを
用いた組み合わせ回路の検査を、回路規模の増加を抑え
て実行できるとともに、FFが増加されないことにより
スキャンチェーンの段数が増加されないためテスト時間
の増大を抑えることができる。
【図1】本発明の実施の形態1におけるスキャンテスト
を行う半導体集積回路の構成図
を行う半導体集積回路の構成図
【図2】本発明の実施の形態2におけるスキャンテスト
を行う半導体集積回路の構成図
を行う半導体集積回路の構成図
【図3】従来のスキャンテストを行う半導体集積回路の
構成図
構成図
11 半導体集積回路 12 FF 13 FF 14 組み合わせ回路 15 組み合わせ回路 16 FF 17 セレクタ 18 FF 21 半導体集積回路 22 セレクタ 23 組み合わせ回路 24 FF 25 FF 31 半導体集積回路 32 セレクタ 33 FF 34 FF 35 組み合わせ回路
Claims (4)
- 【請求項1】半導体集積回路におけるスキャンテスト回
路であって、 第1のフリップフロップと第2のフリップフロップを含
むスキャンパスと、 任意の組み合わせ回路により構成されその出力信号が前
記第1のフリップフロップに入力される論理回路群と、 前記第2のフリップフロップの出力信号と通常動作時の
前記論理回路群への入力信号のうちどちらか一方を選択
して前期論理回路群へ入力するセレクタ回路とを有し、
前記第2のフリップフロップの出力信号により前記論理
回路群を動作させることを特徴とするスキャンテスト回
路。 - 【請求項2】半導体集積回路におけるスキャンテスト回
路であって、 第1のフリップフロップと第2のフリップフロップを含
むスキャンパスと、 任意の組み合わせ回路により構成され前記第1のフリッ
プフロップの出力信号が入力される論理回路群と、 前記論理回路群の出力信号と通常動作時の前記フリップ
フロップ2への入力信号のうちどちらか一方を選択して
前期第2のフリップフロップへ入力するセレクタ回路と
を有し、第2のフリップフロップが繋がるスキャンパス
を経て前記論理回路群の出力信号を半導体集積回路の外
部に出力することを特徴とするスキャンテスト回路。 - 【請求項3】請求項1記載のスキャンテスト回路を有す
る半導体集積回路をスキャンテストするに際し、 スキャンテストにより前記第2のフリップフロップから
出力された信号を前記セレクタ回路により選択する工程
と、 前記選択された信号を前記論理回路群に入力して前記論
理回路群を動作させる工程と、 前記論理回路群から出力された信号を前記第1のフリッ
プフロップに入力しスキャンパスを経て前記半導体集積
回の外部に出力する工程とを有するスキャンテスト方
法。 - 【請求項4】請求項2記載のスキャンテスト回路を有す
る半導体集積回路をスキャンテストするに際し、 スキャンテストにより前記第1のフリップフロップから
出力された信号を前記論理回路群に入力して前記論理回
路群を動作させる工程と、 前記論理回路群から出力された信号を前記セレクタ回路
により選択する工程と、 前記選択された信号を前記第2のフリップフロップに入
力してスキャンパスを経て前記半導体集積回の外部に出
力する工程とを有するスキャンテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001094438A JP2002296323A (ja) | 2001-03-29 | 2001-03-29 | スキャンテスト回路、およびスキャンテスト方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2002296323A true JP2002296323A (ja) | 2002-10-09 |
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ID=18948636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001094438A Pending JP2002296323A (ja) | 2001-03-29 | 2001-03-29 | スキャンテスト回路、およびスキャンテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002296323A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006234512A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路および半導体集積回路のテスト方法 |
US7373570B2 (en) | 2004-12-20 | 2008-05-13 | Oki Electric Industry Co., Ltd. | LSI device having scan separators provided in number reduced from signal lines of combinatorial circuits |
-
2001
- 2001-03-29 JP JP2001094438A patent/JP2002296323A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7373570B2 (en) | 2004-12-20 | 2008-05-13 | Oki Electric Industry Co., Ltd. | LSI device having scan separators provided in number reduced from signal lines of combinatorial circuits |
JP2006234512A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路および半導体集積回路のテスト方法 |
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