JP2005024410A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】ＢＩＳＴ機能を有する半導体メモリ部（ＳＲＡＭ）とスキャンテスト手法を適用したロジック回路部とを混載する半導体集積回路装置において、バーンイン時にロジック部とメモリ部とに同時にストレス印加すること。
【解決手段】ＢＩＳＴ回路１５内のスキャンテスト対象のフリップフロップ２４をバイパスするバイパス配線２２を設け、バーインモード制御信号１０を入力し、スキャンテストによりロジック部１５を検査するフェーズと、メモリＢＩＳＴを実施しメモリ部１３にストレスを印加するフェーズと、を同時に実施することで、１つの工程でメモリ部とロジック部にバーンインストレスを印加する。
【選択図】 図２
【解決手段】ＢＩＳＴ回路１５内のスキャンテスト対象のフリップフロップ２４をバイパスするバイパス配線２２を設け、バーインモード制御信号１０を入力し、スキャンテストによりロジック部１５を検査するフェーズと、メモリＢＩＳＴを実施しメモリ部１３にストレスを印加するフェーズと、を同時に実施することで、１つの工程でメモリ部とロジック部にバーンインストレスを印加する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、自己検査機能（ＢＩＳＴ：Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）を有する半導体メモリ部（ＳＲＡＭ）と、スキャンテスト手法を適用したロジック回路部（メモリＢＩＳＴを実施するための回路を含む。以下、単にロジック部という）とを混載する半導体集積回路装置（システムＬＳＩ）に関し、特に電子デバイスの初期不良加速試験（バーンイン検査）における試験効率化を図ったものに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の大規模化によって、複数の機能ブロックを１チップ内に集積するいわゆるシステムＬＳＩの普及が著しい。特に大規模ロジック回路とＤＲＡＭやＳＲＡＭなどのメモリを混載する混載ＬＳＩが注目されている。さらにバーンインテストなどの信頼性試験の重要度も増してきている。反面、この大規模な半導体集積回路のテストの際、実際にセット機器上で動作する状態を１００％実現することは難しくなってきており、消費電流テスト、バーンインテストなどにおいては、スキャンテストを利用して回路にストレスを印加していることが少なくない。
【０００３】
これにより、実動作状態と等価にはならないが信頼性テスト等の際、半導体集積回路中の動作している回路の割合が実動作に近い状態にすることが可能で、信頼性加速テスト等で十分な負荷をかけずにテストを行うことを防ぐようにする方法として提案されている。
【０００４】
以下、従来のバーンインテストについて説明する。従来のバーンインテストは、パッケージングされた完成品に対して行われていたため、テストを行う際、周波数の異なる信号供給源より必要な端子数分だけ外部より信号供給を行い、内部回路を動作させる方法をとっていた。
【０００５】
しかしながら、回路の大規模化／複雑化に伴い、用意されている信号供給源の組み合わせだけでは、実動作を表現することは不可能になってきたため、スキャテストを利用し、スキャンテストパターンを信号供給源の組み合わせにより表現し代用するようになってきた。
【０００６】
また、ＢＩＳＴ機能を有したメモリにおいては、バーンインテスト時にメモリＢＩＳＴを起動させることでメモリにストレスを与えており、ロジック部とメモリ部にて同時にストレス印加ができない場合、図６に示すように、従来においては、両方にストレスを与えるために製造工程にて、ウエハへの不純物拡散工程１０１の後に、プローバを用いた良・不良検査を行うプローブ検査工程１０２，集積回路の組立工程１０３、ロジック部のバーンイン工程１０４と、メモリ部のバーンインの工程１０５との２工程を実施し、その後に、完成した集積回路の検査工程１０６と、製品（集積回路）の出荷工程１０７とを行うようにしていた。
【０００７】
【特許文献１】
特開２０００−２２７４５８号公報（第４−５頁、第１図）
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されており、ＢＩＳＴ機能を有する半導体メモリ部（ＳＲＡＭ）と、スキャンテスト手法が適用されるロジック回路部とを混載する半導体集積回路装置においては、デバイス全体にバーンインストレスを印加するために、メモリ部とロジック部とのバーンイン工程を別々にしており、工程が複雑であるという問題点があった。
【０００９】
また、ＢＩＳＴ回路から出力されるパス／フェイルフラグ信号をそのまま検査結果として出力端子より出す構成になっているため、データ比較回路が故障してしまった場合、良品・不良品の誤認識をしてしまう可能性があり、ＢＩＳＴ回路もスキャン対象のロジック回路としてスキャンテストにて検出可能となっている。そのため、ＢＩＳＴ回路内のフリップフロップもスキャンテスト対応フリップフロップとしてスキャンチェーンに接続されており、スキャン動作時にはメモリＢＩＳＴ回路内のスキャンフリップフロップは、スキャン動作を実施しており、メモリＢＩＳＴを起動することはできない。そのため、スキャンテストとメモリＢＩＳＴとを同時に実施することができず、ロジック部とメモリ部に同時にストレスを印加することができないという問題点もあった。
【００１０】
さらに、大量の半導体集積回路のバーンインテストを完成品に対して行う方法に対し、最近ではウェハレベルでバーンインを行う手法も確立されつつあり、従来の完成品に対し、必要端子数分の入力／出力を用意する方法では対応が難しくなってきている。ウェハレベルのバーンインにおいては、大量の半導体集積回路チップを同時にテストするため、各々のチップにて使用できる端子数は、完成品をバーンインする場合と比べはるかに少なくなり、この限られた端子で、ストレス印加ができる回路設計を実施しウェハレベルでのバーンインに対応することは難しい。
【００１１】
この発明は以上のような問題点を解消するためになされたもので、メモリ部のバーイン工程と、ロジック部のバーンイン工程とを、同時に行うことのできる半導体集積回路を提供することを目的とする。
【００１２】
また、スキャンテストとメモリＢＩＳＴとを、同時に実施することのできる半導体集積回路を提供することを目的とする。
【００１３】
また、ウェハレベルでのバーンインに対応することのできる半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の請求項１にかかる半導体集積回路装置は、自己検査機能を有する半導体メモリ部とスキャンテスト手法が実施され、上記半導体メモリ部の自己検査を実行する検査回路を含むロジック回路部とを混載する半導体集積回路装置において、バーンインモード時に、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを、それぞれを時分割に交互に繰り返すように動作するようにしたものである。
【００１５】
本発明の請求項２にかかる半導体集積回路装置は、請求項１記載の半導体集積回路装置において、バーンインモード時に、スキャンテスト時にはスキャンチェーンとして上記検査回路内に接続されているスキャン対象フリップフロップをバイパスするバイパス経路を備え、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを同時に動作させたものである。
【００１６】
本発明の請求項３にかかる半導体集積回路装置は、請求項１または２記載の半導体集積回路装置において、スキャンテストを実施する際の入力としての擬似乱数を発生する疑似乱数発生回路を備え、バーンインモード時に、上記疑似乱数発生回路の出力を上記各スキャンチェーンの初段のスキャンフリップフロップに出力するようにしたものである。
【００１７】
本発明の請求項４にかかる半導体集積回路装置は、請求項１ないし３のいずれかに記載の半導体集積回路装置において、バーンインモード時に、スキャンテストで使用するクロックと、メモリ自己検査で使用するクロックとを、それぞれ外部から別々に入力するようにしたものである。
【００１８】
本発明の請求項５にかかる半導体集積回路装置は、請求項４記載の半導体集積回路装置において、バーンインモード時に、スキャンテストで上記ロジック回路部へのストレス印加のために使用するクロックと、上記半導体メモリ部へのストレス印加のための自己検査において使用するクロックとを、それぞれＰＬＬ回路を介して外部から入力するようにしたものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態１における半導体集積回路装置の構成、及びバーンイン実施方法を説明するための図である。この図１（ａ）は、ＢＩＳＴ機能を有する半導体メモリ部（ＳＲＡＭ）と、スキャンテスト手法を適用したロジック回路部とを混載する半導体集積回路装置を示すものであり、ＳＲＡＭ１３と複数のＢＩＳＴ回路部１５とその他のロジック部１４とから構成されており、外部からのクロック入力１１がそれぞれに入力されており、スキャンテスト時のスキャンチェーンの入力は外部からのスキャン入力１２から入力されている。
【００２０】
また、バーンインモード制御信号１０により、デバイスのテストモードがスキャンテストモードとメモリＢＩＳＴモードのいずれかに切り替わる構成になっている。
【００２１】
図１（ｂ）に示すように、バーインモード制御信号１０を発生させることによってデバイス全体にバーンインストレスを与えるために、メモリＢＩＳＴを実施しメモリ部にストレスを印加するフェーズと、スキャンテストを実施しロジック部にストレスを印加するフェーズとを持ち、それぞれを交互に実行することにより、デバイス全体にバーンインストレスを印加することが可能となる。これにより、デバイス全体にストレスを印加するのに、従来のような２つの工程に分ける必要がなく、図７に示すように１つの工程（１１４）でメモリ部とロジック部にバーンインストレスを印加することが可能となる。
【００２２】
このように本実施の形態１にかかる半導体集積回路によれば、メモリ部（ＳＲＡＭ１３）のテストモードとロジック部１４のテストモードとを時分割で切り替えるよう制御するバーインモード制御信号１０を入力し、スキャンテストによりロジック部１５を検査するフェーズと、メモリＢＩＳＴを実施してメモリ部１３にストレスを印加するフェーズとを交互に実施するようにしたことにより、１つの工程でメモリ部とロジック部にバーンインストレスを印加することができる。
【００２３】
（実施の形態２）
次に本発明の実施の形態２にかかる半導体集積回路について説明する。上記実施の形態１ではデバイス全体にバーンインストレスを印加することが可能であるが、メモリ部とロジック部へバーインストレスを同時に印加する訳ではなく、時分割で交互に印加するものであるため、バーンイン効率が悪い。
【００２４】
そこで、本実施の形態２では、メモリ部とロジック部に同時にストレスを印加するものである。図２は、本実施の形態２にかかる半導体集積回路装置中のＢＩＳＴ機能を有するメモリ周辺の構成図を表す。
【００２５】
従来でも述べたように、ＢＩＳＴ回路１５から出力されるパス／フェイルフラグ信号をそのまま検査結果として出力端子より出す構成になっているため、データ比較回路が故障してしまった場合、良品／不良品の誤認識をしてしまう可能性があるため、ＢＩＳＴ回路１５もスキャンテスト対象のロジック回路となっている。そのため、ＢＩＳＴ回路内のスキャンフリップフロップ２４はＢＩＳＴ回路１５外のスキャンフリップフロップ２３からスキャンチェーン２１に接続されており、ＢＩＳＴ回路１５内のスキャンフリップフロップ２４を経由してＢＩＳＴ回路１５外のスキャンフリップフロップ２５へ接続されている。
【００２６】
本来スキャンテスト実行時にＢＩＳＴ回路１５もスキャン動作をするために、スキャンテストとメモリＢＩＳＴとを同時に実施することができず、デバイス全体に同時にストレスを印加できない。
【００２７】
そこで、本実施の形態２では、ＢＩＳＴ回路１５内のスキャンフリップフロップ２４をバーンインモード時にスキャンテストの対象外とする、バイパス配線２２とセレクタ２６とからなるバイパス回路を追加し、バーンインモード時にスキャンテストとメモリＢＩＳＴとを同時に実施可能としている。これによりデバイス全体にバーンインストレスを効率的に印加することができ、バーンイン時間の短縮が可能になる。
【００２８】
すなわち、バーインテスト時には、バーインモード制御信号１０によってバイパス回路を構成するセレクタ２６の出力として、バイパス配線２２の出力を選択するように制御し、ＢＩＳＴ回路１５内のフリップフロップ２４を除いてテストする。これによりバーインモード時にＢＩＳＴ回路１５を構成するフリップフロップ２４はスキャンテストから除外され、ＢＩＳＴモード制御信号２０によってセレクタ２７の出力としてメモリＢＩＳＴ用のクロック入力が選択され、ＳＲＡＭ１３及びメモリＢＩＳＴ回路１５へ同時に供給される。これと同時にロジック部へはスキャンテスト信号が供給される。
【００２９】
このように本実施の形態２にかかる半導体集積回路によれば、バーインモード制御信号１０を入力し、スキャンテストによりロジック部１５を検査するフェーズと、メモリＢＩＳＴを実施しメモリ部１３にストレスを印加するフェーズと、を同時に実施することで、１つの工程でメモリ部とロジック部にバーンインストレスを印加することができる。
【００３０】
また、ＢＩＳＴ回路１５内のスキャンテスト対象のフリップフロップ２４をバイパスするバイパス回路（２２，２６）を設け、スキャンテスト実行時には、上記バイパス回路（２２，２６）を用いてＢＩＳＴ回路１５内のフリップフロップ２４を除いてスキャンテストするように構成することにより、同時に行われるバーインモード時にＢＩＳＴ回路１５内のフリップフロップ２４も同時にバーインテストを実行することが可能となり、バーイン時間の短縮を図ることができる。
【００３１】
（実施の形態３）
次に本発明の実施の形態３にかかる半導体集積回路について説明する。上記実施の形態２では、デバイス全体に同時にバーンインストレスを印加することが可能となったが、完成品としてバーンインするだけでなく、ウェハレベルでのバーンイン実施するためには、既に述べたように、少ない端子数でデバイス全体にバーンインストレス印加ができることが必要とされる。
【００３２】
そこで、本実施の形態３では、図３に示すように、疑似乱数発生回路３０を追加し、外部からのクロック入力１１のみを疑似乱数発生回路３０に入力し、疑似乱数発生回路３０の出力をスキャンテスト時の最初のフリップフロップに入力するように構成する。これにより、スキャンテスト時に外部から各スキャンチェーンにデータを入力する必要がなくなり、バーンインモード制御信号１０、クロック入力１１のみでロジック部とメモリ部のバーンインストレスの印加が可能となり、ウェハレベルでのバーンイン実施も可能となり、図８のような、拡散工程１２１のあとにウェハレベルのバーインテスト工程１２２を行い、その後、プローブ検査工程１２３，組み立て工程１２４，完成検査工程１２５，出荷工程１２６という流れの製造フローを実施可能とすることができる。
【００３３】
このように本実施の形態３にかかる半導体集積回路によれば、実施の形態１、または実施の形態２の半導体集積回路に、クロック入力１１をもとに擬似乱数を発生する擬似乱数発生回路３０を設け、疑似乱数発生回路３０の出力をスキャンテスト時の最初のフリップフロップに入力するように構成したので、ウェハ状態での限られた少ない端子数でデバイス全体にバーンインストレスが印加することが可能となる。
【００３４】
（実施の形態４）
次に本発明の実施の形態４にかかる半導体集積回路について説明する。上記実施の形態３では、少ない端子数でデバイス全体にバーンインストレスが印加可能となったが、クロック供給をスキャンテスト時とメモリＢＩＳＴ時にて同時に行っているため、それぞれ異なる周波数でのストレス印加ができない。特にメモリ部にて実スピードでのストレス印加の要望が高いこともあり、そこで本実施の形態４では、図４に示すように、スキャンテスト時とメモリＢＩＳＴ時とでそれぞれ外部から異なるクロック入力４０，４１を与えられるように構成した。これにより、ロジック部１４とメモリ部１３とが異なる周波数で同時にストレス印加が可能となる。なお、本実施の形態４では実施の形態３に対して、クロック供給端子が１本増えるだけのため、ウェハレベルでのバーンインの実施にも大きな影響はない。
【００３５】
このように本実施の形態４にかかる半導体集積回路によれば、バーインモード制御信号１０を入力し、スキャンテストによりロジック部１５を検査するフェーズと、メモリＢＩＳＴを実施しメモリ部１３にストレスを印加するフェーズとを時分割もしくは同時に実施することで、１つの工程でメモリ部とロジック部にバーンインストレスを印加することができ、また、メモリＢＩＳＴ用のクロック入力４１とロジック部をテストする際のクロック入力４０とをそれぞれ個別に設け、ロジック部とメモリＢＩＳＴとで別々のクロックを供給することにより、メモリ部にて実スピードでのストレス印加を実施することができる。
【００３６】
（実施の形態５）
次に本発明の実施の形態５にかかる半導体集積回路について説明する。上記実施の形態４では、少ない端子数でデバイス全体にバーンインストレスが印加可能となり、さらにロジック部とメモリ部で異なる周波数でのバーンインストレスが可能となったが、近年の半導体集積回路装置中のメモリの動作スピードは高速になってきており、特に、ウェハレベルでのバーンインの場合、外部から供給可能なクロックはそれほど高速でないために、実施の形態４で示したようにスキャンテスト時とメモリＢＩＳＴ時にクロック供給を別にしてもメモリの実スピードでの印加が難しい場合も発生する。
【００３７】
そこで本実施の形態５では、半導体集積回路装置がＰＬＬ回路を内蔵していることに着目し、ＰＬＬ回路を利用するようにしたものである。
図５に示すように、外部から入力するメモリＢＩＳＴ用のクロック入力４１をＰＬＬ回路５０に入力し、ＰＬＬ回路５０の出力を各メモリ部（ＳＲＡＭ１３，ロジック部１４）、及びメモリＢＩＳＴ回路１５に、同時に入力することにより、外部からの入力クロックの周波数を高くすることなく、メモリが使用される実スピードでのストレス印加が可能となる。
【００３８】
このように本実施の形態５によれば、半導体集積回路に組み込まれているＰＬＬ回路５０に着目し、該ＰＬＬ回路５０を介して外部よりメモリＢＩＳＴ用のクロック入力４１をメモリ部（ＳＲＡＭ１３，ロジック部１４）、及びメモリＢＩＳＴ回路１５に入力することにより、高速（実スピード）でのバーンインストレス印加を実施することができる。
【００３９】
【発明の効果】
以上のように本発明（請求項１）にかかる半導体集積回路装置によれば、自己検査機能を有する半導体メモリ部と、スキャンテスト手法が実施され、上記半導体メモリ部の自己検査を実行する検査回路を含むロジック回路部とを混載する半導体集積回路装置において、バーンインモード時に、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを、それぞれを時分割に交互に繰り返すように制御信号を入力することにより、１回のバーンインでデバイス全体にストレスを印加できるという効果がある。
【００４０】
また、本発明（請求項２）にかかる半導体集積回路装置によれば、請求項１記載の半導体集積回路装置において、バーンインモード時に、スキャンテスト時にはスキャンチェーンとして上記検査回路内に接続されているスキャン対象フリップフロップをバイパスするバイパス経路を備え、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを、同時に動作させるものとしたことにより、スキャンテストとメモリＢＩＳＴを同時に実施することができるという効果がある。
【００４１】
また、本発明（請求項３）にかかる半導体集積回路装置によれば、請求項１または２記載の半導体集積回路装置において、スキャンテストを実施する際の入力としての擬似乱数を発生する疑似乱数発生回路を備え、バーンインモード時に、上記疑似乱数発生回路の出力を上記各スキャンチェーンの初段のスキャンフリップフロップに出力するようにしたことにより、１回のバーンインでデバイス全体にストレスを印加できるとともに、外部からは少数の制御信号のみを与えることでデバイス全体にストレスを印加することができるという効果がある。
【００４２】
また、本発明（請求項４）にかかる半導体集積回路装置によれば、請求項１ないし３のいずれかに記載の半導体集積回路装置において、バーンインモード時に、スキャンテストで使用するクロックと、メモリ自己検査で使用するクロックとをそれぞれ外部から別々に入力するようにしたことにより、１回のバーンインでデバイス全体にストレスを印加できるとともに、それぞれ半導体メモリ部とロジック部で異なる周波数でストレスを印加することができるという効果がある。
【００４３】
また、本発明（請求項５）にかかる半導体集積回路装置によれば、請求項４記載の半導体集積回路装置において、バーンインモード時に、スキャンテストで上記ロジック回路部へのストレス印加のために使用するクロックと、上記半導体メモリ部へのストレス印加のための自己検査において使用するクロックとを、それぞれＰＬＬ回路を介して外部から入力するようにしたことにより、１回のバーンインでデバイス全体にストレスを印加できるとともに、外部からの入力クロックの周波数を高くすることなくデバイスが使用される実スピードでのストレス印加を行うことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路装置の構成、及びバーンインテストの実施方法を説明するための図である。
【図２】本発明の実施の形態２における半導体集積回路装置の構成図である。
【図３】本発明の実施の形態３における半導体集積回路装置の構成図である。
【図４】本発明の実施の形態４における半導体集積回路装置の構成図である。
【図５】本発明の実施の形態５における半導体集積回路装置の構成図である。
【図６】従来の半導体集積回路装置の製造フローを示す図である。
【図７】本発明の実施の形態１における半導体集積回路装置の製造フローを示す図である。
【図８】本発明の実施の形態３における半導体集積回路装置の製造フローを示す図である。
【符号の説明】
１０ バーンインモード制御信号
１１ 外部クロック入力
１２ 外部スキャン入力
１３ ＳＲＡＭ
１４ ロジック回路
１５ メモリＢＩＳＴ回路
２０ ＢＩＳＴモード制御信号
２１ スキャンチェーン
２２ バイパス部分
２３ ＢＩＳＴ回路外の前段のスキャンフリップフロップ
２４ ＢＩＳＴ回路内のスキャンフリップフロップ
２５ ＢＩＳＴ回路外の後段のスキャンフリップフロップ
３０ 疑似乱数発生回路
４０ スキャンテスト用外部クロック入力
４１ メモリＢＩＳＴ用外部クロック入力
５０ 半導体集積回路装置に内蔵しているＰＬＬ回路
【発明の属する技術分野】
本発明は、自己検査機能（ＢＩＳＴ：Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）を有する半導体メモリ部（ＳＲＡＭ）と、スキャンテスト手法を適用したロジック回路部（メモリＢＩＳＴを実施するための回路を含む。以下、単にロジック部という）とを混載する半導体集積回路装置（システムＬＳＩ）に関し、特に電子デバイスの初期不良加速試験（バーンイン検査）における試験効率化を図ったものに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の大規模化によって、複数の機能ブロックを１チップ内に集積するいわゆるシステムＬＳＩの普及が著しい。特に大規模ロジック回路とＤＲＡＭやＳＲＡＭなどのメモリを混載する混載ＬＳＩが注目されている。さらにバーンインテストなどの信頼性試験の重要度も増してきている。反面、この大規模な半導体集積回路のテストの際、実際にセット機器上で動作する状態を１００％実現することは難しくなってきており、消費電流テスト、バーンインテストなどにおいては、スキャンテストを利用して回路にストレスを印加していることが少なくない。
【０００３】
これにより、実動作状態と等価にはならないが信頼性テスト等の際、半導体集積回路中の動作している回路の割合が実動作に近い状態にすることが可能で、信頼性加速テスト等で十分な負荷をかけずにテストを行うことを防ぐようにする方法として提案されている。
【０００４】
以下、従来のバーンインテストについて説明する。従来のバーンインテストは、パッケージングされた完成品に対して行われていたため、テストを行う際、周波数の異なる信号供給源より必要な端子数分だけ外部より信号供給を行い、内部回路を動作させる方法をとっていた。
【０００５】
しかしながら、回路の大規模化／複雑化に伴い、用意されている信号供給源の組み合わせだけでは、実動作を表現することは不可能になってきたため、スキャテストを利用し、スキャンテストパターンを信号供給源の組み合わせにより表現し代用するようになってきた。
【０００６】
また、ＢＩＳＴ機能を有したメモリにおいては、バーンインテスト時にメモリＢＩＳＴを起動させることでメモリにストレスを与えており、ロジック部とメモリ部にて同時にストレス印加ができない場合、図６に示すように、従来においては、両方にストレスを与えるために製造工程にて、ウエハへの不純物拡散工程１０１の後に、プローバを用いた良・不良検査を行うプローブ検査工程１０２，集積回路の組立工程１０３、ロジック部のバーンイン工程１０４と、メモリ部のバーンインの工程１０５との２工程を実施し、その後に、完成した集積回路の検査工程１０６と、製品（集積回路）の出荷工程１０７とを行うようにしていた。
【０００７】
【特許文献１】
特開２０００−２２７４５８号公報（第４−５頁、第１図）
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されており、ＢＩＳＴ機能を有する半導体メモリ部（ＳＲＡＭ）と、スキャンテスト手法が適用されるロジック回路部とを混載する半導体集積回路装置においては、デバイス全体にバーンインストレスを印加するために、メモリ部とロジック部とのバーンイン工程を別々にしており、工程が複雑であるという問題点があった。
【０００９】
また、ＢＩＳＴ回路から出力されるパス／フェイルフラグ信号をそのまま検査結果として出力端子より出す構成になっているため、データ比較回路が故障してしまった場合、良品・不良品の誤認識をしてしまう可能性があり、ＢＩＳＴ回路もスキャン対象のロジック回路としてスキャンテストにて検出可能となっている。そのため、ＢＩＳＴ回路内のフリップフロップもスキャンテスト対応フリップフロップとしてスキャンチェーンに接続されており、スキャン動作時にはメモリＢＩＳＴ回路内のスキャンフリップフロップは、スキャン動作を実施しており、メモリＢＩＳＴを起動することはできない。そのため、スキャンテストとメモリＢＩＳＴとを同時に実施することができず、ロジック部とメモリ部に同時にストレスを印加することができないという問題点もあった。
【００１０】
さらに、大量の半導体集積回路のバーンインテストを完成品に対して行う方法に対し、最近ではウェハレベルでバーンインを行う手法も確立されつつあり、従来の完成品に対し、必要端子数分の入力／出力を用意する方法では対応が難しくなってきている。ウェハレベルのバーンインにおいては、大量の半導体集積回路チップを同時にテストするため、各々のチップにて使用できる端子数は、完成品をバーンインする場合と比べはるかに少なくなり、この限られた端子で、ストレス印加ができる回路設計を実施しウェハレベルでのバーンインに対応することは難しい。
【００１１】
この発明は以上のような問題点を解消するためになされたもので、メモリ部のバーイン工程と、ロジック部のバーンイン工程とを、同時に行うことのできる半導体集積回路を提供することを目的とする。
【００１２】
また、スキャンテストとメモリＢＩＳＴとを、同時に実施することのできる半導体集積回路を提供することを目的とする。
【００１３】
また、ウェハレベルでのバーンインに対応することのできる半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の請求項１にかかる半導体集積回路装置は、自己検査機能を有する半導体メモリ部とスキャンテスト手法が実施され、上記半導体メモリ部の自己検査を実行する検査回路を含むロジック回路部とを混載する半導体集積回路装置において、バーンインモード時に、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを、それぞれを時分割に交互に繰り返すように動作するようにしたものである。
【００１５】
本発明の請求項２にかかる半導体集積回路装置は、請求項１記載の半導体集積回路装置において、バーンインモード時に、スキャンテスト時にはスキャンチェーンとして上記検査回路内に接続されているスキャン対象フリップフロップをバイパスするバイパス経路を備え、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを同時に動作させたものである。
【００１６】
本発明の請求項３にかかる半導体集積回路装置は、請求項１または２記載の半導体集積回路装置において、スキャンテストを実施する際の入力としての擬似乱数を発生する疑似乱数発生回路を備え、バーンインモード時に、上記疑似乱数発生回路の出力を上記各スキャンチェーンの初段のスキャンフリップフロップに出力するようにしたものである。
【００１７】
本発明の請求項４にかかる半導体集積回路装置は、請求項１ないし３のいずれかに記載の半導体集積回路装置において、バーンインモード時に、スキャンテストで使用するクロックと、メモリ自己検査で使用するクロックとを、それぞれ外部から別々に入力するようにしたものである。
【００１８】
本発明の請求項５にかかる半導体集積回路装置は、請求項４記載の半導体集積回路装置において、バーンインモード時に、スキャンテストで上記ロジック回路部へのストレス印加のために使用するクロックと、上記半導体メモリ部へのストレス印加のための自己検査において使用するクロックとを、それぞれＰＬＬ回路を介して外部から入力するようにしたものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態１における半導体集積回路装置の構成、及びバーンイン実施方法を説明するための図である。この図１（ａ）は、ＢＩＳＴ機能を有する半導体メモリ部（ＳＲＡＭ）と、スキャンテスト手法を適用したロジック回路部とを混載する半導体集積回路装置を示すものであり、ＳＲＡＭ１３と複数のＢＩＳＴ回路部１５とその他のロジック部１４とから構成されており、外部からのクロック入力１１がそれぞれに入力されており、スキャンテスト時のスキャンチェーンの入力は外部からのスキャン入力１２から入力されている。
【００２０】
また、バーンインモード制御信号１０により、デバイスのテストモードがスキャンテストモードとメモリＢＩＳＴモードのいずれかに切り替わる構成になっている。
【００２１】
図１（ｂ）に示すように、バーインモード制御信号１０を発生させることによってデバイス全体にバーンインストレスを与えるために、メモリＢＩＳＴを実施しメモリ部にストレスを印加するフェーズと、スキャンテストを実施しロジック部にストレスを印加するフェーズとを持ち、それぞれを交互に実行することにより、デバイス全体にバーンインストレスを印加することが可能となる。これにより、デバイス全体にストレスを印加するのに、従来のような２つの工程に分ける必要がなく、図７に示すように１つの工程（１１４）でメモリ部とロジック部にバーンインストレスを印加することが可能となる。
【００２２】
このように本実施の形態１にかかる半導体集積回路によれば、メモリ部（ＳＲＡＭ１３）のテストモードとロジック部１４のテストモードとを時分割で切り替えるよう制御するバーインモード制御信号１０を入力し、スキャンテストによりロジック部１５を検査するフェーズと、メモリＢＩＳＴを実施してメモリ部１３にストレスを印加するフェーズとを交互に実施するようにしたことにより、１つの工程でメモリ部とロジック部にバーンインストレスを印加することができる。
【００２３】
（実施の形態２）
次に本発明の実施の形態２にかかる半導体集積回路について説明する。上記実施の形態１ではデバイス全体にバーンインストレスを印加することが可能であるが、メモリ部とロジック部へバーインストレスを同時に印加する訳ではなく、時分割で交互に印加するものであるため、バーンイン効率が悪い。
【００２４】
そこで、本実施の形態２では、メモリ部とロジック部に同時にストレスを印加するものである。図２は、本実施の形態２にかかる半導体集積回路装置中のＢＩＳＴ機能を有するメモリ周辺の構成図を表す。
【００２５】
従来でも述べたように、ＢＩＳＴ回路１５から出力されるパス／フェイルフラグ信号をそのまま検査結果として出力端子より出す構成になっているため、データ比較回路が故障してしまった場合、良品／不良品の誤認識をしてしまう可能性があるため、ＢＩＳＴ回路１５もスキャンテスト対象のロジック回路となっている。そのため、ＢＩＳＴ回路内のスキャンフリップフロップ２４はＢＩＳＴ回路１５外のスキャンフリップフロップ２３からスキャンチェーン２１に接続されており、ＢＩＳＴ回路１５内のスキャンフリップフロップ２４を経由してＢＩＳＴ回路１５外のスキャンフリップフロップ２５へ接続されている。
【００２６】
本来スキャンテスト実行時にＢＩＳＴ回路１５もスキャン動作をするために、スキャンテストとメモリＢＩＳＴとを同時に実施することができず、デバイス全体に同時にストレスを印加できない。
【００２７】
そこで、本実施の形態２では、ＢＩＳＴ回路１５内のスキャンフリップフロップ２４をバーンインモード時にスキャンテストの対象外とする、バイパス配線２２とセレクタ２６とからなるバイパス回路を追加し、バーンインモード時にスキャンテストとメモリＢＩＳＴとを同時に実施可能としている。これによりデバイス全体にバーンインストレスを効率的に印加することができ、バーンイン時間の短縮が可能になる。
【００２８】
すなわち、バーインテスト時には、バーインモード制御信号１０によってバイパス回路を構成するセレクタ２６の出力として、バイパス配線２２の出力を選択するように制御し、ＢＩＳＴ回路１５内のフリップフロップ２４を除いてテストする。これによりバーインモード時にＢＩＳＴ回路１５を構成するフリップフロップ２４はスキャンテストから除外され、ＢＩＳＴモード制御信号２０によってセレクタ２７の出力としてメモリＢＩＳＴ用のクロック入力が選択され、ＳＲＡＭ１３及びメモリＢＩＳＴ回路１５へ同時に供給される。これと同時にロジック部へはスキャンテスト信号が供給される。
【００２９】
このように本実施の形態２にかかる半導体集積回路によれば、バーインモード制御信号１０を入力し、スキャンテストによりロジック部１５を検査するフェーズと、メモリＢＩＳＴを実施しメモリ部１３にストレスを印加するフェーズと、を同時に実施することで、１つの工程でメモリ部とロジック部にバーンインストレスを印加することができる。
【００３０】
また、ＢＩＳＴ回路１５内のスキャンテスト対象のフリップフロップ２４をバイパスするバイパス回路（２２，２６）を設け、スキャンテスト実行時には、上記バイパス回路（２２，２６）を用いてＢＩＳＴ回路１５内のフリップフロップ２４を除いてスキャンテストするように構成することにより、同時に行われるバーインモード時にＢＩＳＴ回路１５内のフリップフロップ２４も同時にバーインテストを実行することが可能となり、バーイン時間の短縮を図ることができる。
【００３１】
（実施の形態３）
次に本発明の実施の形態３にかかる半導体集積回路について説明する。上記実施の形態２では、デバイス全体に同時にバーンインストレスを印加することが可能となったが、完成品としてバーンインするだけでなく、ウェハレベルでのバーンイン実施するためには、既に述べたように、少ない端子数でデバイス全体にバーンインストレス印加ができることが必要とされる。
【００３２】
そこで、本実施の形態３では、図３に示すように、疑似乱数発生回路３０を追加し、外部からのクロック入力１１のみを疑似乱数発生回路３０に入力し、疑似乱数発生回路３０の出力をスキャンテスト時の最初のフリップフロップに入力するように構成する。これにより、スキャンテスト時に外部から各スキャンチェーンにデータを入力する必要がなくなり、バーンインモード制御信号１０、クロック入力１１のみでロジック部とメモリ部のバーンインストレスの印加が可能となり、ウェハレベルでのバーンイン実施も可能となり、図８のような、拡散工程１２１のあとにウェハレベルのバーインテスト工程１２２を行い、その後、プローブ検査工程１２３，組み立て工程１２４，完成検査工程１２５，出荷工程１２６という流れの製造フローを実施可能とすることができる。
【００３３】
このように本実施の形態３にかかる半導体集積回路によれば、実施の形態１、または実施の形態２の半導体集積回路に、クロック入力１１をもとに擬似乱数を発生する擬似乱数発生回路３０を設け、疑似乱数発生回路３０の出力をスキャンテスト時の最初のフリップフロップに入力するように構成したので、ウェハ状態での限られた少ない端子数でデバイス全体にバーンインストレスが印加することが可能となる。
【００３４】
（実施の形態４）
次に本発明の実施の形態４にかかる半導体集積回路について説明する。上記実施の形態３では、少ない端子数でデバイス全体にバーンインストレスが印加可能となったが、クロック供給をスキャンテスト時とメモリＢＩＳＴ時にて同時に行っているため、それぞれ異なる周波数でのストレス印加ができない。特にメモリ部にて実スピードでのストレス印加の要望が高いこともあり、そこで本実施の形態４では、図４に示すように、スキャンテスト時とメモリＢＩＳＴ時とでそれぞれ外部から異なるクロック入力４０，４１を与えられるように構成した。これにより、ロジック部１４とメモリ部１３とが異なる周波数で同時にストレス印加が可能となる。なお、本実施の形態４では実施の形態３に対して、クロック供給端子が１本増えるだけのため、ウェハレベルでのバーンインの実施にも大きな影響はない。
【００３５】
このように本実施の形態４にかかる半導体集積回路によれば、バーインモード制御信号１０を入力し、スキャンテストによりロジック部１５を検査するフェーズと、メモリＢＩＳＴを実施しメモリ部１３にストレスを印加するフェーズとを時分割もしくは同時に実施することで、１つの工程でメモリ部とロジック部にバーンインストレスを印加することができ、また、メモリＢＩＳＴ用のクロック入力４１とロジック部をテストする際のクロック入力４０とをそれぞれ個別に設け、ロジック部とメモリＢＩＳＴとで別々のクロックを供給することにより、メモリ部にて実スピードでのストレス印加を実施することができる。
【００３６】
（実施の形態５）
次に本発明の実施の形態５にかかる半導体集積回路について説明する。上記実施の形態４では、少ない端子数でデバイス全体にバーンインストレスが印加可能となり、さらにロジック部とメモリ部で異なる周波数でのバーンインストレスが可能となったが、近年の半導体集積回路装置中のメモリの動作スピードは高速になってきており、特に、ウェハレベルでのバーンインの場合、外部から供給可能なクロックはそれほど高速でないために、実施の形態４で示したようにスキャンテスト時とメモリＢＩＳＴ時にクロック供給を別にしてもメモリの実スピードでの印加が難しい場合も発生する。
【００３７】
そこで本実施の形態５では、半導体集積回路装置がＰＬＬ回路を内蔵していることに着目し、ＰＬＬ回路を利用するようにしたものである。
図５に示すように、外部から入力するメモリＢＩＳＴ用のクロック入力４１をＰＬＬ回路５０に入力し、ＰＬＬ回路５０の出力を各メモリ部（ＳＲＡＭ１３，ロジック部１４）、及びメモリＢＩＳＴ回路１５に、同時に入力することにより、外部からの入力クロックの周波数を高くすることなく、メモリが使用される実スピードでのストレス印加が可能となる。
【００３８】
このように本実施の形態５によれば、半導体集積回路に組み込まれているＰＬＬ回路５０に着目し、該ＰＬＬ回路５０を介して外部よりメモリＢＩＳＴ用のクロック入力４１をメモリ部（ＳＲＡＭ１３，ロジック部１４）、及びメモリＢＩＳＴ回路１５に入力することにより、高速（実スピード）でのバーンインストレス印加を実施することができる。
【００３９】
【発明の効果】
以上のように本発明（請求項１）にかかる半導体集積回路装置によれば、自己検査機能を有する半導体メモリ部と、スキャンテスト手法が実施され、上記半導体メモリ部の自己検査を実行する検査回路を含むロジック回路部とを混載する半導体集積回路装置において、バーンインモード時に、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを、それぞれを時分割に交互に繰り返すように制御信号を入力することにより、１回のバーンインでデバイス全体にストレスを印加できるという効果がある。
【００４０】
また、本発明（請求項２）にかかる半導体集積回路装置によれば、請求項１記載の半導体集積回路装置において、バーンインモード時に、スキャンテスト時にはスキャンチェーンとして上記検査回路内に接続されているスキャン対象フリップフロップをバイパスするバイパス経路を備え、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを、同時に動作させるものとしたことにより、スキャンテストとメモリＢＩＳＴを同時に実施することができるという効果がある。
【００４１】
また、本発明（請求項３）にかかる半導体集積回路装置によれば、請求項１または２記載の半導体集積回路装置において、スキャンテストを実施する際の入力としての擬似乱数を発生する疑似乱数発生回路を備え、バーンインモード時に、上記疑似乱数発生回路の出力を上記各スキャンチェーンの初段のスキャンフリップフロップに出力するようにしたことにより、１回のバーンインでデバイス全体にストレスを印加できるとともに、外部からは少数の制御信号のみを与えることでデバイス全体にストレスを印加することができるという効果がある。
【００４２】
また、本発明（請求項４）にかかる半導体集積回路装置によれば、請求項１ないし３のいずれかに記載の半導体集積回路装置において、バーンインモード時に、スキャンテストで使用するクロックと、メモリ自己検査で使用するクロックとをそれぞれ外部から別々に入力するようにしたことにより、１回のバーンインでデバイス全体にストレスを印加できるとともに、それぞれ半導体メモリ部とロジック部で異なる周波数でストレスを印加することができるという効果がある。
【００４３】
また、本発明（請求項５）にかかる半導体集積回路装置によれば、請求項４記載の半導体集積回路装置において、バーンインモード時に、スキャンテストで上記ロジック回路部へのストレス印加のために使用するクロックと、上記半導体メモリ部へのストレス印加のための自己検査において使用するクロックとを、それぞれＰＬＬ回路を介して外部から入力するようにしたことにより、１回のバーンインでデバイス全体にストレスを印加できるとともに、外部からの入力クロックの周波数を高くすることなくデバイスが使用される実スピードでのストレス印加を行うことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路装置の構成、及びバーンインテストの実施方法を説明するための図である。
【図２】本発明の実施の形態２における半導体集積回路装置の構成図である。
【図３】本発明の実施の形態３における半導体集積回路装置の構成図である。
【図４】本発明の実施の形態４における半導体集積回路装置の構成図である。
【図５】本発明の実施の形態５における半導体集積回路装置の構成図である。
【図６】従来の半導体集積回路装置の製造フローを示す図である。
【図７】本発明の実施の形態１における半導体集積回路装置の製造フローを示す図である。
【図８】本発明の実施の形態３における半導体集積回路装置の製造フローを示す図である。
【符号の説明】
１０ バーンインモード制御信号
１１ 外部クロック入力
１２ 外部スキャン入力
１３ ＳＲＡＭ
１４ ロジック回路
１５ メモリＢＩＳＴ回路
２０ ＢＩＳＴモード制御信号
２１ スキャンチェーン
２２ バイパス部分
２３ ＢＩＳＴ回路外の前段のスキャンフリップフロップ
２４ ＢＩＳＴ回路内のスキャンフリップフロップ
２５ ＢＩＳＴ回路外の後段のスキャンフリップフロップ
３０ 疑似乱数発生回路
４０ スキャンテスト用外部クロック入力
４１ メモリＢＩＳＴ用外部クロック入力
５０ 半導体集積回路装置に内蔵しているＰＬＬ回路
Claims (5)
- 自己検査機能を有する半導体メモリ部と、スキャンテスト手法が実施され、上記半導体メモリ部の自己検査を実行する検査回路を含むロジック回路部とを混載する半導体集積回路装置において、
バーンインモード時に、スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを、それぞれを時分割に交互に繰り返すように動作する、
ことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
バーンインモード時に、スキャンテスト時にはスキャンチェーンとして上記検査回路内に接続されているスキャン対象フリップフロップをバイパスするバイパス経路を備え、
スキャンテストを実行して上記ロジック部にストレスを与えるフェーズと、上記検査回路により上記半導体メモリ部に自己検査を実行させ該半導体メモリ部にストレスを与えるフェーズとを、同時に動作させる、
ことを特徴とする半導体集積回路装置。 - 請求項１または２記載の半導体集積回路装置において、
スキャンテストを実施する際の入力としての擬似乱数を発生する疑似乱数発生回路を備え、
バーンインモード時に、上記疑似乱数発生回路の出力を上記各スキャンチェーンの初段のスキャンフリップフロップに出力する、
ことを特徴とする半導体集積回路装置。 - 請求項１ないし３のいずれかに記載の半導体集積回路装置において、
バーンインモード時に、スキャンテストで使用するクロックと、メモリ自己検査で使用するクロックとを、それぞれ外部から別々に入力する、
ことを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
バーンインモード時に、スキャンテストで上記ロジック回路部へのストレス印加のために使用するクロックと、上記半導体メモリ部へのストレス印加のための自己検査において使用するクロックとを、それぞれＰＬＬ回路を介して外部から入力する、
ことを特徴とする半導体集積回路装置。
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