JP6054597B2

JP6054597B2 - 半導体集積回路

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Publication number: JP6054597B2
Application number: JP2011139593A
Authority: JP
Inventors: 博昭伊藤
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-06-23
Filing date: 2011-06-23
Publication date: 2016-12-27
Anticipated expiration: 2031-06-23
Also published as: CN102841308B; CN102841308A; JP2013007618A; US8677201B2; US20120331358A1

Description

本発明は、半導体集積回路に係り、特に、遷移スキャンテストが可能に構成された半導体集積回路に関するものである。

近年における半導体集積回路の高速化及び大規模化に伴い、製造された半導体集積回路の検査や動作試験を短時間に実施できる方法が求められている。半導体集積回路のテスト手法として、スキャンテストがある。

スキャンテストを行うためのスキャン回路は、例えば、図４に示すスキャン回路１００のように、半導体集積回路内のフリップフロップ（Ｄ−ＦＦ）をスキャンフリップフロップ（スキャンＦＦ）１０３ａ〜１０３ｄで置換した構成になっている。スキャンＦＦは、スキャン入力端子とスキャン出力端子を有するフリップフロップであって、前段に位置するスキャンＦＦのスキャン出力端子Ｑと、後段に位置するスキャンＦＦのスキャン入力端子ＳＤを順次接続して、スキャンパスを形成している。具体的には、図４に示すように、フリップフロップのデータ入力ＤにマルチプレクサＭＵＸを設け、そのフリップフロップに外部から直接データを入力できるようにスキャン入力端子ＳＤを設けることで、通常の動作時のデータ入力Ｄとスキャン入力ＳＤをマルチプレクサＭＵＸのセレクト端子（スキャンイネーブル端子ともいう）ＳＳで切り換える構成になっている。また、スキャンＦＦ１０３ａ〜１０３ｄのスキャン出力Ｑは、通常の動作時におけるデータ出力と共通になっている。

スキャン回路１００は、スキャンＦＦを連結し（これをスキャンチェーンと呼ぶ）、各スキャンＦＦのスキャンイネーブル端子を制御することにより、シフトレジスタ動作が可能となっている。これにより順序回路を組合せ回路としてテストすることができる。すなわち、スキャンイネーブル信号によってスキャンＦＦのデータ入力Ｄが選択されているとき、フリップフロップは、組合せ回路１０１からの値を取り込む（これをキャプチャ動作と呼ぶ）。また、スキャンイネーブル信号がスキャンＦＦのスキャン入力ＳＤを選択しているとき、スキャンＦＦはシフト動作を行う（これをスキャンシフト動作と呼ぶ）。

一方、１つの半導体集積回路に異なる周波数のクロックで動作する領域が存在する場合があり、このような領域間におけるデータ転送テストを実速度(at_speed)で実行するため、例えば、特許文献１では、基本クロックと、その基本クロックを２分周した分周クロックとを生成している。また、特許文献２も、周波数と位相の少なくとも一方が異なる複数のクロック信号を使用した、半導体装置におけるスキャンテストを開示している。

上述したスキャンテストのテスト時間を短縮する手法として、圧縮スキャンが知られている。図５は、圧縮スキャン回路の一例を示している。図５の圧縮スキャン回路２００のパターン展開回路２０１は、各々が複数段（ここでは５段）のスキャンＦＦ２０５からなる８個のスキャンチェーン２０７に対して、複数のスキャン入力端子２１１をマルチプレクサ２１７を経由して接続する構成となっている。スキャンチェーンに接続されるスキャン入力は、スキャンシフト中、ダイナミックに切り替わる。また、パターン圧縮回路２０３では、各スキャンチェーン２０７が排他的論理和（ＥＸ−ＯＲ）ゲート２１９を経由して、複数のスキャン出力端子２１３に接続される。スキャンテスト時間は、その大半がスキャンシフトに要する時間であることから、図５に示す圧縮スキャン回路２００を用いることにより、各スキャンチェーンのスキャンフリップフロップの段数が減少するので、スキャンシフト時間が短くなり、結果としてスキャンテスト時間の短縮が可能となる。

特開２００９−３６６６８号公報特開２０１０−１９７２９１号公報

図７に示すような高速クロックで動作する高速クロック・フリップフロップ３０５と、低速クロックで動作する低速クロック・フリップフロップ３０７とが混在する半導体集積回路をスキャンテストする場合、スキャンＦＦのクロックを外部から直接制御できるようにする必要がある。すなわち、スキャンテスト時に、分周回路３０１があるとスキャンテストができないため、分周回路３０１をバイパスする必要がある。そこで、スキャンテスト時に異なる周波数のクロックが必要な場合、外部から別クロックを供給することも考えられるが、半導体チップの電極パッド数やパッケージの端子数に制限があるため、別クロックを供給する構成をとることができない、という問題がある。

一方、異なる周波数のクロックを同一の外部クロック端子で供給して、遷移スキャンテストを実施しようとする場合、高速クロック・フリップフロップのテスト時に、低速クロック・フリップフロップについては、動作が補償されていないためスキャンＦＦの期待値をマスクして、テストを実施する必要がある。このとき、圧縮スキャンも同時に適用している場合、図５に示すように、パターン圧縮回路がＥＸ−ＯＲゲートで構成されているため、低速クロック・フリップフロップのスキャンＦＦの期待値をマスクすると、他のスキャンチェーンの同一段にある高速クロックのスキャンＦＦもマスクされてしまう。その結果、圧縮スキャンにおける故障の検出率が低下する、という問題がある。そして、圧縮スキャンで発見されなかった故障については、例えば、図６に示すように、パターン展開回路・パターン圧縮回路をバイパスして構成した圧縮バイパスモードを使用して故障検出をすることなり、圧縮バイパスでスキャンＦＦの段数が増加した分、遷移スキャンテストのテスト時間が長くなる、という問題が生じる。

本発明は、上述した課題を解決するために提案されたものであり、半導体集積回路に構築されている論理回路等に生じている遷移故障を短時間で、かつ精度良く検出することができる半導体集積回路を提供することを目的とする。

上記目的を達成するために、本発明は、高速クロックグループに属する論理回路ブロックおよび低速クロックグループに属する論理回路ブロックを含む、動作周波数の異なる複数の論理回路ブロックを有し、遷移スキャンテストを実行可能に構成された半導体集積回路であって、クロック供給源より、前記複数の論理回路ブロックの動作周波数各々に相当する周波数の複数のクロック信号を供給するクロック供給手段と、前記クロック供給手段より前記高速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記高速クロックグループに属するフリップフロップおよび前記低速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップを各々が備え、該複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーンと、該複数のスキャンチェーンのスキャン入力側に接続されたパターン展開回路と、該複数のスキャンチェーンのスキャン出力側に接続されたパターン圧縮回路とを有し、該複数のスキャンチェーンを構成する一部のフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記複数のスキャンチェーンを構成する他の一部のフリップフロップのデータ入力端子に接続して構成された圧縮スキャン回路と、前記複数のスキャンチェーンのいずれかに接続され、前記スキャンシフト動作において値が設定されるクロック制御用フリップフロップを含み、前記クロック制御用フリップフロップに設定された値に基づいて、前記キャプチャ動作において、前記複数のスキャンチェーンを構成する複数のフリップフロップのうち、特定のフリップフロップへの前記クロック信号の供給を停止するクロック制御手段と、を備え、前記複数のクロック信号のうち、前記特定のフリップフロップへ供給されるクロック信号の周波数が、該特定のフリップフロップ以外のフリップフロップへ供給されるクロック信号の周波数よりも低速であることを特徴とする。

本発明によれば、論理回路等に生じている遷移故障を短時間で、かつ精度良く検出することができるという効果を奏する。

本発明の実施形態に係る半導体集積回路全体の構成を示すブロック図である。各スキャンフリップフロップの構成を示す図である。実施形態に係る半導体集積回路における遷移スキャン時の動作を示すタイミングチャートである。スキャン回路の概要を示す図である。圧縮スキャン回路の一例を示す図である。圧縮スキャンにおける圧縮バイパスモードに対する回路例を示す図である。従来のスキャンテスト時におけるクロック系統を示す図である。

本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。図１は、本発明の実施形態に係る半導体集積回路全体の構成を示すブロック図である。図１に示すように、本発明の実施形態に係る半導体集積回路１は、スキャンテストを行うための圧縮スキャン回路１０と、圧縮スキャン回路１０において遷移スキャンテストを実施する際に所定のクロック制御をする遷移スキャン用クロック制御回路７と、半導体集積回路１の基本動作クロック（ＣＬＫ）を分周する分周回路９とを備える。

圧縮スキャン回路１０は、各々が複数段（ここでは６段）のスキャンフリップフロップ（適宜、スキャンＦＦとも記述する）ＦＦ１〜ＦＦ３６を連結（シリアル接続）して構成されるスキャンチェーンと、スキャンＦＦからの入力信号に対して所定の信号を出力する、テスト対象となる組合せ回路１５，１７と、複数のスキャン入力端子１２を、マルチプレクサを経由してスキャンＦＦに接続するパターン展開回路３と、スキャンチェーンからの出力を排他的論理和（ＥＸ−ＯＲ）ゲートを経由して、複数のスキャン出力端子１４に接続するパターン圧縮回路５とを備えて構成される。なお、パターン展開回路３及びパターン圧縮回路５の構成は、図５に示すパターン展開回路２０１及びパターン圧縮回路２０３と同じであるため、ここではそれらの図示を省略する。また、図１の半導体集積回路１では、簡略化のため、スキャンＦＦ２１〜ＦＦ２６とスキャンＦＦ３１〜ＦＦ３６との間にある、一連のスキャンＦＦ、及び組合せ回路を省略して示している。

半導体集積回路１は、例えば、同期回路方式で設計されており、不図示のクロック生成部から供給されるクロック信号ＣＬＫを共有するスキャンフリップフロップＦＦ１〜ＦＦ３６の間に組合せ回路１５，１７が挿入され、これらスキャンＦＦ及び組合せ回路がクロック信号ＣＬＫに同期して動作する。図１に示す半導体集積回路１では、スキャンＦＦ１〜ＦＦ３６のうち、スキャンＦＦ１〜ＦＦ４，ＦＦ１１〜ＦＦ１４，ＦＦ２１〜ＦＦ２４，ＦＦ３１〜ＦＦ３６が高速クロック（例えば、１０MHz）で動作する高速クロックグループに属するスキャンフリップフロップである。また、スキャンＦＦ５，ＦＦ１５，ＦＦ１６，ＦＦ２５，ＦＦ２６は、低速クロック（例えば、５MHz）で動作する低速クロックグループに属するスキャンフリップフロップである。組合せ回路１５，１７は、例えば、ＡＮＤゲート、ＯＲゲート、インバータ等の複数の論理素子からなる論理回路ブロックである。

各スキャンＦＦ１〜ＦＦ３６は、図２に示すように、クロック入力端子（ＣＬＫ）とデータ入力端子Ｄとを備えるＤフリップフロップ（Ｄ−ＦＦ）であり、データ入力端子Ｄには、セレクタとして機能するマルチプレクサ（ＭＵＸ）２３が付加されている。このＭＵＸ２３には、通常の動作時においてデータを入力するためのデータ入力端子Ｄと、フリップフロップに外部からデータを入力するためのスキャン入力端子ＳＤとが設けられている。また、ＭＵＸ２３のセレクト端子（スキャンイネーブル端子）ＳＳにより、通常の動作時のデータ入力Ｄとスキャン入力ＳＤを切り換えるようになっている。スキャンＦＦ１〜ＦＦ３６のスキャン出力Ｑは、通常の動作時におけるデータ出力と共通になっており、これらスキャンＦＦ１〜ＦＦ３６が相互に直列に連結されている。すなわち、前段に位置するスキャンＦＦのスキャン出力端子Ｑと後段に位置するスキャンＦＦのスキャン入力端子ＳＤとを順次接続して、スキャンＦＦ１〜ＦＦ３６によりシフトレジスタ（スキャンチェーン）を構成している。

遷移スキャン用クロック制御回路７は、ラッチ回路８ａ及びＯＲゲート８ｂからなるクロックゲーティングセル（ＣＧ）８と、クロック制御フリップフロップ（ＦＦＣ）６とを備えており、半導体集積回路１において遷移スキャンを実行する際に、後述するクロック制御を行う。

次に、本発明の実施形態に係る半導体集積回路について、遷移スキャン時の回路動作について説明する。図３は、本実施形態に係る半導体集積回路における遷移スキャン時の動作を示すタイミングチャートである。半導体集積回路１のスキャンテストを行うため、最初に、図１のセレクタ５５に、スキャンモード端子５７を介してスキャンモード信号（ここでは、論理“１”）が入力される。さらに、スキャンイネーブル（ＳＣＡＮＳＥ）端子５３にスキャンイネーブル信号（ここでは、論理“１”）を入力する。これにより、すべてのスキャンＦＦ１〜ＦＦ３６のセレクト端子（スキャンイネーブル端子）ＳＳも論理“１”となり、半導体集積回路１がスキャンシフト動作モードに設定される。

スキャンイネーブル端子（ＳＣＡＮＳＥ）が論理“１”となることで、遷移スキャン用クロック制御回路７に入力されたクロック信号ＣＬＫは、ラッチ回路８ａとセレクタ５５をそのまま通過して、上述した低速クロックグループに属するスキャンフリップフロップに入力される。高速クロックグループに属するスキャンフリップフロップには、クロック信号ＣＬＫが直接、入力されている。よって、スキャンイネーブル（ＳＣＡＮＳＥ）端子が論理“１”のとき、すべてのスキャンＦＦ１〜ＦＦ３６にクロック信号が供給される。

次に、圧縮スキャン回路１０のスキャン入力端子１２にスキャンテスト信号を入力し、クロックＣＬＫを起動して、スキャンＦＦ１〜ＦＦ３６をシフトレジスタ動作させる。すなわち、各スキャンＦＦ１〜ＦＦ３６において、スキャンイネーブル端子ＳＳが論理“１”となっているため、通常のデータ入力端子Ｄに代えて、スキャン入力端子ＳＤから入力データが取り込まれ、クロック（ＣＬＫ）信号に応じて、入力データ（スキャンテスト信号）が順次、ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５…へと取り込まれる。このとき、低速クロックグループのクロック制御用フリップフロップ（ＦＦＣ）６の値が論理“０”となるように、スキャン入力端子１２からスキャンテスト信号を入力する（図３の信号ＦＦＣ/Ｄを参照）。

なお、スキャンＦＦ１〜ＦＦ３６は、スキャンイネーブル端子ＳＳが論理“０”となっている間、データ入力端子Ｄに供給された信号をクロック信号のタイミングで取り込んで、信号出力端子Ｑから出力する。

続いて、図３に示すように、スキャンイネーブル（ＳＣＡＮＳＥ）端子を論理“０”にして、半導体集積回路１をキャプチャ動作モードに設定し、クロック信号ＣＬＫを起動する。このとき、低速クロックグループについては、上述したようにクロック制御用フリップフロップ（ＦＦＣ）６に、その値が論理“０”となるように、スキャン入力端子１２からスキャンテスト信号が入力されている。そのため、クロック制御用フリップフロップ（ＦＦＣ）６の出力Ｑ（論理“０”）と、スキャンイネーブル（ＳＣＡＮＳＥ）端子の論理“０”とが入力されたクロックゲーティングセル（ＣＧ）８のＥＢ/ＳＥ信号がともに論理“０”となる。遷移スキャン用クロック制御回路７は、図３のＣＧ/ＳＥ信号、及びＣＧ/ＥＢ信号に示されるように、キャプチャ動作時において、遷移スキャン用クロック制御回路７のクロックゲーティングセル（ＣＧ）８からのクロック出力を停止する。

このように、クロックゲーティングセル（ＣＧ）８のＯＲゲート８ｂの出力（論理“０”）がラッチ回路８ａに入力され、図３のＣＧ/ＧＣ信号において点線Ａで示すように、クロックゲーティングセル（ＣＧ）８から出力されるクロック信号ＣＬＫが止まる。このとき、高速クロックグループの始点フリップフロップからのみ、テスト対象となる組合せ回路１５，１７のテスト対象経路（テスト対象パス）に対して信号遷移を発生させる。より詳細には、図３のクロック信号（ＣＬＫ，ＣＧ/ＣＬＫ）に示すように、所定のテスト周期の間隔（テスト規格ともいう）を持ったクロック信号（キャプチャクロック信号）を２パルス分、圧縮スキャン回路１０のテスト対象に供給する。その結果、最初のキャプチャクロックパルスにより、テスト対象経路の始点フリップフロップに信号遷移が発生し、２番目のキャプチャクロックパルスにより、スキャンテストデータに対応したテスト対象経路における動作結果が終点フリップフロップに取り込まれる。

すなわち、半導体集積回路１をキャプチャ動作モードに設定したまま、さらにクロックを起動する。このとき、クロック制御用フリップフロップ（ＦＦＣ）６の出力端子Ｑは、通常入力端子Ｄに接続されているため、クロック制御用フリップフロップ（ＦＦＣ）６の出力Ｑ（論理“０”）が、そのまま入力端子Ｄに取り込まれる。その結果、ＦＦＣ６の値は変化しない。したがって、高速クロックグループのテスト対象経路において発生した遷移後の信号のみを、終点フリップフロップで取り込むことが可能となる。

次に、スキャンイネーブル（ＳＣＡＮＳＥ）端子を論理“１”にして、半導体集積回路１をスキャンシフト動作モードに設定する。そして、上述したように終点フリップフロップに取り込んだ信号を、クロック信号ＣＬＫを起動してスキャン出力端子１４に転送し、その信号を期待する。すなわち、スキャンイネーブル（ＳＣＡＮＳＥ）端子を論理“１”とすることにより、再度、スキャンフリップフロップＦＦ１〜ＦＦ３６によりスキャンパスを構成し、設定したスキャンテスト信号に対する各テスト対象における処理結果（テスト出力データ）を順次、スキャン出力端子１４を介して回収し、得られた信号を期待する。

つまり、不図示のテスター（遷移故障を判定するもの）において、スキャンフリップフロップＦＦ１〜ＦＦ３６からスキャンアウトされた出力結果を期待値と比較し、半導体集積回路１における遷移故障の有無を判定する。得られた信号の遅延時間が上述したテスト規格（テスト周期）よりも長く、期待値と一致しない場合は、半導体集積回路１のテスト対象の信号経路に遅延故障が生じていると判断する。

一方、低速クロックグループのスキャンＦＦは、キャプチャ動作時においてクロックが止まっているため、キャプチャ動作モード前のスキャンシフト動作において入力した値をそのまま出力することとなる。したがって、半導体集積回路１の圧縮スキャン回路１０では、テスト対象外グループのスキャンＦＦの信号をマスクする必要がなくなる。例えば、図１の半導体集積回路１において、組合せ回路１７を構成するＯＲゲート１７ｂは、低速クロックで動作するよう設計されており、従来のようにキャプチャ動作時にクロック供給を止めない場合、前段に位置するスキャンＦＦ１５から論理“１”を取り込むことになる。そのため、ＯＲゲート１７ｂの後段にあるスキャンＦＦ２５をマスクする必要があったが、本実施形態に係る半導体集積回路１では、上述したようにキャプチャ動作時においてクロック供給を停止することで、低速クロックグループのスキャンＦＦでは、キャプチャ動作時にクロック起動がないので、スキャンシフト動作時に設定した値（“０”又は“１”）が固定され、低速クロックグループのテスト対象パスにおいて信号遷移が発生しない。その結果、ＯＲゲート１７ｂの後段にあるスキャンＦＦ２５が遷移した信号を取り込むことがないので、スキャンＦＦ２５については信号のマスクが不要となる。

なお、上述した実施形態では、圧縮スキャン回路１０での遷移スキャン時にクロック制御をする遷移スキャン用クロック制御回路７を１つ設けた構成を示しているが、これに限定されない。例えば、半導体集積回路１に異なるクロックで動作するクロックグループが３つ以上ある場合は、図１に示す遷移スキャン用クロック制御回路７と同様の遷移スキャン用のクロック制御回路をそのグループ数に応じて複数個、設けるようにしてもよい。

また、低速クロックでのテスト対象となる組合せ回路について遷移スキャンテストを行なう場合は、クロック制御用フリップフロップ（ＦＦＣ）６に、その値が論理“１”となるように、スキャン入力端子１２からスキャンテスト信号を入力する。当状態で、クロック端子５１から低速クロックに相当するクロック信号ＣＬＫを入力することにより、ラッチ回路８ａとセレクタ５５を低速クロックがそのまま通過して、上述した低速クロックグループに属するスキャンフリップフロップに入力される。

以上説明したように本実施の形態によれば、高速クロック動作ブロック（高速クロックグループ）、及び低速クロック動作ブロック（低速クロックグループ）という、動作周波数の異なるブロックが存在する半導体集積回路において、それらのブロック間にスキャンチェーンを配し、その半導体集積回路の遷移スキャンテストのキャプチャ動作時において、クロック制御用回路によって低速クロックグループのスキャンＦＦに供給されるクロックを止めるように構成する。こうすることで、高速クロックグループの遷移スキャンテスト時に低速クロックグループのスキャンＦＦにおいて信号をマスクする必要がなくなるため、圧縮スキャンモードでの故障の検出率を向上できるという効果がある。また、圧縮バイパスモードでスキャンテストを行う際、圧縮バイパスのパターン数が減少するため、遷移スキャンテストの時間を短縮できるという効果がある。

さらに、動作周波数の異なるブロックに単一のクロック信号源からクロックを供給するとともに、クロック制御用回路のクロック制御ＦＦにスキャンチェーンで所定の値を設定する構成とすることで、遷移スキャンテストのキャプチャ動作時に低速クロックグループのスキャンＦＦに供給されるクロックを半導体集積回路の外部から制御できる。その結果、高速・低速それぞれの動作周波数で遷移スキャンテストを短時間で実施でき、その遷移スキャンテストを実施するために半導体集積回路の信号端子数・パッド数を増加する必要もない、という効果がある。

１半導体集積回路
３パターン展開回路
５パターン圧縮回路
６クロック制御フリップフロップ（ＦＦＣ）
７遷移スキャン用クロック制御回路
８ａラッチ回路
８ｂゲート
９分周回路
１０圧縮スキャン回路
１２スキャン入力端子
１４スキャン出力端子
１５，１７テスト対象組合せ回路
ＦＦ１〜ＦＦ３６スキャンフリップフロップ（スキャンＦＦ）

Claims

高速クロックグループに属する論理回路ブロックおよび低速クロックグループに属する論理回路ブロックを含む、動作周波数の異なる複数の論理回路ブロックを有し、遷移スキャンテストを実行可能に構成された半導体集積回路であって、
クロック供給源より、前記複数の論理回路ブロックの動作周波数各々に相当する周波数の複数のクロック信号を供給するクロック供給手段と、
前記クロック供給手段より前記高速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記高速クロックグループに属するフリップフロップおよび前記低速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップを各々が備え、該複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーンと、該複数のスキャンチェーンのスキャン入力側に接続されたパターン展開回路と、該複数のスキャンチェーンのスキャン出力側に接続されたパターン圧縮回路とを有し、該複数のスキャンチェーンを構成する一部のフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記複数のスキャンチェーンを構成する他の一部のフリップフロップのデータ入力端子に接続して構成された圧縮スキャン回路と、
前記複数のスキャンチェーンのいずれかに接続され、前記スキャンシフト動作において値が設定されるクロック制御用フリップフロップを含み、前記クロック制御用フリップフロップに設定された値に基づいて、前記キャプチャ動作において、前記複数のスキャンチェーンを構成する複数のフリップフロップのうち、特定のフリップフロップへの前記クロック信号の供給を停止するクロック制御手段と、を備え、
前記複数のクロック信号のうち、前記特定のフリップフロップへ供給されるクロック信号の周波数が、該特定のフリップフロップ以外のフリップフロップへ供給されるクロック信号の周波数よりも低速である
半導体集積回路。
前記クロック制御手段は、前記遷移スキャンテストの実行を許可するスキャンイネーブル信号の値と、前記クロック制御用フリップフロップに設定された値との論理和が所定の値をとるとき、前記特定のフリップフロップへのクロック信号の供給を停止するクロックゲーティング手段を備える請求項１記載の半導体集積回路。
前記複数のクロック信号の一つは、前記クロック供給源を入力とする分周回路の出力であることを特徴とする請求項１または２に記載の半導体集積回路。