JP2000338188A - 半導体集積回路の試験回路 - Google Patents

Abstract

(57)【要約】 【課題】従来の試験回路では、大規模な半導体集積回路
のスキャンパステストを実行した場合、スキャンパステ
スト専用のテストパターンのパターン長が長くなり、テ
スト時間が長くなる。また、テスタのパターンメモリを
多量に必要とする。加えて、集積回路の規模が大きくな
るほどスキャンデータをシフトして行くのに要する時間
が増え試験効率が悪くなる。 【解決手段】スキャンパステスト用入力データをパラレ
ルに変換するシリアル−パラレル変換回路及びスキャン
パステスト結果出力データを選択出力する出力選択回路
を設け、さらに半導体集積回路を機能モジュール毎に回
路を分割し、機能モジュール毎にスキャンパス用シフト
レジスタを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おける試験回路に関し、特にスキャンパステスト方式の
試験回路に関する。

【０００２】

【従来の技術】スキャンパステスト方式は、従来、半導
体集積回路の故障を検出するうえで、簡単な回路構成で
高い故障検出率を得ることを目的として用いられてい
る。図８は従来のスキャンパステスト方式の回路の一例
を示すブロック図である。スキャンパステスト方法は、
図９に示すように回路の総てのフリップフロップ回路２
１の入力部分にセレクタ回路２０を追加して、このセレ
クタ回路２０をスキャンデータの取り込み及び出力を行
うシフトモードと組み合わせ回路の試験を行うノーマル
モードとに切り替えてテストを行っている。

【０００３】そして、このシフトモードとスキャンモー
ドを繰り返し行うことで半導体集積回路の故障検出率を
高めている。具体的には、シフトモード時にはスキャン
パステスト用データ入力端子７よりスキャンデータをシ
リアルに入力し、これをスキャンパステスト用フリップ
フロップＸ１に取り込み、次段のスキャンパステスト用
フリップフロップＸ２〜Ｘｎまでシフトすることにより
組み合わせ回路２にデータを設定することができる。次
にノーマルモードに切り替えて、組み合わせ回路２の出
力データをスキャンパステスト用フリップフロップＹ１
〜Ｙｎに取り込む。そして再びシフトモードに切り替え
て、スキャンパステスト用フリップフロップＹ１〜Ｙｎ
の値をシフトしてスキャンデータ専用出力端子１２から
出力する。この出力端子１２から出力されるデータをチ
ェックすることにより、半導体集積回路内部の故障を検
出することができる。そして、これらの動作を繰り返し
行ない半導体集積回路の故障検出の精度を高めている。

【０００４】そして１回の試験に少なくとも、（フリッ
プフロップの数＋１）個のクロックが必要となるため、
高い故障検出率を得るためにｎ回の試験を行った場合に
は、｛（フリップフロップの数＋１）×２｝×ｎパター
ンが必要になる。

【０００５】

【発明が解決しようとする課題】しかしながら従来の技
術には次のような問題があった。第一の問題点は、大規
模な半導体集積回路のスキャンパステストを実行した場
合、テストに必要なコストが高くなることである。その
理由は、スキャンパステスト専用のテストパターンのパ
ターン長が長くなるため、テスト時間が長くなる。ま
た、テスタのパターンメモリを多量に使用するため、同
時に別の半導体集積回路の試験を行うことが困難となる
点にある。

【０００６】第二の問題点は、半導体集積回路が大規模
になるほど試験効率が悪くなることにある。なぜなら
ば、半導体集積回路内部のある１個の組み合わせ回路の
試験を行うために、半導体集積回路内部に存在するフリ
ップフロップの数の分だけクロックの繰り返しが必要に
なり、このため、スキャンデータをシフトして行くだけ
の時間が増えるためである。これは、結果として第一の
問題点であるテスト時間の増大にも繋がる。

【０００７】本発明の目的は、以上の問題点を解決する
半導体集積回路の試験回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明の半導体集積回路
の試験回路は、スキャンパステスト用フリップフロップ
と、スキャンパステスト用データ入力端子から入力され
るスキャンデータをパラレルに変換するシリアル−パラ
レル変換回路と、スキャンパステスト結果出力データを
スキャンパステスト用出力端子にシリアルで出力する出
力選択回路を半導体集積回路内に有し、かつ半導体集積
回路を機能モジュール毎に回路を分割し、前記機能モジ
ュール毎にスキャンパス用シフトレジスタを構成したこ
とを特徴としている。

【０００９】また、本発明の半導体集積回路の試験回路
は、スキャンパステスト用フリップフロップと、スキャ
ンパステスト用データ入力端子から入力されるスキャン
データをパラレルに変換するシリアル−パラレル変換回
路を半導体集積回路内に有し、かつ半導体集積回路を機
能モジュール毎に回路を分割し、前記機能モジュール毎
にスキャンパス用シフトレジスタを構成し、前記各機能
モジュールに接続されているスキャンパステスト用出力
端子の出力をそれぞれ観測することを特徴としている。

【００１０】また、本発明の半導体集積回路の試験回路
は、スキャンパステスト用フリップフロップと、スキャ
ンパステスト用データ入力端子から入力されるスキャン
データをパラレルに変換するシリアル−パラレル変換回
路と、スキャンパステスト結果出力データをスキャンパ
ステスト用出力端子にシリアルで出力する出力選択回路
を半導体集積回路内に有し、かつ半導体集積回路を機能
モジュール毎に回路を分割し、前記機能モジュール毎に
スキャンパス用シフトレジスタを構成し、前記各機能モ
ジュール内に存在する組み合わせ回路の出力総てのＥＸ
−ＯＲを取ることを特徴としている。

【００１１】また、本発明の半導体集積回路の試験回路
は、ＥＸ−ＯＲ回路を備えたスキャンパステスト用フリ
ップフロップと、スキャンパステスト用データ入力端子
から入力されるスキャンデータをパラレルに変換するシ
リアル−パラレル変換回路と、スキャンパステスト結果
出力データをスキャンパステスト用出力端子にシリアル
で出力する出力選択回路を半導体集積回路内に有し、か
つ半導体集積回路を機能モジュール毎に回路を分割し、
前記機能モジュール毎にスキャンパス用シフトレジスタ
を構成し、前記各機能モジュール内に存在する組み合わ
せ回路の出力を前記スキャンパステスト用フリップフロ
ップが有するＥＸ−ＯＲ回路を通して出力することを特
徴としている。

【００１２】また、本発明の半導体集積回路の試験回路
は、スキャンパステスト用フリップフロップと、スキャ
ンパステスト用データ入力端子から入力されるスキャン
データをパラレルに変換するシリアル−パラレル変換回
路を半導体集積回路内に有し、かつ半導体集積回路を機
能モジュール毎に回路を分割し、前記機能モジュール毎
にスキャンパス用シフトレジスタを構成し、前記各機能
モジュールに接続されているスキャンパステスト用出力
端子の出力をそれぞれ観測し、前記各機能モジュール内
に存在する組み合わせ回路の出力総てのＥＸ−ＯＲを取
ることを特徴としている。

【００１３】また、本発明の半導体集積回路の試験回路
は、ＥＸ−ＯＲ回路を備えたスキャンパステスト用フリ
ップフロップと、スキャンパステスト用データ入力端子
から入力されるスキャンデータをパラレルに変換するシ
リアル−パラレル変換回路を半導体集積回路内に有し、
かつ半導体集積回路を機能モジュール毎に回路を分割
し、前記機能モジュール毎にスキャンパス用シフトレジ
スタを構成し、前記各機能モジュールに接続されている
スキャンパステスト用出力端子の出力をそれぞれ観測
し、前記各機能モジュール内に存在する組み合わせ回路
の出力を前記スキャンパステスト用フリップフロップが
有するＥＸ−ＯＲ回路を通して出力することを特徴とし
ている。

【００１４】

【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。図１は本発明の第一の実施
の形態を示す半導体集積回路の試験回路であり、その構
成は、スキャンパステスト用フリップフロップＸ１〜Ｚ
ｎと、スキャンパステスト用データ入力端子７から入力
されるスキャンデータをパラレルに変換するシリアル−
パラレル変換回路９と、スキャンパステスト結果出力デ
ータをスキャンパステスト用出力端子１２にシリアルで
出力する出力選択回路１１と、を半導体集積回路内に有
し、かつ半導体集積回路を機能モジュール１５及び１６
に分割し、機能モジュール毎にスキャンパス用シフトレ
ジスタを構成したものである。

【００１５】図１において、スキャンパステスト用デー
タ入力端子７から入力されるスキャンパステスト用入力
データをシリアル−パラレル変換回路９に入力して、テ
ストパターンデータを複数（図１では２種類）同時に設
定する。一方、データ入力端子１と出力端子４をもつ半
導体集積回路を、組み合わせ回路２と組み合わせ回路３
とをそれぞれ含む機能モジュールに分割（図１では２分
割）し、前記シリアル−パラレル変換回路９を出力した
テストパターンデータを分割した機能モジュール回路１
５、及び１６それぞれに入力して、同時並列に試験を行
う。さらに、並列に試験された機能モジュール回路１
５、及び１６のスキャンパステスト結果を出力選択回路
１１に入力し、スキャンパステスト用出力端子１２にお
いてシリアルに故障を検出する。この結果、半導体集積
回路を機能モジュール毎に分割し、スキャンパステスト
をパラレルに行うことによりテストパターン数、及びテ
スト時間を大幅に削減することが可能となり、半導体集
積回路の試験コストを低減できるという効果が得られ
る。

【００１６】以下、本実施例の動作について図１を参照
にして説明する。

【００１７】最初に、機能モジュール１５、及び１６内
に存在するスキャンパステスト用フリップフロップＸ１
〜Ｚｎに内蔵される図９のセレクタ２０をスキャンパス
テスト用モード切り替え制御端子５及び６からの入力に
よりシフトモードにして、スキャンパステスト用データ
入力端子７から入力され、シリアル−パラレル変換回路
９によりパラレルに変換された２種類のスキャンデータ
を、スキャンパステスト用フリップフロップＸ１及びＹ
ｎのスキャンデータ入力端子にそれぞれ入力する。この
時、シリアル−パラレル変換回路９によりパラレルに変
換した２種類のスキャンデータを、機能モジュール１５
または１６のどちらへ入力するかはスキャンデータ用セ
レクタ回路１０により、スキャンデータ用セレクタ回路
制御信号１３に基づいて決定する。続いて、前記スキャ
ンパステスト用フリップフロップＸ１及びＹｎに入力さ
れたデータをＸ１〜Ｙｎ−ｍ及びＹｎ〜Ｚｎまでそれぞ
れシフトして行き、スキャンパステスト用フリップフロ
ップＹｎ−ｍ及びＺｎの出力を出力データ選択回路１１
に入力し、出力データ選択回路制御信号１４に基づいて
選択出力することで、スキャンパステスト用出力端子１
２から機能モジュール１５及び１６の故障が検出され
る。つまり、シリアル−パラレル変換回路９によりパラ
レルに変換されたスキャンデータが、機能モジュール１
５及び１６に設定される。そして、それぞれの機能モジ
ュール１５及び１６から出力されるスキャンデータを出
力選択回路１１を通してシリアルに変換し、スキャンパ
ステスト用出力端子１２から出力する。これにより、機
能モジュール１５及び１６の故障が検出可能となる。ク
ロック信号はクロック入力端子８から供給される。

【００１８】例えば、半導体集積回路内部にフリップフ
ロップが１００個存在し、１００通りのパターンを入力
する場合、従来の方法では（１００＋１）×１００×２
＝２０２００パターン必要であるが、図１の実施形態で
は機能モジュール１５及び１６にそれぞれ５０個のフリ
ップフロップが存在するものとすると、最大でも（（５
０＋１）×１００＋２））×２＝１０２０４パターンあ
れば、従来と同等の故障が検出できることになる。

【００１９】次に、本発明の第二の実施形態の半導体集
積回路の試験回路を図２参照して説明する。図２の第二
の実施形態では、図１の第一の実施形態の回路構成から
出力選択回路１１が削除され、スキャンパステスト用出
力端子１２及び１７が機能モジュール毎に設けられてい
る。

【００２０】動作は以下のようになる。シリアル−パラ
レル変換回路９によりパラレルに変換された２種類のス
キャンデータを、スキャンパステスト用フリップフロッ
プＸ１及びＹｎのスキャンデータ入力端子にそれぞれ入
力する。この時、シリアル−パラレル変換回路９により
パラレルに変換した２種類のスキャンデータを、機能モ
ジュール１５または１６のどちらへ入力するかはセレク
タ回路１０により決定する。続いて、前記スキャンパス
テスト用フリップフロップＸ１及びＹｎに入力されたデ
ータをＸ１〜Ｙｎ−ｍ及びＹｎ〜Ｚｎまでそれぞれシフ
トして行くことで、スキャンパステスト用フリップフロ
ップＹｎ−ｍ及びＺｎの出力に接続されたスキャンパス
テスト用出力端子１２及び１７から、機能モジュール１
５及び１６の故障が検出される。つまり、シリアル−パ
ラレル変換回路９によりパラレルに変換されたスキャン
データが、機能モジュール１５及び１６に設定される。
そして、それぞれの機能モジュール１５及び１６から出
力されるスキャンデータをスキャンパステスト用出力端
子１２及び１７から出力する。これにより、機能モジュ
ール１５及び１６の故障が図１の実施例よりも更に早く
検出可能となる。

【００２１】次に、本発明の第三の実施形態の半導体集
積回路の試験回路を図３参照して説明する。図３の第三
の実施形態では、図１の第一の実施形態において組み合
わせ回路２及び３の出力それぞれのすべての排他的論理
和を取るＥＸ−ＯＲ回路１８及び１９が設けられてい
る。

【００２２】動作は以下のようになる。シリアル−パラ
レル変換回路９によりパラレルに変換された２種類のス
キャンデータを、スキャンパステスト用フリップフロッ
プＸ１及びＹｎのスキャンデータ入力端子にそれぞれ入
力する。この時、シリアル−パラレル変換回路９により
パラレルに変換した２種類のスキャンデータを、機能モ
ジュール１５または１６のどちらへ入力するかはセレク
タ回路１０により決定する。続いて、前記スキャンパス
テスト用フリップフロップＸ１及びＹｎに入力されたデ
ータをＸ１〜Ｙｎ−ｍ及びＹｎ〜Ｚｎまでそれぞれシフ
トして行き、スキャンパステスト用フリップフロップＹ
ｎ−ｍ及びＺｎの出力を出力選択回路１１に入力し、選
択出力することで、スキャンパステスト用出力端子１２
から機能モジュール１５及び１６の故障が検出される。
ここで、スキャンデータをシフトして行く時、組み合わ
せ回路２及び３の出力が変化するため、それぞれに接続
されたＥＸ−ＯＲ回路１８及び１９の出力も変化する。
つまり、シリアル−パラレル変換回路９によりパラレル
に変換されたスキャンデータが、機能モジュール１５及
び１６に設定される。そして、それぞれの機能モジュー
ル１５及び１６から出力されるスキャンデータを出力選
択回路１１を通してシリアルに変換し、スキャンパステ
スト用出力端子１２から出力する。同時に、組み合わせ
回路２及び３の出力の変化を、それぞれに接続されてい
るＥＸ−ＯＲ回路１８及び１９から出力する。これによ
り、図１の実施例よりもさらに早い時間で、機能モジュ
ール１５及び１６の故障が検出可能となる。それは、１
回の試験時に捨てられてしまう試験対象外の組み合わせ
回路の出力を、ＥＸ−ＯＲ回路１８及び１９を設けるこ
とで有効利用しているためである。

【００２３】次に、本発明の第四の実施形態の半導体集
積回路の試験回路を図４参照して説明する。図４の第四
の実施形態では、図２の第二の実施形態おいて組み合わ
せ回路２及び３の出力それぞれのすべての排他的論理和
（ＥＸ−ＯＲ回路）を取る回路１８及び１９が設けられ
ている。従って、動作は次のようになる。

【００２４】シリアル−パラレル変換回路９によりパラ
レルに変換された２種類のスキャンデータを、スキャン
パステスト用フリップフロップＸ１及びＹｎのスキャン
データ入力端子にそれぞれ入力する。この時、シリアル
−パラレル変換回路９によりパラレルに変換した２種類
のスキャンデータを、機能モジュール１５または１６の
どちらへ入力するかはセレクタ回路１０により決定す
る。続いて、前記スキャンパステスト用フリップフロッ
プＸ１及びＹｎに入力されたデータをＸ１〜Ｙｎ−ｍ及
びＹｎ〜Ｚｎまでそれぞれシフトして行くことで、スキ
ャンパステスト用フリップフロップＹｎ−ｍ及びＺｎの
出力に接続されたスキャンパステスト用出力端子１２及
び１７から、機能モジュール１５及び１６の故障が検出
される。ここで、スキャンデータをシフトして行く時、
組み合わせ回路２及び３の出力が変化するため、それぞ
れに接続されたＥＸ−ＯＲ回路１８及び１９の出力も変
化する。つまり、シリアル−パラレル変換回路９により
パラレルに変換されたスキャンデータが、機能モジュー
ル１５及び１６に設定される。そして、それぞれの機能
モジュール１５及び１６から出力されるスキャンデータ
をスキャンパステスト用出力端子１２及び１７から出力
する。同時に、組み合わせ回路２及び３の出力の変化
を、それぞれに接続されているＥＸ−ＯＲ回路１８及び
１９から出力する。これにより、図２の実施例よりもさ
らに早い時間で、機能モジュール１５及び１６の故障が
検出可能となる。それは、１回の試験時に捨てられてし
まう試験対象外の組み合わせ回路の出力を、ＥＸ−ＯＲ
回路１８及び１９を設けることで有効利用しているため
である。

【００２５】次に、本発明の第五の実施形態の半導体集
積回路の試験回路を図５を参照して説明する。図５の第
五の実施形態では、図１の第一の実施形態おいて、スキ
ャンパステスト用フリップフロップＸ１〜Ｚｎを図７の
ように構成されたスキャンパステスト用フリップフロッ
プＸＸ１〜ＺＺｎにしたものである。従って、動作は次
のようになる。

【００２６】シリアル−パラレル変換回路９によりパラ
レルに変換された２種類のスキャンデータを、スキャン
パステスト用フリップフロップＸＸ１及びＹＹｎのスキ
ャンデータ入力端子にそれぞれ入力する。この時、シリ
アル−パラレル変換回路９によりパラレルに変換した２
種類のスキャンデータを、機能モジュール１５または１
６のどちらへ入力するかはセレクタ回路１０により決定
する。続いて、前記スキャンパステスト用フリップフロ
ップＸＸ１及びＹＹｎに入力されたデータをＸＸ１〜Ｙ
Ｙｎ−ｍ及びＹＹｎ〜ＺＺｎまでそれぞれシフトして行
き、スキャンパステスト用フリップフロップＹＹｎ−ｍ
及びＺＺｎの出力を出力選択回路１１に入力し、選択出
力することで、スキャンパステスト用出力端子１２から
機能モジュール１５及び１６の故障が検出される。ここ
で、スキャンデータをシフトして行く時、組み合わせ回
路２及び３の出力が変化するため、図７で構成された前
記スキャンパステスト用フリップフロップＸＸ１〜ＹＹ
ｎ−ｍ及びＹＹｎ〜ＺＺｎに存在するＥＸ−ＯＲ回路２
２の出力が変化する。このＥＸ−ＯＲ回路２２は、それ
ぞれの機能モジュール１５及び１６においてシリアルに
接続されているため、最終段にあたるスキャンパステス
ト用フリップフロップＹＹｎ−ｍ及びＺＺｎから出力さ
れるデータも変化する。そして、それぞれに接続された
出力端子４の出力も変化する。つまり、シリアル−パラ
レル変換回路９によりパラレルに変換されたスキャンデ
ータが、機能モジュール１５及び１６に設定される。そ
して、それぞれの機能モジュール１５及び１６から出力
されるスキャンデータを出力選択回路１１を通してシリ
アルに変換し、スキャンパステスト用出力端子１２から
出力する。同時に、組み合わせ回路２及び３の出力の変
化を、スキャンパステスト用フリップフロップＸＸ１〜
ＹＹｎ−ｍ及びＹＹｎ〜ＺＺｎに存在するＥＸ−ＯＲ回
路２２を通して外部端子４から出力する。これにより、
図１の第一の実施形態よりもさらに早い時間で、機能モ
ジュール１５及び１６の故障が検出可能となる。それ
は、１回の試験時に捨てられてしまう試験対象外の組み
合わせ回路の出力を、ＥＸ−ＯＲ回路２２を設けること
で有効利用しているためである。

【００２７】次に、本発明の第六の実施形態の半導体集
積回路の試験回路を図６を参照して説明する。図６の第
六の実施形態では、図２の第二の実施形態おいて、スキ
ャンパステスト用フリップフロップＸ１〜Ｚｎを図７の
ように構成されたスキャンパステスト用フリップフロッ
プＸＸ１〜ＺＺｎにしたものである。従って、動作は次
のようになる。

【００２８】シリアル−パラレル変換回路９によりパラ
レルに変換された２種類のスキャンデータを、スキャン
パステスト用フリップフロップＸＸ１及びＹＹｎのスキ
ャンデータ入力端子にそれぞれ入力する。この時、シリ
アル−パラレル変換回路９によりパラレルに変換した２
種類のスキャンデータを、機能モジュール１５または１
６のどちらへ入力するかはセレクタ回路１０により決定
する。続いて、前記スキャンパステスト用フリップフロ
ップＸＸ１及びＹＹｎに入力されたデータをＸＸ１〜Ｙ
Ｙｎ−ｍ及びＹＹｎ〜ＺＺｎまでそれぞれシフトして行
くことで、スキャンパステスト用フリップフロップＹＹ
ｎ−ｍ及びＺＺｎの出力に接続されたスキャンパステス
ト用出力端子１２及び１７から、機能モジュール１５及
び１６の故障が検出される。ここで、スキャンデータを
シフトして行く時、組み合わせ回路２及び３の出力が変
化するため、図７で構成された前記スキャンパステスト
用フリップフロップＸＸ１〜ＹＹｎ−ｍ及びＹＹｎ〜Ｚ
Ｚｎに存在するＥＸ−ＯＲ回路２２の出力が変化する。
このＥＸ−ＯＲ回路２２は、それぞれの機能モジュール
１５及び１６においてシリアルに接続されているため、
最終段にあたるスキャンパス用フリップフロップＹＹｎ
−ｍ及びＺＺｎから出力されるデータも変化する。そし
て、それぞれに接続された出力端子４の出力も変化す
る。つまり、シリアル−パラレル変換回路９によりパラ
レルに変換されたスキャンデータが、機能モジュール１
５及び１６に設定される。そして、それぞれの機能モジ
ュール１５及び１６から出力されるスキャンデータをス
キャンパステスト用出力端子１２及び１７から出力す
る。同時に、組み合わせ回路２及び３の出力の変化を、
スキャンパステスト用フリップフロップＸＸ１〜ＹＹｎ
−ｍ及びＹＹｎ〜ＺＺｎに存在するＥＸ−ＯＲ回路２２
を通して外部端子４から出力する。これにより、図２の
第二の実施形態よりもさらに早い時間で、機能モジュー
ル１５及び１６の故障が検出可能となる。それは、１回
の試験時に捨てられてしまう試験対象外の組み合わせ回
路の出力を、ＥＸ−ＯＲ回路２２を設けることで有効利
用しているためである。

【００２９】

【発明の効果】本発明によれば、第一の効果は、短いテ
ストパターンで従来と同等の故障が検出できることであ
る。その理由は実施例においても記したように、半導体
集積回路内部にシリアル−パラレル変換回路及び、出力
選択回路を取り込み、さらに機能モジュール毎にスキャ
ンパステスト回路を構成することで、パラレルにスキャ
ンパステストが実行できるためである。

【００３０】第二の効果は、半導体集積回路のテストに
必要となるコストが安くなることである。その理由は、
テストに必要となるテストパターン数が短くて済み、そ
の結果テスト時間が短縮されるためである。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態を示す図である。

【図２】本発明の第二の実施の形態を示す図である。

【図３】本発明の第三の実施の形態を示す図である。

【図４】本発明の第四の実施の形態を示す図である。

【図５】本発明の第五の実施の形態を示す図である。

【図６】本発明の第六の実施の形態を示す図である。

【図７】本発明のスキャンパス用フリップフロップ回路
の一実施例を示す図である。

【図８】従来のスキャンパステスト方式の試験回路の一
例を示すブロック図である。

【図９】フリップフロップの入力部分にセレクタを追加
した従来からスキャンパステスト用回路に使われている
構成を示す。

【符号の説明】

１ データ入力端子 ２ 組み合わせ回路 ３ 組み合わせ回路 ４ 出力端子 ５ スキャンパステスト用モード切り替え制御端子 ６ スキャンパステスト用モード切り替え制御端子 ７ スキャンパステスト用データ入力端子 ８ クロック入力端子 ９ シリアル−パラレル変換回路 １０ スキャンデータ用セレクタ回路 １１ 出力データ選択回路 １２ スキャンパステスト用出力端子 １３ スキャンデータ用セレクタ回路制御信号 １４ 出力データ選択回路制御信号 １５ 機能モジュール １６ 機能モジュール １７ スキャンパステスト用出力端子 １８ ＥＸ−ＯＲ回路 １９ ＥＸ−ＯＲ回路 ２０ セレクタ回路 ２１ フリップフロップ回路 ２２ ＥＸ−ＯＲ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 スキャンパステスト用フリップフロップ
   と、スキャンパステスト用データ入力端子から入力され
   るスキャンデータをパラレルに変換するシリアル−パラ
   レル変換回路と、スキャンパステスト結果出力データを
   スキャンパステスト用出力端子にシリアルで出力する出
   力選択回路を半導体集積回路内に有し、かつ半導体集積
   回路を機能モジュール毎に回路を分割し、前記機能モジ
   ュール毎にスキャンパス用シフトレジスタを構成したこ
   とを特徴とする半導体集積回路の試験回路。
2. 【請求項２】 スキャンパステスト用フリップフロップ
   と、スキャンパステスト用データ入力端子から入力され
   るスキャンデータをパラレルに変換するシリアル−パラ
   レル変換回路を半導体集積回路内に有し、かつ半導体集
   積回路を機能モジュール毎に回路を分割し、前記機能モ
   ジュール毎にスキャンパス用シフトレジスタを構成し、
   前記各機能モジュールに接続されているスキャンパステ
   スト用出力端子の出力をそれぞれ観測することを特徴と
   する半導体集積回路の試験回路。
3. 【請求項３】 前記請求項１において、前記各機能モジ
   ュール内に存在する組み合わせ回路の出力総てのＥＸ−
   ＯＲを取ることを特徴とする前記請求項１記載の半導体
   集積回路の試験回路。
4. 【請求項４】 前記請求項１において、前記スキャンパ
   ステスト用フリップフロップがＥＸ−ＯＲ回路を備え、
   前記各機能モジュール内に存在する組み合わせ回路の出
   力を前記スキャンパステスト用フリップフロップが有す
   るＥＸ−ＯＲ回路を通して出力することを特徴とする前
   記請求項１記載の半導体集積回路の試験回路。
5. 【請求項５】 前記請求項２において、前記各機能モジ
   ュール内に存在する組み合わせ回路の出力総てのＥＸ−
   ＯＲを取ることを特徴とする前記請求項２記載の半導体
   集積回路の試験回路。
6. 【請求項６】 前記請求項２において、前記スキャンパ
   ステスト用フリップフロップがＥＸ−ＯＲ回路を備え、
   前記各機能モジュール内に存在する組み合わせ回路の出
   力を前記スキャンパステスト用フリップフロップが有す
   るＥＸ−ＯＲ回路を通して出力することを特徴とする前
   記請求項２記載の半導体集積回路の試験回路。