JP2005257290A - 半導体集積回路のテスト方法およびテスト回路 - Google Patents
半導体集積回路のテスト方法およびテスト回路 Download PDFInfo
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Abstract
【解決手段】BIST回路110とスキャンテスト設計対象回路120をともに有する半導体集積回路において、スキャンテスト設計対象回路120とのインタフェースとなるBIST回路110の入出力端子部にバウンダリスキャン回路101を形成し、スキャンテスト設計対象回路120のスキャンテスト時にバウンダリスキャン回路101がスキャンチェーンの一部として機能するように制御することで、BIST回路110とスキャンテスト設計対象回路120とのインタフェース部分をATPGで自動発生したテストパターンを用いてテストする。
【選択図】 図1
Description
102 BIST回路
103 入出力端子
104 スキャンテスト設計対象回路内の組合せ回路
105 スキャンチェーン
110 BIST設計対象回路
120 スキャンテスト設計対象回路
201 テストアクセスポート(TAP)コントローラ
203 バウンダリスキャンセル回路
207 入出力信号
401 入力データ
402 入力データ/スキャンキャプチャデータ切替え信号
403 スキャンデータ入力
404 スキャンデータ入力切替え信号
405、406 データ入力選択回路
407 出力データ
408 フリップフロップ回路
701 BIST時の入力データ
702 スキャン入力切替え端子
703 スキャン入力端子
704 スキャン出力端子
Claims (4)
- 自己診断機能を有するテスト対象回路(以下、BIST回路)とスキャンテスト設計対象回路とを有する半導体集積回路のテスト方法であって、
前記スキャンテスト設計対象回路のスキャンテスト時に、前記スキャンテスト設計対象回路とのインタフェースとなる前記BIST回路の入出力端子部に備えたバウンダリスキャン回路をスキャンチェーンの一部として機能させる半導体集積回路のテスト方法。 - 自己診断機能を有するテスト対象回路(以下、BIST回路)とスキャンテスト設計対象回路とを有する半導体集積回路のテスト回路であって、
前記スキャンテスト設計対象回路とのインタフェースとなる前記BIST回路の入出力端子部に付加されたバウンダリスキャン回路と、
前記スキャンテスト設計対象回路のスキャンテスト時に前記バウンダリスキャン回路をスキャンチェーンの一部として機能させる制御回路と、
を備える半導体集積回路のテスト回路。 - 前記バウンダリスキャン回路は前記BIST回路の内部に形成される請求項2記載の半導体集積回路のテスト回路。
- 前記バウンダリスキャン回路は前記BIST回路の周囲に形成される請求項2記載の半導体集積回路のテスト回路。
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JP2004065335A JP2005257290A (ja) | 2004-03-09 | 2004-03-09 | 半導体集積回路のテスト方法およびテスト回路 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016091134A (ja) * | 2014-10-31 | 2016-05-23 | 株式会社メガチップス | 半導体装置、及び半導体装置の信頼性テスト方法 |
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2004
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