JPH0961496A - 半導体集積回路装置および論理テスト方法 - Google Patents
半導体集積回路装置および論理テスト方法Info
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- JPH0961496A JPH0961496A JP7219367A JP21936795A JPH0961496A JP H0961496 A JPH0961496 A JP H0961496A JP 7219367 A JP7219367 A JP 7219367A JP 21936795 A JP21936795 A JP 21936795A JP H0961496 A JPH0961496 A JP H0961496A
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- input
- signal
- circuit
- test
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Abstract
(57)【要約】
【目的】 テスト専用の端子を設けることなく、通常の
信号ピンをマルチプレックスすることによってテスト動
作時に必要なピン数を最小限に抑え、さらにテスト時間
およびコストが低減できるLSIおよび論理テスト方法
を提供する。 【構成】 論理機能を実現する論理回路と、これをテス
トするためのテスト回路とから構成されるLSIであっ
て、このテスト回路として、複数の入力パッドと論理回
路との間に接続される入力回路2aと、論理回路と複数
の出力パッドとの間に接続される出力回路とが備えら
れ、この入力回路2aにおいて、1つの入力パッドPa
d11に入力されるテスト信号に基づいてテスト用の内
部入力信号(1)〜(n)が生成されて論理回路に入力
され、そして出力回路においては、論理回路からのテス
ト結果の内部出力信号(1)〜(n)に基づいて出力信
号が1つの出力パッドから出力されるようになってい
る。
信号ピンをマルチプレックスすることによってテスト動
作時に必要なピン数を最小限に抑え、さらにテスト時間
およびコストが低減できるLSIおよび論理テスト方法
を提供する。 【構成】 論理機能を実現する論理回路と、これをテス
トするためのテスト回路とから構成されるLSIであっ
て、このテスト回路として、複数の入力パッドと論理回
路との間に接続される入力回路2aと、論理回路と複数
の出力パッドとの間に接続される出力回路とが備えら
れ、この入力回路2aにおいて、1つの入力パッドPa
d11に入力されるテスト信号に基づいてテスト用の内
部入力信号(1)〜(n)が生成されて論理回路に入力
され、そして出力回路においては、論理回路からのテス
ト結果の内部出力信号(1)〜(n)に基づいて出力信
号が1つの出力パッドから出力されるようになってい
る。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置
(LSI)のテスト技術に関し、たとえばASICなど
のLSI、特に多ピンのゲートアレーに搭載される論理
回路のテスト回路において、テストに必要なピン数、テ
スト時間およびコストを最小限に抑えることが可能なL
SIおよび論理テスト方法に適用して有効な技術に関す
る。
(LSI)のテスト技術に関し、たとえばASICなど
のLSI、特に多ピンのゲートアレーに搭載される論理
回路のテスト回路において、テストに必要なピン数、テ
スト時間およびコストを最小限に抑えることが可能なL
SIおよび論理テスト方法に適用して有効な技術に関す
る。
【0002】
【従来の技術】たとえば、発明者が検討したところによ
れば、LSIのテスト回路としては、テストに専用のデ
ータ入力ピンを用いてテスト動作時の必要パッド数を低
減する技術などが考えられる。この技術においては、特
別のパッドから入力されたデータをテスト動作時と通常
動作時で切り換えて使い、このパッドからのデータ入力
によりテストを行っており、そのためにテストデータを
複数のラッチ回路に分配するためのデコーダが備えられ
ている(特開昭58−118123号公報)。
れば、LSIのテスト回路としては、テストに専用のデ
ータ入力ピンを用いてテスト動作時の必要パッド数を低
減する技術などが考えられる。この技術においては、特
別のパッドから入力されたデータをテスト動作時と通常
動作時で切り換えて使い、このパッドからのデータ入力
によりテストを行っており、そのためにテストデータを
複数のラッチ回路に分配するためのデコーダが備えられ
ている(特開昭58−118123号公報)。
【0003】
【発明が解決しようとする課題】ところが、前記のよう
なLSIのテスト回路技術においては、実際にLSIを
テストする場合、パッドを介してLSIが持つ信号線
(入力信号、出力信号、入出力信号)を外部とやり取り
するが、その数が、それをテストするLSIテスターの
信号線の数を超えてしまう場合があり、その際はテスト
ができなくなるということが考えられる。
なLSIのテスト回路技術においては、実際にLSIを
テストする場合、パッドを介してLSIが持つ信号線
(入力信号、出力信号、入出力信号)を外部とやり取り
するが、その数が、それをテストするLSIテスターの
信号線の数を超えてしまう場合があり、その際はテスト
ができなくなるということが考えられる。
【0004】そこで、本発明の目的は、テスト専用の端
子を設けることなく、通常の信号ピンをマルチプレック
スすることによってテスト動作時に必要なピン数を最小
限に抑え、さらにテスト時間およびコストを低減するこ
とができるLSIおよび論理テスト方法を提供すること
にある。
子を設けることなく、通常の信号ピンをマルチプレック
スすることによってテスト動作時に必要なピン数を最小
限に抑え、さらにテスト時間およびコストを低減するこ
とができるLSIおよび論理テスト方法を提供すること
にある。
【0005】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0007】すなわち、本発明のLSIは、論理回路の
他に、この論理回路用のテスト回路が搭載される半導体
集積回路装置に適用されるものであり、前記テスト回路
に、複数の入力パッドと論理回路との間に接続される入
力回路と、論理回路と複数の出力パッドとの間に接続さ
れる出力回路とを有し、入力回路および出力回路を論理
回路の通常動作時以外にテスト動作時でも共用して動作
させるものである。
他に、この論理回路用のテスト回路が搭載される半導体
集積回路装置に適用されるものであり、前記テスト回路
に、複数の入力パッドと論理回路との間に接続される入
力回路と、論理回路と複数の出力パッドとの間に接続さ
れる出力回路とを有し、入力回路および出力回路を論理
回路の通常動作時以外にテスト動作時でも共用して動作
させるものである。
【0008】この場合に、前記入力回路には、入力パッ
ドからの入力信号と入力選択信号とを入力とする複数の
第1選択手段と、この第1選択手段からの出力信号とラ
ッチ信号とを入力とする保持手段と、第1選択手段から
の出力信号と保持手段からの出力信号とラッチ出力選択
信号とを入力とする複数の第2選択手段とを備え、また
前記出力回路には、論理回路からの出力信号と出力選択
信号とを入力とする複数の第3選択手段を備えるように
したものであり、特に同一の半導体基板上に搭載して多
ピンのゲートアレーに適用するようにしたものである。
ドからの入力信号と入力選択信号とを入力とする複数の
第1選択手段と、この第1選択手段からの出力信号とラ
ッチ信号とを入力とする保持手段と、第1選択手段から
の出力信号と保持手段からの出力信号とラッチ出力選択
信号とを入力とする複数の第2選択手段とを備え、また
前記出力回路には、論理回路からの出力信号と出力選択
信号とを入力とする複数の第3選択手段を備えるように
したものであり、特に同一の半導体基板上に搭載して多
ピンのゲートアレーに適用するようにしたものである。
【0009】また、本発明の論理テスト方法は、複数の
入力パッドのうちのいずれか1つに入力されるテスト信
号に基づいて、複数の第1選択手段への入力選択信号、
複数の保持手段へのラッチ信号、および複数の第2選択
手段へのラッチ出力選択信号を任意に設定してテスト用
の内部入力信号を生成し、このテスト用の内部入力信号
を論理回路に入力し、さらにこの論理回路からの出力信
号に基づいて、複数の第3選択手段への出力選択信号を
任意に設定してテスト結果用の出力信号を生成し、この
テスト結果用の出力信号を複数の出力パッドのうちのい
ずれか1つから出力するものである。
入力パッドのうちのいずれか1つに入力されるテスト信
号に基づいて、複数の第1選択手段への入力選択信号、
複数の保持手段へのラッチ信号、および複数の第2選択
手段へのラッチ出力選択信号を任意に設定してテスト用
の内部入力信号を生成し、このテスト用の内部入力信号
を論理回路に入力し、さらにこの論理回路からの出力信
号に基づいて、複数の第3選択手段への出力選択信号を
任意に設定してテスト結果用の出力信号を生成し、この
テスト結果用の出力信号を複数の出力パッドのうちのい
ずれか1つから出力するものである。
【0010】
【作用】前記したLSIおよび論理テスト方法によれ
ば、複数の入力パッドまたは出力パッドと論理回路との
間に入力回路および出力回路によるテスト回路が接続さ
れることにより、このテスト回路を動作させて通常動作
時の論理機能を実現するとともに、論理回路のテスト動
作も可能にすることができ、よってテスト回路を論理回
路のテスト動作時と通常動作時で共用することができ
る。
ば、複数の入力パッドまたは出力パッドと論理回路との
間に入力回路および出力回路によるテスト回路が接続さ
れることにより、このテスト回路を動作させて通常動作
時の論理機能を実現するとともに、論理回路のテスト動
作も可能にすることができ、よってテスト回路を論理回
路のテスト動作時と通常動作時で共用することができ
る。
【0011】この場合に、テスト回路の入力回路におい
ては、入力パッドのいずれか1つに入力されるテスト信
号に基づいて、入力選択信号、ラッチ信号、ラッチ出力
選択信号を任意に設定してテスト用の内部入力信号を生
成し、これを第2選択手段から出力して論理回路に入力
することができる。
ては、入力パッドのいずれか1つに入力されるテスト信
号に基づいて、入力選択信号、ラッチ信号、ラッチ出力
選択信号を任意に設定してテスト用の内部入力信号を生
成し、これを第2選択手段から出力して論理回路に入力
することができる。
【0012】また、出力回路においては、論理回路から
の出力信号に基づいて、出力選択信号を任意に設定して
テスト結果用の出力信号を生成し、これを第3選択手段
から出力して複数の出力パッドのいずれか1つから出力
することができる。
の出力信号に基づいて、出力選択信号を任意に設定して
テスト結果用の出力信号を生成し、これを第3選択手段
から出力して複数の出力パッドのいずれか1つから出力
することができる。
【0013】これにより、テスト専用の端子を設けるこ
となく、通常の信号パッドをマルチプレックスすること
によって信号本数をできるだけ少なくし、さらにテスト
パターンの作成ができるだけ複雑にならないように配慮
して、テスト時間およびテストコストの長大化を最小限
に抑えるとともに、テストパターンの発生も容易に行う
ことができる。特に、多ピンのゲートアレーによるLS
Iに良好に適用することができる。
となく、通常の信号パッドをマルチプレックスすること
によって信号本数をできるだけ少なくし、さらにテスト
パターンの作成ができるだけ複雑にならないように配慮
して、テスト時間およびテストコストの長大化を最小限
に抑えるとともに、テストパターンの発生も容易に行う
ことができる。特に、多ピンのゲートアレーによるLS
Iに良好に適用することができる。
【0014】すなわち、テスト用の付加回路が少なくな
り、かつテスト動作時と通常動作時での信号の流れの違
いが少なく、本発明に対する比較検討例においてはテス
ト回路でのデータの多重度が大きいために通常動作で入
力経路となる部分でもテスト動作時の入力経路に含まれ
ない部分が多くなり、その部分にある欠陥を検出できな
くなるという問題点が生じたが、本発明においてはそれ
を解決し、そのデータ多重度を必要最小限に抑えること
ができるようになっている。
り、かつテスト動作時と通常動作時での信号の流れの違
いが少なく、本発明に対する比較検討例においてはテス
ト回路でのデータの多重度が大きいために通常動作で入
力経路となる部分でもテスト動作時の入力経路に含まれ
ない部分が多くなり、その部分にある欠陥を検出できな
くなるという問題点が生じたが、本発明においてはそれ
を解決し、そのデータ多重度を必要最小限に抑えること
ができるようになっている。
【0015】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【0016】図1は本発明の一実施例であるLSIを示
す概略構成図、図2は本実施例のLSIに搭載されるテ
スト回路の入力回路を示す回路図、図3はテスト回路の
出力回路を示す回路図、図4は入力回路の信号例を示す
説明図、図5は出力回路の信号例を示す説明図である。
す概略構成図、図2は本実施例のLSIに搭載されるテ
スト回路の入力回路を示す回路図、図3はテスト回路の
出力回路を示す回路図、図4は入力回路の信号例を示す
説明図、図5は出力回路の信号例を示す説明図である。
【0017】まず、図1により本実施例のLSIの構成
を説明する。
を説明する。
【0018】本実施例のLSIは、たとえば論理回路の
他に、この論理回路用のテスト回路が搭載される多ピン
のゲートアレーによるLSIとされ、論理機能を実現す
る内部論理回路1と、この内部論理回路1をテストする
ためのテスト回路2とから構成され、このテスト回路2
として、外部信号入力用の複数の入力パッドと内部論理
回路1との間に接続される入力回路2aと、内部論理回
路1と外部信号出力用の複数の出力パッドとの間に接続
される出力回路2bとが備えられている。
他に、この論理回路用のテスト回路が搭載される多ピン
のゲートアレーによるLSIとされ、論理機能を実現す
る内部論理回路1と、この内部論理回路1をテストする
ためのテスト回路2とから構成され、このテスト回路2
として、外部信号入力用の複数の入力パッドと内部論理
回路1との間に接続される入力回路2aと、内部論理回
路1と外部信号出力用の複数の出力パッドとの間に接続
される出力回路2bとが備えられている。
【0019】テスト回路2を構成する入力回路2aは、
たとえば図2に示すように、入力パッドPad11〜P
adn1からの入力信号と入力選択信号1〜nとを入力
とする複数のセレクタS11〜Sn1(第1選択手段)
と、このセレクタS11〜Sn1からの出力信号とラッ
チ信号1〜nとを入力とするラッチL1〜Ln(保持手
段)と、セレクタS11〜Sn1からの出力信号とラッ
チL1〜Lnからの出力信号とラッチ出力選択信号とを
入力とする複数のセレクタS12〜Sn2(第2選択手
段)とから構成されている。なお、この入力回路2aに
おける入力選択信号1〜n、ラッチ信号1〜n、ラッチ
出力選択信号は図示しないデコーダにより生成されて供
給されるようになっている。
たとえば図2に示すように、入力パッドPad11〜P
adn1からの入力信号と入力選択信号1〜nとを入力
とする複数のセレクタS11〜Sn1(第1選択手段)
と、このセレクタS11〜Sn1からの出力信号とラッ
チ信号1〜nとを入力とするラッチL1〜Ln(保持手
段)と、セレクタS11〜Sn1からの出力信号とラッ
チL1〜Lnからの出力信号とラッチ出力選択信号とを
入力とする複数のセレクタS12〜Sn2(第2選択手
段)とから構成されている。なお、この入力回路2aに
おける入力選択信号1〜n、ラッチ信号1〜n、ラッチ
出力選択信号は図示しないデコーダにより生成されて供
給されるようになっている。
【0020】入力パッドPad11〜Padn1は、外
部から信号を入力するパッドである。この入力回路2a
の例では、入力パッドPad11に入力する信号をセレ
クタS11〜Sn1で切り換えて内部入力信号(1)〜
(n)のパッド側に接続されているラッチL1〜Ln
に、それぞれの入力で必要とするデータをラッチし、各
内部入力信号(1)〜(n)に必要なデータをそれぞれ
のラッチL1〜LnからセレクタS12〜Sn2を介し
て供給し、これによりテストが行われる。
部から信号を入力するパッドである。この入力回路2a
の例では、入力パッドPad11に入力する信号をセレ
クタS11〜Sn1で切り換えて内部入力信号(1)〜
(n)のパッド側に接続されているラッチL1〜Ln
に、それぞれの入力で必要とするデータをラッチし、各
内部入力信号(1)〜(n)に必要なデータをそれぞれ
のラッチL1〜LnからセレクタS12〜Sn2を介し
て供給し、これによりテストが行われる。
【0021】図中、セレクタS11〜Sn1,S12〜
Sn2はデータセレクタ回路を示す。セレクタS11
で、入力選択信号1に“1”が入力されたときに選択さ
れる出力を“1”出力、“0”が入力されたときに選択
される出力を“0”出力とする。セレクタS21〜Sn
1,S12〜Sn2の入力において、各セレクタS21
〜Sn1,S12〜Sn2の入力選択信号2〜n、ラッ
チ出力選択信号に“1”が入力されたときに選択される
入力を“1”入力、“0”が入力されたときに選択され
る入力を“0”入力とする。
Sn2はデータセレクタ回路を示す。セレクタS11
で、入力選択信号1に“1”が入力されたときに選択さ
れる出力を“1”出力、“0”が入力されたときに選択
される出力を“0”出力とする。セレクタS21〜Sn
1,S12〜Sn2の入力において、各セレクタS21
〜Sn1,S12〜Sn2の入力選択信号2〜n、ラッ
チ出力選択信号に“1”が入力されたときに選択される
入力を“1”入力、“0”が入力されたときに選択され
る入力を“0”入力とする。
【0022】セレクタS11の入力は、入力パッドPa
d11から供給される。セレクタS11の“1”出力は
ラッチL1のデータ入力およびセレクタS12の“0”
入力に接続される。セレクタS11の“0”出力は、セ
レクタS21〜Sn1の“1”入力に共通に接続され
る。また、セレクタS21〜Sn1の“0”入力は、そ
れぞれ入力パッドPad21〜Padn1から供給され
る。ラッチL1〜Lnの入力は、セレクタS11〜Sn
1の“1”出力に接続される。セレクタS12〜Sn2
の“0”入力は、セレクタS11の“1”出力、セレク
タS21〜Sn1の各出力が接続され、“1”入力はラ
ッチL1〜Lnの出力が接続される。
d11から供給される。セレクタS11の“1”出力は
ラッチL1のデータ入力およびセレクタS12の“0”
入力に接続される。セレクタS11の“0”出力は、セ
レクタS21〜Sn1の“1”入力に共通に接続され
る。また、セレクタS21〜Sn1の“0”入力は、そ
れぞれ入力パッドPad21〜Padn1から供給され
る。ラッチL1〜Lnの入力は、セレクタS11〜Sn
1の“1”出力に接続される。セレクタS12〜Sn2
の“0”入力は、セレクタS11の“1”出力、セレク
タS21〜Sn1の各出力が接続され、“1”入力はラ
ッチL1〜Lnの出力が接続される。
【0023】テスト回路2を構成する出力回路2bは、
たとえば図3に示すように、内部論理回路1からの内部
出力信号(1)〜(n)と出力選択信号1〜nとを入力
とする複数のセレクタS13〜Sn3(第3選択手段)
から構成されている。なお、この出力回路2bにおける
出力選択信号1〜nは図示しないデコーダにより生成さ
れて供給されるようになっている。
たとえば図3に示すように、内部論理回路1からの内部
出力信号(1)〜(n)と出力選択信号1〜nとを入力
とする複数のセレクタS13〜Sn3(第3選択手段)
から構成されている。なお、この出力回路2bにおける
出力選択信号1〜nは図示しないデコーダにより生成さ
れて供給されるようになっている。
【0024】出力パッドPad12〜Padn2は、外
部への信号を出力するパッドである。この出力回路2b
の例では、テスト動作時、セレクタS13〜Sn3の出
力選択信号1〜nをコントロールすることにより、出力
パッドPad12に、出力パッドPad12〜Padn
2の信号を切り換えて出力する。
部への信号を出力するパッドである。この出力回路2b
の例では、テスト動作時、セレクタS13〜Sn3の出
力選択信号1〜nをコントロールすることにより、出力
パッドPad12に、出力パッドPad12〜Padn
2の信号を切り換えて出力する。
【0025】図中、セレクタS13〜Sn3はデータセ
レクタ回路を示す。セレクタS13で出力選択信号1に
“1”が入力されたときに選択される入力を“1”入
力、“0”が入力されたときに選択される入力を“0”
入力とする。また、セレクタS23〜Sn3において
は、出力選択信号2〜nのそれぞれに“1”が入力され
たときにデータが出力されるのを“1”出力、“0”が
入力されたときにデータが出力されるのを“0”出力と
する。
レクタ回路を示す。セレクタS13で出力選択信号1に
“1”が入力されたときに選択される入力を“1”入
力、“0”が入力されたときに選択される入力を“0”
入力とする。また、セレクタS23〜Sn3において
は、出力選択信号2〜nのそれぞれに“1”が入力され
たときにデータが出力されるのを“1”出力、“0”が
入力されたときにデータが出力されるのを“0”出力と
する。
【0026】セレクタS13の“1”入力は内部出力信
号(1)に接続され、“0”入力はセレクタS23〜S
n3の全ての“1”出力に接続される。セレクタS23
の入力は内部出力信号(2)に接続され、“0”出力は
出力パッドPad22に接続される。同様に、セレクタ
S33〜Sn3の入力は内部出力信号(3)〜(n)に
接続され、“0”出力は出力パッドPad32〜Pad
n2に接続される。
号(1)に接続され、“0”入力はセレクタS23〜S
n3の全ての“1”出力に接続される。セレクタS23
の入力は内部出力信号(2)に接続され、“0”出力は
出力パッドPad22に接続される。同様に、セレクタ
S33〜Sn3の入力は内部出力信号(3)〜(n)に
接続され、“0”出力は出力パッドPad32〜Pad
n2に接続される。
【0027】次に、本実施例の作用について、始めに入
力回路2aの動作を図4の信号例に基づいて説明する。
力回路2aの動作を図4の信号例に基づいて説明する。
【0028】テスト動作時は、たとえば図4(a) に示す
ように、入力選択信号1〜n、ラッチ信号1〜nに対し
て順に“1”をセットし、この場合にラッチ出力選択信
号はDisableとなっている。すなわち、まず内部
入力信号(1)に入力すべきデータをラッチL1にラッ
チするため、セレクタS11は“1”出力を選択し、入
力パッドPad11に入力したデータをラッチL1にラ
ッチする。
ように、入力選択信号1〜n、ラッチ信号1〜nに対し
て順に“1”をセットし、この場合にラッチ出力選択信
号はDisableとなっている。すなわち、まず内部
入力信号(1)に入力すべきデータをラッチL1にラッ
チするため、セレクタS11は“1”出力を選択し、入
力パッドPad11に入力したデータをラッチL1にラ
ッチする。
【0029】さらに、内部入力信号(2)に入力すべき
データをラッチL2にラッチするためには、セレクタS
11は“0”出力を選択し、セレクタS21は“1”入
力を選択し、入力パッドPad11に入力されるデータ
をラッチL2にラッチする。内部入力信号(3)以降も
同様にして、内部入力信号(3)〜(n)までのデータ
をラッチL3〜Lnにそれぞれ保持する。
データをラッチL2にラッチするためには、セレクタS
11は“0”出力を選択し、セレクタS21は“1”入
力を選択し、入力パッドPad11に入力されるデータ
をラッチL2にラッチする。内部入力信号(3)以降も
同様にして、内部入力信号(3)〜(n)までのデータ
をラッチL3〜Lnにそれぞれ保持する。
【0030】そして、全てのデータをラッチL1〜Ln
にラッチした後、セレクタS12〜Sn2を“1”入力
の選択にして、内部入力信号(1)〜(n)までにラッ
チL1〜Lnに保持したデータを供給する。
にラッチした後、セレクタS12〜Sn2を“1”入力
の選択にして、内部入力信号(1)〜(n)までにラッ
チL1〜Lnに保持したデータを供給する。
【0031】実際に、テストを実行する場合、すなわち
内部入力信号(1)〜(n)にデータを入れるときに
は、図4(b) に示すように、入力選択信号1〜n、ラッ
チ信号1〜nはDon’t Careとされ、ラッチ出
力選択信号に“1”をセットすることにより、テスト信
号を内部論理回路1に供給することができる。
内部入力信号(1)〜(n)にデータを入れるときに
は、図4(b) に示すように、入力選択信号1〜n、ラッ
チ信号1〜nはDon’t Careとされ、ラッチ出
力選択信号に“1”をセットすることにより、テスト信
号を内部論理回路1に供給することができる。
【0032】一方、通常動作時は、図4(c) に示すよう
に、入力選択信号1にのみ“1”をセットすることで、
セレクタS11は“1”出力を選択し、セレクタS21
〜Sn1は“0”入力を選択し、セレクタS12〜Sn
2は“0”入力を選択することにより、入力パッドPa
d11〜Padn1のそれぞれに入力されたデータをそ
のまま内部論理回路1に供給することができる。
に、入力選択信号1にのみ“1”をセットすることで、
セレクタS11は“1”出力を選択し、セレクタS21
〜Sn1は“0”入力を選択し、セレクタS12〜Sn
2は“0”入力を選択することにより、入力パッドPa
d11〜Padn1のそれぞれに入力されたデータをそ
のまま内部論理回路1に供給することができる。
【0033】続いて、出力回路2bの動作を図5の信号
例に基づいて説明する。
例に基づいて説明する。
【0034】テスト動作時は、たとえば図5(a) に示す
ように、出力選択信号1〜nに対して順に“1”をセッ
トする。すなわち、たとえば内部出力信号(1)を出力
パッドPad12へ出力する場合、セレクタS13は
“1”入力を選択し、なおかつセレクタS23〜Sn3
は“0”出力へデータを出力するように動作させる。
ように、出力選択信号1〜nに対して順に“1”をセッ
トする。すなわち、たとえば内部出力信号(1)を出力
パッドPad12へ出力する場合、セレクタS13は
“1”入力を選択し、なおかつセレクタS23〜Sn3
は“0”出力へデータを出力するように動作させる。
【0035】また、内部出力信号(2)を出力パッドP
ad12へ出力する場合には、セレクタS13は“0”
入力を選択し、セレクタS23は“1”出力へデータを
出力し、なおかつセレクタS33〜Sn3は、“0”出
力へデータを出力するように動作させる。
ad12へ出力する場合には、セレクタS13は“0”
入力を選択し、セレクタS23は“1”出力へデータを
出力し、なおかつセレクタS33〜Sn3は、“0”出
力へデータを出力するように動作させる。
【0036】同様に、内部出力信号(3)〜(n)を出
力パッドPad12へ出力する場合にも、セレクタS1
3は“0”入力を選択し、出力する内部出力信号(3)
〜(n)に対応するセレクタS33〜Sn3は“1”出
力へデータを出力し、なおかつ他のセレクタS43〜S
n3は“0”出力へデータを出力するように動作させ
る。これにより、全ての内部出力信号(1)〜(n)を
出力パッドPad12からテスト結果として出力するこ
とができる。
力パッドPad12へ出力する場合にも、セレクタS1
3は“0”入力を選択し、出力する内部出力信号(3)
〜(n)に対応するセレクタS33〜Sn3は“1”出
力へデータを出力し、なおかつ他のセレクタS43〜S
n3は“0”出力へデータを出力するように動作させ
る。これにより、全ての内部出力信号(1)〜(n)を
出力パッドPad12からテスト結果として出力するこ
とができる。
【0037】一方、通常動作時は、図5(b) に示すよう
に、出力選択信号1にのみ“1”をセットすることで、
セレクタS13は“1”出力を選択し、セレクタS23
〜Sn3は“0”入力を選択することにより、通常動作
時の内部出力信号(1)〜(n)のそのままのデータを
出力パッドPad12〜Padn2のそれぞれから出力
することができる。
に、出力選択信号1にのみ“1”をセットすることで、
セレクタS13は“1”出力を選択し、セレクタS23
〜Sn3は“0”入力を選択することにより、通常動作
時の内部出力信号(1)〜(n)のそのままのデータを
出力パッドPad12〜Padn2のそれぞれから出力
することができる。
【0038】従って、本実施例のLSIによれば、通常
動作時およびテスト動作時で入力パッドPad11〜P
adn1および出力パッドPad12〜Padn2を共
用し、テスト時におけるテスト回路2の入力回路2aに
おいては、入力パッドPad11に入力されるテスト信
号に基づいてテスト用の内部入力信号(1)〜(n)を
生成して内部論理回路1に入力し、そして出力回路2b
においては、内部論理回路1からの内部出力信号(1)
〜(n)に基づいてテスト結果用の出力信号を出力パッ
ドPad12から出力することができるので、テスト用
の付加回路が少なくなり、かつテスト動作時と通常動作
時での信号の流れの違いを少なくして、テスト時間およ
びテストコストの長大化を最小限に抑えるとともに、テ
ストパターンの発生も容易に行うことができる。
動作時およびテスト動作時で入力パッドPad11〜P
adn1および出力パッドPad12〜Padn2を共
用し、テスト時におけるテスト回路2の入力回路2aに
おいては、入力パッドPad11に入力されるテスト信
号に基づいてテスト用の内部入力信号(1)〜(n)を
生成して内部論理回路1に入力し、そして出力回路2b
においては、内部論理回路1からの内部出力信号(1)
〜(n)に基づいてテスト結果用の出力信号を出力パッ
ドPad12から出力することができるので、テスト用
の付加回路が少なくなり、かつテスト動作時と通常動作
時での信号の流れの違いを少なくして、テスト時間およ
びテストコストの長大化を最小限に抑えるとともに、テ
ストパターンの発生も容易に行うことができる。
【0039】具体的には、テスト信号を加えてLSI内
部で複数の入力パッドPad11〜Padn1、出力パ
ッドPad12〜Padn2を切り換えて使うことによ
り、外部からは1つの入力パッドPad11、出力パッ
ドPad12の信号として見える回路とすることがで
き、よってテストデータの入力パッドPad11として
専用の端子を設けないで通常の信号パッドをマルチプレ
ックスし、このマルチプレックスする信号本数もできる
だけ少なくし、テストパターンの作成ができるだけ複雑
にならないように配慮してテスト時間の長大化を最小限
に抑えることができる。
部で複数の入力パッドPad11〜Padn1、出力パ
ッドPad12〜Padn2を切り換えて使うことによ
り、外部からは1つの入力パッドPad11、出力パッ
ドPad12の信号として見える回路とすることがで
き、よってテストデータの入力パッドPad11として
専用の端子を設けないで通常の信号パッドをマルチプレ
ックスし、このマルチプレックスする信号本数もできる
だけ少なくし、テストパターンの作成ができるだけ複雑
にならないように配慮してテスト時間の長大化を最小限
に抑えることができる。
【0040】また、本実施例においては、ラッチL1〜
Lnで切り換える信号の組み合わせを工夫、たとえば独
立した2つのブロック間での切り換えにすることができ
れば、それぞれのブロックをテストするテストパターン
を生成して組み合わせればよく、よってテストパターン
の発生もさらに容易に行うことができる。
Lnで切り換える信号の組み合わせを工夫、たとえば独
立した2つのブロック間での切り換えにすることができ
れば、それぞれのブロックをテストするテストパターン
を生成して組み合わせればよく、よってテストパターン
の発生もさらに容易に行うことができる。
【0041】さらに、テスト用の付加回路も少なくな
り、かつテスト時と通常動作時での信号の流れの違いが
少ないので、テスト回路2でのデータの多重度を必要最
小限に抑えて通常動作で信号経路となる部分でもテスト
時の信号経路に含まれるようにして、その部分にある欠
陥を検出しやすくすることができる。
り、かつテスト時と通常動作時での信号の流れの違いが
少ないので、テスト回路2でのデータの多重度を必要最
小限に抑えて通常動作で信号経路となる部分でもテスト
時の信号経路に含まれるようにして、その部分にある欠
陥を検出しやすくすることができる。
【0042】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0043】たとえば、本実施例のLSIについては、
多ピンのゲートアレーによるLSIである場合について
説明したが、本発明は前記実施例に限定されるものでは
なく、特にASIC全般による他のLSIについても広
く適用可能である。
多ピンのゲートアレーによるLSIである場合について
説明したが、本発明は前記実施例に限定されるものでは
なく、特にASIC全般による他のLSIについても広
く適用可能である。
【0044】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0045】(1).論理回路のテスト回路として、複数の
入力パッドと論理回路との間に入力回路を接続し、かつ
論理回路と出力パッドとの間に出力回路を接続して、こ
の入力回路および出力回路によるテスト回路を動作させ
て通常動作時の論理機能を実現するとともに、論理回路
のテスト動作も行うことができるので、テスト回路を論
理回路のテスト動作時と通常動作時で共用することが可
能となる。
入力パッドと論理回路との間に入力回路を接続し、かつ
論理回路と出力パッドとの間に出力回路を接続して、こ
の入力回路および出力回路によるテスト回路を動作させ
て通常動作時の論理機能を実現するとともに、論理回路
のテスト動作も行うことができるので、テスト回路を論
理回路のテスト動作時と通常動作時で共用することが可
能となる。
【0046】(2).前記(1) より、テスト用の付加回路が
少なくなり、かつテスト動作時と通常動作時での信号の
流れの違いが少なくなるので、テスト回路でのデータの
多重度を必要最小限に抑えて、欠陥検出の洩れを低減す
ることが可能となる。
少なくなり、かつテスト動作時と通常動作時での信号の
流れの違いが少なくなるので、テスト回路でのデータの
多重度を必要最小限に抑えて、欠陥検出の洩れを低減す
ることが可能となる。
【0047】(3).テスト回路の入力回路において、入力
パッドのいずれか1つに入力されるテスト信号に基づい
て、入力選択信号、ラッチ信号、ラッチ出力選択信号を
任意に設定して論理回路のテスト用の入力信号を生成す
ることができるので、テスト専用のパッドを設けること
なく、通常の信号パッドを共用して信号本数を最小限に
抑えることが可能となる。
パッドのいずれか1つに入力されるテスト信号に基づい
て、入力選択信号、ラッチ信号、ラッチ出力選択信号を
任意に設定して論理回路のテスト用の入力信号を生成す
ることができるので、テスト専用のパッドを設けること
なく、通常の信号パッドを共用して信号本数を最小限に
抑えることが可能となる。
【0048】(4).テスト回路の出力回路において、論理
回路からのテスト結果の出力信号に基づいて、出力選択
信号を任意に設定してテスト結果の出力信号を複数の出
力パッドのいずれか1つから出力することができるの
で、前記(3) と同様にテスト専用のパッドを設けること
なく、通常の信号パッドを共用して信号本数を最小限に
抑えることが可能となる。
回路からのテスト結果の出力信号に基づいて、出力選択
信号を任意に設定してテスト結果の出力信号を複数の出
力パッドのいずれか1つから出力することができるの
で、前記(3) と同様にテスト専用のパッドを設けること
なく、通常の信号パッドを共用して信号本数を最小限に
抑えることが可能となる。
【0049】(5).前記(1) 〜(4) により、通常の信号パ
ッドをマルチプレックスして信号本数をできるだけ少な
くすることができるので、テスト動作時に必要なパッド
数、テスト時間およびテストコストを最小限に抑えると
ともに、テストパターンの発生も容易に行うことが可能
となり、特に多ピンのゲートアレーによるLSIのコス
トパフォーマンスの向上が可能となる。
ッドをマルチプレックスして信号本数をできるだけ少な
くすることができるので、テスト動作時に必要なパッド
数、テスト時間およびテストコストを最小限に抑えると
ともに、テストパターンの発生も容易に行うことが可能
となり、特に多ピンのゲートアレーによるLSIのコス
トパフォーマンスの向上が可能となる。
【図1】本発明の一実施例であるLSIを示す概略構成
図である。
図である。
【図2】本実施例のLSIに搭載されるテスト回路の入
力回路を示す回路図である。
力回路を示す回路図である。
【図3】本実施例において、テスト回路の出力回路を示
す回路図である。
す回路図である。
【図4】本実施例において、入力回路の信号例を示す説
明図である。
明図である。
【図5】本実施例において、出力回路の信号例を示す説
明図である。
明図である。
1 内部論理回路 2 テスト回路 2a 入力回路 2b 出力回路 Pad11〜Padn1 入力パッド S11〜Sn1 セレクタ(第1選択手段) L1〜Ln ラッチ(保持手段) S12〜Sn2 セレクタ(第2選択手段) S13〜Sn3 セレクタ(第3選択手段) Pad12〜Padn2 出力パッド
Claims (5)
- 【請求項1】 論理回路とこの論理回路をテストするた
めのテスト回路とが搭載される半導体集積回路装置であ
って、前記テスト回路として、外部信号入力用の複数の
入力パッドと前記論理回路との間に接続される入力回路
と、前記論理回路と外部信号出力用の複数の出力パッド
との間に接続される出力回路とを有し、前記入力回路お
よび前記出力回路を前記論理回路の通常動作時以外にテ
スト動作時でも共用して動作させることを特徴とする半
導体集積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置であ
って、前記入力回路には、前記複数の入力パッドからの
入力信号と任意に設定可能な入力選択信号とを入力とす
る複数の第1選択手段と、この第1選択手段からの出力
信号と任意に設定可能なラッチ信号とを入力とする保持
手段と、前記第1選択手段からの出力信号と前記保持手
段からの出力信号と任意に設定可能なラッチ出力選択信
号とを入力とする複数の第2選択手段とが備えられ、前
記複数の入力パッドのうちのいずれか1つに入力される
テスト信号に基づいて、前記入力選択信号、ラッチ信
号、ラッチ出力選択信号を任意に設定してテスト用の内
部入力信号を生成し、このテスト用の内部入力信号を前
記複数の第2選択手段から出力して前記論理回路に入力
することを特徴とする半導体集積回路装置。 - 【請求項3】 請求項1記載の半導体集積回路装置であ
って、前記出力回路には、前記論理回路からの出力信号
と任意に設定可能な出力選択信号とを入力とする複数の
第3選択手段が備えられ、前記論理回路からの出力信号
に基づいて、前記出力選択信号を任意に設定してテスト
結果用の出力信号を生成し、このテスト結果用の出力信
号を前記複数の第3選択手段から出力して前記複数の出
力パッドのうちのいずれか1つから出力することを特徴
とする半導体集積回路装置。 - 【請求項4】 請求項1、2または3記載の半導体集積
回路装置であって、前記テスト回路を前記論理回路とと
もに同一の半導体基板上に搭載し、多ピンのゲートアレ
ーに適用することを特徴とする半導体集積回路装置。 - 【請求項5】 論理回路と、外部信号入力用の複数の入
力パッドと前記論理回路との間に接続される入力回路、
および前記論理回路と外部信号出力用の複数の出力パッ
ドとの間に接続される出力回路によるテスト回路とを有
し、前記入力回路および前記出力回路を動作させて前記
論理回路の論理テストを行うテスト方法であって、前記
複数の入力パッドのうちのいずれか1つに入力されるテ
スト信号に基づいて、前記入力回路を構成して縦続接続
される複数の第1選択手段への入力選択信号、複数の保
持手段へのラッチ信号、および複数の第2選択手段への
ラッチ出力選択信号を任意に設定してテスト用の内部入
力信号を生成し、このテスト用の内部入力信号を前記論
理回路に入力し、さらにこの論理回路からの出力信号に
基づいて、前記出力回路を構成する複数の第3選択手段
への出力選択信号を任意に設定してテスト結果用の出力
信号を生成し、このテスト結果用の出力信号を前記複数
の出力パッドのうちのいずれか1つから出力することを
特徴とする論理テスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7219367A JPH0961496A (ja) | 1995-08-29 | 1995-08-29 | 半導体集積回路装置および論理テスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7219367A JPH0961496A (ja) | 1995-08-29 | 1995-08-29 | 半導体集積回路装置および論理テスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0961496A true JPH0961496A (ja) | 1997-03-07 |
Family
ID=16734315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7219367A Pending JPH0961496A (ja) | 1995-08-29 | 1995-08-29 | 半導体集積回路装置および論理テスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0961496A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004088749A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体集積回路装置、および半導体集積回路装置の制御方法 |
US8859030B2 (en) * | 2010-06-16 | 2014-10-14 | Terumo Kabushiki Kaisha | Method for producing medical device |
-
1995
- 1995-08-29 JP JP7219367A patent/JPH0961496A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004088749A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体集積回路装置、および半導体集積回路装置の制御方法 |
US7135882B2 (en) | 2003-03-31 | 2006-11-14 | Fujitsu Limited | Semiconductor integrated circuit device and control method for the semiconductor integrated circuit device |
CN100370614C (zh) * | 2003-03-31 | 2008-02-20 | 富士通株式会社 | 半导体集成电路装置及半导体集成电路装置的控制方法 |
US8859030B2 (en) * | 2010-06-16 | 2014-10-14 | Terumo Kabushiki Kaisha | Method for producing medical device |
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