JPH08286643A - 液晶駆動装置 - Google Patents
液晶駆動装置Info
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- JPH08286643A JPH08286643A JP7116360A JP11636095A JPH08286643A JP H08286643 A JPH08286643 A JP H08286643A JP 7116360 A JP7116360 A JP 7116360A JP 11636095 A JP11636095 A JP 11636095A JP H08286643 A JPH08286643 A JP H08286643A
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- clock
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Abstract
(57)【要約】
【目的】 クロックを伝えるクロックライン上で消費さ
れる電力を小さくして液晶駆動装置全体の消費電力を少
なくする。 【構成】 π/2だけ位相がずれた2種類の水平同期信
号(XSCL1,XSCL2)を使って、奇数番目のラ
ッチ回路21、23、……からなる第1ラッチ群と、偶
数番目のラッチ回路22、24、……からなる第2ラッ
チ群とを駆動し、第1ラッチ群と第2ラッチ群とを並列
に処理する。これにより、各位相からなる水平同期信号
のクロック周波数を半分にすることができる。液晶駆動
装置の場合は、クロックラインにドレインライン数分だ
けラッチ回路21〜24……のトランスファーゲートが
接続されているため、非常に大きな負荷容量を持ってい
るが、クロック周波数を半分にすることができるため、
大きな負荷容量に対する充電/放電の回数が減少して、
低消費電力化が図れるようになった。
れる電力を小さくして液晶駆動装置全体の消費電力を少
なくする。 【構成】 π/2だけ位相がずれた2種類の水平同期信
号(XSCL1,XSCL2)を使って、奇数番目のラ
ッチ回路21、23、……からなる第1ラッチ群と、偶
数番目のラッチ回路22、24、……からなる第2ラッ
チ群とを駆動し、第1ラッチ群と第2ラッチ群とを並列
に処理する。これにより、各位相からなる水平同期信号
のクロック周波数を半分にすることができる。液晶駆動
装置の場合は、クロックラインにドレインライン数分だ
けラッチ回路21〜24……のトランスファーゲートが
接続されているため、非常に大きな負荷容量を持ってい
るが、クロック周波数を半分にすることができるため、
大きな負荷容量に対する充電/放電の回数が減少して、
低消費電力化が図れるようになった。
Description
【0001】
【産業上の利用分野】本発明は、液晶駆動装置に関し、
詳細には、液晶表示パネルの基板上に駆動回路を一体形
成する駆動回路一体型の液晶駆動装置に関する。
詳細には、液晶表示パネルの基板上に駆動回路を一体形
成する駆動回路一体型の液晶駆動装置に関する。
【0002】
【従来の技術】従来、例えば、アクティブマトリクス駆
動方式による液晶表示パネルとしては、各画素毎に設け
られるスイッチングトランジスタに薄膜トランジスタを
用いたTFT−LCD(Thin Film Transistor−Liquid
Crystal Display)などがある。そして、このTFT−
LCDを駆動するためのドライバ回路は、COG(Chip
On Glass)技術によってドライバ回路を構成するチップ
を基板上にダイボンディングして形成したり、あるい
は、液晶表示パネルの表示領域に形成するTFTと同一
工程でガラス基板上にTFTからなるドライバ回路を一
体形成するものがある。後者は、駆動回路一体型液晶駆
動装置と称されている。
動方式による液晶表示パネルとしては、各画素毎に設け
られるスイッチングトランジスタに薄膜トランジスタを
用いたTFT−LCD(Thin Film Transistor−Liquid
Crystal Display)などがある。そして、このTFT−
LCDを駆動するためのドライバ回路は、COG(Chip
On Glass)技術によってドライバ回路を構成するチップ
を基板上にダイボンディングして形成したり、あるい
は、液晶表示パネルの表示領域に形成するTFTと同一
工程でガラス基板上にTFTからなるドライバ回路を一
体形成するものがある。後者は、駆動回路一体型液晶駆
動装置と称されている。
【0003】図11は、従来の駆動回路一体型のドレイ
ンドライバ各部の入出力信号を示すタイミングチャート
である。図11に示すように、従来のドレインドライバ
のシフトレジスタを構成する入出力ラインが直列に接続
された複数のラッチ回路には、入力信号としてXDクロ
ック(XD)が入力されるとともに、その入力信号をラ
ッチするかスルーで出力するかを制御する制御信号とし
て、コントローラから各ラッチ回路に対して水平同期信
号(XSCL)と、この極性を反転した反転水平同期信
号( ̄XSCL)とが入力される。
ンドライバ各部の入出力信号を示すタイミングチャート
である。図11に示すように、従来のドレインドライバ
のシフトレジスタを構成する入出力ラインが直列に接続
された複数のラッチ回路には、入力信号としてXDクロ
ック(XD)が入力されるとともに、その入力信号をラ
ッチするかスルーで出力するかを制御する制御信号とし
て、コントローラから各ラッチ回路に対して水平同期信
号(XSCL)と、この極性を反転した反転水平同期信
号( ̄XSCL)とが入力される。
【0004】上記複数のラッチ回路のうち、隣接する2
個ずつのラッチ回路の出力が入力端子に接続されたNA
ND回路とNOR回路が1つ置きに配置され、それらの
NAND出力またはNOR出力と、それらをインバータ
で反転した反転出力とが次段のラッチ回路に入力され
る。
個ずつのラッチ回路の出力が入力端子に接続されたNA
ND回路とNOR回路が1つ置きに配置され、それらの
NAND出力またはNOR出力と、それらをインバータ
で反転した反転出力とが次段のラッチ回路に入力され
る。
【0005】このラッチ回路は、デジタル画像データ
(Data)が入力され、上記のNAND出力またはN
OR出力とそれらの反転出力とにより、各画素毎の画像
データを所定のタイミングでラッチする。このラッチデ
ータは、さらに次の段に設けられたラッチ回路でOPク
ロック(OP)と反転OPクロック( ̄OP)とによ
り、前段のラッチ回路でラッチされたデータを再度ラッ
チし、そのラッチデータと交流化信号WFとに基づいて
次のトライステート回路において3つの電位(VH、VC
、VL )からなる液晶の交流駆動電圧が作成される。
この交流駆動電圧は、各ドレインラインのD1 、D2 、
D3 、……、Dn にそれぞれ出力される。
(Data)が入力され、上記のNAND出力またはN
OR出力とそれらの反転出力とにより、各画素毎の画像
データを所定のタイミングでラッチする。このラッチデ
ータは、さらに次の段に設けられたラッチ回路でOPク
ロック(OP)と反転OPクロック( ̄OP)とによ
り、前段のラッチ回路でラッチされたデータを再度ラッ
チし、そのラッチデータと交流化信号WFとに基づいて
次のトライステート回路において3つの電位(VH、VC
、VL )からなる液晶の交流駆動電圧が作成される。
この交流駆動電圧は、各ドレインラインのD1 、D2 、
D3 、……、Dn にそれぞれ出力される。
【0006】また、図12は、従来の駆動回路一体型の
ゲートドライバ各部の入出力信号を示すタイミングチャ
ートである。従来のゲートドライバのシフトレジスタを
構成する直列に接続された複数のラッチ回路には、図1
2に示すように、入力信号としてYDクロック(YD)
が入力されるとともに、その入力信号をラッチするかス
ルーで出力するかを制御する制御信号として、コントロ
ーラから各ラッチ回路に対して垂直同期信号(YSC
L)と反転垂直同期信号( ̄YSCL)とが入力され
る。
ゲートドライバ各部の入出力信号を示すタイミングチャ
ートである。従来のゲートドライバのシフトレジスタを
構成する直列に接続された複数のラッチ回路には、図1
2に示すように、入力信号としてYDクロック(YD)
が入力されるとともに、その入力信号をラッチするかス
ルーで出力するかを制御する制御信号として、コントロ
ーラから各ラッチ回路に対して垂直同期信号(YSC
L)と反転垂直同期信号( ̄YSCL)とが入力され
る。
【0007】上記複数のラッチ回路のうち、隣接する2
個ずつのラッチ回路の出力を入力するNOR回路がそれ
ぞれ各ゲートライン毎に設けられ、それらのNOR出力
をインバータで反転した反転出力が各ゲートラインG1
、G2 、G3 、G4 ……にそれぞれ出力される。
個ずつのラッチ回路の出力を入力するNOR回路がそれ
ぞれ各ゲートライン毎に設けられ、それらのNOR出力
をインバータで反転した反転出力が各ゲートラインG1
、G2 、G3 、G4 ……にそれぞれ出力される。
【0008】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の液晶駆動装置にあっては、図11および図1
2に見られるように、まず、水平同期信号(XSCL)
と垂直同期信号(YSCL)のオン/オフ回数が他の信
号と比べて非常に多いことがわかる。
うな従来の液晶駆動装置にあっては、図11および図1
2に見られるように、まず、水平同期信号(XSCL)
と垂直同期信号(YSCL)のオン/オフ回数が他の信
号と比べて非常に多いことがわかる。
【0009】この水平同期信号(XSCL)と垂直同期
信号(YSCL)を発生させる同期信号駆動回路は、例
えば、水晶発振器、負荷抵抗、あるいはCMOSなどを
用いた複数のインバータ回路で構成されている。そし
て、その同期信号駆動回路の出力端部には、水平同期信
号や垂直同期信号を出力するXSCLラインやYSCL
ラインが接続され、さらにその先に接続されたラッチ回
路には負荷容量の大きいトランスファーゲートを内蔵し
ている。このため、上記した水平同期信号(XSCL)
と垂直同期信号(YSCL)のオン/オフ回数が多くな
ればなる程、同期信号駆動回路の消費電力が飛躍的に増
大するという問題がある。
信号(YSCL)を発生させる同期信号駆動回路は、例
えば、水晶発振器、負荷抵抗、あるいはCMOSなどを
用いた複数のインバータ回路で構成されている。そし
て、その同期信号駆動回路の出力端部には、水平同期信
号や垂直同期信号を出力するXSCLラインやYSCL
ラインが接続され、さらにその先に接続されたラッチ回
路には負荷容量の大きいトランスファーゲートを内蔵し
ている。このため、上記した水平同期信号(XSCL)
と垂直同期信号(YSCL)のオン/オフ回数が多くな
ればなる程、同期信号駆動回路の消費電力が飛躍的に増
大するという問題がある。
【0010】そして、この同期信号駆動回路の消費電力
は、液晶表示装置の消費電力の一部であるため、当然、
同期信号駆動回路の消費電力が大きくなるのに伴って液
晶表示装置の消費電力も増大することになる。
は、液晶表示装置の消費電力の一部であるため、当然、
同期信号駆動回路の消費電力が大きくなるのに伴って液
晶表示装置の消費電力も増大することになる。
【0011】特に、近年では液晶表示画面の高精細化や
大画面化により表示画素数が増加するのに伴って、同期
信号のオン/オフ回数(クロック周波数)が一層多くな
るため、消費電力の増大化傾向が避けられなくなってい
る。そこで、本発明は、上記課題に鑑みてなされたもの
であって、クロックを伝えるクロックライン上で消費さ
れる電力を小さくして液晶駆動装置全体の消費電力を少
なくする駆動回路一体型の液晶駆動装置を提供すること
を目的としている。
大画面化により表示画素数が増加するのに伴って、同期
信号のオン/オフ回数(クロック周波数)が一層多くな
るため、消費電力の増大化傾向が避けられなくなってい
る。そこで、本発明は、上記課題に鑑みてなされたもの
であって、クロックを伝えるクロックライン上で消費さ
れる電力を小さくして液晶駆動装置全体の消費電力を少
なくする駆動回路一体型の液晶駆動装置を提供すること
を目的としている。
【0012】
【課題を解決するための手段】請求項1記載の液晶駆動
装置は、液晶パネル基板上に駆動回路が一体形成される
駆動回路一体型の液晶駆動装置において、位相の異なる
複数のクロックを生成するクロック生成部と、前記クロ
ック生成部が生成する各位相を持ったクロックを伝える
クロックラインと、を備え、さらに、前記各クロックラ
インにそれぞれ接続され、前記クロック生成部で生成さ
れた各位相のクロックを並列に処理して所定のタイミン
グからなるタイミング信号を作成するクロック処理部
が、少なくとも前記液晶基板上に一体形成された駆動回
路に設けられ、前記クロック処理部で作成されたタイミ
ング信号に基づいて液晶を駆動する液晶駆動信号を生成
することを特徴とする。
装置は、液晶パネル基板上に駆動回路が一体形成される
駆動回路一体型の液晶駆動装置において、位相の異なる
複数のクロックを生成するクロック生成部と、前記クロ
ック生成部が生成する各位相を持ったクロックを伝える
クロックラインと、を備え、さらに、前記各クロックラ
インにそれぞれ接続され、前記クロック生成部で生成さ
れた各位相のクロックを並列に処理して所定のタイミン
グからなるタイミング信号を作成するクロック処理部
が、少なくとも前記液晶基板上に一体形成された駆動回
路に設けられ、前記クロック処理部で作成されたタイミ
ング信号に基づいて液晶を駆動する液晶駆動信号を生成
することを特徴とする。
【0013】また、請求項2記載の液晶駆動装置は、請
求項1に記載された位相の異なる複数のクロックとし
て、π/2だけ位相がずれた2種類のクロックを用いる
ようにしてもよい。
求項1に記載された位相の異なる複数のクロックとし
て、π/2だけ位相がずれた2種類のクロックを用いる
ようにしてもよい。
【0014】請求項3記載の液晶駆動装置は、液晶パネ
ル基板上に駆動回路を一体形成する駆動回路一体型の液
晶駆動装置において、π/2だけ位相がずれた2種類の
クロックを生成するクロック生成部と、2種類のクロッ
クを伝えるクロックラインと、を備え、さらに、前記ク
ロック生成部で生成される2種類のクロックのうち一方
を第1クロックとし、他方を第2クロックとし、前記第
1クロックを伝えるクロックラインには奇数番目のラッ
チ回路を複数個接続して第1ラッチ群を構成するととも
に、前記第2クロックを伝えるクロックラインには偶数
番目のラッチ回路を複数個接続して第2ラッチ回路群を
構成し、前記第1ラッチ群と前記第2ラッチ回路群とを
入力信号に対して並列に接続したシフトレジスタと、前
記シフトレジスタを構成する第1ラッチ群と第2ラッチ
回路群からそれぞれ隣接した1個ずつのラッチ回路出力
をそれぞれ入力するNAND回路群と、が少なくとも前
記液晶基板上に一体形成された駆動回路に設けられ、前
記シフトレジスタと前記NAND回路群とで作成された
タイミング信号に基づいて液晶を駆動する液晶駆動信号
を生成することを特徴とする。
ル基板上に駆動回路を一体形成する駆動回路一体型の液
晶駆動装置において、π/2だけ位相がずれた2種類の
クロックを生成するクロック生成部と、2種類のクロッ
クを伝えるクロックラインと、を備え、さらに、前記ク
ロック生成部で生成される2種類のクロックのうち一方
を第1クロックとし、他方を第2クロックとし、前記第
1クロックを伝えるクロックラインには奇数番目のラッ
チ回路を複数個接続して第1ラッチ群を構成するととも
に、前記第2クロックを伝えるクロックラインには偶数
番目のラッチ回路を複数個接続して第2ラッチ回路群を
構成し、前記第1ラッチ群と前記第2ラッチ回路群とを
入力信号に対して並列に接続したシフトレジスタと、前
記シフトレジスタを構成する第1ラッチ群と第2ラッチ
回路群からそれぞれ隣接した1個ずつのラッチ回路出力
をそれぞれ入力するNAND回路群と、が少なくとも前
記液晶基板上に一体形成された駆動回路に設けられ、前
記シフトレジスタと前記NAND回路群とで作成された
タイミング信号に基づいて液晶を駆動する液晶駆動信号
を生成することを特徴とする。
【0015】また、請求項4記載の液晶駆動装置は、請
求項3記載の液晶駆動装置を液晶表示パネルの走査線を
駆動する走査線駆動回路として構成してもよい。
求項3記載の液晶駆動装置を液晶表示パネルの走査線を
駆動する走査線駆動回路として構成してもよい。
【0016】また、請求項5記載の液晶駆動装置は、請
求項3に記載された液晶駆動装置に、さらに、前記NA
ND回路群の各NAND回路毎に複数のインバータ回路
と、複数のラッチ回路と、トライステート回路とを備え
るようにしてもよい。
求項3に記載された液晶駆動装置に、さらに、前記NA
ND回路群の各NAND回路毎に複数のインバータ回路
と、複数のラッチ回路と、トライステート回路とを備え
るようにしてもよい。
【0017】また、請求項6記載の液晶駆動装置は、請
求項5の液晶駆動装置を液晶表示パネルのデータ線を駆
動するデータ線駆動回路として構成してもよい。
求項5の液晶駆動装置を液晶表示パネルのデータ線を駆
動するデータ線駆動回路として構成してもよい。
【0018】
【作用】請求項1および請求項2に記載の液晶駆動装置
では、クロック生成部で位相の異なる複数のクロックと
して、例えば、π/2だけ位相がずれた2種類のクロッ
クが生成され、クロックラインによって各位相毎にクロ
ックを伝え、クロック処理部で各クロックラインにそれ
ぞれ接続されて、各位相毎のクロックを並列に処理する
ことによって作成されたタイミング信号に基づいて液晶
駆動信号を生成する。
では、クロック生成部で位相の異なる複数のクロックと
して、例えば、π/2だけ位相がずれた2種類のクロッ
クが生成され、クロックラインによって各位相毎にクロ
ックを伝え、クロック処理部で各クロックラインにそれ
ぞれ接続されて、各位相毎のクロックを並列に処理する
ことによって作成されたタイミング信号に基づいて液晶
駆動信号を生成する。
【0019】従って、位相の異なるクロックをn(nは
整数)個用いることにより、各位相のクロック周波数を
1/nにすることができるため、クロックライン上で消
費される電力が小さくなり、液晶駆動装置全体の消費電
力を少なくすることができる。
整数)個用いることにより、各位相のクロック周波数を
1/nにすることができるため、クロックライン上で消
費される電力が小さくなり、液晶駆動装置全体の消費電
力を少なくすることができる。
【0020】請求項3〜請求項6に記載の液晶駆動装置
では、クロック生成部でπ/2だけ位相がずれた2種類
のクロックを生成し、クロックラインで2種類のクロッ
クを伝え、第1クロックで駆動される第1ラッチ群と第
2クロックで駆動される第2ラッチ回路群とを入力信号
に対して並列に接続してシフトレジスタを構成し、その
シフトレジスタの第1ラッチ群と第2ラッチ回路群から
それぞれ隣接したラッチ回路の出力をNAND回路群の
各NAND回路に入力するように構成する。これによ
り、液晶表示パネルの走査線を駆動する走査線駆動回路
とすることができる。
では、クロック生成部でπ/2だけ位相がずれた2種類
のクロックを生成し、クロックラインで2種類のクロッ
クを伝え、第1クロックで駆動される第1ラッチ群と第
2クロックで駆動される第2ラッチ回路群とを入力信号
に対して並列に接続してシフトレジスタを構成し、その
シフトレジスタの第1ラッチ群と第2ラッチ回路群から
それぞれ隣接したラッチ回路の出力をNAND回路群の
各NAND回路に入力するように構成する。これによ
り、液晶表示パネルの走査線を駆動する走査線駆動回路
とすることができる。
【0021】また、上記したNAND回路群の各NAN
D回路に、さらに、複数のインバータ回路と、複数のラ
ッチ回路と、トライステート回路とを順次接続して構成
する。これにより、液晶表示パネルのデータ線を駆動す
るデータ線駆動回路とすることができる。
D回路に、さらに、複数のインバータ回路と、複数のラ
ッチ回路と、トライステート回路とを順次接続して構成
する。これにより、液晶表示パネルのデータ線を駆動す
るデータ線駆動回路とすることができる。
【0022】
【実施例】以下、本発明の液晶駆動装置の実施例を図面
に基づいて説明する。図1〜図10は、本発明の液晶駆
動装置を説明する図であり、ここでは、液晶表示パネル
のガラス基板上にTFTからなる駆動回路を一体形成し
た駆動回路一体型液晶駆動装置として実施したものであ
る。
に基づいて説明する。図1〜図10は、本発明の液晶駆
動装置を説明する図であり、ここでは、液晶表示パネル
のガラス基板上にTFTからなる駆動回路を一体形成し
た駆動回路一体型液晶駆動装置として実施したものであ
る。
【0023】まず、構成を説明する。図1は、本実施例
に係る駆動回路一体型TFT−LCD11の概略構成図
である。この駆動回路一体型TFT−LCD11は、L
CD(Liquid Crystal Display)の表示領域において、
ガラス基板上の各画素毎にスイッチング素子となるTF
T(Thin Film Transistor)を形成するとともに、ドレ
インドライバ(データ線駆動回路)やゲートドライバ
(走査線駆動回路)からなる液晶駆動回路がガラス基板
上に一体形成されている。
に係る駆動回路一体型TFT−LCD11の概略構成図
である。この駆動回路一体型TFT−LCD11は、L
CD(Liquid Crystal Display)の表示領域において、
ガラス基板上の各画素毎にスイッチング素子となるTF
T(Thin Film Transistor)を形成するとともに、ドレ
インドライバ(データ線駆動回路)やゲートドライバ
(走査線駆動回路)からなる液晶駆動回路がガラス基板
上に一体形成されている。
【0024】図1に示すように、駆動回路一体型TFT
−LCD11は、ガラス基板12上の表示領域内の各画
素毎にTFTが形成された液晶表示パネル(TFT−L
CD)13と、その液晶表示パネル13の各TFTのゲ
ートに走査信号を印加して選択/非選択状態を作り出す
ゲートドライバ14と、そのゲートドライバ14によっ
て選択状態としたTFTに表示信号を印加して各画素毎
の液晶を駆動するドレインドライバ15とで構成されて
いる。
−LCD11は、ガラス基板12上の表示領域内の各画
素毎にTFTが形成された液晶表示パネル(TFT−L
CD)13と、その液晶表示パネル13の各TFTのゲ
ートに走査信号を印加して選択/非選択状態を作り出す
ゲートドライバ14と、そのゲートドライバ14によっ
て選択状態としたTFTに表示信号を印加して各画素毎
の液晶を駆動するドレインドライバ15とで構成されて
いる。
【0025】以下、ドレインドライバ15の構成および
動作を説明した後、ゲートドライバ14の構成および動
作を説明する。 [ドレインドライバの構成]まず、ドレインドライバ1
5の内部は、さらに、シフトレジスタ16、ラッチ回路
17およびドライバ回路18などを備えており、各回路
に応じた各種入力信号が入力される。また、上記した液
晶表示パネル13、ゲートドライバ14およびドレイン
ドライバ15は、ガラス基板12上に一体形成されてい
る。
動作を説明した後、ゲートドライバ14の構成および動
作を説明する。 [ドレインドライバの構成]まず、ドレインドライバ1
5の内部は、さらに、シフトレジスタ16、ラッチ回路
17およびドライバ回路18などを備えており、各回路
に応じた各種入力信号が入力される。また、上記した液
晶表示パネル13、ゲートドライバ14およびドレイン
ドライバ15は、ガラス基板12上に一体形成されてい
る。
【0026】図2は、図1に示すドレインドライバ15
をラッチ回路、NAND回路、インバータ回路およびト
ライステート回路で構成した部分回路図であり、図3
は、図2各部の信号波形を示すタイミングチャートであ
る。図2に示すドレインドライバ15は、シフトレジス
タ16、ラッチ回路17およびドライバ回路18で構成
されている。
をラッチ回路、NAND回路、インバータ回路およびト
ライステート回路で構成した部分回路図であり、図3
は、図2各部の信号波形を示すタイミングチャートであ
る。図2に示すドレインドライバ15は、シフトレジス
タ16、ラッチ回路17およびドライバ回路18で構成
されている。
【0027】(シフトレジスタ)本実施例のシフトレジ
スタ16は、ラッチ回路21、22、23、24……、
NAND回路31、32、33、34……、インバータ
回路41、42、43、44……、およびインバータ回
路51、52、53、54……などで構成されており、
ここでは水平同期信号(XSCL)の位相をずらした2
種類のクロックパルスと、XDクロック(XD)とが入
力される。
スタ16は、ラッチ回路21、22、23、24……、
NAND回路31、32、33、34……、インバータ
回路41、42、43、44……、およびインバータ回
路51、52、53、54……などで構成されており、
ここでは水平同期信号(XSCL)の位相をずらした2
種類のクロックパルスと、XDクロック(XD)とが入
力される。
【0028】具体的には、図3に示すように、第1水平
同期信号(XSCL1)と、その位相を反転した反転第
1水平同期信号( ̄XSCL1)、およびXSCL1を
π/2だけ位相をずらした第2水平同期信号(XSCL
2)と、その位相を反転した反転第2水平同期信号( ̄
XSCL2)とがシフトレジスタ16に入力される。こ
れは、本実施例の特徴である位相の異なる(2種類の位
相)複数のクロックを使うことによって、個々のクロッ
クラインに流れるクロック周波数を低下させて、消費電
力を低減するものである。
同期信号(XSCL1)と、その位相を反転した反転第
1水平同期信号( ̄XSCL1)、およびXSCL1を
π/2だけ位相をずらした第2水平同期信号(XSCL
2)と、その位相を反転した反転第2水平同期信号( ̄
XSCL2)とがシフトレジスタ16に入力される。こ
れは、本実施例の特徴である位相の異なる(2種類の位
相)複数のクロックを使うことによって、個々のクロッ
クラインに流れるクロック周波数を低下させて、消費電
力を低減するものである。
【0029】本実施例におけるシフトレジスタ16の構
成は、入力される水平同期信号として位相がπ/2ずれ
た2種類のクロックを用いていることから、図2に示す
ように、各ドレインラインD1、D2、D3、D4……
に対応したラッチ回路21、22、23、24……を2
群に分けて、例えば、奇数番目のラッチ回路21、23
……を第1ラッチ群として、上記第1水平同期信号(X
SCL1)とこれを反転した反転第1水平同期信号( ̄
XSCL1)とをそれぞれ入力する。また、偶数番目の
ラッチ回路22、24……は、第2ラッチ群として、上
記第2水平同期信号(XSCL2)と反転第2水平同期
信号( ̄XSCL2)とがそれぞれ入力される。そし
て、上記した第1ラッチ群と第2ラッチ群には、XDク
ロック(XD)が並列に入力される。
成は、入力される水平同期信号として位相がπ/2ずれ
た2種類のクロックを用いていることから、図2に示す
ように、各ドレインラインD1、D2、D3、D4……
に対応したラッチ回路21、22、23、24……を2
群に分けて、例えば、奇数番目のラッチ回路21、23
……を第1ラッチ群として、上記第1水平同期信号(X
SCL1)とこれを反転した反転第1水平同期信号( ̄
XSCL1)とをそれぞれ入力する。また、偶数番目の
ラッチ回路22、24……は、第2ラッチ群として、上
記第2水平同期信号(XSCL2)と反転第2水平同期
信号( ̄XSCL2)とがそれぞれ入力される。そし
て、上記した第1ラッチ群と第2ラッチ群には、XDク
ロック(XD)が並列に入力される。
【0030】さらに、次段のNAND回路31〜34の
入力側には、上記した第1ラッチ群と第2ラッチ群の隣
接したラッチ回路の出力(O)と反転出力( ̄O)とが
それぞれ入力される。例えば、NAND回路31には、
ラッチ回路21の出力(O)とラッチ回路22の反転出
力( ̄O)とが入力され、NAND回路32には、ラッ
チ回路22の出力(O)とラッチ回路22の出力(O)
とが入力され、NAND回路33には、ラッチ回路23
の反転出力( ̄O)とラッチ回路24の出力(O)とが
入力される。
入力側には、上記した第1ラッチ群と第2ラッチ群の隣
接したラッチ回路の出力(O)と反転出力( ̄O)とが
それぞれ入力される。例えば、NAND回路31には、
ラッチ回路21の出力(O)とラッチ回路22の反転出
力( ̄O)とが入力され、NAND回路32には、ラッ
チ回路22の出力(O)とラッチ回路22の出力(O)
とが入力され、NAND回路33には、ラッチ回路23
の反転出力( ̄O)とラッチ回路24の出力(O)とが
入力される。
【0031】また、上記各NAND回路31〜34の出
力は、インバータ回路41〜44にそれぞれ入力して反
転を行った論理を次のラッチ回路17に出力するととも
に、その出力をさらにインバータ回路51〜54で再度
論理を反転してラッチ回路17に出力される。
力は、インバータ回路41〜44にそれぞれ入力して反
転を行った論理を次のラッチ回路17に出力するととも
に、その出力をさらにインバータ回路51〜54で再度
論理を反転してラッチ回路17に出力される。
【0032】このように、上記シフトレジスタ16は、
2種類の水平同期信号(XSCL1)(XSCL2)
と、その反転信号( ̄XSCL1)( ̄XSCL2)及
びXDクロック(XD)とに基づいて、各ドレインライ
ン毎の画像データをラッチするためのラッチパルスを生
成している。
2種類の水平同期信号(XSCL1)(XSCL2)
と、その反転信号( ̄XSCL1)( ̄XSCL2)及
びXDクロック(XD)とに基づいて、各ドレインライ
ン毎の画像データをラッチするためのラッチパルスを生
成している。
【0033】(ラッチ回路)次のラッチ回路17は、ラ
ッチ回路61、62、63、64……とラッチ回路7
1、72、73、74……とで構成されており、それぞ
れのラッチ回路には、ビデオ信号をA/D変換したデジ
タル画像データ(Data)と、ラッチタイミングを指
示するOPクロック(OP)及び反転OPクロック( ̄
OP)とが入力される。
ッチ回路61、62、63、64……とラッチ回路7
1、72、73、74……とで構成されており、それぞ
れのラッチ回路には、ビデオ信号をA/D変換したデジ
タル画像データ(Data)と、ラッチタイミングを指
示するOPクロック(OP)及び反転OPクロック( ̄
OP)とが入力される。
【0034】上記ラッチ回路61、62、63、64…
…は、データラインから入力端子(I)にそれぞれデジ
タル画像データが入力され、そのデジタル画像データを
上記シフトレジスタ16から入力される各ラッチパルス
のタイミングでラッチする。そして、ラッチ回路61〜
64でラッチされた各ラッチデータは、次段のラッチ回
路71〜74でOPクロック(OP)及び反転OPクロ
ック( ̄OP)に基づいて再度ラッチされて、次のドラ
イバ回路18のトライステート回路に出力される。
…は、データラインから入力端子(I)にそれぞれデジ
タル画像データが入力され、そのデジタル画像データを
上記シフトレジスタ16から入力される各ラッチパルス
のタイミングでラッチする。そして、ラッチ回路61〜
64でラッチされた各ラッチデータは、次段のラッチ回
路71〜74でOPクロック(OP)及び反転OPクロ
ック( ̄OP)に基づいて再度ラッチされて、次のドラ
イバ回路18のトライステート回路に出力される。
【0035】(ドライバ回路)次のドライバ回路18
は、トライステート回路81、82、83、84……で
構成されており、上記ラッチ回路71〜74でラッチさ
れた各ドレインライン毎のラッチデータと、交流化信号
WFとが入力されると、これに基づいて液晶を駆動する
交流化された駆動電圧を作成して各ドレインラインD
1、D2、D3、D4……に出力する。
は、トライステート回路81、82、83、84……で
構成されており、上記ラッチ回路71〜74でラッチさ
れた各ドレインライン毎のラッチデータと、交流化信号
WFとが入力されると、これに基づいて液晶を駆動する
交流化された駆動電圧を作成して各ドレインラインD
1、D2、D3、D4……に出力する。
【0036】(同期信号駆動回路)図4は、図1のドレ
インドライバ15やゲートドライバ14に入力する水平
同期信号あるいは垂直同期信号を発生させる同期信号駆
動回路91の一構成例を示す図である。図4示すよう
に、同期信号駆動回路91は、水晶発振器92、負荷抵
抗93、あるいはCMOSなどを用いた複数のインバー
タ回路94〜98などで構成されている。
インドライバ15やゲートドライバ14に入力する水平
同期信号あるいは垂直同期信号を発生させる同期信号駆
動回路91の一構成例を示す図である。図4示すよう
に、同期信号駆動回路91は、水晶発振器92、負荷抵
抗93、あるいはCMOSなどを用いた複数のインバー
タ回路94〜98などで構成されている。
【0037】同期信号駆動回路91は、水晶発振器92
から出力される所定周波数の発振パルスを並列に接続さ
れた負荷抵抗93を介してインバータ回路94による反
転データと非反転データをインバータ回路95に出力
し、そのインバータ回路95の出力をインバータ回路9
6及び97を経て水平同期信号(XSCL)あるいは垂
直同期信号(YSCL)として出力され、上記インバー
タ回路95の出力は、さらに、インバータ回路98を経
て反転され、反転水平同期信号( ̄XSCL)あるいは
反転垂直同期信号( ̄YSCL)として出力される。
から出力される所定周波数の発振パルスを並列に接続さ
れた負荷抵抗93を介してインバータ回路94による反
転データと非反転データをインバータ回路95に出力
し、そのインバータ回路95の出力をインバータ回路9
6及び97を経て水平同期信号(XSCL)あるいは垂
直同期信号(YSCL)として出力され、上記インバー
タ回路95の出力は、さらに、インバータ回路98を経
て反転され、反転水平同期信号( ̄XSCL)あるいは
反転垂直同期信号( ̄YSCL)として出力される。
【0038】そして、本実施例では、上記した同期信号
を(XSCL1)あるいは(YSCL1)とすると、こ
れに対してπ/2だけ位相がずれた水平同期信号(XS
CL2)と垂直同期信号(YSCL2)を上記と同じ構
成からなる他の回路を使って生成することができる。ま
た、上記以外に同期信号駆動回路91を使って、基本と
なる出力同期信号に対して遅延回路等を介することによ
り、π/2だけ位相がずれた同期信号を作成するように
してもよい。
を(XSCL1)あるいは(YSCL1)とすると、こ
れに対してπ/2だけ位相がずれた水平同期信号(XS
CL2)と垂直同期信号(YSCL2)を上記と同じ構
成からなる他の回路を使って生成することができる。ま
た、上記以外に同期信号駆動回路91を使って、基本と
なる出力同期信号に対して遅延回路等を介することによ
り、π/2だけ位相がずれた同期信号を作成するように
してもよい。
【0039】次に、図5は、図2のドレインドライバ1
5に用いたラッチ回路のシンボルとその入出力信号を示
す図であり、図6は、図5に示すラッチ回路101の回
路構成図である。図6に示すように、ラッチ回路101
の内部は、トランスファーゲート102、103と、イ
ンバータ回路104、105、106とで構成されてい
る。そこで、図2に示すラッチ回路21〜24の入力端
子L, ̄Lには、水平同期信号(XSCL1, ̄XSC
L1)と、π/2だけ位相をずらした水平同期信号(X
SCL2, ̄XSCL2)とを伝える2種類のクロック
ラインにそれぞれ接続されているとともに、回路内部で
は図6に示すように、トランスファーゲート102、1
03の各ゲートに接続されている。このトランスファー
ゲート102、103は、ここではPMOSとNMOS
をペアで使用したCMOSトランスファーゲートで構成
されている。
5に用いたラッチ回路のシンボルとその入出力信号を示
す図であり、図6は、図5に示すラッチ回路101の回
路構成図である。図6に示すように、ラッチ回路101
の内部は、トランスファーゲート102、103と、イ
ンバータ回路104、105、106とで構成されてい
る。そこで、図2に示すラッチ回路21〜24の入力端
子L, ̄Lには、水平同期信号(XSCL1, ̄XSC
L1)と、π/2だけ位相をずらした水平同期信号(X
SCL2, ̄XSCL2)とを伝える2種類のクロック
ラインにそれぞれ接続されているとともに、回路内部で
は図6に示すように、トランスファーゲート102、1
03の各ゲートに接続されている。このトランスファー
ゲート102、103は、ここではPMOSとNMOS
をペアで使用したCMOSトランスファーゲートで構成
されている。
【0040】また、これに対して、従来のシフトレジス
タの構成は、複数のラッチ回路の入力端子L, ̄Lに水
平同期信号(XSCL, ̄XSCL)を伝える1種類の
クロックラインが接続されている。このように、本実施
例と従来例とでは、クロックラインに接続されるラッチ
回路数が同じであることから、負荷容量の総量が同じで
あって、大きな負荷容量がクロックラインに接続されて
いる。
タの構成は、複数のラッチ回路の入力端子L, ̄Lに水
平同期信号(XSCL, ̄XSCL)を伝える1種類の
クロックラインが接続されている。このように、本実施
例と従来例とでは、クロックラインに接続されるラッチ
回路数が同じであることから、負荷容量の総量が同じで
あって、大きな負荷容量がクロックラインに接続されて
いる。
【0041】ところが、従来例では、ラッチ回路が1種
類の水平同期信号によって駆動されているため、画素数
の増加に伴って水平同期信号の周波数が高くなり、上記
クロックラインが持っている負荷容量を高速で切替えな
ければならず、消費電力が非常に大きくなるという問題
があった。
類の水平同期信号によって駆動されているため、画素数
の増加に伴って水平同期信号の周波数が高くなり、上記
クロックラインが持っている負荷容量を高速で切替えな
ければならず、消費電力が非常に大きくなるという問題
があった。
【0042】これに対して、本実施例では、上記ラッチ
回路を2系統に分離し、各系統のラッチ回路にそれぞれ
π/2だけ位相をずらした2種類の水平同期信号を使う
ことにより、1クロックラインあたりのクロック周波数
を半分にしても従来例と同じ液晶駆動動作を行うことが
できる。このため、fをクロック周波数とし、CL を負
荷容量とし、IL をリーク電流とし、VDDを電源電圧と
した場合に、例えば、トランスファーゲートを構成する
CMOSの消費電力は、下記式で表すことができる。
回路を2系統に分離し、各系統のラッチ回路にそれぞれ
π/2だけ位相をずらした2種類の水平同期信号を使う
ことにより、1クロックラインあたりのクロック周波数
を半分にしても従来例と同じ液晶駆動動作を行うことが
できる。このため、fをクロック周波数とし、CL を負
荷容量とし、IL をリーク電流とし、VDDを電源電圧と
した場合に、例えば、トランスファーゲートを構成する
CMOSの消費電力は、下記式で表すことができる。
【0043】 CMOSの消費電力=f×CL ×VDD2+IL ・VDD …………… 式において、液晶駆動装置では上述したように負荷容
量CL が非常に大きくなる場合は、下記式のように表
すことができる。
量CL が非常に大きくなる場合は、下記式のように表
すことができる。
【0044】 CMOSの消費電力≒f×CL ×VDD2 …………… 式を見ると、従来例と本実施例とで負荷容量CL や電
源電圧VDDが変らなくても、クロック周波数がfが半分
になると、消費電力が半分になることがわかる。
源電圧VDDが変らなくても、クロック周波数がfが半分
になると、消費電力が半分になることがわかる。
【0045】このように、本実施例では、図2に示すド
レインドライバ15のシフトレジスタ16を、ラッチ回
路21、23……、およびラッチ回路22、24……の
2系統に分けて、各系統毎に位相の異なる水平同期信号
(XSCLl、XSCL2)が供給されて、並列処理さ
れる。このため、各クロックラインのクロック周波数が
半分で済むことから、消費電力が半分となり、液晶駆動
装置自体の消費電力を大幅に低減できるようになった。
レインドライバ15のシフトレジスタ16を、ラッチ回
路21、23……、およびラッチ回路22、24……の
2系統に分けて、各系統毎に位相の異なる水平同期信号
(XSCLl、XSCL2)が供給されて、並列処理さ
れる。このため、各クロックラインのクロック周波数が
半分で済むことから、消費電力が半分となり、液晶駆動
装置自体の消費電力を大幅に低減できるようになった。
【0046】次に、図2に示すNAND回路31〜34
あるいはインバータ回路41〜44、51〜54は、C
MOSトランジスタやP型あるいはN型のMOSトラン
ジスタを組み合わせて構成している。また、ラッチ回路
17を構成するラッチ回路61〜64、71〜74は、
図5および図6のラッチ回路101と同様に構成されて
いる。
あるいはインバータ回路41〜44、51〜54は、C
MOSトランジスタやP型あるいはN型のMOSトラン
ジスタを組み合わせて構成している。また、ラッチ回路
17を構成するラッチ回路61〜64、71〜74は、
図5および図6のラッチ回路101と同様に構成されて
いる。
【0047】さらに、図2に示すドライバ回路18のト
ライステート回路81〜84は、図7および図8のよう
に構成されている。すなわち、図7は、図2のドレイン
ドライバ15に用いたトライステート回路のシンボルと
その入出力信号を示す図であり、図8は、図7のトライ
ステート回路111の一回路構成例を示す図である。
ライステート回路81〜84は、図7および図8のよう
に構成されている。すなわち、図7は、図2のドレイン
ドライバ15に用いたトライステート回路のシンボルと
その入出力信号を示す図であり、図8は、図7のトライ
ステート回路111の一回路構成例を示す図である。
【0048】図8に示すように、トライステート回路1
11は、CMOS112、PMOS113、116、1
17、119、NMOS114、115、118、12
0、トランスファーゲート121などから構成されてい
る。このトライステート回路111は、液晶駆動装置な
どで液晶を駆動する際に、直流電圧を印加したのでは液
晶が劣化することから、交流化された駆動電圧を生成す
るものである。
11は、CMOS112、PMOS113、116、1
17、119、NMOS114、115、118、12
0、トランスファーゲート121などから構成されてい
る。このトライステート回路111は、液晶駆動装置な
どで液晶を駆動する際に、直流電圧を印加したのでは液
晶が劣化することから、交流化された駆動電圧を生成す
るものである。
【0049】図8に示すトライステート回路111は、
入力端が3種類の電源電圧VH 、VC 、VL(但し、VH
>VC >VL )に接続されたPMOS119、NMO
S120、トランスファーゲート121をスイッチング
させて交流化された駆動電圧信号(O)を発生させる。
上記したPMOS119、NMOS120、トランスフ
ァーゲート121のスイッチング制御は、入力信号
(D)と交流化信号(WF)とに基づいて、CMOS1
12、PMOS113、116、117およびNMOS
114、115、118で構成された論理生成部から一
定の論理を出力し、これを各素子のゲートに印加するこ
とによって行われる。
入力端が3種類の電源電圧VH 、VC 、VL(但し、VH
>VC >VL )に接続されたPMOS119、NMO
S120、トランスファーゲート121をスイッチング
させて交流化された駆動電圧信号(O)を発生させる。
上記したPMOS119、NMOS120、トランスフ
ァーゲート121のスイッチング制御は、入力信号
(D)と交流化信号(WF)とに基づいて、CMOS1
12、PMOS113、116、117およびNMOS
114、115、118で構成された論理生成部から一
定の論理を出力し、これを各素子のゲートに印加するこ
とによって行われる。
【0050】そして、上記したトライステート回路11
1の入力信号Dは、書き込みデータの有り/無し、すな
わち、液晶を駆動するか/しないかを表し、交流化信号
WFは、液晶駆動電圧の正/負を表すものである。
1の入力信号Dは、書き込みデータの有り/無し、すな
わち、液晶を駆動するか/しないかを表し、交流化信号
WFは、液晶駆動電圧の正/負を表すものである。
【0051】なお、上記したドレインドライバ15の構
成を示す図2の回路図は、ドレインドライバの一部の構
成を示したにすぎず、実際には上記各回路が水平走査方
向の画素数に応じて連なって配置されている。これによ
り、各ドレインラインには、その位置に応じた表示信号
を供給することができる。
成を示す図2の回路図は、ドレインドライバの一部の構
成を示したにすぎず、実際には上記各回路が水平走査方
向の画素数に応じて連なって配置されている。これによ
り、各ドレインラインには、その位置に応じた表示信号
を供給することができる。
【0052】[ドレインドライバの動作]まず、図1に
示すように、ドレインドライバ15のシフトレジスタ1
6には、図示しないコントローラから水平同期信号(X
SCL)とXDクロックとが入力される。これを図2で
見ると、本実施例のシフトレジスタ16には、位相がπ
/2だけずれた2種類の水平同期信号(XSCL1,X
SCL2)が入力される。この2種類の水平同期信号
は、図4に示す同期信号駆動回路を2個用いて発生する
もので、コントローラ内に設けられている。
示すように、ドレインドライバ15のシフトレジスタ1
6には、図示しないコントローラから水平同期信号(X
SCL)とXDクロックとが入力される。これを図2で
見ると、本実施例のシフトレジスタ16には、位相がπ
/2だけずれた2種類の水平同期信号(XSCL1,X
SCL2)が入力される。この2種類の水平同期信号
は、図4に示す同期信号駆動回路を2個用いて発生する
もので、コントローラ内に設けられている。
【0053】図2に示すように、2種類の水平同期信号
は、第1ラッチ群21、23と第2ラッチ回路群22、
24の入力端子(L, ̄L)とにそれぞれ入力され、入
力信号XDクロックをラッチしたりスルーで出力したり
する。このラッチ回路の動作は、図6に示すように、入
力端子(L, ̄L)に水平同期信号のクロックパルスが
入力されると、トランスファーゲート102と103と
が交互にオン/オフし、入力端子(I)から入力される
XDクロックの入力を制御する。
は、第1ラッチ群21、23と第2ラッチ回路群22、
24の入力端子(L, ̄L)とにそれぞれ入力され、入
力信号XDクロックをラッチしたりスルーで出力したり
する。このラッチ回路の動作は、図6に示すように、入
力端子(L, ̄L)に水平同期信号のクロックパルスが
入力されると、トランスファーゲート102と103と
が交互にオン/オフし、入力端子(I)から入力される
XDクロックの入力を制御する。
【0054】トランスファーゲート102をオンし、1
03がオフした場合は、XDクロックがトランスファー
ゲート102を介してインバータ回路104で論理を反
転して出力端子( ̄O)から出力するとともに、その論
理をインバータ回路105でさらに反転して出力端子
(O)から出力する。この状態は、いわゆるスルー状態
であって、入力信号がそのまま出力される。
03がオフした場合は、XDクロックがトランスファー
ゲート102を介してインバータ回路104で論理を反
転して出力端子( ̄O)から出力するとともに、その論
理をインバータ回路105でさらに反転して出力端子
(O)から出力する。この状態は、いわゆるスルー状態
であって、入力信号がそのまま出力される。
【0055】逆に、トランスファーゲート102をオフ
して、103がオンした場合は、従前に入力されたXD
クロックの論理に従って、インバータ回路104の出力
が固定されるため、出力端子(O, ̄O)から出力され
る論理が固定される。この状態は、いわゆるラッチ状態
であって、従前の入力信号の論理が保持される。
して、103がオンした場合は、従前に入力されたXD
クロックの論理に従って、インバータ回路104の出力
が固定されるため、出力端子(O, ̄O)から出力され
る論理が固定される。この状態は、いわゆるラッチ状態
であって、従前の入力信号の論理が保持される。
【0056】ここで、ラッチ回路21〜24……の個数
は、従来と同じであるが、ラッチ回路の奇数番目を第1
ラッチ群とし、偶数番目を第2ラッチ回路群として、各
ラッチ回路群に対してπ/2だけ位相がずれた2種類の
クロックを供給することにより、各クロックラインのク
ロック周波数を半分にすることができる(図3参照)。
は、従来と同じであるが、ラッチ回路の奇数番目を第1
ラッチ群とし、偶数番目を第2ラッチ回路群として、各
ラッチ回路群に対してπ/2だけ位相がずれた2種類の
クロックを供給することにより、各クロックラインのク
ロック周波数を半分にすることができる(図3参照)。
【0057】上記各ラッチ回路21〜24の出力端子
(O, ̄O)からの出力信号は、各ラッチ回路群の次の
ラッチ回路の入力端子(I)に入力されるとともに、次
段のNAND回路31〜34に入力され、そのNAND
出力をインバータ回路41〜44とインバータ回路51
〜54とで、反転あるいは再反転させて次段のラッチ回
路17に出力する。
(O, ̄O)からの出力信号は、各ラッチ回路群の次の
ラッチ回路の入力端子(I)に入力されるとともに、次
段のNAND回路31〜34に入力され、そのNAND
出力をインバータ回路41〜44とインバータ回路51
〜54とで、反転あるいは再反転させて次段のラッチ回
路17に出力する。
【0058】ラッチ回路17では、シフトレジスタ16
からの出力信号がそれぞれラッチ回路61〜64の入力
端子(L, ̄L)に入力されるとともに、デジタル画像
データが入力端子(I)から入力され、各ドレインライ
ン毎の画像データをラッチする。
からの出力信号がそれぞれラッチ回路61〜64の入力
端子(L, ̄L)に入力されるとともに、デジタル画像
データが入力端子(I)から入力され、各ドレインライ
ン毎の画像データをラッチする。
【0059】さらに、ラッチ回路61〜64でラッチさ
れた画像データは、OPクロック(OP)と反転OPク
ロック( ̄OP)のタイミングでラッチ回路71〜74
にラッチした後、所定のタイミングでこれを次段のドラ
イバ回路18に出力する。
れた画像データは、OPクロック(OP)と反転OPク
ロック( ̄OP)のタイミングでラッチ回路71〜74
にラッチした後、所定のタイミングでこれを次段のドラ
イバ回路18に出力する。
【0060】ドライバ回路18におけるトライステート
回路81〜84では、ラッチ回路71〜74でラッチさ
れた各ドレインライン毎の画像データを交流化信号WF
によって交流化された液晶駆動信号として各ドレインラ
インD1〜D4に出力される。
回路81〜84では、ラッチ回路71〜74でラッチさ
れた各ドレインライン毎の画像データを交流化信号WF
によって交流化された液晶駆動信号として各ドレインラ
インD1〜D4に出力される。
【0061】上記したように、本実施例のドレインドラ
イバ15は、図3に示すように、クロックの位相をπ/
2だけずらした2種類の水平同期信号(XSCL1,X
SCL2)を用いているため、従来例の図11の場合と
比較すると、各クロックラインに流れる水平同期信号の
クロック周波数が半分になっている。従って、上記した
CMOSの消費電力を表すf×CL ×VDD2 (f:クロ
ック周波数、CL :負荷容量、VDD:電源電圧)の数式
で見ると、負荷容量CL や電源電圧VDDが同じ場合で
も、クロック周波数のfが半分になると消費電力が半分
になり、液晶駆動装置自体の消費電力を大幅に低下させ
ることができる。
イバ15は、図3に示すように、クロックの位相をπ/
2だけずらした2種類の水平同期信号(XSCL1,X
SCL2)を用いているため、従来例の図11の場合と
比較すると、各クロックラインに流れる水平同期信号の
クロック周波数が半分になっている。従って、上記した
CMOSの消費電力を表すf×CL ×VDD2 (f:クロ
ック周波数、CL :負荷容量、VDD:電源電圧)の数式
で見ると、負荷容量CL や電源電圧VDDが同じ場合で
も、クロック周波数のfが半分になると消費電力が半分
になり、液晶駆動装置自体の消費電力を大幅に低下させ
ることができる。
【0062】[ゲートドライバの構成]次に、図9は、
図1のゲートドライバ14の回路構成を示す部分回路図
であり、図10は、図9各部の信号波形を示すタイミン
グチャートである。図9に示すように、ゲートドライバ
14は、ラッチ回路131、132、133、134、
……と、NAND回路141、142、143、144
とを備えており、ガラス基板12上に一体形成されてい
る。
図1のゲートドライバ14の回路構成を示す部分回路図
であり、図10は、図9各部の信号波形を示すタイミン
グチャートである。図9に示すように、ゲートドライバ
14は、ラッチ回路131、132、133、134、
……と、NAND回路141、142、143、144
とを備えており、ガラス基板12上に一体形成されてい
る。
【0063】本実施例のゲートドライバ14のラッチ回
路131〜134には、垂直同期信号(YSCL)の位
相をずらした2種類のクロックパルスと、YDクロック
(YD)とが入力される。
路131〜134には、垂直同期信号(YSCL)の位
相をずらした2種類のクロックパルスと、YDクロック
(YD)とが入力される。
【0064】具体的には、図10に示すように、第1垂
直同期信号(YSCL1)と、その位相を反転した反転
第1垂直同期信号( ̄YSCL1)、およびYSCL1
をπ/2だけ位相をずらした第2垂直同期信号(YSC
L2)と、その位相を反転した反転第2水平同期信号
( ̄YSCL2)とがシフトレジスタ16に入力され
る。これは、本実施例の特徴である位相の異なる(2種
類の位相)複数のクロックを使うことによって、個々の
クロックラインに流れるクロック周波数を低下させて、
消費電力を低減するものである。
直同期信号(YSCL1)と、その位相を反転した反転
第1垂直同期信号( ̄YSCL1)、およびYSCL1
をπ/2だけ位相をずらした第2垂直同期信号(YSC
L2)と、その位相を反転した反転第2水平同期信号
( ̄YSCL2)とがシフトレジスタ16に入力され
る。これは、本実施例の特徴である位相の異なる(2種
類の位相)複数のクロックを使うことによって、個々の
クロックラインに流れるクロック周波数を低下させて、
消費電力を低減するものである。
【0065】本実施例におけるラッチ回路131〜13
4の構成は、入力される垂直同期信号として位相がπ/
2ずれた2種類のクロックを用いており、図9に示すよ
うに、各ゲートラインG1、G2、G3、G4……に対
応したラッチ回路131、132、133、134……
を2群に分けて、例えば、奇数番目のラッチ回路13
1、133……を第1ラッチ群として、上記第1垂直同
期信号(YSCL1)とこれを反転した反転第1垂直同
期信号( ̄YSCL1)とをそれぞれ入力する。また、
偶数番目のラッチ回路132、134……は、第2ラッ
チ群として、上記第2垂直同期信号(YSCL2)と反
転第2水平同期信号( ̄YSCL2)とがそれぞれ入力
される。そして、上記した第1ラッチ群と第2ラッチ群
には、YDクロック(YD)が並列に入力される。
4の構成は、入力される垂直同期信号として位相がπ/
2ずれた2種類のクロックを用いており、図9に示すよ
うに、各ゲートラインG1、G2、G3、G4……に対
応したラッチ回路131、132、133、134……
を2群に分けて、例えば、奇数番目のラッチ回路13
1、133……を第1ラッチ群として、上記第1垂直同
期信号(YSCL1)とこれを反転した反転第1垂直同
期信号( ̄YSCL1)とをそれぞれ入力する。また、
偶数番目のラッチ回路132、134……は、第2ラッ
チ群として、上記第2垂直同期信号(YSCL2)と反
転第2水平同期信号( ̄YSCL2)とがそれぞれ入力
される。そして、上記した第1ラッチ群と第2ラッチ群
には、YDクロック(YD)が並列に入力される。
【0066】さらに、次段のNAND回路141〜14
2の入力側には、上記した第1ラッチ群と第2ラッチ群
の隣接したラッチ回路の出力(O)と反転出力( ̄O)
とがそれぞれ入力される。例えば、NAND回路141
には、ラッチ回路131の出力(O)とラッチ回路13
2の反転出力( ̄O)とが入力され、NAND回路14
2には、ラッチ回路132の出力(O)とラッチ回路1
33の出力(O)とが入力され、NAND回路143に
は、ラッチ回路133の反転出力( ̄O)とラッチ回路
134の出力(O)とが入力される。
2の入力側には、上記した第1ラッチ群と第2ラッチ群
の隣接したラッチ回路の出力(O)と反転出力( ̄O)
とがそれぞれ入力される。例えば、NAND回路141
には、ラッチ回路131の出力(O)とラッチ回路13
2の反転出力( ̄O)とが入力され、NAND回路14
2には、ラッチ回路132の出力(O)とラッチ回路1
33の出力(O)とが入力され、NAND回路143に
は、ラッチ回路133の反転出力( ̄O)とラッチ回路
134の出力(O)とが入力される。
【0067】また、上記各NAND回路141〜144
の出力は、ゲートラインG1、G2、G3、G4……に
順次供給することにより、各ゲートラインに接続された
各画素のTFTを駆動して、選択/非選択状態とする。
なお、図9の回路図は、ゲートドライバ14の一部の構
成を示したにすぎず、実際には上記各回路が水平走査線
の本数に応じて連なって配置されている。これにより、
各ゲートラインを選択的に走査することができる。
の出力は、ゲートラインG1、G2、G3、G4……に
順次供給することにより、各ゲートラインに接続された
各画素のTFTを駆動して、選択/非選択状態とする。
なお、図9の回路図は、ゲートドライバ14の一部の構
成を示したにすぎず、実際には上記各回路が水平走査線
の本数に応じて連なって配置されている。これにより、
各ゲートラインを選択的に走査することができる。
【0068】[ゲートドライバの動作]まず、図1に示
すように、ゲートドライバ14には、図示しないコント
ローラから垂直同期信号(YSCL)とYDクロックと
が入力される。これを図9および図10に示すように、
本実施例のゲートドライバ14には、位相がπ/2だけ
ずれた2種類の垂直同期信号(YSCL1,YSCL
2)が入力される。この2種類の垂直同期信号は、図4
に示す同期信号駆動回路を2個用いて発生するもので、
コントローラ内に設けられている。
すように、ゲートドライバ14には、図示しないコント
ローラから垂直同期信号(YSCL)とYDクロックと
が入力される。これを図9および図10に示すように、
本実施例のゲートドライバ14には、位相がπ/2だけ
ずれた2種類の垂直同期信号(YSCL1,YSCL
2)が入力される。この2種類の垂直同期信号は、図4
に示す同期信号駆動回路を2個用いて発生するもので、
コントローラ内に設けられている。
【0069】図9に示すように、2種類の垂直同期信号
は、第1ラッチ群131、133と第2ラッチ回路群1
32、134との入力端子(L, ̄L)にそれぞれ入力
され、入力信号YDクロックをラッチしたりスルーで出
力したりする。このラッチ回路の動作は、図6に示すよ
うに、入力端子(L, ̄L)に水平同期信号のクロック
パルスが入力されると、トランスファーゲート102と
103とが交互にオン/オフし、入力端子(I)から入
力されるXDクロックの入力を制御する。
は、第1ラッチ群131、133と第2ラッチ回路群1
32、134との入力端子(L, ̄L)にそれぞれ入力
され、入力信号YDクロックをラッチしたりスルーで出
力したりする。このラッチ回路の動作は、図6に示すよ
うに、入力端子(L, ̄L)に水平同期信号のクロック
パルスが入力されると、トランスファーゲート102と
103とが交互にオン/オフし、入力端子(I)から入
力されるXDクロックの入力を制御する。
【0070】トランスファーゲート102をオンし、1
03がオフした場合は、XDクロックがトランスファー
ゲート102を介してインバータ回路104で論理を反
転して出力端子( ̄O)から出力するとともに、その論
理をインバータ回路105でさらに反転して出力端子
(O)から出力する。この状態は、いわゆるスルー状態
であって、入力信号がそのまま出力される。
03がオフした場合は、XDクロックがトランスファー
ゲート102を介してインバータ回路104で論理を反
転して出力端子( ̄O)から出力するとともに、その論
理をインバータ回路105でさらに反転して出力端子
(O)から出力する。この状態は、いわゆるスルー状態
であって、入力信号がそのまま出力される。
【0071】逆に、トランスファーゲート102をオフ
して、103がオンした場合は、従前に入力されたXD
クロックの論理に従って、インバータ回路104の出力
が固定されるため、出力端子(O, ̄O)から出力され
る論理が固定される。この状態は、いわゆるラッチ状態
であって、従前の入力信号の論理が保持される。
して、103がオンした場合は、従前に入力されたXD
クロックの論理に従って、インバータ回路104の出力
が固定されるため、出力端子(O, ̄O)から出力され
る論理が固定される。この状態は、いわゆるラッチ状態
であって、従前の入力信号の論理が保持される。
【0072】ここで、ラッチ回路131〜134……の
個数は、従来の場合と同じであるが、ラッチ回路の奇数
番目を第1ラッチ群とし、偶数番目を第2ラッチ群とし
て、各ラッチ群に対してπ/2だけ位相がずれた2種類
のクロックを供給することにより、各クロックラインの
クロック周波数を半分にすることができる(図10参
照)。
個数は、従来の場合と同じであるが、ラッチ回路の奇数
番目を第1ラッチ群とし、偶数番目を第2ラッチ群とし
て、各ラッチ群に対してπ/2だけ位相がずれた2種類
のクロックを供給することにより、各クロックラインの
クロック周波数を半分にすることができる(図10参
照)。
【0073】上記各ラッチ回路131〜134の出力端
子(O, ̄O)からの出力信号は、各ラッチ群の次のラ
ッチ回路の入力端子(I)に入力されるとともに、次段
のNAND回路141〜144に入力され、そのNAN
D出力が各ドレインラインG1〜G4……に出力され
る。本実施例のゲートドライバ14では、垂直同期信号
のクロック周波数を半分にしたが、図10のG1〜G4
に示す走査信号に見られるように、図12の従来例と同
じ走査信号を得ることができる。
子(O, ̄O)からの出力信号は、各ラッチ群の次のラ
ッチ回路の入力端子(I)に入力されるとともに、次段
のNAND回路141〜144に入力され、そのNAN
D出力が各ドレインラインG1〜G4……に出力され
る。本実施例のゲートドライバ14では、垂直同期信号
のクロック周波数を半分にしたが、図10のG1〜G4
に示す走査信号に見られるように、図12の従来例と同
じ走査信号を得ることができる。
【0074】このように、本実施例のゲートドライバ1
4は、図10に示すように、クロックの位相をπ/2だ
けずらした2種類の垂直同期信号(YSCL1,YSC
L2)を用いているため、従来例の図12の場合と比較
すると、各クロックラインに流れる垂直同期信号のクロ
ック周波数が半分になっている。従って、上記したCM
OSの消費電力を表すf×CL ×VDD2 (f:クロック
周波数、CL :負荷容量、VDD:電源電圧)の数式で見
ると、負荷容量CL や電源電圧VDDが同じ場合でも、ク
ロック周波数のfが半分になると消費電力が半分にな
り、液晶駆動装置自体の消費電力を大幅に低下させるこ
とができる。
4は、図10に示すように、クロックの位相をπ/2だ
けずらした2種類の垂直同期信号(YSCL1,YSC
L2)を用いているため、従来例の図12の場合と比較
すると、各クロックラインに流れる垂直同期信号のクロ
ック周波数が半分になっている。従って、上記したCM
OSの消費電力を表すf×CL ×VDD2 (f:クロック
周波数、CL :負荷容量、VDD:電源電圧)の数式で見
ると、負荷容量CL や電源電圧VDDが同じ場合でも、ク
ロック周波数のfが半分になると消費電力が半分にな
り、液晶駆動装置自体の消費電力を大幅に低下させるこ
とができる。
【0075】なお、上記実施例では、位相の異なるクロ
ックとしてπ/2だけ位相がずれた2種類のクロックを
使用して実施しているが、これに限定されず、位相がπ
/nだけずれたn種類のクロックを使用することによ
り、さらにクロック周波数を低減することが可能であっ
て、それに伴って低消費電力化することができる。
ックとしてπ/2だけ位相がずれた2種類のクロックを
使用して実施しているが、これに限定されず、位相がπ
/nだけずれたn種類のクロックを使用することによ
り、さらにクロック周波数を低減することが可能であっ
て、それに伴って低消費電力化することができる。
【0076】
【発明の効果】請求項1および請求項2に記載の液晶駆
動装置によれば、クロック生成部で位相の異なる複数の
クロックとして、例えば、π/2だけ位相がずれた2種
類のクロックが生成され、クロックラインによって各位
相毎にクロックを伝え、クロック処理部で各クロックラ
インにそれぞれ接続されて、各位相毎のクロックを並列
に処理することによって作成されたタイミング信号に基
づいて液晶駆動信号を生成する。
動装置によれば、クロック生成部で位相の異なる複数の
クロックとして、例えば、π/2だけ位相がずれた2種
類のクロックが生成され、クロックラインによって各位
相毎にクロックを伝え、クロック処理部で各クロックラ
インにそれぞれ接続されて、各位相毎のクロックを並列
に処理することによって作成されたタイミング信号に基
づいて液晶駆動信号を生成する。
【0077】従って、位相の異なるクロックをn(nは
整数)個用いることにより、各位相のクロック周波数を
1/nにすることができるため、クロックライン上で消
費される電力が小さくなり、液晶駆動装置全体の消費電
力を少なくすることができる。
整数)個用いることにより、各位相のクロック周波数を
1/nにすることができるため、クロックライン上で消
費される電力が小さくなり、液晶駆動装置全体の消費電
力を少なくすることができる。
【0078】請求項3〜請求項6に記載の液晶駆動装置
によれば、クロック生成部でπ/2だけ位相がずれた2
種類のクロックを生成し、クロックラインで2種類のク
ロックを伝え、第1クロックで駆動される第1ラッチ群
と第2クロックで駆動される第2ラッチ回路群とを入力
信号に対して並列に接続してシフトレジスタを構成し、
そのシフトレジスタの第1ラッチ群と第2ラッチ回路群
からそれぞれ隣接したラッチ回路の出力をNAND回路
群の各NAND回路に入力するように構成する。これに
より、液晶表示パネルの走査線を駆動する走査線駆動回
路とすることができる。
によれば、クロック生成部でπ/2だけ位相がずれた2
種類のクロックを生成し、クロックラインで2種類のク
ロックを伝え、第1クロックで駆動される第1ラッチ群
と第2クロックで駆動される第2ラッチ回路群とを入力
信号に対して並列に接続してシフトレジスタを構成し、
そのシフトレジスタの第1ラッチ群と第2ラッチ回路群
からそれぞれ隣接したラッチ回路の出力をNAND回路
群の各NAND回路に入力するように構成する。これに
より、液晶表示パネルの走査線を駆動する走査線駆動回
路とすることができる。
【0079】また、上記したNAND回路群の各NAN
D回路に、さらに、複数のインバータ回路と、複数のラ
ッチ回路と、トライステート回路とを順次接続して構成
する。これにより、液晶表示パネルのデータ線を駆動す
るデータ線駆動回路とすることができる。
D回路に、さらに、複数のインバータ回路と、複数のラ
ッチ回路と、トライステート回路とを順次接続して構成
する。これにより、液晶表示パネルのデータ線を駆動す
るデータ線駆動回路とすることができる。
【図1】本実施例に係る駆動回路一体型TFT−LCD
の概略構成図。
の概略構成図。
【図2】図1のドレインドライバの回路構成を示す部分
回路図。
回路図。
【図3】図2各部の信号波形を示すタイミングチャー
ト。
ト。
【図4】図1のドレインドライバやゲートドライバに入
力する水平同期信号や垂直同期信号を発生させる同期信
号駆動回路の一構成例を示す図。
力する水平同期信号や垂直同期信号を発生させる同期信
号駆動回路の一構成例を示す図。
【図5】図2のドレインドライバに用いたラッチ回路の
シンボルとその入出力信号を示す図。
シンボルとその入出力信号を示す図。
【図6】図5に示すラッチ回路の回路構成図。
【図7】図2のドレインドライバに用いたトライステー
ト回路のシンボルとその入出力信号を示す図。
ト回路のシンボルとその入出力信号を示す図。
【図8】図7のトライステート回路の一回路構成例を示
す図。
す図。
【図9】図1のゲートドライバの回路構成を示す部分回
路図。
路図。
【図10】図9各部の信号波形を示すタイミングチャー
ト。
ト。
【図11】従来の駆動回路一体型のドレインドライバ各
部の入出力信号を示すタイミングチャート。
部の入出力信号を示すタイミングチャート。
【図12】従来の駆動回路一体型のゲートドライバ各部
の入出力信号を示すタイミングチャート。
の入出力信号を示すタイミングチャート。
【符号の説明】 11 駆動回路一体型TFT−L
CD 12 ガラス基板 13 液晶表示パネル 14 ゲートドライバ 15 ドレインドライバ 16 シフトレジスタ 17 ラッチ回路 18 ドライバ回路 21〜24 ラッチ回路 31〜34 NAND回路 41〜44,51〜54 インバータ回路 61〜64,71〜74 ラッチ回路 81〜84 トライステート回路 131〜134 ラッチ回路 141〜144 NAND回路
CD 12 ガラス基板 13 液晶表示パネル 14 ゲートドライバ 15 ドレインドライバ 16 シフトレジスタ 17 ラッチ回路 18 ドライバ回路 21〜24 ラッチ回路 31〜34 NAND回路 41〜44,51〜54 インバータ回路 61〜64,71〜74 ラッチ回路 81〜84 トライステート回路 131〜134 ラッチ回路 141〜144 NAND回路
Claims (6)
- 【請求項1】液晶パネル基板上に駆動回路が一体形成さ
れる駆動回路一体型の液晶駆動装置において、 位相の異なる複数のクロックを生成するクロック生成部
と、 前記クロック生成部が生成する各位相を持ったクロック
を伝えるクロックラインと、 を備え、 さらに、前記各クロックラインにそれぞれ接続され、前
記クロック生成部で生成された各位相のクロックを並列
に処理して所定のタイミングからなるタイミング信号を
作成するクロック処理部が、少なくとも前記液晶基板上
に一体形成された駆動回路に設けられ、 前記クロック処理部で作成されたタイミング信号に基づ
いて液晶を駆動する液晶駆動信号を生成することを特徴
とする液晶駆動装置。 - 【請求項2】前記位相の異なる複数のクロックは、 π/2だけ位相がずれた2種類のクロックを用いること
を特徴とする請求項1記載の液晶駆動装置。 - 【請求項3】液晶パネル基板上に駆動回路を一体形成す
る駆動回路一体型の液晶駆動装置において、 π/2だけ位相がずれた2種類のクロックを生成するク
ロック生成部と、 2種類のクロックを伝えるクロックラインと、 を備え、 さらに、 前記クロック生成部で生成される2種類のクロックのう
ち一方を第1クロックとし、他方を第2クロックとし、
前記第1クロックを伝えるクロックラインには奇数番目
のラッチ回路を複数個接続して第1ラッチ群を構成する
とともに、前記第2クロックを伝えるクロックラインに
は偶数番目のラッチ回路を複数個接続して第2ラッチ回
路群を構成し、前記第1ラッチ群と前記第2ラッチ回路
群とを入力信号に対して並列に接続したシフトレジスタ
と、 前記シフトレジスタを構成する第1ラッチ群と第2ラッ
チ回路群からそれぞれ隣接した1個ずつのラッチ回路出
力をそれぞれ入力するNAND回路群と、 が少なくとも前記液晶基板上に一体形成された駆動回路
に設けられ、 前記シフトレジスタと前記NAND回路群とで作成され
たタイミング信号に基づいて液晶を駆動する液晶駆動信
号を生成することを特徴とする液晶駆動装置。 - 【請求項4】請求項3において、前記液晶駆動装置は、
液晶表示パネルの走査線を駆動する走査線駆動回路を構
成することを特徴とする液晶駆動装置。 - 【請求項5】請求項3において、さらに、前記NAND
回路群の各NAND回路毎に複数のインバータ回路と、
複数のラッチ回路と、トライステート回路とを備えるこ
とを特徴とする液晶駆動装置。 - 【請求項6】請求項5において、前記液晶駆動装置は、
液晶表示パネルのデータ線を駆動するデータ線駆動回路
を構成することを特徴とする液晶駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7116360A JPH08286643A (ja) | 1995-04-18 | 1995-04-18 | 液晶駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7116360A JPH08286643A (ja) | 1995-04-18 | 1995-04-18 | 液晶駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08286643A true JPH08286643A (ja) | 1996-11-01 |
Family
ID=14685040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7116360A Pending JPH08286643A (ja) | 1995-04-18 | 1995-04-18 | 液晶駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08286643A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002196732A (ja) * | 2000-04-27 | 2002-07-12 | Toshiba Corp | 表示装置、画像制御半導体装置、および表示装置の駆動方法 |
KR100431046B1 (ko) * | 2000-04-28 | 2004-05-12 | 히다치디바이스 엔지니어링가부시키가이샤 | 액정 표시 장치 |
KR100433148B1 (ko) * | 2000-12-27 | 2004-05-27 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액정 표시 장치의 구동 방법 및 구동 회로 |
KR100538295B1 (ko) * | 1998-10-13 | 2006-03-07 | 삼성전자주식회사 | 폴리 실리콘 액정표시장치 구동장치 |
JP2008146079A (ja) * | 2006-12-11 | 2008-06-26 | Samsung Electronics Co Ltd | ゲート駆動回路及びそれを使用する液晶表示装置 |
JP2008197643A (ja) * | 2007-02-14 | 2008-08-28 | Samsung Electronics Co Ltd | 表示装置の駆動装置及びこれを含む表示装置 |
CN104821158A (zh) * | 2014-01-31 | 2015-08-05 | 拉碧斯半导体株式会社 | 显示设备的驱动器 |
-
1995
- 1995-04-18 JP JP7116360A patent/JPH08286643A/ja active Pending
Cited By (9)
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CN104821158A (zh) * | 2014-01-31 | 2015-08-05 | 拉碧斯半导体株式会社 | 显示设备的驱动器 |
JP2015143780A (ja) * | 2014-01-31 | 2015-08-06 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
US10410595B2 (en) | 2014-01-31 | 2019-09-10 | Lapis Semiconductor Co., Ltd. | Display driver |
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