JP2002156953A - 表示装置およびその駆動方法 - Google Patents
表示装置およびその駆動方法Info
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- JP2002156953A JP2002156953A JP2001269300A JP2001269300A JP2002156953A JP 2002156953 A JP2002156953 A JP 2002156953A JP 2001269300 A JP2001269300 A JP 2001269300A JP 2001269300 A JP2001269300 A JP 2001269300A JP 2002156953 A JP2002156953 A JP 2002156953A
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 消費電力を低減でき、かつ小型化が可能な液
晶表示装置を提供する。 【解決手段】 液晶表示装置は、画素アレイ部1と、ア
ドレスデコーダ2,3と、表示メモリ(VRAM)4と、VR
AMコントローラ5とを備えており、システムバスL1を
介してCPU6および周辺回路7と信号の送受を行う。
画素アレイ部1は、複数の1ビットメモリで各画素を構
成した面積階調画素構造になっている。画素アレイ部1
全体を複数の画素からなる画素ブロックに区分けし、ブ
ロック単位で1ビットメモリの書き換えを行う。1ビッ
トメモリは二重ワード線構造になっている。
晶表示装置を提供する。 【解決手段】 液晶表示装置は、画素アレイ部1と、ア
ドレスデコーダ2,3と、表示メモリ(VRAM)4と、VR
AMコントローラ5とを備えており、システムバスL1を
介してCPU6および周辺回路7と信号の送受を行う。
画素アレイ部1は、複数の1ビットメモリで各画素を構
成した面積階調画素構造になっている。画素アレイ部1
全体を複数の画素からなる画素ブロックに区分けし、ブ
ロック単位で1ビットメモリの書き換えを行う。1ビッ
トメモリは二重ワード線構造になっている。
Description
【0001】
【発明の属する技術分野】本発明は、表示装置に関し、
特に、消費電力の低減と回路構成の簡略化を図る技術に
関する。
特に、消費電力の低減と回路構成の簡略化を図る技術に
関する。
【0002】
【従来の技術】従来、携帯電話を初めとする携帯機器で
は、モノクロの表示装置を搭載することが多かったが、
携帯機器でインターネットに接続する等の機会が増えて
きたこともあり、カラーの表示装置を搭載するものが増
えてきた。
は、モノクロの表示装置を搭載することが多かったが、
携帯機器でインターネットに接続する等の機会が増えて
きたこともあり、カラーの表示装置を搭載するものが増
えてきた。
【0003】
【発明が解決しようとする課題】カラーの表示装置は、
モノクロに比べて消費電力が多いため、携帯機器のバッ
テリの充電間隔が短くなるという問題がある。また、回
路も複雑になるため、小型化が困難になり、コストアッ
プにもなる。特に、小型化を図るには、画素アレイ基板
上に駆動回路を一体に形成するのが望ましいが、カラー
の場合、駆動回路の構成が複雑になるだけでなく、画素
データを格納するメモリの容量も増えるため、画素アレ
イ基板上に駆動回路を一体に形成するのが技術的に難し
い。
モノクロに比べて消費電力が多いため、携帯機器のバッ
テリの充電間隔が短くなるという問題がある。また、回
路も複雑になるため、小型化が困難になり、コストアッ
プにもなる。特に、小型化を図るには、画素アレイ基板
上に駆動回路を一体に形成するのが望ましいが、カラー
の場合、駆動回路の構成が複雑になるだけでなく、画素
データを格納するメモリの容量も増えるため、画素アレ
イ基板上に駆動回路を一体に形成するのが技術的に難し
い。
【0004】さらに、従来は、表示エリアのすべてを一
定の間隔で書き換えていたため、表示解像度が高くなる
につれて画素クロックの周波数を速くする必要があっ
た。
定の間隔で書き換えていたため、表示解像度が高くなる
につれて画素クロックの周波数を速くする必要があっ
た。
【0005】このような問題点を解決するものとして、
例えば特開2000-227608号公報には、表示内容が変化し
た水平画素ラインのみ選択走査して表示内容を書き換え
る技術が開示されている。
例えば特開2000-227608号公報には、表示内容が変化し
た水平画素ラインのみ選択走査して表示内容を書き換え
る技術が開示されている。
【0006】しかしながら、このような水平画素ライン
毎の制御では必ずしも通常駆動時に比べて低消費電力化
は達成されない。
毎の制御では必ずしも通常駆動時に比べて低消費電力化
は達成されない。
【0007】本発明は、このような点に鑑みてなされた
ものであり、その目的は、消費電力を低減でき、かつ小
型化が可能な表示装置を提供することにある。
ものであり、その目的は、消費電力を低減でき、かつ小
型化が可能な表示装置を提供することにある。
【0008】
【課題を解決するための手段】上述した課題を解決する
ために、本発明に係る表示装置は、マトリクス状に配置
された複数の表示画素と、この表示画素の行方向に沿っ
て配置される複数本の走査線と、この表示画素の列方向
に沿って配置されるデータ線と、前記データ線にデータ
信号を供給するデータ線駆動回路と、前記走査線に走査
信号を供給する走査線駆動回路と、前記データ線駆動回
路および前記走査線駆動回路を制御する制御部と、を備
え、前記表示画素は、前記走査信号に応答して対応する
前記データ信号をサンプリングするサンプリング部と、
このサンプリング部によってサンプリングされた対応デ
ータを保持するメモリ部と、前記対応データに基づいて
所定の表示を行なう表示部とを含み、前記制御部は、行
列方向にそれぞれ2以上の前記表示画素からなる仮想ブ
ロックに区分し、前記仮想ブロック内の各前記表示画素
の前記対応データが変更される場合、前記仮想ブロック
内の各前記表示画素が前記対応データに基づく表示を行
うように、前記仮想ブロック内の各前記表示画素に対応
する前記走査線への選択的な前記走査信号の供給を前記
走査線駆動回路に対して指示し、前記仮想ブロック内の
各前記表示画素の前記対応データが変更されない場合、
前記仮想ブロック内の各前記表示画素が対応する前記メ
モリ部に保持される対応データに基づいて表示を行うよ
うに、前記仮想ブロック内の各前記表示画素に対応する
前記走査線への選択的な前記走査信号の供給禁止を前記
走査線駆動回路に対して指示すると共に、前記仮想ブロ
ック内の各前記表示画素に対応する前記データ線への前
記対応データの供給の禁止を指示する。
ために、本発明に係る表示装置は、マトリクス状に配置
された複数の表示画素と、この表示画素の行方向に沿っ
て配置される複数本の走査線と、この表示画素の列方向
に沿って配置されるデータ線と、前記データ線にデータ
信号を供給するデータ線駆動回路と、前記走査線に走査
信号を供給する走査線駆動回路と、前記データ線駆動回
路および前記走査線駆動回路を制御する制御部と、を備
え、前記表示画素は、前記走査信号に応答して対応する
前記データ信号をサンプリングするサンプリング部と、
このサンプリング部によってサンプリングされた対応デ
ータを保持するメモリ部と、前記対応データに基づいて
所定の表示を行なう表示部とを含み、前記制御部は、行
列方向にそれぞれ2以上の前記表示画素からなる仮想ブ
ロックに区分し、前記仮想ブロック内の各前記表示画素
の前記対応データが変更される場合、前記仮想ブロック
内の各前記表示画素が前記対応データに基づく表示を行
うように、前記仮想ブロック内の各前記表示画素に対応
する前記走査線への選択的な前記走査信号の供給を前記
走査線駆動回路に対して指示し、前記仮想ブロック内の
各前記表示画素の前記対応データが変更されない場合、
前記仮想ブロック内の各前記表示画素が対応する前記メ
モリ部に保持される対応データに基づいて表示を行うよ
うに、前記仮想ブロック内の各前記表示画素に対応する
前記走査線への選択的な前記走査信号の供給禁止を前記
走査線駆動回路に対して指示すると共に、前記仮想ブロ
ック内の各前記表示画素に対応する前記データ線への前
記対応データの供給の禁止を指示する。
【0009】
【発明の実施の形態】以下、本発明に係るについて、図
面を参照しながら具体的に説明する。
面を参照しながら具体的に説明する。
【0010】以下、本発明に係る表示装置について、図
面を参照しながら具体的に説明する。
面を参照しながら具体的に説明する。
【0011】(第1の実施形態)図1は本発明に係る表
示装置の第1の実施形態の概略構成を示すブロック図で
あり、液晶表示装置の構成を示している。
示装置の第1の実施形態の概略構成を示すブロック図で
あり、液晶表示装置の構成を示している。
【0012】図1の液晶表示装置は、画素アレイ部1
と、アドレスデコーダ2,3と、表示メモリ(VRAM)4
と、VRAMコントローラ5とを備えており、システムバス
L1を介してCPU6および周辺回路7と信号の送受を
行う。
と、アドレスデコーダ2,3と、表示メモリ(VRAM)4
と、VRAMコントローラ5とを備えており、システムバス
L1を介してCPU6および周辺回路7と信号の送受を
行う。
【0013】画素アレイ部1は、複数の1ビットメモリ
で各画素を構成した面積階調表示が可能な画素構造にな
っている。図2は1画素分の構造を示す図である。図示
のように、1画素はRGBの各色表示画素ごとにそれぞ
れ4つの副画素領域で構成され、各領域にはそれぞれ1
ビット分のメモリが設けられている。図2は1表示画素
が各色ごとに4ビットの表示信号に基づく4つの副画素
領域で構成されている例を示しており、最下位ビットを
d0、最上位ビットをd3とすると、各画素の画素値
は、20・d0+21・d1+22・d2+23・d3で表
される。これにより、各色ごとに、24=16階調の表
示が可能となる。
で各画素を構成した面積階調表示が可能な画素構造にな
っている。図2は1画素分の構造を示す図である。図示
のように、1画素はRGBの各色表示画素ごとにそれぞ
れ4つの副画素領域で構成され、各領域にはそれぞれ1
ビット分のメモリが設けられている。図2は1表示画素
が各色ごとに4ビットの表示信号に基づく4つの副画素
領域で構成されている例を示しており、最下位ビットを
d0、最上位ビットをd3とすると、各画素の画素値
は、20・d0+21・d1+22・d2+23・d3で表
される。これにより、各色ごとに、24=16階調の表
示が可能となる。
【0014】副画素領域内の各1ビットメモリは、Al
やAg等で構成される例えば反射性を有する画素電極に
接続されている。これら反射画素電極の上面には液晶層
を挟んで例えば対向電極が配置されている。
やAg等で構成される例えば反射性を有する画素電極に
接続されている。これら反射画素電極の上面には液晶層
を挟んで例えば対向電極が配置されている。
【0015】また、図2では、最下位ビットd0から最
上位ビットd3までの各4ビットの面積比が、d0:d
1:d2:d3=1:2:4:8の例を示している。一
般には、各ビットの面積×白色の透過率が2のべき乗に
なるようにするのが望ましい。なお、1画素を構成する
副画素領域は、表示信号のビット数に対応して、例えば
6ビットの表示信号であれば所望の面積比率と成るよう
に6副画素領域に分割すればよい。
上位ビットd3までの各4ビットの面積比が、d0:d
1:d2:d3=1:2:4:8の例を示している。一
般には、各ビットの面積×白色の透過率が2のべき乗に
なるようにするのが望ましい。なお、1画素を構成する
副画素領域は、表示信号のビット数に対応して、例えば
6ビットの表示信号であれば所望の面積比率と成るよう
に6副画素領域に分割すればよい。
【0016】各画素を構成する4つの副画素領域の配列
は、必ずしも各表示画素内で順番に並んでいる必要はな
く、図2Aのように(d0,d3,d1,d2)の順に
並んでいてもよく、あるいは、図2Bのように(d0,
d1,d2,d3)の順に並んでいてもよい。また、図
2Cのように2次元状に並んでいても良く、これはメモ
リとの接続のしやすさ、カラーフィルタの構造とを考慮
し、開口率が最大となるようにするのが望ましい。
は、必ずしも各表示画素内で順番に並んでいる必要はな
く、図2Aのように(d0,d3,d1,d2)の順に
並んでいてもよく、あるいは、図2Bのように(d0,
d1,d2,d3)の順に並んでいてもよい。また、図
2Cのように2次元状に並んでいても良く、これはメモ
リとの接続のしやすさ、カラーフィルタの構造とを考慮
し、開口率が最大となるようにするのが望ましい。
【0017】図2ではRGBの各色の表示画素を構成す
る副表示画素数が等しく、各色の表示階調数が16階調
とした場合を示したが、色ごとに表現可能な表示階調数
を異ならしめても良い。例えば、図3は、RとBが3ビ
ット、即ち3つの副画素領域で構成され、Gが4ビッ
ト、即ち4つの副画素領域で構成されている例を示して
いる。
る副表示画素数が等しく、各色の表示階調数が16階調
とした場合を示したが、色ごとに表現可能な表示階調数
を異ならしめても良い。例えば、図3は、RとBが3ビ
ット、即ち3つの副画素領域で構成され、Gが4ビッ
ト、即ち4つの副画素領域で構成されている例を示して
いる。
【0018】図2では各副画素領域の面積がRGBの各
色で等しい例を説明したが、各副画素領域の面積がRG
Bの各色で異なっていてもよい。実際には、最も自然な
色合いになるようにRGBのビット数を定めればよい。
また、各副画素領域の面積比がRGBの各色で異なって
いてもよい。
色で等しい例を説明したが、各副画素領域の面積がRG
Bの各色で異なっていてもよい。実際には、最も自然な
色合いになるようにRGBのビット数を定めればよい。
また、各副画素領域の面積比がRGBの各色で異なって
いてもよい。
【0019】図1のVRAMコントローラ5は、CPU6か
ら送られる映像データをVRAM4に書き込み、VRAM4から
画素ブロック単位で映像データを取り出し、画素ブロッ
ク座標を示すアドレスデータとともにアドレスデコーダ
2、3に出力し、アドレスデコーダ2、3は画素アレイ
部1の対応する画素ブロックの1ビットメモリに映像デ
ータを格納する。
ら送られる映像データをVRAM4に書き込み、VRAM4から
画素ブロック単位で映像データを取り出し、画素ブロッ
ク座標を示すアドレスデータとともにアドレスデコーダ
2、3に出力し、アドレスデコーダ2、3は画素アレイ
部1の対応する画素ブロックの1ビットメモリに映像デ
ータを格納する。
【0020】画素ブロックのサイズは、1フォント描画
に要するドット数に略等しい。VRAMコントローラ5は、
1ビットメモリをアクセスするための分周用クロックを
出力する。また、VRAMコントローラ5は、データ休止期
間(ブランキング期間)中に中間電位を出力可能であ
る。
に要するドット数に略等しい。VRAMコントローラ5は、
1ビットメモリをアクセスするための分周用クロックを
出力する。また、VRAMコントローラ5は、データ休止期
間(ブランキング期間)中に中間電位を出力可能であ
る。
【0021】画素アレイ部1は、データ休止期間中に1
ビットメモリのリフレッシュ動作および液晶印加電圧の
極性反転が行えるように、クロック発生回路を備えてい
る。
ビットメモリのリフレッシュ動作および液晶印加電圧の
極性反転が行えるように、クロック発生回路を備えてい
る。
【0022】VRAMコントローラ5はシリコンチップで構
成され、画素アレイ部1が形成されるガラス基板上に例
えばCOG(chip on glass)実装される。あるいは、V
RAMコントローラ5とCPU6を一個のシリコンチップ
にまとめて、ガラス基板上にCOG実装してもよい。さ
らに、このチップにVRAM4を内蔵してもよい。
成され、画素アレイ部1が形成されるガラス基板上に例
えばCOG(chip on glass)実装される。あるいは、V
RAMコントローラ5とCPU6を一個のシリコンチップ
にまとめて、ガラス基板上にCOG実装してもよい。さ
らに、このチップにVRAM4を内蔵してもよい。
【0023】本実施形態は、画素アレイ部1全体を複数
の画素からなる二次元マトリクス状の画素ブロックに区
分けし、ブロック単位で各画素の1ビットメモリの書き
換えを行う点に特徴がある。ブロック単位で書き換えを
行うことで、周辺デコーダ回路のビット数を削減でき、
回路の実装面積が小さくなる。また、現実問題として、
1画素分だけの書き換えを行うことはほとんどなく、通
常は数十画素分まとめて書き換えを行うため、ブロック
単位で書き換えを行っても、消費電力を浪費するような
冗長動作には必ずしもならないですむ。
の画素からなる二次元マトリクス状の画素ブロックに区
分けし、ブロック単位で各画素の1ビットメモリの書き
換えを行う点に特徴がある。ブロック単位で書き換えを
行うことで、周辺デコーダ回路のビット数を削減でき、
回路の実装面積が小さくなる。また、現実問題として、
1画素分だけの書き換えを行うことはほとんどなく、通
常は数十画素分まとめて書き換えを行うため、ブロック
単位で書き換えを行っても、消費電力を浪費するような
冗長動作には必ずしもならないですむ。
【0024】さらに、本実施形態では、VRAM4に書き込
む単位よりも、VRAM4から読み出す単位を大きくしてい
る。これにより、書き換えが必要な範囲だけVRAM4の書
き換えを行うとともに、VRAM4からの高速読み出しが可
能になる。
む単位よりも、VRAM4から読み出す単位を大きくしてい
る。これにより、書き換えが必要な範囲だけVRAM4の書
き換えを行うとともに、VRAM4からの高速読み出しが可
能になる。
【0025】図1の液晶表示装置の具体例として、画素
数が256(×3)×256ドットで、16ドットの文字を表示
する場合、画素ブロックは16×16ドットの二次元マトリ
クス状にし、アドレスデコーダ2,3は4ビットデコー
ダとし、静止画時は6ビットとし、ポリシリコン発振回
路を用いて待機時液晶画素極性反転を行い、外部コント
ローラは完全休止させる。また、VRAM4、VRAMコントロ
ーラ5およびCPU6は一個のチップにまとめ、VRAM4
はCPU6の主記憶メモリの一部を用いる。このチップ
は、画素アレイ部1が形成されるガラス基板上にCOG
実装される。
数が256(×3)×256ドットで、16ドットの文字を表示
する場合、画素ブロックは16×16ドットの二次元マトリ
クス状にし、アドレスデコーダ2,3は4ビットデコー
ダとし、静止画時は6ビットとし、ポリシリコン発振回
路を用いて待機時液晶画素極性反転を行い、外部コント
ローラは完全休止させる。また、VRAM4、VRAMコントロ
ーラ5およびCPU6は一個のチップにまとめ、VRAM4
はCPU6の主記憶メモリの一部を用いる。このチップ
は、画素アレイ部1が形成されるガラス基板上にCOG
実装される。
【0026】図4は画素アレイ部1と、その周辺の回路
構成を示すブロック図である。図示のように、画素アレ
イ部1は二次元マトリクス状に複数のメモリセル(画素
ブロック)11に区分され、各メモリセル11は複数の
画素で構成されている。メモリセル11を構成する各画
素は面積が重み付けされた2並列に配置されるそれぞれ
3つの副画素、合計6副画素で構成され、それぞれの副
画素にはSRAM構造の1ビットメモリが設けられてい
る。
構成を示すブロック図である。図示のように、画素アレ
イ部1は二次元マトリクス状に複数のメモリセル(画素
ブロック)11に区分され、各メモリセル11は複数の
画素で構成されている。メモリセル11を構成する各画
素は面積が重み付けされた2並列に配置されるそれぞれ
3つの副画素、合計6副画素で構成され、それぞれの副
画素にはSRAM構造の1ビットメモリが設けられてい
る。
【0027】1ビットメモリは、等価回路的には、図示
のように、例えばトランジスタQ1,Q2とインバータ
IV1,IV2とで構成されるSRAMであって、データバ
ス12から供給されたデータを保持する。1ビットメモ
リに保持されたハイレベル電圧またはローレベル電圧を
画素電極に印加し、画素電極とコモン電圧との間の電位
差を液晶層に印加する構造になっている。
のように、例えばトランジスタQ1,Q2とインバータ
IV1,IV2とで構成されるSRAMであって、データバ
ス12から供給されたデータを保持する。1ビットメモ
リに保持されたハイレベル電圧またはローレベル電圧を
画素電極に印加し、画素電極とコモン電圧との間の電位
差を液晶層に印加する構造になっている。
【0028】メモリセル11には、ビット線駆動回路1
3とワード線駆動回路14とが接続されている。ビット
線駆動回路は、データバス12上の画素データをどのビ
ット線に供給するかを選択する列ブロックセレクタ15
を有する。また、ワード線駆動回路14は、行ブロック
セレクタ16と、シフトレジスタ17とを有する。行ブ
ロックセレクタ16はいずれかのブロックを選択し、選
択したブロック内のワード線をシフトレジスタ17が順
次駆動する。
3とワード線駆動回路14とが接続されている。ビット
線駆動回路は、データバス12上の画素データをどのビ
ット線に供給するかを選択する列ブロックセレクタ15
を有する。また、ワード線駆動回路14は、行ブロック
セレクタ16と、シフトレジスタ17とを有する。行ブ
ロックセレクタ16はいずれかのブロックを選択し、選
択したブロック内のワード線をシフトレジスタ17が順
次駆動する。
【0029】本実施形態では、例えば絶縁基板としてガ
ラス基板上に、低温ポリシリコン技術を利用して画素表
示用のトランジスタと駆動回路用のトランジスタを形成
する。ところが、低温ポリシリコンで形成されたトラン
ジスタは、シリコンウエハ上に形成される結晶シリコン
によるトランジスタに比べて動作速度が遅いため、電圧
振幅を大きくする必要がある。このため、ガラス基板の
外部から供給されたアドレスデータや映像データはガラ
ス基板上でレベル変換される。
ラス基板上に、低温ポリシリコン技術を利用して画素表
示用のトランジスタと駆動回路用のトランジスタを形成
する。ところが、低温ポリシリコンで形成されたトラン
ジスタは、シリコンウエハ上に形成される結晶シリコン
によるトランジスタに比べて動作速度が遅いため、電圧
振幅を大きくする必要がある。このため、ガラス基板の
外部から供給されたアドレスデータや映像データはガラ
ス基板上でレベル変換される。
【0030】図5はメモリセル11周辺の回路構成をよ
り詳しく示したブロック図である。図示のように、画素
データのレベル変換を行うレベルシフタおよびシリアル
−パラレル変換回路(SP変換回路)21と、バッファ
22と、データバッファ23と、行側のアドレスバッフ
ァ24および行ブロックデコーダ25と、列側のアドレ
スバッファ26、列ブロックデコーダ27およびマルチ
プレクサ28と、同期信号等を生成する制御回路29
と、待機時用クロック発生回路30と、クロック切替え
回路31と、極性制御回路32とを有する。
り詳しく示したブロック図である。図示のように、画素
データのレベル変換を行うレベルシフタおよびシリアル
−パラレル変換回路(SP変換回路)21と、バッファ
22と、データバッファ23と、行側のアドレスバッフ
ァ24および行ブロックデコーダ25と、列側のアドレ
スバッファ26、列ブロックデコーダ27およびマルチ
プレクサ28と、同期信号等を生成する制御回路29
と、待機時用クロック発生回路30と、クロック切替え
回路31と、極性制御回路32とを有する。
【0031】図5のレベルシフタ21でレベルシフトさ
れたデータは、シリアル−パラレル変換回路(SP変換
回路)21で分周される。SP変換回路21は、データ
期間をn倍(nは2以上の自然数)に引き延ばし、後段
側のデジタル回路でのタイミングマージンを確保しやす
くする。
れたデータは、シリアル−パラレル変換回路(SP変換
回路)21で分周される。SP変換回路21は、データ
期間をn倍(nは2以上の自然数)に引き延ばし、後段
側のデジタル回路でのタイミングマージンを確保しやす
くする。
【0032】ガラス基板には、映像データと、書き込み
を行うブロックを指定するブロックアドレスデータとが
入力される。データバス12は本数ができるだけ少ない
ほど望ましいため、本実施形態では、映像データとブロ
ックアドレスとを同一のバスで伝送するようにしてい
る。具体的には、各ブロックごとに、まずアドレスデー
タを伝送し、次に映像データを伝送する。アドレスデー
タは、行/列アドレスバッファ24,26に保持され、
データパスを確定する。また、映像データは、データバ
ッファ23に蓄えられて所定の順序でマルチプレクサ2
8を経由して、画素アレイ部1内の信号線に送られる。
を行うブロックを指定するブロックアドレスデータとが
入力される。データバス12は本数ができるだけ少ない
ほど望ましいため、本実施形態では、映像データとブロ
ックアドレスとを同一のバスで伝送するようにしてい
る。具体的には、各ブロックごとに、まずアドレスデー
タを伝送し、次に映像データを伝送する。アドレスデー
タは、行/列アドレスバッファ24,26に保持され、
データパスを確定する。また、映像データは、データバ
ッファ23に蓄えられて所定の順序でマルチプレクサ2
8を経由して、画素アレイ部1内の信号線に送られる。
【0033】図2のような1ビットメモリを用いて液晶
表示を行う場合、待機時も表示を継続しなければならな
い。ところが、液晶に直流電圧が長期間にわたり印加さ
れると液晶が焼き付け等を起こすため、待機時でも所定
期間毎に極性反転動作を行う必要がある。このため、本
実施形態では、図5に示すように待機時用クロック発生
回路30を設け、待機時には通常よりも緩やかな速度で
極性反転を行う、例えば通常駆動時は1垂直走査周期で
待機時は4垂直走査周期で極性反転を行なうようにして
いる。このような待機時用クロック発生回路30を設け
ることで、待機時にはシステムクロックを完全に停止さ
せることができ、消費電力の低減が図れる。
表示を行う場合、待機時も表示を継続しなければならな
い。ところが、液晶に直流電圧が長期間にわたり印加さ
れると液晶が焼き付け等を起こすため、待機時でも所定
期間毎に極性反転動作を行う必要がある。このため、本
実施形態では、図5に示すように待機時用クロック発生
回路30を設け、待機時には通常よりも緩やかな速度で
極性反転を行う、例えば通常駆動時は1垂直走査周期で
待機時は4垂直走査周期で極性反転を行なうようにして
いる。このような待機時用クロック発生回路30を設け
ることで、待機時にはシステムクロックを完全に停止さ
せることができ、消費電力の低減が図れる。
【0034】(メモリと極性反転回路の具体例1)図6
は表示面積に重み付けの為された副画素ごとにSRAMと極
性反転回路を設けた液晶表示装置の構成を示す回路図で
あり、図6の一点鎖線で囲んだ部分がそれぞれの副画素
を示している。各副画素には、ワード線と、極性制御線
P+,P−と、データ線とが接続されており、シングル
ワード線構造である。各副画素は、ワード線の電位によ
りオン・オフするトランジスタQ3と、極性制御線P+
の電位によりオン・オフするトランジスタQ4と、極性
制御線P−の電位によりオン・オフするトランジスタQ
5と、縦続接続されたインバータIV3,IV4と、を
有する。トランジスタQ3とインバータIV3,IV4
とでSRAMが構成され、トランジスタQ4,Q5によ
り極性反転回路が構成される。
は表示面積に重み付けの為された副画素ごとにSRAMと極
性反転回路を設けた液晶表示装置の構成を示す回路図で
あり、図6の一点鎖線で囲んだ部分がそれぞれの副画素
を示している。各副画素には、ワード線と、極性制御線
P+,P−と、データ線とが接続されており、シングル
ワード線構造である。各副画素は、ワード線の電位によ
りオン・オフするトランジスタQ3と、極性制御線P+
の電位によりオン・オフするトランジスタQ4と、極性
制御線P−の電位によりオン・オフするトランジスタQ
5と、縦続接続されたインバータIV3,IV4と、を
有する。トランジスタQ3とインバータIV3,IV4
とでSRAMが構成され、トランジスタQ4,Q5によ
り極性反転回路が構成される。
【0035】図6の回路は比較的簡単であり、行単位ま
たは複数行単位のランダムアクセス回路と、また二次元
マトリクス状のランダムアクセス回路と組み合わせるこ
とにより、常に全画面更新を行う場合より大幅に低消費
電力にできるが、誤書き込みが生じやすい、ワード線負
荷が大きくなり消費電力が大きくなる、ワード線負荷が
大きくなるなどの問題が生じる場合もある。このような
問題を回避する手法として、以下に示すような二重ワー
ド線構造を組み合わせることができる。
たは複数行単位のランダムアクセス回路と、また二次元
マトリクス状のランダムアクセス回路と組み合わせるこ
とにより、常に全画面更新を行う場合より大幅に低消費
電力にできるが、誤書き込みが生じやすい、ワード線負
荷が大きくなり消費電力が大きくなる、ワード線負荷が
大きくなるなどの問題が生じる場合もある。このような
問題を回避する手法として、以下に示すような二重ワー
ド線構造を組み合わせることができる。
【0036】(メモリと極性反転回路の具体例2)図7
は二重ワード線構造の回路図である。図7の回路は、列
ワード線の電位によりオン・オフするトランジスタQ6
を有する。トランジスタQ6がオンすると、主ワード線
の電位が副ワード線に供給される。副ワード線は、行方
向に並んだ副画素それぞれに接続されている。例えば、
副ワード線がハイレベルのときは、トランジスタQ3が
オンするとともに、SRAMのフィードバック経路にあるト
ランジスタQ7がオフする。このときは、極性制御線P
+,P−の電位により、トランジスタQ4,Q5のいず
れかがオンする。
は二重ワード線構造の回路図である。図7の回路は、列
ワード線の電位によりオン・オフするトランジスタQ6
を有する。トランジスタQ6がオンすると、主ワード線
の電位が副ワード線に供給される。副ワード線は、行方
向に並んだ副画素それぞれに接続されている。例えば、
副ワード線がハイレベルのときは、トランジスタQ3が
オンするとともに、SRAMのフィードバック経路にあるト
ランジスタQ7がオフする。このときは、極性制御線P
+,P−の電位により、トランジスタQ4,Q5のいず
れかがオンする。
【0037】一方、副ワード線がローレベルのときはト
ランジスタQ7がオンし、SRAM内の後段側のインバータ
出力が初段側のインバータの入力に帰還され、データが
保持される。
ランジスタQ7がオンし、SRAM内の後段側のインバータ
出力が初段側のインバータの入力に帰還され、データが
保持される。
【0038】このように、二重ワード線構造では、更新
対象のブロックのみ副ワード線がアクティブになり、そ
れ以外の副ワード線は非アクティブになるため、誤書き
込みが起きにくくなる。
対象のブロックのみ副ワード線がアクティブになり、そ
れ以外の副ワード線は非アクティブになるため、誤書き
込みが起きにくくなる。
【0039】図8は二重ワード線構造を説明する図であ
り、図8の一点鎖線で囲んだ領域がデータの書き換え単
位を示すブロックである。図示のように、主ワード線と
列ワード線の電位により、いずれか一つの副ワード線の
みがアクティブになる。また、選択されたブロック内の
各1ビットメモリは順次駆動される。なお、ブロックの
単位となる範囲は特に制限はなく、何ラインにわたって
もよい。
り、図8の一点鎖線で囲んだ領域がデータの書き換え単
位を示すブロックである。図示のように、主ワード線と
列ワード線の電位により、いずれか一つの副ワード線の
みがアクティブになる。また、選択されたブロック内の
各1ビットメモリは順次駆動される。なお、ブロックの
単位となる範囲は特に制限はなく、何ラインにわたって
もよい。
【0040】(メモリと極性反転回路の具体例3)図9
Aはデータ線と極性制御線P+,P−とを隣接画素で共
有する例を示す回路図である。図9の回路は、4つの重
み付けされた副画素で一画素を構成し、これにより各画
素毎に16階調表示を実現する例であり、4つの副画素
は上下左右に2個ずつ配置されており、横方向に隣接す
る2つの副画素は、データ線を介して配置され、このデ
ータ線を共有している。副画素は、データ線に接続され
たトランジスタQ3と、SRAMと、極性反転回路とを有す
る。SRAMは、トランジスタQ4,Q5およびインバータ
IV3,IV4とを有し、極性反転回路は、トランジス
タQ4,Q5を有する。
Aはデータ線と極性制御線P+,P−とを隣接画素で共
有する例を示す回路図である。図9の回路は、4つの重
み付けされた副画素で一画素を構成し、これにより各画
素毎に16階調表示を実現する例であり、4つの副画素
は上下左右に2個ずつ配置されており、横方向に隣接す
る2つの副画素は、データ線を介して配置され、このデ
ータ線を共有している。副画素は、データ線に接続され
たトランジスタQ3と、SRAMと、極性反転回路とを有す
る。SRAMは、トランジスタQ4,Q5およびインバータ
IV3,IV4とを有し、極性反転回路は、トランジス
タQ4,Q5を有する。
【0041】図9の回路は、横方向に隣接する副画素1
00でデータ線を共有するため、これら2つの副画素1
00にはそれぞれ別個のワード線を接続する必要があ
る。すなわち、図7の回路よりもワード線が余計に必要
になる。一方、極性制御線P+,P−は、上下方向に配
置された4つの副画素100すべてに共通に接続され
る。
00でデータ線を共有するため、これら2つの副画素1
00にはそれぞれ別個のワード線を接続する必要があ
る。すなわち、図7の回路よりもワード線が余計に必要
になる。一方、極性制御線P+,P−は、上下方向に配
置された4つの副画素100すべてに共通に接続され
る。
【0042】ところで、図9Aでは、横方向に隣接する
2つの副画素100の間にデータ線を配置する例を説明
したが、図9Bに示すように、隣接する2つの副画素1
00の左端(あるいは右端)にデータ線を配置してもよ
い。
2つの副画素100の間にデータ線を配置する例を説明
したが、図9Bに示すように、隣接する2つの副画素1
00の左端(あるいは右端)にデータ線を配置してもよ
い。
【0043】(ディスプレイコントローラの構成)図1
のVRAM4とVRAMコントローラ5はワンチップにまとめら
れることが多い。
のVRAM4とVRAMコントローラ5はワンチップにまとめら
れることが多い。
【0044】図10はVRAM4とVRAMコントローラ5をワ
ンチップにまとめたディスプレイコントローラのブロッ
ク図である。図示のディスプレイコントローラは、CP
U6とデータの送受信を行うホストインタフェース(ホ
ストI/F)部41と、メモリコントローラ42と、デ
ィスプレイFIFO43と、ルックアップテーブル44と、
VRAM4と、書き込み監視回路45と、読み出しブロック
アドレス発生回路46と、アドレス変換回路47と、図
1のアドレスデコーダ2,3へのデータの受け渡しを行
うインタフェース(I/F)部48とを有する。
ンチップにまとめたディスプレイコントローラのブロッ
ク図である。図示のディスプレイコントローラは、CP
U6とデータの送受信を行うホストインタフェース(ホ
ストI/F)部41と、メモリコントローラ42と、デ
ィスプレイFIFO43と、ルックアップテーブル44と、
VRAM4と、書き込み監視回路45と、読み出しブロック
アドレス発生回路46と、アドレス変換回路47と、図
1のアドレスデコーダ2,3へのデータの受け渡しを行
うインタフェース(I/F)部48とを有する。
【0045】書き込み監視回路45は、CPU6がVRAM
4の内容を書き換えた否かを監視する。VRAM4の内容が
書き換えられると、読み出しブロックアドレス発生回路
46は、所定時間内に書き換えられた画素を含む画素ブ
ロック分のアドレスを発生する。
4の内容を書き換えた否かを監視する。VRAM4の内容が
書き換えられると、読み出しブロックアドレス発生回路
46は、所定時間内に書き換えられた画素を含む画素ブ
ロック分のアドレスを発生する。
【0046】アドレス変換回路47は、CPU6が指定
したVRAM空間のアドレスを表示用のブロックアドレスに
変換する。ルックアップテーブル44は、CPU6が指
定した色階調データを1ビットメモリ用のデータに変換
する。
したVRAM空間のアドレスを表示用のブロックアドレスに
変換する。ルックアップテーブル44は、CPU6が指
定した色階調データを1ビットメモリ用のデータに変換
する。
【0047】(単一データ線メモリへの小振幅書き込
み)上述した図7の回路の場合、1ビットメモリにデー
タを書き込む際に、トランジスタQ7をオフにしてメモ
リループをカットしている。このような制御により、デ
ータ線に送り込むデータの振幅を極小化することができ
る。この場合のデータの振幅は、インバータIV3,I
V4のしきい値ばらつき+α程度でよい。例えば、イン
バータIV3,IV4のしきい値が、素子ばらつきを考
慮に入れて2.5V±0.3Vとすると、データ線が2.2V以
下の場合にはローレベルと認識され、2.8V以上の場合
にはハイレベルと認識される。
み)上述した図7の回路の場合、1ビットメモリにデー
タを書き込む際に、トランジスタQ7をオフにしてメモ
リループをカットしている。このような制御により、デ
ータ線に送り込むデータの振幅を極小化することができ
る。この場合のデータの振幅は、インバータIV3,I
V4のしきい値ばらつき+α程度でよい。例えば、イン
バータIV3,IV4のしきい値が、素子ばらつきを考
慮に入れて2.5V±0.3Vとすると、データ線が2.2V以
下の場合にはローレベルと認識され、2.8V以上の場合
にはハイレベルと認識される。
【0048】そこで、図11に示すように、0V−5V
振幅のデジタルバッファ50の出力を、アナログバッフ
ァ51にて2V−3V振幅の信号にレベルシフトした
後、1ビットメモリ55に供給する。これにより、消費
電力の低減が図れる。
振幅のデジタルバッファ50の出力を、アナログバッフ
ァ51にて2V−3V振幅の信号にレベルシフトした
後、1ビットメモリ55に供給する。これにより、消費
電力の低減が図れる。
【0049】また、1ビットメモリ55内のどこかに容
量C1を接続するのが望ましい。このような容量C1を
付加することにより、ワード線をオフした後も容量にダ
イナミックに書き込みレベルが保持されるので、インバ
ータIV3,IV4の遅延が大きくてワード線が活性化
している間にインバータループの動作が安定化しなくて
も、しばらく後に安定状態に到達できる。なお、容量C
1は外付けのものでなくてもよく、回路に寄生している
容量、液晶容量、または補助容量Csでも有効である。
量C1を接続するのが望ましい。このような容量C1を
付加することにより、ワード線をオフした後も容量にダ
イナミックに書き込みレベルが保持されるので、インバ
ータIV3,IV4の遅延が大きくてワード線が活性化
している間にインバータループの動作が安定化しなくて
も、しばらく後に安定状態に到達できる。なお、容量C
1は外付けのものでなくてもよく、回路に寄生している
容量、液晶容量、または補助容量Csでも有効である。
【0050】さらに、0V−5V振幅のデジタルデータ
を、アナログバッファ51により、2V−3Vあるいは
1V−4Vの小振幅にすることにより、データ分配用の
バス配線で消費される電力を低減できる。アナログバッ
ファの代わりに、信号のロー/ハイに応じて1V−4V
電源線をデータ線に接続する簡単な方法も可能であり、
特性ばらつきの大きいポリシリコンTFTでアナログバ
ッファを構成するよりも消費電力のロスが小さくなる。
を、アナログバッファ51により、2V−3Vあるいは
1V−4Vの小振幅にすることにより、データ分配用の
バス配線で消費される電力を低減できる。アナログバッ
ファの代わりに、信号のロー/ハイに応じて1V−4V
電源線をデータ線に接続する簡単な方法も可能であり、
特性ばらつきの大きいポリシリコンTFTでアナログバ
ッファを構成するよりも消費電力のロスが小さくなる。
【0051】一方、図5のマルチプレクサなどの論理回
路は、比較的大きな振幅で駆動する必要がある。このた
め、図12に示すように、小振幅に変換するアナログバ
ッファ51の後段側に、大振幅に変換するレベルシフタ
52を設ける必要がある。
路は、比較的大きな振幅で駆動する必要がある。このた
め、図12に示すように、小振幅に変換するアナログバ
ッファ51の後段側に、大振幅に変換するレベルシフタ
52を設ける必要がある。
【0052】図13はレベルシフタ52の一例を示す回
路図、図14は図13の回路の入出力波形を示す図であ
る。図14において、300nsecまではスイッチSW1が
オンしてスイッチSW2がオフする。このため、図13
のコンデンサC2の左側電極は1.65Vになる。また、こ
のとき、インバータ53の入出力端子はスイッチSW3
を介して導通状態にあるため、インバータ53の入出力
端子はしきい値電圧に略等しい電圧になる。
路図、図14は図13の回路の入出力波形を示す図であ
る。図14において、300nsecまではスイッチSW1が
オンしてスイッチSW2がオフする。このため、図13
のコンデンサC2の左側電極は1.65Vになる。また、こ
のとき、インバータ53の入出力端子はスイッチSW3
を介して導通状態にあるため、インバータ53の入出力
端子はしきい値電圧に略等しい電圧になる。
【0053】300nsec以降はスイッチSW1がオフして
スイッチSW2がオンする。これにより、しきい値ばら
つきに応じた電圧に変換する。
スイッチSW2がオンする。これにより、しきい値ばら
つきに応じた電圧に変換する。
【0054】図15はアナログバッファ51周辺の詳細
な回路図である。アナログバッファ51の入力端子に
は、スイッチSW4,SW5が接続され、アナログバッ
ファ51の出力端子にはコンデンサC3を介してインバ
ータ54が接続されている。
な回路図である。アナログバッファ51の入力端子に
は、スイッチSW4,SW5が接続され、アナログバッ
ファ51の出力端子にはコンデンサC3を介してインバ
ータ54が接続されている。
【0055】アナログバッファ51は、簡単には図16
Aのような2個のトランジスタQ8,Q9で構成され
る。あるいは、図16Bのように差動増幅回路構成にし
てもよい。
Aのような2個のトランジスタQ8,Q9で構成され
る。あるいは、図16Bのように差動増幅回路構成にし
てもよい。
【0056】上述した実施形態では、画素アレイ部1内
の1ビットメモリをSRAM構造にする例を説明したが、DR
AM構造や抵抗負荷型構造にしてもよい。図17は1ビッ
トメモリの構造を示す図であり、図17AはSRAM構造の
例、図17Bは抵抗負荷型構造の例、図17CはDRAM構
造の例を示している。
の1ビットメモリをSRAM構造にする例を説明したが、DR
AM構造や抵抗負荷型構造にしてもよい。図17は1ビッ
トメモリの構造を示す図であり、図17AはSRAM構造の
例、図17Bは抵抗負荷型構造の例、図17CはDRAM構
造の例を示している。
【0057】SRAMを構成するインバータのPMOSトランジ
スタを抵抗に置き換えたものが図17Bの抵抗負荷型構
造になる。また、図17Cに示すDRAM構造の場合、点線
で示すDRAM部分の他に、リフレッシュと極性反転を行う
回路が複数ビットごとに設けられている。
スタを抵抗に置き換えたものが図17Bの抵抗負荷型構
造になる。また、図17Cに示すDRAM構造の場合、点線
で示すDRAM部分の他に、リフレッシュと極性反転を行う
回路が複数ビットごとに設けられている。
【0058】図18は図17CのDRAM構造のタイミング
図である。以下、図に基づいて図17Cの動作を説明す
る。電源電圧VDDと接地電圧VSSは、その差を5Vに保
ちながら、COM電圧に同期して振る。
図である。以下、図に基づいて図17Cの動作を説明す
る。電源電圧VDDと接地電圧VSSは、その差を5Vに保
ちながら、COM電圧に同期して振る。
【0059】まず、データ書き込みの手順を説明する。
データ書き込み時は、図17Cのワード線Wiを活性化
することで、データが補助容量Csと初段のインバータ
に印加される。このとき、信号Aがハイレベルのため、
トランジスタはオフ状態であり、インバータのループは
遮断されている。
データ書き込み時は、図17Cのワード線Wiを活性化
することで、データが補助容量Csと初段のインバータ
に印加される。このとき、信号Aがハイレベルのため、
トランジスタはオフ状態であり、インバータのループは
遮断されている。
【0060】次に、ワード線Wiを非活性にして信号A
をローレベルにすると、インバータのループが活性化
し、初段のインバータのゲート容量にダイナミックに保
持されていた電圧レベルが反転増幅され、所望の電圧レ
ベルになる。
をローレベルにすると、インバータのループが活性化
し、初段のインバータのゲート容量にダイナミックに保
持されていた電圧レベルが反転増幅され、所望の電圧レ
ベルになる。
【0061】次に、信号SBiを導通させる。これによ
り、Csレベルは電源レベルに充電される。その後、ワ
ード線Wiを活性化して、上記の手順を繰り返す。
り、Csレベルは電源レベルに充電される。その後、ワ
ード線Wiを活性化して、上記の手順を繰り返す。
【0062】一方、データ保持期間中の反転リフレッシ
ュは、以下の手順で行われる。図17Cにおいて、信号
SAiを活性化すると、補助容量Csの電圧レベルが初
段のインバータのゲートに動的に保持される。信号Aが
ローレベルになると、インバータのループが活性化し、
このループの増幅動作により、保持レベルが電源レベル
になる。次に、信号SBiを活性化すると、反転レベル
が補助容量Csに書き込まれる。次に、信号SA(I+1)
を活性化し、上記の手順を繰り返す。
ュは、以下の手順で行われる。図17Cにおいて、信号
SAiを活性化すると、補助容量Csの電圧レベルが初
段のインバータのゲートに動的に保持される。信号Aが
ローレベルになると、インバータのループが活性化し、
このループの増幅動作により、保持レベルが電源レベル
になる。次に、信号SBiを活性化すると、反転レベル
が補助容量Csに書き込まれる。次に、信号SA(I+1)
を活性化し、上記の手順を繰り返す。
【0063】なお、データのリフレッシュは、データの
書き込みを行わない期間(ブランキング期間)に行われ
る。
書き込みを行わない期間(ブランキング期間)に行われ
る。
【0064】図19は、メモリ全体を書き換える場合
と、行単位で書き換える場合と、行列単位で書き換える
場合とで、消費電力を比較した図である。図示のよう
に、消費電力が最も多いのはメモリ全体を書き換える場
合で、次に行単位で書き換える場合であり、消費電力が
最も少ないのが本実施形態と同様に行列単位で書き換え
る場合である。
と、行単位で書き換える場合と、行列単位で書き換える
場合とで、消費電力を比較した図である。図示のよう
に、消費電力が最も多いのはメモリ全体を書き換える場
合で、次に行単位で書き換える場合であり、消費電力が
最も少ないのが本実施形態と同様に行列単位で書き換え
る場合である。
【0065】図20はDRAM構造の1ビットメモリを利用
して画素アレイ部1を構成した場合の液晶表示装置の概
略構成を示すブロック図である。図20の回路構成は、
基本的には図5と同様であるが、画素アレイ部1に反転
リフレッシュ回路つきのDRAMが設けられている点で図と
異なる。DRAM構造にすることで、SRAM構造よりも回路構
成を簡略化でき、消費電力も低減できる。
して画素アレイ部1を構成した場合の液晶表示装置の概
略構成を示すブロック図である。図20の回路構成は、
基本的には図5と同様であるが、画素アレイ部1に反転
リフレッシュ回路つきのDRAMが設けられている点で図と
異なる。DRAM構造にすることで、SRAM構造よりも回路構
成を簡略化でき、消費電力も低減できる。
【0066】以上では、1ビットメモリに記憶された論
理レベルに基づく表示を詳しく説明したが、デジタル映
像信号をアナログ電圧レベルにD/A変換し、アナログ
電圧レベルをデータ線に印加し、液晶容量や、Cs容量
に書き込む通常の表示手段も併用できる。各副画素4bi
tメモリとし、待機表示モードではメモリベースの4bit
低消費電力表示、動画表示モードではD/A変換による
6-8bit表示にできる。また、本発明における表示層は
液晶層に限らず、EL層等であってもよい。
理レベルに基づく表示を詳しく説明したが、デジタル映
像信号をアナログ電圧レベルにD/A変換し、アナログ
電圧レベルをデータ線に印加し、液晶容量や、Cs容量
に書き込む通常の表示手段も併用できる。各副画素4bi
tメモリとし、待機表示モードではメモリベースの4bit
低消費電力表示、動画表示モードではD/A変換による
6-8bit表示にできる。また、本発明における表示層は
液晶層に限らず、EL層等であってもよい。
【0067】次に、第1の実施形態の液晶表示装置の好
適な具体例について図面を参照して説明する。
適な具体例について図面を参照して説明する。
【0068】この液晶表示装置は、PDA用に用いられ
る対角4インチサイズ、総画素数320(×3)×480の表
示領域を備えた光反射型である。
る対角4インチサイズ、総画素数320(×3)×480の表
示領域を備えた光反射型である。
【0069】図21は、この液晶表示装置の概略構成
図、図22は表示画素の概略構成図、および図23は液
晶表示装置の一部概略断面図である。
図、図22は表示画素の概略構成図、および図23は液
晶表示装置の一部概略断面図である。
【0070】この液晶表示装置は、絶縁基板として例え
ばガラスからなるアレイ基板200上に、表示アレイ部
1、一対のYアドレスデコーダ2a,2b、Xアドレス
デコーダ3、および図1中のVRAMコントローラ5の機能
の一部を内蔵したインターフェイス部5aとを、例えば
多結晶シリコン・トランジスタ(p-Si TFT)により一体
的に形成したものである。
ばガラスからなるアレイ基板200上に、表示アレイ部
1、一対のYアドレスデコーダ2a,2b、Xアドレス
デコーダ3、および図1中のVRAMコントローラ5の機能
の一部を内蔵したインターフェイス部5aとを、例えば
多結晶シリコン・トランジスタ(p-Si TFT)により一体
的に形成したものである。
【0071】上記したインターフェイス部5aをアレイ
基板200上に一体的に形成することで、後述するグラ
フィック・コントローラIC5bの出力ピン数を低減で
き、これによりグラフィック・コントローラIC5bを
低廉化できることは勿論であるが、更に後述するがグラ
フィック・コントローラIC5b動作を停止させること
ができ、これにより一層の低消費電力化が達成される。
基板200上に一体的に形成することで、後述するグラ
フィック・コントローラIC5bの出力ピン数を低減で
き、これによりグラフィック・コントローラIC5bを
低廉化できることは勿論であるが、更に後述するがグラ
フィック・コントローラIC5b動作を停止させること
ができ、これにより一層の低消費電力化が達成される。
【0072】この他、アレイ基板200上には、図1中
のVRAMコントローラ5の機能の一部と表示メモリ(VRA
M)4とを1パッケージにまとめたグラフィック・コン
トローラIC5bと、DC/DCコンバータ等の電源回
路を内蔵した電源IC8とがCOG(chip on glass)
により実装されている。
のVRAMコントローラ5の機能の一部と表示メモリ(VRA
M)4とを1パッケージにまとめたグラフィック・コン
トローラIC5bと、DC/DCコンバータ等の電源回
路を内蔵した電源IC8とがCOG(chip on glass)
により実装されている。
【0073】グラフィック・コントローラIC5bはシ
ステムバスL1に直接接続されている。電源IC8は図
示しない外部電源に接続され、3Vの駆動電圧VDDおよ
びグランド電圧VSSの供給を受ける。
ステムバスL1に直接接続されている。電源IC8は図
示しない外部電源に接続され、3Vの駆動電圧VDDおよ
びグランド電圧VSSの供給を受ける。
【0074】表示アレイ部1は、上述したように総画素
数320(×3)×480で構成され、表示領域の左右で2分
割され、また上下で4分割された160(×3)×120画素
からなる8ブロック(A1〜4,B1〜4)に区分され
る。表示アレイ部1内の左ブロック(A1〜4)はYア
ドレスデコーダ2aによって制御され、右ブロック(B
1〜4)はYアドレスデコーダ2bによって制御され
る。
数320(×3)×480で構成され、表示領域の左右で2分
割され、また上下で4分割された160(×3)×120画素
からなる8ブロック(A1〜4,B1〜4)に区分され
る。表示アレイ部1内の左ブロック(A1〜4)はYア
ドレスデコーダ2aによって制御され、右ブロック(B
1〜4)はYアドレスデコーダ2bによって制御され
る。
【0075】表示アレイ部1を構成する各表示画素は、
図22に示すように、面積比率が2:1の副表示画素電
極81a,81bをそれぞれ備えている。第1の副表示
画素電極81aと対向電極Vcomとの間には液晶容量CL
caが形成され、第2の副表示画素電極81bと対向電極
Vcomとの間には液晶容量CLcbが形成される。
図22に示すように、面積比率が2:1の副表示画素電
極81a,81bをそれぞれ備えている。第1の副表示
画素電極81aと対向電極Vcomとの間には液晶容量CL
caが形成され、第2の副表示画素電極81bと対向電極
Vcomとの間には液晶容量CLcbが形成される。
【0076】第1副画素電極81aに対応して、3ビッ
ト分の画素データDATAを記憶するDRAM71a-1,71a
-2,71a-3と、各DRAM71a-1,71a-2,71a-3
に対応して設けられる転送用TFT72a-1,72a-
2,72a-3と、各DRAM71a-1,71a-2,71a-3
に対して共通に設けられるリフレッシュ回路73aと、
第1副画素電極81aとリフレッシュ回路73aとの間
に配置される極性反転回路77aとが設けられる。
ト分の画素データDATAを記憶するDRAM71a-1,71a
-2,71a-3と、各DRAM71a-1,71a-2,71a-3
に対応して設けられる転送用TFT72a-1,72a-
2,72a-3と、各DRAM71a-1,71a-2,71a-3
に対して共通に設けられるリフレッシュ回路73aと、
第1副画素電極81aとリフレッシュ回路73aとの間
に配置される極性反転回路77aとが設けられる。
【0077】また、第1副画素電極81aの1/2の面
積をもつ第2副画素電極81bに対応して、3ビット分
の画素データを記憶するDRAM71b-1,71b-2,71
b-3と、各DRAM71b-1,71b-2,71b-3に対応し
て設けられる転送用TFT72b-1,72b-2,72b
-3と、各DRAM71b-1,71b-2,71b-3に対して共
通に設けられるリフレッシュ回路73bと、極性反転回
路77bとが設けられる。
積をもつ第2副画素電極81bに対応して、3ビット分
の画素データを記憶するDRAM71b-1,71b-2,71
b-3と、各DRAM71b-1,71b-2,71b-3に対応し
て設けられる転送用TFT72b-1,72b-2,72b
-3と、各DRAM71b-1,71b-2,71b-3に対して共
通に設けられるリフレッシュ回路73bと、極性反転回
路77bとが設けられる。
【0078】また、第1副表示画素電極81aと第2副
表示画素電極81bとの間には、液晶容量CLca、CLcb
に保持された電荷を放電させるディスチャージ回路78
が設けられている。
表示画素電極81bとの間には、液晶容量CLca、CLcb
に保持された電荷を放電させるディスチャージ回路78
が設けられている。
【0079】DRAM71a-1,71a-2,71a-3,71
b-1,71b-2,71b-3のそれぞれは、サンプリング
トランジスタSTr1〜STr5と容量Cs0〜Cs5とを有する。
b-1,71b-2,71b-3のそれぞれは、サンプリング
トランジスタSTr1〜STr5と容量Cs0〜Cs5とを有する。
【0080】リフレッシュ回路73a,73bは、0V
(Vss)および5V(Vdd)の電圧ラインに接続され、
直列接続された2つのインバータIV1,IV2と、初
段のインバータIV1の入力端子と後段のインバータI
V2の出力端子との間に接続された帰還TFT76a,
76bとを有する。そして、前段のインバータIV1の
出力端子および後段のインバータIV2の出力端子は極
性反転回路77に接続されている。
(Vss)および5V(Vdd)の電圧ラインに接続され、
直列接続された2つのインバータIV1,IV2と、初
段のインバータIV1の入力端子と後段のインバータI
V2の出力端子との間に接続された帰還TFT76a,
76bとを有する。そして、前段のインバータIV1の
出力端子および後段のインバータIV2の出力端子は極
性反転回路77に接続されている。
【0081】次に、図21の液晶表示装置の動作につい
て説明する。
て説明する。
【0082】図21の液晶表示装置は、面積階調(各表
示画は2副表示画素電極81a,81bで構成される)と
パルス幅変調(1フレーム期間に点灯時間の異なる3つ
のサブフレーム期間を設け、各サブフレーム(第1〜第
3表示)期間の点灯時間の比率を、1:2:4とする)
とを組み合わせた駆動により、6ビット映像データに基
づく64階調表示を実現するものである。
示画は2副表示画素電極81a,81bで構成される)と
パルス幅変調(1フレーム期間に点灯時間の異なる3つ
のサブフレーム期間を設け、各サブフレーム(第1〜第
3表示)期間の点灯時間の比率を、1:2:4とする)
とを組み合わせた駆動により、6ビット映像データに基
づく64階調表示を実現するものである。
【0083】各表示画素はメモリとしてDRAMを備えてい
るため、静止画等を表示する際には周辺駆動回路の動作
を停止させることができ、低消費電力化が可能になる。
また、表示領域の8ブロックの独立制御により、表示画
面の部分的な書換えが可能になるため、周辺駆動回路の
動作を部分的に停止させることができ、より一層の低消
費電力化が可能になる。
るため、静止画等を表示する際には周辺駆動回路の動作
を停止させることができ、低消費電力化が可能になる。
また、表示領域の8ブロックの独立制御により、表示画
面の部分的な書換えが可能になるため、周辺駆動回路の
動作を部分的に停止させることができ、より一層の低消
費電力化が可能になる。
【0084】詳しくは、グラフィック・コントローラI
Cは、グラフィック・コントローラIC内のフレームメ
モリの更新がない期間には電源IC8に休止信号SHUTを
出力し、これに基づいて電源IC8は一部のブロックの
電源供給を停止して低消費電力化を図る。
Cは、グラフィック・コントローラIC内のフレームメ
モリの更新がない期間には電源IC8に休止信号SHUTを
出力し、これに基づいて電源IC8は一部のブロックの
電源供給を停止して低消費電力化を図る。
【0085】まず、グラフィック・コントローラICに
映像データdataの入力がない場合について説明する。
映像データdataの入力がない場合について説明する。
【0086】従来の液晶表示装置では、グラフィック・
コントローラICに映像データdataの入力がない場合で
あっても、グラフィック・コントローラICは常に1フ
レーム分の画素データを出力していたが、この実施例の
液晶表示装置では各画素がメモリを内蔵しているため、
グラフィック・コントローラICからの一切の映像デー
タdataの出力を停止させることができる。また、これに
伴いXアドレスデコーダの動作も停止させることがで
き、更に一部電源の出力も停止させることにより低消費
電力化が達成される。
コントローラICに映像データdataの入力がない場合で
あっても、グラフィック・コントローラICは常に1フ
レーム分の画素データを出力していたが、この実施例の
液晶表示装置では各画素がメモリを内蔵しているため、
グラフィック・コントローラICからの一切の映像デー
タdataの出力を停止させることができる。また、これに
伴いXアドレスデコーダの動作も停止させることがで
き、更に一部電源の出力も停止させることにより低消費
電力化が達成される。
【0087】図24はこの表示画素の1フレーム期間内
の表示タイミングを示す図である。図24を参照して、
例えばA2ブロック内の一表示画素の表示を例にとって
説明する。
の表示タイミングを示す図である。図24を参照して、
例えばA2ブロック内の一表示画素の表示を例にとって
説明する。
【0088】まず、時刻t1〜t2の間では、DRAM71b-
1の容量Cs0にデータ線Xnbを介して0ビット目のデータ
(例えば、"0")が保持されるとともに、DRAM71a-1の容
量Cs3にデータ線Xnaを介して3ビット目のデータ(例え
ば"1")が保持される。
1の容量Cs0にデータ線Xnbを介して0ビット目のデータ
(例えば、"0")が保持されるとともに、DRAM71a-1の容
量Cs3にデータ線Xnaを介して3ビット目のデータ(例え
ば"1")が保持される。
【0089】その後、時刻t2〜t3(第1表示期間)
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには5V(Vdd)の電圧が、第2副表示画
素電極81bには0V(Vss)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は0Vに設定されて
おり、これにより第1表示期間内(時刻t2〜t3)
は、第1副表示画素電極81aに対応する領域は光が透
過し、第2副表示画素電極81bに対応する領域は光が
遮断する。
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには5V(Vdd)の電圧が、第2副表示画
素電極81bには0V(Vss)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は0Vに設定されて
おり、これにより第1表示期間内(時刻t2〜t3)
は、第1副表示画素電極81aに対応する領域は光が透
過し、第2副表示画素電極81bに対応する領域は光が
遮断する。
【0090】その後、時刻t3〜t4の間では、制御信
号Aをハイレベルに設定して、第1および第2副表示画
素電極81a,81bの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量CLca,CLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
2の容量Cs1にデータ線Xnbを介して1ビット目のデータ
(例えば"1")が保持されるとともに、DRAM71a-2の容量
Cs4にデータ線Xnaを介して4ビット目のデータ("0")が
保持される。
号Aをハイレベルに設定して、第1および第2副表示画
素電極81a,81bの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量CLca,CLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
2の容量Cs1にデータ線Xnbを介して1ビット目のデータ
(例えば"1")が保持されるとともに、DRAM71a-2の容量
Cs4にデータ線Xnaを介して4ビット目のデータ("0")が
保持される。
【0091】その後、時刻t4〜t5(第2表示期間)
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには0V(Vss)の電圧が、第2副表示画
素電極81bには5V(Vdd)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は第1表示期間と同
様に0Vに設定されており、これにより第1表示期間内
(時刻t2〜t3)は、第1副表示画素電極81aに対
応する領域は光が遮断し、第2副表示画素電極81bに
対応する領域は光が透過する。
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには0V(Vss)の電圧が、第2副表示画
素電極81bには5V(Vdd)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は第1表示期間と同
様に0Vに設定されており、これにより第1表示期間内
(時刻t2〜t3)は、第1副表示画素電極81aに対
応する領域は光が遮断し、第2副表示画素電極81bに
対応する領域は光が透過する。
【0092】その後、時刻t5〜t6の間では、制御信
号Aをハイレベルに設定して、第1および第2副表示画
素電極81a,81bの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量CLca,CLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
3の容量Cs2にデータ線Xnbを介して1ビット目のデータ
(例えば"1")が保持されるとともに、DRAM71a-3の容量
Cs5にデータ線Xnaを介して4ビット目のデータ("0")が
保持される。
号Aをハイレベルに設定して、第1および第2副表示画
素電極81a,81bの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量CLca,CLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
3の容量Cs2にデータ線Xnbを介して1ビット目のデータ
(例えば"1")が保持されるとともに、DRAM71a-3の容量
Cs5にデータ線Xnaを介して4ビット目のデータ("0")が
保持される。
【0093】その後、時刻t6〜t7(第3表示期間)
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには5V(Vdd)の電圧が、第2副表示画
素電極81bには0V(Vss)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は0Vに設定されて
おり、これにより第1表示期間内(時刻t2〜t3)
は、第1副表示画素電極81aに対応する領域は光が透
過し、第2副表示画素電極81bに対応する領域は光が
遮断する。
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには5V(Vdd)の電圧が、第2副表示画
素電極81bには0V(Vss)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は0Vに設定されて
おり、これにより第1表示期間内(時刻t2〜t3)
は、第1副表示画素電極81aに対応する領域は光が透
過し、第2副表示画素電極81bに対応する領域は光が
遮断する。
【0094】このように、本実施例では、面積階調を実
現するための2つの副表示画素電極81a,81bと、
パルス幅変調を実現するための1フレーム期間内の第1
〜第3表示期間(第1〜第3表示期間の点灯時間の比率
は1:2:4)とを組み合わせた駆動により、6ビット
映像データに基づく64階調表示が実現される。
現するための2つの副表示画素電極81a,81bと、
パルス幅変調を実現するための1フレーム期間内の第1
〜第3表示期間(第1〜第3表示期間の点灯時間の比率
は1:2:4)とを組み合わせた駆動により、6ビット
映像データに基づく64階調表示が実現される。
【0095】尚、次フレーム期間においては、極性反転
回路77に入力される極性信号PolAはローレベル、PolB
はハイレベルに設定され、かつ対向電極の電圧は5Vに
設定されるため、同一の表示状態を維持しつつ、液晶に
印加される電圧極性を反転することができ、焼き付け防
止が図れる。
回路77に入力される極性信号PolAはローレベル、PolB
はハイレベルに設定され、かつ対向電極の電圧は5Vに
設定されるため、同一の表示状態を維持しつつ、液晶に
印加される電圧極性を反転することができ、焼き付け防
止が図れる。
【0096】以上のように、図21の液晶表示装置で
は、グラフィック・コントローラICに映像データdata
の入力がない場合にXアドレスデコーダの動作を完全に
停止させ、内蔵されるDRAMに保持された画素データDATA
により表示を維持することができる。
は、グラフィック・コントローラICに映像データdata
の入力がない場合にXアドレスデコーダの動作を完全に
停止させ、内蔵されるDRAMに保持された画素データDATA
により表示を維持することができる。
【0097】次に、上記の表示状態が続いた後に、グラ
フィック・コントローラICに映像データdataが入力さ
れた場合(表示領域内のA1ブロックの一部の表示が変
更がある場合)について説明する。
フィック・コントローラICに映像データdataが入力さ
れた場合(表示領域内のA1ブロックの一部の表示が変
更がある場合)について説明する。
【0098】グラフィック・コントローラICには、C
PU6(図1参照)からシステムバスL1を介してシス
テムクロックSYSCLKと共に、映像データdataおよびこの
映像データdataのアドレスデータadrsが入力される。グ
ラフィック・コントローラICは、このアドレスデータ
adrsに基づいてグラフィック・コントローラIC内のフ
レームメモリを順次更新する。
PU6(図1参照)からシステムバスL1を介してシス
テムクロックSYSCLKと共に、映像データdataおよびこの
映像データdataのアドレスデータadrsが入力される。グ
ラフィック・コントローラICは、このアドレスデータ
adrsに基づいてグラフィック・コントローラIC内のフ
レームメモリを順次更新する。
【0099】グラフィック・コントローラICは、入力
されるシステムクロックSYSCLKに基づいてXアドレスデ
コーダ3を制御するXクロックXCLKとXスタートXSTを
出力するとともに、Yアドレスデコーダを制御するYス
タートYSTをインターフェイス部5aに出力する。ま
た、グラフィック・コントローラICは、更新された映
像データdataに対応したA1ブロックの画素データDATA
およびA1ブロックの座標を指すアドレスデータADRSを
インターフェイス部5aに出力する。
されるシステムクロックSYSCLKに基づいてXアドレスデ
コーダ3を制御するXクロックXCLKとXスタートXSTを
出力するとともに、Yアドレスデコーダを制御するYス
タートYSTをインターフェイス部5aに出力する。ま
た、グラフィック・コントローラICは、更新された映
像データdataに対応したA1ブロックの画素データDATA
およびA1ブロックの座標を指すアドレスデータADRSを
インターフェイス部5aに出力する。
【0100】インターフェイス部5aは、入力されるX
クロックXCLKに基づいてYクロックYCLKを生成し、この
YクロックYCLKおよびYスタートYSTをYアドレスデコ
ーダ2a,2bに出力し、またXクロックXCLKおよびX
スタートXSTをXアドレスデコーダ3に出力する。更に
インターフェイス部5aは、入力されるブロック単位の
画素データDATAおよびアドレスデータADRSに基づき、Y
アドレスデータYADRSをYアドレスデコーダ2a,2b
に出力すると共に、画素データDATAおよびXアドレスデ
ータXADRSをXアドレスデコーダ3に出力する。
クロックXCLKに基づいてYクロックYCLKを生成し、この
YクロックYCLKおよびYスタートYSTをYアドレスデコ
ーダ2a,2bに出力し、またXクロックXCLKおよびX
スタートXSTをXアドレスデコーダ3に出力する。更に
インターフェイス部5aは、入力されるブロック単位の
画素データDATAおよびアドレスデータADRSに基づき、Y
アドレスデータYADRSをYアドレスデコーダ2a,2b
に出力すると共に、画素データDATAおよびXアドレスデ
ータXADRSをXアドレスデコーダ3に出力する。
【0101】Xアドレスデコーダ3は、入力される画素
データDATAおよびXアドレスデータXADRSに基づいてH
/2期間でA2ブロックの一水平画素ラインに対応した
データをサンプリング回路SPでサンプリングし、デー
タラッチDLで画素データDATAを保持する。そして、デ
ータ線ドライバXDR、データ線選択スイッチXSWを
介してA2ブロックに対応するデータ線Xna,Xnbに、
対応する画素データDATAを各ビット順に順次出力する。
データDATAおよびXアドレスデータXADRSに基づいてH
/2期間でA2ブロックの一水平画素ラインに対応した
データをサンプリング回路SPでサンプリングし、デー
タラッチDLで画素データDATAを保持する。そして、デ
ータ線ドライバXDR、データ線選択スイッチXSWを
介してA2ブロックに対応するデータ線Xna,Xnbに、
対応する画素データDATAを各ビット順に順次出力する。
【0102】Yアドレスデコーダ2a,2bのデコード
部DCは、入力されるYアドレスデータYADRSに基づい
てA2ブロックに対応する制御部2Lのみをアクティブ
とし、制御部2Lは対応画素に信号(A,W1〜W3,SA1〜SA
3,PolA,PolB)を出力する。
部DCは、入力されるYアドレスデータYADRSに基づい
てA2ブロックに対応する制御部2Lのみをアクティブ
とし、制御部2Lは対応画素に信号(A,W1〜W3,SA1〜SA
3,PolA,PolB)を出力する。
【0103】図24に示すA2ブロックのタイミングで
Xアドレスデコーダ3からA2ブロックに対応するデー
タ線Xna,Xnbに6ビットの画素データDATAが順次供給
される。また、Yアドレスデコーダ2aからサンプリン
グパルスW1が順次供給され、これにより、まず、6ビッ
トDATAの0ビット目がDRAM71b-1の容量Cs0に保持さ
れるとともに、3bitがDRAM71a-1の容量Cs3に保持さ
れる。次にサンプリングパルスW2が供給された時点で、
6ビットDATAの1ビット目がDRAM71a-2の容量Cs1に
保持され、4bit目がDRAM71b-2の容量Cs4に保持され
る。次にサンプリングパルスW3が供給された時点で、6
ビットDATAの2bit目がDRAM71b-3の容量Cs2に保持さ
れ、5bit目がDRAM71a-3の容量Cs5に保持される。
Xアドレスデコーダ3からA2ブロックに対応するデー
タ線Xna,Xnbに6ビットの画素データDATAが順次供給
される。また、Yアドレスデコーダ2aからサンプリン
グパルスW1が順次供給され、これにより、まず、6ビッ
トDATAの0ビット目がDRAM71b-1の容量Cs0に保持さ
れるとともに、3bitがDRAM71a-1の容量Cs3に保持さ
れる。次にサンプリングパルスW2が供給された時点で、
6ビットDATAの1ビット目がDRAM71a-2の容量Cs1に
保持され、4bit目がDRAM71b-2の容量Cs4に保持され
る。次にサンプリングパルスW3が供給された時点で、6
ビットDATAの2bit目がDRAM71b-3の容量Cs2に保持さ
れ、5bit目がDRAM71a-3の容量Cs5に保持される。
【0104】例えば、先の表示状態と異なり、DRAM71
b-1,71b-2,71b-3、71b-1,71b-2,71
b-3の容量Cs0に0bit目のデータ”1”が、容量Cs1に1bi
t目のデータ”0”が、容量Cs2に2bit目のデータ”1”
が、容量Cs3に3bit目のデータ”0”が、容量Cs4に4bit
目のデータ”1”が、容量Cs5に5bit目のデータ”0”が
保持されるものとする。
b-1,71b-2,71b-3、71b-1,71b-2,71
b-3の容量Cs0に0bit目のデータ”1”が、容量Cs1に1bi
t目のデータ”0”が、容量Cs2に2bit目のデータ”1”
が、容量Cs3に3bit目のデータ”0”が、容量Cs4に4bit
目のデータ”1”が、容量Cs5に5bit目のデータ”0”が
保持されるものとする。
【0105】なお、本実施例の構成によれば、各DRAM7
1a-1〜71b-3と副表示画素電極81a,81bに電
流供給するリフレッシュ回路73a,73bとはサンプ
リング動作時に転送用トランジスタ72a-1〜72b-3
により電気的に切り離されるため、表示動作と独立して
サンプリング動作を行うことが可能である。したがっ
て、表示動作を行うのと同時にDRAM71a-1〜71b-3の
リフレッシュを行うことができ、リフレッシュ期間を他
に設ける必要がなくなる。
1a-1〜71b-3と副表示画素電極81a,81bに電
流供給するリフレッシュ回路73a,73bとはサンプ
リング動作時に転送用トランジスタ72a-1〜72b-3
により電気的に切り離されるため、表示動作と独立して
サンプリング動作を行うことが可能である。したがっ
て、表示動作を行うのと同時にDRAM71a-1〜71b-3の
リフレッシュを行うことができ、リフレッシュ期間を他
に設ける必要がなくなる。
【0106】図24に示す0,3bit目のロード期間で、
転送パルスSA1により転送用トランジスタ72a-1,7
2b-1は導通される。
転送パルスSA1により転送用トランジスタ72a-1,7
2b-1は導通される。
【0107】例えば、第1表示期間(図24の時刻t2
〜t3)では、極性反転回路77に入力される極性信号
PolAがハイレベル、PolBがローレベルに設定され、第1
副表示画素電極81aには0V(Vss)の電圧が、第2
副表示画素電極81bには5V(Vdd)の電圧がそれぞ
れ印加される。尚、この時、対向電極の電圧は0Vに設
定されており、これにより第1表示期間内は、第1副表
示画素電極81aに対応する領域は光が遮断し、第2副
表示画素電極81bに対応する領域は光が透過する。
〜t3)では、極性反転回路77に入力される極性信号
PolAがハイレベル、PolBがローレベルに設定され、第1
副表示画素電極81aには0V(Vss)の電圧が、第2
副表示画素電極81bには5V(Vdd)の電圧がそれぞ
れ印加される。尚、この時、対向電極の電圧は0Vに設
定されており、これにより第1表示期間内は、第1副表
示画素電極81aに対応する領域は光が遮断し、第2副
表示画素電極81bに対応する領域は光が透過する。
【0108】その後、図24の時刻t3〜t4では、制
御信号Aをハイレベルに設定して、第1および第2副表
示画素電極81a,81bの電位を対向電極電位Vcomに
ショートさせる。これにより、液晶容量CLca,CLcbに
保持されている電荷はいったん放電される。また、DRAM
71b-2の容量Cs1にデータ線Xnbを介して1ビット目のデ
ータ(例えば"1")が保持されるとともに、DRAM71a-2の
容量Cs4にデータ線Xnaを介して4ビット目のデータ("
0")が保持される。
御信号Aをハイレベルに設定して、第1および第2副表
示画素電極81a,81bの電位を対向電極電位Vcomに
ショートさせる。これにより、液晶容量CLca,CLcbに
保持されている電荷はいったん放電される。また、DRAM
71b-2の容量Cs1にデータ線Xnbを介して1ビット目のデ
ータ(例えば"1")が保持されるとともに、DRAM71a-2の
容量Cs4にデータ線Xnaを介して4ビット目のデータ("
0")が保持される。
【0109】その後、時刻t4〜t5(第2表示期間)
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには5V(Vdd)の電圧が、第2副表示画
素電極81bには0V(Vss)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は第1表示期間と同
様に0Vに設定されており、これにより第1表示期間内
(時刻t2〜t3)は、第1副表示画素電極81aに対
応する領域は光が透過し、第2副表示画素電極81bに
対応する領域は光が遮断する。
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには5V(Vdd)の電圧が、第2副表示画
素電極81bには0V(Vss)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は第1表示期間と同
様に0Vに設定されており、これにより第1表示期間内
(時刻t2〜t3)は、第1副表示画素電極81aに対
応する領域は光が透過し、第2副表示画素電極81bに
対応する領域は光が遮断する。
【0110】その後、時刻t5〜t6の間では、制御信
号Aをハイレベルに設定して、第1および第2副表示画
素電極81a,81bの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量CLca,CLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
3の容量Cs2にデータ線Xnbを介して1ビット目のデータ
(例えば"1")が保持されるとともに、DRAM71a-3の容量
Cs5にデータ線Xnaを介して4ビット目のデータ("0")が
保持される。
号Aをハイレベルに設定して、第1および第2副表示画
素電極81a,81bの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量CLca,CLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
3の容量Cs2にデータ線Xnbを介して1ビット目のデータ
(例えば"1")が保持されるとともに、DRAM71a-3の容量
Cs5にデータ線Xnaを介して4ビット目のデータ("0")が
保持される。
【0111】その後、時刻t6〜t7(第3表示期間)
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには0V(Vss)の電圧が、第2副表示画
素電極81bには5V(Vdd)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は0Vに設定されて
おり、これにより第1表示期間内(時刻t2〜t3)
は、第1副表示画素電極81aに対応する領域は光が遮
断し、第2副表示画素電極81bに対応する領域は光が
透過する。
では、極性反転回路77に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第1副表示画
素電極81aには0V(Vss)の電圧が、第2副表示画
素電極81bには5V(Vdd)の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は0Vに設定されて
おり、これにより第1表示期間内(時刻t2〜t3)
は、第1副表示画素電極81aに対応する領域は光が遮
断し、第2副表示画素電極81bに対応する領域は光が
透過する。
【0112】尚、データ入力のなかった他のブロック
は、上述したように、DRAMに保持されている画素データ
に基づいて表示が維持される。
は、上述したように、DRAMに保持されている画素データ
に基づいて表示が維持される。
【0113】上述したように、本実施例の液晶表示装置
によれば、内蔵6ビットメモリと、面積階調(各表示画
素を2副表示画素電極81a,81bで構成)と、パルス
幅変調(1フレーム期間に点灯時間の異なる3つのサブ
フレーム期間を設け、各サブフレーム(第1〜第3表
示)期間の点灯時間の比率を、1:2:4とする)とを
組み合わせた構成により、静止画表示時にはXアドレス
デコーダの動作を完全に停止させつつ、内蔵6ビットメ
モリにより64階調表示を実現することができ、消費電
力を大幅に削減することができる。
によれば、内蔵6ビットメモリと、面積階調(各表示画
素を2副表示画素電極81a,81bで構成)と、パルス
幅変調(1フレーム期間に点灯時間の異なる3つのサブ
フレーム期間を設け、各サブフレーム(第1〜第3表
示)期間の点灯時間の比率を、1:2:4とする)とを
組み合わせた構成により、静止画表示時にはXアドレス
デコーダの動作を完全に停止させつつ、内蔵6ビットメ
モリにより64階調表示を実現することができ、消費電
力を大幅に削減することができる。
【0114】また、表示領域を2次元的に複数のブロッ
クに区分し、それぞれ独立制御可能にしたことで、部分
的な領域の書換えも最小限の回路動作に留めて実現で
き、消費電力を大幅に削減することができる。
クに区分し、それぞれ独立制御可能にしたことで、部分
的な領域の書換えも最小限の回路動作に留めて実現で
き、消費電力を大幅に削減することができる。
【0115】この実施例では、液晶に印加される電圧の
極性を1フレーム期間毎に反転させることで焼き付きに
よる表示品位の低下を防止したが、消費電力は増大する
もののフリッカを低減させるために1フレームに限らず
1水平画素ライン毎、あるいは複数水平画素ライン毎で
あってもかまわない。
極性を1フレーム期間毎に反転させることで焼き付きに
よる表示品位の低下を防止したが、消費電力は増大する
もののフリッカを低減させるために1フレームに限らず
1水平画素ライン毎、あるいは複数水平画素ライン毎で
あってもかまわない。
【0116】また、この実施例では対向電極の電位をフ
レーム周期で変動させる、所謂コモン反転駆動を用いる
ことで、インバータへ入力される電源電圧を2つに抑え
ることができ、アレイ基板の構成を簡略化が達成され
た。
レーム周期で変動させる、所謂コモン反転駆動を用いる
ことで、インバータへ入力される電源電圧を2つに抑え
ることができ、アレイ基板の構成を簡略化が達成され
た。
【0117】ところで、上記の実施例では、Yアドレス
デコーダを画素アレイ部1の左右に配置することで左右
方向に2分割することを実現したが、この他にも例えば
図25に示すように列ワード線駆動回路を配置すること
で、左右方向での分割数に制限がなく、より細かくブロ
ック区分することが可能となる。即ち、先の実施例では
Yアドレスデコーダの指定で対応ブロックが一義的に決
定されたが、この実施例ではYアドレスデコーダと列ワ
ード線駆動回路とのそれぞれの指定により対応ブロック
が決定されることとなる。
デコーダを画素アレイ部1の左右に配置することで左右
方向に2分割することを実現したが、この他にも例えば
図25に示すように列ワード線駆動回路を配置すること
で、左右方向での分割数に制限がなく、より細かくブロ
ック区分することが可能となる。即ち、先の実施例では
Yアドレスデコーダの指定で対応ブロックが一義的に決
定されたが、この実施例ではYアドレスデコーダと列ワ
ード線駆動回路とのそれぞれの指定により対応ブロック
が決定されることとなる。
【0118】図21の液晶表示装置の構成について、図
23を参照して補足する。それぞれの回路ブロック等を
構成するTFTは、ガラスからなる絶縁基板100上に
多結晶シリコン(p-Si)101を活性層として形成さ
れ、NチャネルTFTはリーク電流を低減するためにL
DD構造が採用されている。多結晶シリコン(p-Si)1
01上には酸化シリコン膜からなるゲート絶縁膜102
が配置され、この上にMoW合金等からなるゲート電極
103が配置されている。そして、この上に酸化シリコ
ン膜からなる層間絶縁膜104を介して多結晶シリコン
(p-Si)101に電気的に接続されるソースおよびドレ
イン電極105,106が配置されている。更にこの上
にアクリル樹脂などからなる層間絶縁膜104が約3μ
mの膜厚で配置され、この上にAlからなる反射電極で
画素電極107が配置されてアレイ基板99は構成され
ている。
23を参照して補足する。それぞれの回路ブロック等を
構成するTFTは、ガラスからなる絶縁基板100上に
多結晶シリコン(p-Si)101を活性層として形成さ
れ、NチャネルTFTはリーク電流を低減するためにL
DD構造が採用されている。多結晶シリコン(p-Si)1
01上には酸化シリコン膜からなるゲート絶縁膜102
が配置され、この上にMoW合金等からなるゲート電極
103が配置されている。そして、この上に酸化シリコ
ン膜からなる層間絶縁膜104を介して多結晶シリコン
(p-Si)101に電気的に接続されるソースおよびドレ
イン電極105,106が配置されている。更にこの上
にアクリル樹脂などからなる層間絶縁膜104が約3μ
mの膜厚で配置され、この上にAlからなる反射電極で
画素電極107が配置されてアレイ基板99は構成され
ている。
【0119】このアレイ基板99に対向する対向基板1
10は、ガラス基板上にCr等の金属、あるいは黒色樹
脂からなる遮光膜111が配置され、遮光膜111間に
赤、青、緑のカラーフィルタ112が配置され、この上
にITO等の透明電極からなる対向電極113が配置さ
れて構成されている。
10は、ガラス基板上にCr等の金属、あるいは黒色樹
脂からなる遮光膜111が配置され、遮光膜111間に
赤、青、緑のカラーフィルタ112が配置され、この上
にITO等の透明電極からなる対向電極113が配置さ
れて構成されている。
【0120】そして、アレイ基板99と対向基板113
との間には配向膜114,115を介して液晶層116
が保持され、更に対向基板113上には偏光板117が
配置されて構成されている。
との間には配向膜114,115を介して液晶層116
が保持され、更に対向基板113上には偏光板117が
配置されて構成されている。
【0121】液晶層116としては、ツイスト・ネマチ
ック液晶等の他に、応答性に優れた強誘電性液晶、OC
B液晶等が好適に使用される。
ック液晶等の他に、応答性に優れた強誘電性液晶、OC
B液晶等が好適に使用される。
【0122】また、液晶の表示モードとしては、上述し
た反射型の他に、透過型であってもよく、また反射電極
に開口が形成された反射と透過を兼用する反射・透過
型、更にはコレステリック液晶等の選択反射膜を用いた
半透過型等、種々の表示モードに適用することができ
る。
た反射型の他に、透過型であってもよく、また反射電極
に開口が形成された反射と透過を兼用する反射・透過
型、更にはコレステリック液晶等の選択反射膜を用いた
半透過型等、種々の表示モードに適用することができ
る。
【0123】(第2の実施形態)第2の実施形態は、表
示素子としてEL(electroluminescence)素子を用い
た例である。
示素子としてEL(electroluminescence)素子を用い
た例である。
【0124】このEL素子は、図26に示すようにガラ
スからなる絶縁基板100上に多結晶シリコン(p-Si)
を活性層131として形成され、NチャネルTFTはリ
ーク電流を低減するためにLDD構造が採用されてい
る。多結晶シリコン(p-Si)上には酸化シリコン膜から
なるゲート絶縁膜132が配置され、この上にMoW合
金等からなるゲート電極133が配置されている。そし
て、この上に酸化シリコン膜からなる層間絶縁膜134
を介して多結晶シリコン(p-Si)に電気的に接続される
ソースおよびドレイン電極135,136が配置されて
いる。更にこの上にアクリル樹脂などからなる層間絶縁
膜137が約3μmの膜厚で配置され、この上にAlと
ITO等の透明電極との積層体からなる反射性の画素電
極138が配置されている。
スからなる絶縁基板100上に多結晶シリコン(p-Si)
を活性層131として形成され、NチャネルTFTはリ
ーク電流を低減するためにLDD構造が採用されてい
る。多結晶シリコン(p-Si)上には酸化シリコン膜から
なるゲート絶縁膜132が配置され、この上にMoW合
金等からなるゲート電極133が配置されている。そし
て、この上に酸化シリコン膜からなる層間絶縁膜134
を介して多結晶シリコン(p-Si)に電気的に接続される
ソースおよびドレイン電極135,136が配置されて
いる。更にこの上にアクリル樹脂などからなる層間絶縁
膜137が約3μmの膜厚で配置され、この上にAlと
ITO等の透明電極との積層体からなる反射性の画素電
極138が配置されている。
【0125】そして、画素電極を区画するために画素電
極間にはアクリル系黒色樹脂からなる画素分離用隔壁1
39が配置され、画素分離用隔壁139に区画された画
素電極上に高分子イオンコンプレックスからなるホール
注入層140が配置されている。更にホール注入層14
0上には、各画素に対応した共役ポリマーからなる発光
層141が配置され、この上に薄膜アルカリ土類金属と
ITO等の透明電極との積層体からなるカソード電極1
42が配置されて構成されている。
極間にはアクリル系黒色樹脂からなる画素分離用隔壁1
39が配置され、画素分離用隔壁139に区画された画
素電極上に高分子イオンコンプレックスからなるホール
注入層140が配置されている。更にホール注入層14
0上には、各画素に対応した共役ポリマーからなる発光
層141が配置され、この上に薄膜アルカリ土類金属と
ITO等の透明電極との積層体からなるカソード電極1
42が配置されて構成されている。
【0126】ホール注入層140や発光層141として
は、上記した高分子材料はインクジェット塗布により形
成可能であるため生産性が高く好適であるが、この発明
はこれに限られるものではなく各種低分子材料も好適に
使用可能である。
は、上記した高分子材料はインクジェット塗布により形
成可能であるため生産性が高く好適であるが、この発明
はこれに限られるものではなく各種低分子材料も好適に
使用可能である。
【0127】図27は、このEL素子の概略構成図であ
り、EL表示装置の1画素分の構成を示している。図示
のように、赤(R)色用、緑(G)色用、および青
(B)色用の3つのブロックで構成される。各ブロック
内には、画素データを記憶するDRAM71と、転送用TF
T72と、リフレッシュ回路73と、駆動用TFT74
と、EL素子75とが設けられる。
り、EL表示装置の1画素分の構成を示している。図示
のように、赤(R)色用、緑(G)色用、および青
(B)色用の3つのブロックで構成される。各ブロック
内には、画素データを記憶するDRAM71と、転送用TF
T72と、リフレッシュ回路73と、駆動用TFT74
と、EL素子75とが設けられる。
【0128】DRAM71と転送用TFT72は画素データ
のビット数分だけ設けられる。例えば、図27は6個の
DRAM71と転送用TFT72を備えており、26=64
階調の表示が可能である。
のビット数分だけ設けられる。例えば、図27は6個の
DRAM71と転送用TFT72を備えており、26=64
階調の表示が可能である。
【0129】リフレッシュ回路73は、直列接続された
2つのインバータIV3,IV4と、初段のインバータ
IV3の入力端子と後段のインバータIV4の出力端子
との間に接続された帰還TFT76とを有する。後段の
インバータIV4の出力端子は、駆動用TFT74のゲ
ート端子に接続され、駆動用TFT74のソース端子に
はEL素子75が接続されている。
2つのインバータIV3,IV4と、初段のインバータ
IV3の入力端子と後段のインバータIV4の出力端子
との間に接続された帰還TFT76とを有する。後段の
インバータIV4の出力端子は、駆動用TFT74のゲ
ート端子に接続され、駆動用TFT74のソース端子に
はEL素子75が接続されている。
【0130】リフレッシュ回路73には、6つのDRAM7
1と転送用TFT72が並列に接続されており、転送用
TFT72のいずれかがオンすると、対応するDRAM71
のデータが読み出されてリフレッシュ回路73に入力さ
れる。
1と転送用TFT72が並列に接続されており、転送用
TFT72のいずれかがオンすると、対応するDRAM71
のデータが読み出されてリフレッシュ回路73に入力さ
れる。
【0131】図27のEL表示装置は、EL素子75の
点灯期間を制御することにより、階調表示を実現してい
る。例えば64階調表示を行う場合、図28に示すよう
に、1フレーム期間に点灯時間の異なる6つのサブフレ
ーム期間を設け、各サブフレーム期間の点灯時間(同図
の黒部分)の比率を、1:2:4:8:16:32にする。
そして、画素データの値に応じて、各サブフレーム期間
内にEL素子75を点灯させるか否かを決定する。
点灯期間を制御することにより、階調表示を実現してい
る。例えば64階調表示を行う場合、図28に示すよう
に、1フレーム期間に点灯時間の異なる6つのサブフレ
ーム期間を設け、各サブフレーム期間の点灯時間(同図
の黒部分)の比率を、1:2:4:8:16:32にする。
そして、画素データの値に応じて、各サブフレーム期間
内にEL素子75を点灯させるか否かを決定する。
【0132】図28Aは画素データ(1,1,1,1,1,1)の画
素の場合を例として、該画素のEL素子が実際に点灯す
る期間を1フレームにわたり図示したものである。同図
の黒で示した期間に実際に該画素のEL素子部が発光す
る。図28Bは画素データ(1,0,1,0,1,1)の画素の場合
を例として、該画素のEL素子が実際に点灯する期間を1
フレームにわたり図示したものである。
素の場合を例として、該画素のEL素子が実際に点灯す
る期間を1フレームにわたり図示したものである。同図
の黒で示した期間に実際に該画素のEL素子部が発光す
る。図28Bは画素データ(1,0,1,0,1,1)の画素の場合
を例として、該画素のEL素子が実際に点灯する期間を1
フレームにわたり図示したものである。
【0133】以下、図27のEL表示装置の動作を説明
する。まず、ワード線Wi〜W(i+5)を順にオンした状態
で、ビット線にデータを順に供給することにより、DRAM
71への画素データの書き込みが行われる。
する。まず、ワード線Wi〜W(i+5)を順にオンした状態
で、ビット線にデータを順に供給することにより、DRAM
71への画素データの書き込みが行われる。
【0134】DRAM71へのデータ書き込みが終了する
と、制御線SAi〜SA(i+5)を制御することにより、6
つの転送用TFT72を一つずつ順にオンさせる。より
具体的には、サブフレーム期間ごとに、転送用TFT7
2を順に交互にオンさせる。
と、制御線SAi〜SA(i+5)を制御することにより、6
つの転送用TFT72を一つずつ順にオンさせる。より
具体的には、サブフレーム期間ごとに、転送用TFT7
2を順に交互にオンさせる。
【0135】これにより、オンした転送用TFT72に
接続されたDRAM71のデータが順にリフレッシュ回路7
3に入力される。この時点では、制御線Aはハイレベル
であり、帰還TFT76はオフしている。
接続されたDRAM71のデータが順にリフレッシュ回路7
3に入力される。この時点では、制御線Aはハイレベル
であり、帰還TFT76はオフしている。
【0136】次に、制御線Aをローレベルにして帰還T
FT76をオンさせる。これにより、リフレッシュ回路
73でリフレッシュ動作が行われる。
FT76をオンさせる。これにより、リフレッシュ回路
73でリフレッシュ動作が行われる。
【0137】一方、電源供給線には、図28Aと同周期
の図28Cのような電圧パルスが供給される。したがっ
て、リフレッシュ回路73の出力がハイレベルであれ
ば、駆動用TFT74がオンし、図28Aの黒色期間の
間、EL素子75が点灯する。
の図28Cのような電圧パルスが供給される。したがっ
て、リフレッシュ回路73の出力がハイレベルであれ
ば、駆動用TFT74がオンし、図28Aの黒色期間の
間、EL素子75が点灯する。
【0138】DRAM71に画素データを書き込むタイミン
グとEL素子75の発光タイミングは、一通りだけでは
なく、複数通りが考えられる。例えば、図29AはEL
素子75の発光期間とは別個にDRAM71のデータ更新期
間を設ける場合のタイミング図を示している。
グとEL素子75の発光タイミングは、一通りだけでは
なく、複数通りが考えられる。例えば、図29AはEL
素子75の発光期間とは別個にDRAM71のデータ更新期
間を設ける場合のタイミング図を示している。
【0139】また、図29BはEL素子75の発光期間
の一部をDRAM71のデータ更新に利用する例を示してい
る。発光期間中にデータの更新を行うには、例えば、転
送用TFT72や帰還TFT76をオフすればよい。
の一部をDRAM71のデータ更新に利用する例を示してい
る。発光期間中にデータの更新を行うには、例えば、転
送用TFT72や帰還TFT76をオフすればよい。
【0140】また、図29CはEL素子75の発行機間
とDRAM71のデータ更新とをほぼ同タイミングで行なう
例を示している。この場合は、リフレッシュ動作が終わ
るとすぐに転送用TFT72をオフしてDRAM71とリフ
レッシュ回路73とを分離してDRAM71のデータ更新を
行なえばよい。さらに、次のようにすると、発光期間と
は全く独立にメモリ更新をすることが可能となる。即
ち、転送用TFT72によりDRAM71の電圧をリフレッ
シュ回路に送っている最中であっても、ワード線Wiが
活性化したら必ずSAiをローレベルにするロジックを
定める。発光シーケンスとメモリ更新シーケンスを全く
独立な周期で定めることができる。本発明のような構成
ならばこそ可能となる。
とDRAM71のデータ更新とをほぼ同タイミングで行なう
例を示している。この場合は、リフレッシュ動作が終わ
るとすぐに転送用TFT72をオフしてDRAM71とリフ
レッシュ回路73とを分離してDRAM71のデータ更新を
行なえばよい。さらに、次のようにすると、発光期間と
は全く独立にメモリ更新をすることが可能となる。即
ち、転送用TFT72によりDRAM71の電圧をリフレッ
シュ回路に送っている最中であっても、ワード線Wiが
活性化したら必ずSAiをローレベルにするロジックを
定める。発光シーケンスとメモリ更新シーケンスを全く
独立な周期で定めることができる。本発明のような構成
ならばこそ可能となる。
【0141】図29Aよりも図29Bの方が発光期間を
長くでき、また、図29Bよりも図29Cの方が発光期
間を長くできる。一般には、発光期間が長い方が消費電
力を低減できる。
長くでき、また、図29Bよりも図29Cの方が発光期
間を長くできる。一般には、発光期間が長い方が消費電
力を低減できる。
【0142】本実施形態では、DRAMリフレッシュ回路と
して二つのインバータの入出力をループ上に接続するも
のを用いたが、DRAM71の論理レベルを増幅する機能を有
した回路であれば他にも種々変形が可能である。
して二つのインバータの入出力をループ上に接続するも
のを用いたが、DRAM71の論理レベルを増幅する機能を有
した回路であれば他にも種々変形が可能である。
【0143】
【発明の効果】以上詳細に説明したように、本発明によ
れば、複数の1ビットメモリで1画素を構成し、1ビッ
トメモリに極性反転回路を組み込んだため、簡易な制御
で液晶の反転表示を行うことができる。
れば、複数の1ビットメモリで1画素を構成し、1ビッ
トメモリに極性反転回路を組み込んだため、簡易な制御
で液晶の反転表示を行うことができる。
【0144】また、赤緑青の各色ごとに、面積の異なる
複数の1ビットメモリを設けるため、階調表示が可能に
なる。
複数の1ビットメモリを設けるため、階調表示が可能に
なる。
【0145】さらに、副ワード線を設けるため、無関係
な1ビットメモリにデータを書き込むおそれがなくな
り、画質がよくなる。
な1ビットメモリにデータを書き込むおそれがなくな
り、画質がよくなる。
【0146】また、隣接する1ビットメモリで、データ
線および極性制御信号を共通化するため、配線数を削減
できる。
線および極性制御信号を共通化するため、配線数を削減
できる。
【図1】本発明に係る液晶表示装置の一実施形態の概略
構成を示すブロック図。
構成を示すブロック図。
【図2】1画素分の構造を示す図。
【図3】各副画素領域の面積がRGBの各色で異なる例
を示す図。
を示す図。
【図4】画素アレイ部1周辺の回路構成を示すブロック
図。
図。
【図5】メモリセル11周辺の回路構成をより詳しく示
したブロック図。
したブロック図。
【図6】副画素ごとにSRAMと極性反転回路を設けた構成
を示す回路図。
を示す回路図。
【図7】二重ワード線構造の回路図。
【図8】二重ワード線構造を説明する図。
【図9】データ線と極性制御線P+,P−を共有する例
を示す回路図。
を示す回路図。
【図10】VRAM4とVRAMコントローラ5をワンチップに
まとめたディスプレイコントローラのブロック図。
まとめたディスプレイコントローラのブロック図。
【図11】アナログバッファでレベルシフトする例を示
す図。
す図。
【図12】小振幅に変換するアナログバッファ51の後
段側に、大振幅に変換するレベルシフタ52を設ける例
を示す図。
段側に、大振幅に変換するレベルシフタ52を設ける例
を示す図。
【図13】レベルシフタの一例を示す回路図。
【図14】図13の回路の入出力波形を示す図。
【図15】アナログバッファ51周辺の詳細な回路図。
【図16】アナログバッファの具体的構成を示す回路
図。
図。
【図17】1ビットメモリの構造を示す図。
【図18】図17CのDRAM71構造のタイミング図。
【図19】メモリ全体を書き換える場合と、行単位で書
き換える場合と、行列単位で書き換える場合とで、消費
電力を比較した図。
き換える場合と、行列単位で書き換える場合とで、消費
電力を比較した図。
【図20】DRAM71構造の1ビットメモリを利用して画
素アレイ部1を構成した場合の液晶表示装置の概略構成
を示すブロック図。
素アレイ部1を構成した場合の液晶表示装置の概略構成
を示すブロック図。
【図21】DRAM71構造のメモリを利用して画素アレイ
部1を構成した場合の液晶表示装置の概略構成を示すブ
ロック図。
部1を構成した場合の液晶表示装置の概略構成を示すブ
ロック図。
【図22】図21における一表示画素の概略構成を示す
図。
図。
【図23】図21における液晶表示装置の概略構成図。
【図24】図21における液晶表示装置の駆動タイミン
グを示す図。
グを示す図。
【図25】DRAM71構造のメモリを利用して画素アレイ
部1を構成した場合の他の液晶表示装置の概略構成を示
すブロック図。
部1を構成した場合の他の液晶表示装置の概略構成を示
すブロック図。
【図26】EL素子の概略断面図。
【図27】本発明に係る表示装置の第2の実施形態を示
す概略構成図。
す概略構成図。
【図28】フレームとサブフレームとの関係を示す図。
【図29】発光期間とデータ更新期間との関係を示す
図。
図。
1 画素アレイ部 2,3 アドレスデコーダ 4 表示メモリ(VRAM) 5 VRAMコントローラ 6 CPU 7 周辺回路 11 メモリセル 12 データバス 13 ビット線駆動回路 14 ワード線駆動回路 15 列ブロックセレクタ 16 行ブロックセレクタ 17 シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 621 G09G 3/20 621D 621M 624 624B 631 631H 680 680G 3/30 3/30 H Fターム(参考) 2H093 NA16 NA31 NA51 NC13 NC22 NC23 NC26 NC28 NC50 ND12 ND39 ND49 5C006 AA01 AA12 AA14 AA22 AC26 AF03 AF04 AF13 AF44 AF69 BB16 BC03 BC06 BC12 BC20 BF02 BF09 BF11 BF24 BF25 BF46 EB05 FA47 5C080 AA10 BB05 CC03 DD26 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ05
Claims (20)
- 【請求項1】マトリクス状に配置された複数の表示画素
と、 この表示画素の行方向に沿って配置される複数本の走査
線と、 この表示画素の列方向に沿って配置されるデータ線と、 前記データ線にデータ信号を供給するデータ線駆動回路
と、 前記走査線に走査信号を供給する走査線駆動回路と、 前記データ線駆動回路および前記走査線駆動回路を制御
する制御部と、を備えた表示装置において、 前記表示画素は、 前記走査信号に応答して対応する前記データ信号をサン
プリングするサンプリング部と、 このサンプリング部によってサンプリングされた対応デ
ータを保持するメモリ部と、 前記対応データに基づいて所定の表示を行なう表示部と
を含み、前記制御部は、行列方向にそれぞれ2以上の前
記表示画素からなる仮想ブロックに区分し、前記仮想ブ
ロック内の各前記表示画素の前記対応データが変更され
る場合、前記仮想ブロック内の各前記表示画素が前記対
応データに基づく表示を行うように、前記仮想ブロック
内の各前記表示画素に対応する前記走査線への選択的な
前記走査信号の供給を前記走査線駆動回路に対して指示
し、前記仮想ブロック内の各前記表示画素の前記対応デ
ータが変更されない場合、前記仮想ブロック内の各前記
表示画素が対応する前記メモリ部に保持される対応デー
タに基づいて表示を行うように、前記仮想ブロック内の
各前記表示画素に対応する前記走査線への選択的な前記
走査信号の供給禁止を前記走査線駆動回路に対して指示
すると共に、前記仮想ブロック内の各前記表示画素に対
応する前記データ線への前記対応データの供給の禁止を
指示することを特徴とする表示装置。 - 【請求項2】前記表示画素は、前記メモリ部に保持され
た前記対応データに基づく画素電圧を、基準電圧に対し
て所定周期で極性反転する極性反転回路を含むことを特
徴とする請求項1に記載の表示装置。 - 【請求項3】前記所定周期は前記走査信号に基づいて決
定されることを特徴とする請求項2に記載の表示装置。 - 【請求項4】前記極性反転回路は、行又は列方向に沿っ
て配置される一対の制御配線に接続され、前記制御配線
に入力される制御信号に基づいて極性反転されることを
特徴とする請求項2に記載の表示装置。 - 【請求項5】前記制御配線と直交する方向に隣接する一
対の前記極性反転回路は、一対の前記制御配線に共通に
接続されることを特徴とする請求項4に記載の表示装
置。 - 【請求項6】前記仮想ブロックに対応した列方向に配置
される複数本の列選択線と、前記列選択線に選択信号を
供給する列選択線駆動回路と、前記仮想ブロック内の行
方向に隣接する前記表示画素に対応して配置される副走
査線と、前記列選択線に供給される選択信号と前記走査
線に供給される走査信号とに基づいて前記副走査線に副
走査信号を供給する選択制御部を含むことを特徴とする
請求項1に記載の表示装置。 - 【請求項7】前記制御部は、変更される前記仮想ブロッ
ク内の各前記表示画素の対応データを一群とし、前記仮
想ブロックのアドレスデータと共に前記データ線駆動回
路および前記信号線駆動回路に供給することを特徴とす
る請求項1に記載の表示装置。 - 【請求項8】前記仮想ブロック内で列方向に隣接する一
対の前記表示画素は、一の前記データ線に共通に対応し
て配置されることを特徴とする請求項1に記載の表示装
置。 - 【請求項9】前記表示画素は一対の電極間に発光層が保
持されてなることを特徴とする請求項1に記載の表示装
置。 - 【請求項10】前記表示画素は一対の電極間に液晶層が
保持されてなることを特徴とする請求項1に記載の表示
装置。 - 【請求項11】マトリクス状に配置された複数の表示画
素と、 この表示画素の行方向に沿って配置される複数本の走査
線と、 この表示画素の列方向に沿って配置されるデータ線と、 前記データ線にデータ信号を供給するデータ線駆動回路
と、 前記走査線に走査信号を供給する走査線駆動回路と、を
備え、 前記表示画素は、 前記走査信号に応答して対応する前記データ信号をサン
プリングするサンプリング部と、 このサンプリング部によってサンプリングされた対応デ
ータを保持するメモリ部と、 前記対応データに基づいて所定の表示を行なう表示部
と、を含む表示装置の駆動方法であって、 行列方向にそれぞれ2以上の前記表示画素からなる仮想
ブロックに区分するステップと、 前記仮想ブロック内の各前記表示画素の前記対応データ
が変更される場合、前記仮想ブロック内の各前記表示画
素が前記対応データに基づく表示を行うように、前記仮
想ブロック内の各前記表示画素に対応する前記走査線へ
の選択的な前記走査信号の供給を前記走査線駆動回路に
対して指示するステップと、 前記仮想ブロック内の各前記表示画素の前記対応データ
が変更されない場合、前記仮想ブロック内の各前記表示
画素が対応する前記メモリ部に保持される対応データに
基づいて表示を行うように、前記仮想ブロック内の各前
記表示画素に対応する前記走査線への選択的な前記走査
信号の供給禁止を前記走査線駆動回路に対して指示する
と共に、前記仮想ブロック内の各前記表示画素に対応す
る前記データ線への前記対応データの供給の禁止を指示
するステップと、を備えることを特徴とする表示装置の
駆動方法。 - 【請求項12】前記表示画素は、前記メモリ部に保持さ
れた前記対応データに基づく画素電圧を、基準電圧に対
して所定周期で極性反転することを特徴とする請求項1
1に記載の駆動方法。 - 【請求項13】前記所定周期は前記走査信号に基づいて
決定されることを特徴とする請求項12に記載の駆動方
法。 - 【請求項14】前記極性反転回路は、行又は列方向に沿
って配置される一対の制御配線に接続され、前記制御配
線に入力される制御信号に基づいて極性反転されること
を特徴とする請求項12に記載の駆動方法。 - 【請求項15】前記制御配線と直交する方向に隣接する
一対の前記極性反転回路は、一対の前記制御配線に共通
に接続されることを特徴とする請求項14に記載の駆動
方法。 - 【請求項16】前記仮想ブロックに対応した列方向に配
置される複数本の列選択線と、前記列選択線に選択信号
を供給する列選択線駆動回路と、前記仮想ブロック内の
行方向に隣接する前記表示画素に対応して配置される副
走査線と、前記列選択線に供給される選択信号と前記走
査線に供給される走査信号と、に基づいて前記副走査線
に副走査信号を供給する選択制御部が設けられることを
特徴とする請求項11に記載の駆動方法。 - 【請求項17】前記制御部は、変更される前記仮想ブロ
ック内の各前記表示画素の対応データを一群とし、前記
仮想ブロックのアドレスデータと共に前記データ線駆動
回路および前記信号線駆動回路に供給することを特徴と
する請求項11に記載の駆動方法。 - 【請求項18】前記仮想ブロック内で列方向に隣接する
一対の前記表示画素は、一の前記データ線に共通に対応
して配置されることを特徴とする請求項11に記載の駆
動方法。 - 【請求項19】前記表示画素は一対の電極間に発光層が
保持されてなることを特徴とする請求項11に記載の駆
動方法。 - 【請求項20】前記表示画素は一対の電極間に液晶層が
保持されてなることを特徴とする請求項11に記載の駆
動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001269300A JP2002156953A (ja) | 2000-09-05 | 2001-09-05 | 表示装置およびその駆動方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000-269177 | 2000-09-05 | ||
JP2000269177 | 2000-09-05 | ||
JP2001269300A JP2002156953A (ja) | 2000-09-05 | 2001-09-05 | 表示装置およびその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002156953A true JP2002156953A (ja) | 2002-05-31 |
Family
ID=26599299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001269300A Pending JP2002156953A (ja) | 2000-09-05 | 2001-09-05 | 表示装置およびその駆動方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2002156953A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2020060756A (ja) * | 2018-10-09 | 2020-04-16 | セイコーエプソン株式会社 | 電気光学装置、及び電子機器 |
-
2001
- 2001-09-05 JP JP2001269300A patent/JP2002156953A/ja active Pending
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