JP2002176137A - 積層型半導体デバイス - Google Patents

積層型半導体デバイス

Info

Publication number
JP2002176137A
JP2002176137A JP2001288048A JP2001288048A JP2002176137A JP 2002176137 A JP2002176137 A JP 2002176137A JP 2001288048 A JP2001288048 A JP 2001288048A JP 2001288048 A JP2001288048 A JP 2001288048A JP 2002176137 A JP2002176137 A JP 2002176137A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
stacked
chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001288048A
Other languages
English (en)
Other versions
JP2002176137A5 (ja
Inventor
Mie Matsuo
美恵 松尾
Nobuo Hayasaka
伸夫 早坂
Tsunetoshi Arikado
経敏 有門
Yasushi Sakui
康司 作井
Hidemi Ishiuchi
秀美 石内
Tomoaki Takubo
知章 田窪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001288048A priority Critical patent/JP2002176137A/ja
Priority to DE10147084A priority patent/DE10147084A1/de
Priority to US09/961,332 priority patent/US6717251B2/en
Publication of JP2002176137A publication Critical patent/JP2002176137A/ja
Publication of JP2002176137A5 publication Critical patent/JP2002176137A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体集積回路デバイスを効果的に積層する
ことが可能な積層型半導体デバイスを提供する。 【解決手段】 それぞれが半導体集積回路チップＳ１〜
Ｓ５を含み且つ仕様を有する半導体集積回路デバイスが
複数積層された積層型半導体デバイスであって、少なく
とも３以上の半導体集積回路デバイスは、仕様の値の順
にしたがって積層されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体集積
回路デバイスが積層された積層型半導体デバイスに関す
る。
【０００２】
【従来の技術】携帯機器やモバイル機器等の電子機器の
小型軽量化に伴って、電子機器を構成する電子部品につ
いても、小型化及び高集積化が求められてきている。そ
こで、半導体集積回路チップ（ＬＳＩチップ）を３次元
的に積層した積層型半導体デバイス（マルチチップデバ
イス）が要求されている。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
集積回路チップの効果的な積層の仕方については、提案
されていない。
【０００４】本発明は上記従来の課題に対してなされた
ものであり、半導体集積回路デバイスを効果的に積層す
ることが可能な積層型半導体デバイスを提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明に係る積層型半導
体デバイスは、それぞれが半導体集積回路チップを含み
且つ仕様を有する半導体集積回路デバイスが複数積層さ
れた積層型半導体デバイスであって、少なくとも３以上
の半導体集積回路デバイスは、前記仕様の値の順にした
がって積層されていることを特徴とする。
【０００６】また、本発明に係る積層型半導体デバイス
は、それぞれが半導体集積回路チップを含み且つ仕様を
有する半導体集積回路デバイスが少なくとも３以上積層
された積層型半導体デバイスであって、最下層又は最上
層の半導体集積回路デバイスの仕様の値が、最小又は最
大であることを特徴とする。
【０００７】また、本発明に係る積層型半導体デバイス
は、それぞれが半導体集積回路チップを含み且つ仕様を
有する半導体集積回路デバイスが少なくとも２以上積層
された積層型半導体デバイスであって、前記半導体集積
回路デバイスは前記半導体集積回路デバイスを貫通する
導電材を含み、前記半導体集積回路デバイスどうしは前
記導電材によって電気的に接続され、最下層又は最上層
の半導体集積回路デバイスのサイズ以外の仕様の値が、
最小又は最大であることを特徴とする。
【０００８】また、本発明に係る積層型半導体デバイス
は、それぞれが半導体集積回路チップを含み且つ仕様を
有する半導体集積回路デバイスが複数積層された積層型
半導体デバイスであって、少なくとも２以上であって且
つ総個数より少ない前記半導体集積回路デバイスによっ
てグループが構成され、前記グループ内の半導体集積回
路デバイスはそれらの仕様の値が所定の範囲内であり且
つ連続して積層されていることを特徴とする。
【０００９】また、本発明に係る積層型半導体デバイス
は、それぞれが半導体集積回路チップを含む半導体集積
回路デバイスが複数積層された積層型半導体デバイスで
あって、前記半導体集積回路デバイスのなかで相互間で
の信号の送信量が最も多い二つの半導体集積回路デバイ
スが連続して積層されていることを特徴とする。
【００１０】また、本発明に係る積層型半導体デバイス
は、それぞれが半導体集積回路チップを含み且つ仕様を
有する半導体集積回路デバイスが少なくとも２以上積層
された積層型半導体デバイスであって、前記半導体集積
回路デバイスは前記半導体集積回路デバイスを貫通する
導電材を含み、前記半導体集積回路デバイスどうしは前
記導電材によって電気的に接続され、大きなサイズを有
する半導体集積回路デバイスが、小さなサイズを有する
半導体集積回路デバイス上に積層されていることを特徴
とする。
【００１１】また、本発明に係る積層型半導体デバイス
は、半導体集積回路チップを含む第１の半導体集積回路
デバイスと、半導体集積回路チップを含み前記第１の半
導体集積回路デバイスから第１の方向に離間した第２の
半導体集積回路デバイスと、それぞれが半導体集積回路
チップを含み、前記第１の方向に対して垂直な面内に配
置され且つ前記第１及び第２の半導体集積回路デバイス
に挟まれた複数の半導体集積回路デバイスと、が積層さ
れてなることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【００１３】図１（ａ）は、本発明の実施形態に係る積
層型半導体デバイスの第１の構成例を示したものであ
る。
【００１４】ベース基板ＢＳ上には、複数の半導体集積
回路チップ（ＬＳＩチップ）Ｓ１〜Ｓ５が積層されてい
る。ベース基板ＢＳは、マザーボードとして機能するも
のであり、端子ＴＭ及び図示しない配線パターンや電源
等が設けられている。
【００１５】半導体集積回路チップＳ１〜Ｓ５には、半
導体集積回路チップを貫通する導電材からなるスループ
ラグＴＰが設けられている。ベース基板ＢＳの端子ＴＭ
と最下層のスループラグＴＰ間、及び隣接するスループ
ラグＴＰ間は、導電性接続材ＣＮによって接続されてい
る。導電性接続材ＣＮには、例えばＢＧＡ（ボールグリ
ッドアレイ）が用いられる。スループラグＴＰ及び導電
性接続材ＣＮを介して、ベース基板と半導体集積回路チ
ップ間、及び半導体集積回路チップ間で信号の送受が行
われる。
【００１６】図１（ｂ）は、本発明の実施形態に係る積
層型半導体デバイスの第２の構成例を示したものであ
る。
【００１７】ベース基板ＢＳ上には、複数の半導体集積
回路チップＳ１〜Ｓ５が積層されている。ベース基板Ｂ
Ｓは、マザーボードとして機能するものであり、端子Ｔ
Ｍ及び図示しない配線パターンや電源等が設けられてい
る。
【００１８】半導体集積回路チップＳ１〜Ｓ５は、基板
ＳＢＡ１〜ＳＢＡ５に搭載されている。基板ＳＢＡ１〜
ＳＢＡ５上には、半導体集積回路チップＳ１〜Ｓ５の端
子と後述するスループラグＴＰとを電気的に接続する配
線（図示せず）が設けられている。ベース基板ＢＳと最
下層の基板ＳＢＡ１との間、及び隣接する基板ＳＢＡ１
〜ＳＢＡ５の間には、基板ＳＢＢ１〜ＳＢＢ５が介在し
ている。基板ＳＢＢ１〜ＳＢＢ５の中央には穴が形成さ
れており、この穴に対応して半導体集積回路チップＳ１
〜Ｓ５が配置されている。
【００１９】基板ＳＢＡ１〜ＳＢＡ５及び基板ＳＢＢ１
〜ＳＢＢ５には、これらの基板を貫通する導電材からな
るスループラグＴＰが設けられている。ベース基板ＢＳ
の端子ＴＭと最下層のスループラグＴＰ間、及び隣接す
るスループラグＴＰ間は、導電性接続材ＣＮによって接
続されている。導電性接続材ＣＮには、例えば半田が用
いられる。スループラグＴＰ、導電性接続材ＣＮ及び基
板ＳＢＡ１〜ＳＢＡ５に設けられた配線（図示せず）を
介して、ベース基板と半導体集積回路チップ間、及び半
導体集積回路チップ間で信号の送受が行われる。
【００２０】なお、例えば、図１（ａ）に示すように、
スループラグによって半導体集積回路チップ（Ｓ１〜Ｓ
５）どうしが直接接続されているような場合には、半導
体集積回路チップ自体が半導体集積回路デバイスに対応
する。
【００２１】また、例えば、図１（ｂ）に示すように、
半導体集積回路チップ（Ｓ１〜Ｓ５）が搭載された基板
（ＳＢＡ１〜ＳＢＡ５）がスループラグによって接続さ
れているような場合には、半導体集積回路チップ（例え
ばＳ１）及び基板（例えばＳＢＡ１）からなるチップ付
基板が半導体集積回路デバイスに対応する。このような
チップ付基板においては、半導体集積回路デバイスの仕
様は、半導体集積回路チップ自体の仕様であってもよい
し、チップ付基板の仕様であってもよい。
【００２２】要するに、半導体集積回路デバイスは、半
導体集積回路チップであってもよいし、半導体集積回路
チップと他の要素（基板等）を含んだデバイスであって
もよい。また、半導体集積回路デバイスの仕様は、半導
体集積回路チップの仕様であってもよいし（ケース
１）、半導体集積回路チップと他の要素（基板等）を含
んだデバイスの仕様であってもよい（ケース２）。
【００２３】以下の説明では、説明の簡単化のため、ケ
ース１を想定して説明するが、ケース２に関しても同様
である。
【００２４】以下、本実施形態に係る積層型半導体デバ
イスの積層の仕方について、その基本的な類型について
説明する。
【００２５】（類型１）本類型は、少なくとも３以上の
所定の半導体集積回路チップが、仕様の値の大きさの順
にしたがって積層されているものである。
【００２６】図２（ａ）及び図２（ｂ）は、本類型の一
例を模式的に示したものである。横軸は半導体集積回路
チップＳ１〜Ｓ５の積層順であり、縦軸は各半導体集積
回路チップＳ１〜Ｓ５の仕様の値（消費電力等）であ
る。図２（ａ）及び図２（ｂ）の例では、チップＳ２〜
Ｓ４の積層範囲において、仕様の値が増大又は減少して
いるが、もちろん４層以上の積層範囲において仕様の値
が増大又は減少していてもよい。
【００２７】図３（ａ）及び図３（ｂ）は、本類型の他
の例を模式的に示したものである。このように、仕様の
値が同一である２以上のチップ（図の例では、Ｓ３及び
Ｓ４）が隣接していてもよい。すなわち、仕様の値が同
一の複数のチップがあっても、少なくとも２段階以上に
わたって仕様の値が増大又は減少していればよい。
【００２８】図４（ａ）及び図４（ｂ）は、本類型の他
の例を模式的に示したものである。本例は、３以上の所
定のチップに、最下層のチップＳ１及び最上層のチップ
Ｓ５の少なくとも一方が含まれる例である。図の例で
は、３以上の所定のチップにＳ１及びＳ５がともに含ま
れ、全積層範囲にわたって仕様の値が増大又は減少して
いる。なお、図３（ａ）及び図３（ｂ）で示したよう
に、仕様の値が同一であるチップが隣接していてもよ
い。
【００２９】図５（ａ）及び図５（ｂ）は、本類型の他
の例を模式的に示したものである。本例は、３以上の所
定のチップに、最下層のチップＳ１及び最上層のチップ
Ｓ５の少なくとも一方が含まれない例である。図の例で
は、仕様の値が最大又は最小となるチップＳ３が最下層
のチップＳ１及び最上層のチップＳ５以外となってい
る。なお、図３（ａ）及び図３（ｂ）で示したように、
仕様の値が同一であるチップが隣接していてもよい。
【００３０】図６（ａ）及び図６（ｂ）は、本類型の他
の例を模式的に示したものである。本例は、所定のチッ
プ間に特定のチップが挟まれている例である。図の例で
は、特定のチップＳ３は、チップＳ３の両側に隣接する
チップＳ２及びＳ４よりも仕様の値が大又は小となって
いる。特定のチップＳ３以外のチップＳ１、Ｓ２、Ｓ４
及びＳ５については、仕様の値が増大又は減少してい
る。
【００３１】（類型２）本類型は、全積層範囲の半導体
集積回路チップのうち、最下層又は最上層の半導体集積
回路チップの仕様の値が、最小又は最大となるものであ
る。半導体集積回路チップの全積層数は、２以上或いは
３以上である。
【００３２】図７（ａ）及び図７（ｂ）は、本類型の一
例を模式的に示したものである。図に示した例では、最
下層のチップＳ１の仕様の値が最小又は最大となってい
るが、もちろん最上層のチップＳ５の仕様の値が最小又
は最大となっていてもよい。
【００３３】なお、最下層のチップＳ１の仕様の値が最
小（或いは最大）である場合に、その次に仕様の値が小
さい（或いは大きい）チップを最上層のチップＳ５とし
てもよい。逆に最上層のチップＳ５の仕様の値が最小
（或いは最大）である場合に、その次に仕様の値が小さ
い（或いは大きい）チップを最下層のチップＳ１として
もよい。また、仕様の値が最小又は最大となるチップが
複数ある場合には、それらを最下層及び最上層に配置し
てもよく、図５（ａ）及び図５（ｂ）はこのような例で
あって、本類型の例にも相当する。
【００３４】（類型３）本類型は、仕様の値が所定の範
囲内に入るものどうしでグループを構成し、該グループ
に含まれる少なくとも２以上の半導体集積回路チップを
連続して積層したものである。
【００３５】図８は、本類型の一例を模式的に示したも
のである。図８に示した例では、チップＳ１とＳ２、チ
ップＳ３とＳ４、チップＳ５とＳ６が、それぞれ一つの
グループを構成している。なお、図８に示した例では、
一つのグループに含まれるチップ数は２個であるが、３
個以上でもよい。また、各グループに含まれるチップ数
が異なっていてもよい。さらに、いずれのグループにも
含まれないチップが存在していてもよい。
【００３６】（類型４）本類型は、複数の半導体集積回
路チップのうち、１又は２以上の特定の半導体集積回路
チップを所定の積層位置に配置するものである。
【００３７】図９は、本類型の一例を模式的に示したも
のである。本例は、複数のチップのうち、特定の半導体
集積回路チップ（図９に示した例では、Ｓ２及びＳ３）
どうしを連続して積層するものである。代表的には、全
チップのうち相互間での信号の送受量が最も多い二つの
特定のチップどうしを連続して積層する。また、仕様の
値が最も近いものどうしを連続して積層してもよい（こ
れは、類型３のグループ化の概念にも含まれる）。
【００３８】図１０は、本類型の他の例を模式的に示し
たものである。図の例では、全チップのうち、ベース基
板ＢＳとの信号の送受量が最も多いチップＳ１が、ベー
ス基板ＢＳから最も近い位置に配置されている。なお、
図１０に示した概念は、類型２の概念にも含まれる。
【００３９】図１１は、本類型の他の例を模式的に示し
たものである。図の例では、全チップのうち、外部との
信号の送受量が最も多いチップＳ５が、ベース基板ＢＳ
に最も遠い位置に配置されている。なお、図１１に示し
た概念は、類型２の概念にも含まれる。
【００４０】なお、上記各類型において、半導体集積回
路チップの仕様としては、消費電力、動作電圧、動作電
圧数、動作電流、保証動作温度、発生電磁波量、動作周
波数、サイズ、接続端子数、接続端子ピッチ、厚さ、前
記半導体集積回路チップが搭載されるベース基板との信
号の送受量、及び外部との信号の送受量、があげられ
る。
【００４１】以上のように、半導体集積回路チップの積
層の仕方を最適化することにより、優れた性能を有する
積層型半導体デバイスを得ることができる。
【００４２】また、上述した積層の仕方は、図１（ａ）
或いは図１（ｂ）に示したような、スループラグを用い
て隣接するチップ間の電気的な接続を行う積層型半導体
デバイスに対して効果的である。例えば、ワイヤボンデ
ィングによってチップ間の電気的な接続を行う場合に
は、ワイヤボンディングのし易さの観点から、例えば大
きなチップの上に小さなチップを配置するといったよう
なチップのサイズに基づく制約がある。そのため、チッ
プの積層の仕方に自由度は少ないと考えられる。スルー
プラグによってチップ間の電気的な接続を行う場合に
は、上述したような制約がなく、例えば図１（ｃ）に示
されるような構成例を採用することが可能であるため、
チップサイズ以外の仕様に基づき、先に述べたような各
種の積層の仕方を適用することが可能である。
【００４３】以下、各仕様の値に対する半導体集積回路
チップの具体的な積層の仕方について説明する。なお、
以下の具体例で述べる積層の仕方は一例であり、基本的
には上記各類型で述べたような種々の積層の仕方を採用
することが可能である。
【００４４】（具体例１）本例は、半導体集積回路チッ
プＳ１〜Ｓ５の消費電力（例えば最大消費電力）に基づ
いて、各チップを積層するものである。
【００４５】互いに異なる機能を内蔵させた複数のチッ
プを積層する場合、各チップの消費電力を考慮して、言
い換えると各チップで生じた熱の流れを考慮して、モジ
ュール全体の放熱（冷却）を行う必要がある。そこで、
以下の具体例１Ａ或いは具体例１Ｂのようにして、各チ
ップを積層する。
【００４６】（具体例１Ａ）本例は、熱の拡散・伝搬方
向に対して、消費電力の多いすなわち発熱量の多いチッ
プから順に、チップを積層するものである。例えば、図
４（ｂ）のようにして、各チップを積層する。
【００４７】このように、ベース基板ＢＳ側すなわちヒ
ートシンク側に消費電力の多いチップを配置することに
より、消費電力の多いチップの熱を素早く効率的にヒー
トシンクへ逃がすことができる。すなわち、消費電力の
多いチップの温度を素早く下げることができる。したが
って、消費電力の少ないチップの熱も効率的にヒートシ
ンクへ逃がすことができ、モジュール全体の放熱（冷
却）を効率的に行うことができる。
【００４８】なお、ヒートシンクがチップの両側（チッ
プＳ１側及びチップＳ５側）に配置されている場合に
は、例えば図５（ｂ）のように各チップを積層してもよ
い。その他、本例では、例えば図２（ｂ）、図３
（ｂ）、図６（ｂ）、図７（ｂ）等のようにして、各チ
ップを積層することも可能である。
【００４９】（具体例１Ｂ）本例は、熱の拡散・伝搬方
向に対して、消費電力の少ないすなわち発熱量の少ない
チップから順に、チップを積層するものである。例え
ば、図４（ａ）のようにして、各チップを積層する。
【００５０】ベース基板ＢＳ側すなわちヒートシンク側
に消費電力の多いチップが存在すると、このような消費
電力の多いチップが熱拡散のバリアとして作用する場合
がある。そのため、消費電力の少ないチップからヒート
シンクへの熱拡散が妨げられるおそれがある。
【００５１】本例では、ベース基板ＢＳ側に消費電力の
少ないチップを配置するため、消費電力の多いチップが
熱拡散バリアとはならない。そのため、温度勾配によっ
て、消費電力の多いチップから少ないチップ、さらにヒ
ートシンクへと効率的に熱拡散を行うことができ、モジ
ュール全体の放熱（冷却）を効率的に行うことができ
る。
【００５２】なお、ヒートシンクがチップの両側（チッ
プＳ１側及びチップＳ５側）に配置されている場合に
は、例えば図５（ａ）のように各チップを積層してもよ
い。その他、本例では、例えば図２（ａ）、図３
（ａ）、図６（ａ）、図７（ａ）等のようにして、各チ
ップを積層することも可能である。
【００５３】（具体例２）本例は、半導体集積回路チッ
プＳ１〜Ｓ５の動作電圧（電源電圧）や動作電圧数（電
源電圧数）に基づいて、各チップを積層するものであ
る。
【００５４】複数のチップを積層してモジュール化する
場合、各チップで動作電圧や動作電圧数が異なる場合が
ある。このような場合には、電圧降下や電源との接続等
を考慮して各チップを積層する必要がある。そこで、以
下の具体例２Ａ〜具体例２Ｄのようにして、各チップを
積層する。
【００５５】（具体例２Ａ）本例は、動作電圧（電源電
圧）が高いチップから順に、チップを積層するものであ
る。例えば、図４（ｂ）のようにして各チップを積層す
る。なお、一つのチップ内に複数の動作電圧が存在する
場合には、例えば最大動作電圧を基準にして、各チップ
の動作電圧を比較する。
【００５６】ベース基板すなわち電源基板から電圧を各
チップに供給する場合、電源から遠い側のチップには、
途中のチップを経由して電圧が供給される。一般に動作
電圧が低いチップは許容動作電圧も低い。そのため、電
圧供給経路となる途中のチップの動作電圧が低い場合に
は、誤動作や破壊等の信頼性の低下につながる。
【００５７】本例では、ベース基板ＢＳ側に動作電圧の
高いチップを配置している。そのため、電圧供給経路と
なる途中のチップには、ベース基板の電源からは、該途
中のチップの動作電圧よりも高い電圧は供給されない。
したがって、誤動作や破壊等の信頼性の低下を防止する
ことが可能となる。
【００５８】なお、電源基板がチップの両側（チップＳ
１側及びチップＳ５側）に配置されている場合には、例
えば図５（ｂ）のように各チップを積層してもよい。そ
の他、本例では、例えば図２（ｂ）、図３（ｂ）、図６
（ｂ）、図７（ｂ）等のようにして、各チップを積層す
ることも可能である。
【００５９】（具体例２Ｂ）本例は、動作電圧（電源電
圧）が低いチップから順に、チップを積層するものであ
る。例えば、図４（ａ）のようにして各チップを積層す
る。なお、一つのチップ内に複数の動作電圧が存在する
場合には、例えば最大動作電圧を基準にして、各チップ
の動作電圧を比較する。
【００６０】ベース基板すなわち電源基板から電圧を各
チップに供給する場合、電源から遠い側のチップは、電
源に近い側のチップに比べて電圧供給経路が長いため、
電圧降下が生じ易い。電圧降下の影響は、動作電圧が低
いチップほど大きくなる。本例では、ベース基板ＢＳ側
に動作電圧の低いチップを配置している。そのため、モ
ジュール全体として見た場合に、電圧降下の影響を低減
することができ、信頼性の向上等をはかることができ
る。
【００６１】なお、電源基板がチップの両側（チップＳ
１側及びチップＳ５側）に配置されている場合には、例
えば図５（ａ）のように各チップを積層してもよい。そ
の他、本例では、例えば図２（ａ）、図３（ａ）、図６
（ａ）、図７（ａ）等のようにして、各チップを積層す
ることも可能である。
【００６２】（具体例２Ｃ）本例は、各チップの動作電
圧数（電源電圧数）が異なる場合、例えば一つの動作電
圧を有するチップと二つの動作電圧を有するチップを積
層する場合に、動作電圧数の多いチップをベース基板Ｂ
Ｓ側すなわち電源基板側に配置するものである。例え
ば、図４（ｂ）のようにして各チップを積層する。
【００６３】このように、動作電圧数の多いチップをベ
ース基板ＢＳ側すなわち電源基板側に配置することによ
り、ベース基板ＢＳから各チップに電源電圧を供給する
ためのスループラグ数を少なくすることができる。その
ため、プロセスコストの低減や信頼性の向上をはかるこ
とができる。
【００６４】なお、電源基板がチップの両側（チップＳ
１側及びチップＳ５側）に配置されている場合には、例
えば図５（ｂ）のように各チップを積層してもよい。そ
の他、本例では、例えば図２（ｂ）、図３（ｂ）、図６
（ｂ）、図７（ｂ）等のようにして、各チップを積層す
ることも可能である。
【００６５】（具体例２Ｄ）本例は、例えば単一動作電
圧数のチップによってモジュールが構成されているよう
な場合に、動作電圧が近い或いは同一の複数のチップを
グループ化し、該グループ内のチップを連続的に積層す
るものである。例えば、図８のようにして各チップを積
層する。
【００６６】例えば動作電圧が同一のチップどうしでグ
ループを構成することにより、電源端子を共通化するこ
とができ、ベース基板ＢＳから各チップに電源電圧を供
給するためのスループラグ数を少なくすることができ
る。そのため、プロセスコストの低減や信頼性の向上を
はかることができる。
【００６７】（具体例３）本例は、半導体集積回路チッ
プＳ１〜Ｓ５の動作電流に基づいて、各チップを積層す
るものである。
【００６８】各チップの動作電流が異なっている場合、
各チップの動作電流を考慮して各チップを積層する必要
がある。そこで、以下のようにして各チップを積層す
る。
【００６９】本例は、各チップの動作電流が異なる場合
に、動作電流（例えば最大動作電流）が大きい順に各チ
ップを積層するものである。例えば、図４（ｂ）のよう
にして、各チップを積層する。
【００７０】ベース基板すなわち電源基板から各チップ
に電流を供給する場合、電源基板から遠い側のチップで
は、電源基板から近い側のチップに比べて電流供給経路
が長くなる。そのため、電源基板から遠い側のチップで
は、電流供給経路での抵抗成分が大きくなる。電源から
遠い側のチップに動作電流の大きいチップを配置する
と、電圧＝電流×抵抗の関係から、電圧ロスが大きくな
ってしまう。本例では、ベース基板ＢＳ側すなわち電源
基板側に動作電流の大きいチップを配置する、すなわち
電流経路の抵抗成分が小さくなるような位置に動作電流
の大きいチップを配置するので、電圧ロスを最小限に抑
えることができる。
【００７１】なお、電源基板がチップの両側（チップＳ
１側及びチップＳ５側）に配置されている場合には、例
えば図５（ｂ）のように各チップを積層してもよい。そ
の他、本例では、例えば図２（ｂ）、図３（ｂ）、図６
（ｂ）、図７（ｂ）等のようにして、各チップを積層す
ることも可能である。
【００７２】（具体例４）本例は、半導体集積回路チッ
プＳ１〜Ｓ５の保証動作温度に基づいて、各チップを積
層するものである。
【００７３】複数のチップを積層してモジュール化する
場合、各チップの保証動作温度（信頼性基準）を考慮し
て、モジュール全体の信頼性を確保する必要がある。そ
こで、以下のようにして各チップを積層する。
【００７４】本例は、チップ間の保証動作温度が異なる
場合に、保証動作温度が近い或いは同一のチップどうし
をグループ化し、該グループ内のチップを連続的に積層
することにより、信頼性基準を確保するものである。例
えば、図８の概念に対応する。なお、保証動作温度の最
も低いチップを、温度が最も低くなる積層位置（温度が
最も低くなるように熱設計された積層位置）に配置する
ようにしてもよい。さらに、モジュール全体の保証動作
温度を、保証動作温度の最も低いチップの基準に合わせ
るようにしてもよい。
【００７５】このように、保証動作温度を考慮して各チ
ップを積層することにより、モジュール全体としての信
頼性の確保（長寿命化等）をはかることができ、保証動
作温度が近いチップどうしを近接して積層することによ
り、信頼性管理を行いやすくなる。
【００７６】（具体例５）本例は、半導体集積回路チッ
プＳ１〜Ｓ５の信号の送受に基づいて、各チップを積層
するものである。
【００７７】複数のチップを積層してモジュール化する
場合、信号送受量や信号送受速度といった信号の送受を
考慮しないと、信号遅延等によって、モジュールの機能
低下や誤動作が生じるおそれがある。そこで、以下の具
体例５Ａ〜５Ｃのようにして各チップを積層する。
【００７８】（具体例５Ａ）本例は、最も密接な関係を
有する特定のチップどうしを互いに隣接して配置するも
のである。すなわち、図９のようにして、最も密接な関
係を有する特定のチップどうし（図９の例では、Ｓ２と
Ｓ３）を隣接して配置する。
【００７９】例えば、相互間での信号の送受量が最も多
いチップどうしを互いに隣接して配置する。具体的に
は、信号処理機能を有するロジックチップと、ロジック
チップとの間でデータの送受を行うメモリチップ（ＤＲ
ＡＭやＳＲＡＭ等のキャッシュチップ）とを隣接して積
層する。逆に、信号の送受を行わないチップ、例えば電
源制御用チップ等は遠くの位置に配置する。データの送
受を行うチップ間に他のチップが介在すると、信号遅延
によって処理速度が遅くなり、システム全体の機能が低
下してしまう。上述したようなチップどうしを隣接して
配置することにより、処理速度が向上し、システム全体
の機能を向上させることができる。
【００８０】また、相互間での信号の送受がある場合
に、動作周波数が最も近いチップどうしを互いに隣接し
て配置してもよい。このようにすることで、データ送受
の際のタイミングのずれを最小限に抑えることができ、
システム全体の機能を向上させることができる。
【００８１】（具体例５Ｂ）本例は、インターフェース
基板となるマザーボードとの信号の送受が最も多いチッ
プ（例えば高速信号を処理する信号処理チップ）を、マ
ザーボードに隣接して配置するものである。すなわち、
図１０に示すように、マザーボード（ベース基板ＢＳ）
との信号の送受が最も多いチップＳ１を、マザーボード
に隣接して配置する。これにより、マザーボードとの信
号の送受に際して、信号遅延を最小限に抑えることがで
き、システム全体の機能を向上させることができる。
【００８２】（具体例５Ｃ）本例は、例えば図１１に示
すように、外部との信号の送受が多いチップＳ５を、マ
ザーボード（ベース基板ＢＳ）から最も遠い位置に配置
するものである。例えば、ＣＣＤやＣＭＯＳセンサの画
像信号、音声信号、アンテナ信号等の外部信号を処理す
るチップを、最上層に配置する。このように配置するこ
とにより、ＣＣＤやアンテナ等がチップＳ５の上方に設
けられている場合、他のチップＳ１〜Ｓ４によって遮蔽
されることなく、チップＳ５と外部との間で信号の送受
を行うことができる。
【００８３】（具体例６）本例は、半導体集積回路チッ
プＳ１〜Ｓ５の発生電磁波量に基づいて、各チップを積
層するものである。
【００８４】複数のチップを積層してモジュール化する
場合、各チップ間での信号の送受量の増加や信号の高速
化とともに、動作電圧も低下してくる。そのため、各チ
ップはノイズの影響を受けやすくなってくる。すなわ
ち、各チップ、電源線、グランド線等から発生する電磁
波によって生じる電磁妨害（ＥＭＩ）により、誤動作や
音声・画像の乱れ等が生じるおそれがある。そこで、以
下の具体例６Ａ及び６Ｂのようにして各チップを積層す
る。
【００８５】（具体例６Ａ）本例では、電磁波の発生量
が多いチップを、マザーボードに近い位置に配置する。
例えば、図７（ｂ）に示すように、電磁波の発生量が最
も多いチップＳ１を、ベース基板ＢＳに最も近い位置に
配置する。逆に、電磁波の発生量が最も少ないチップを
ベース基板から最も遠い位置に配置してもよい。
【００８６】例えば、発生電磁波量が最も多いチップ
（例えば、大電流が瞬間的に流れる動作電流の大きなチ
ップ、センサ用チップ、音声・画像処理用チップ、送受
信用のアンテナの信号を処理するチップ等）をベース基
板に最も近い位置に配置し、電磁波の影響を受けやすい
チップをベース基板から遠い位置に配置する。このよう
に配置することより、チップＳ１からの電磁波の他のチ
ップＳ２〜Ｓ５への影響を抑えることができ、電磁波に
よる誤動作等を防止することができる。
【００８７】なお、図７（ｂ）の他、類型１、類型２で
述べたような各種の積層方法にしたがって、各チップを
積層することも可能である。
【００８８】（具体例６Ｂ）本例は、電磁波の影響を受
けやすいチップを、例えば類型２にしたがって、マザー
ボード（ベース基板）から最も遠い位置に配置する。こ
のように、電磁波の影響を受けやすいチップ（例えば、
センサ用チップ、音声・画像処理用チップ、送受信用の
アンテナの信号を処理するチップ等）を、ＥＭＩ等の発
生源となる電源基板（ベース基板）から遠い積層位置に
配置することにより、電磁波による誤動作等を防止する
ことができる。
【００８９】（具体例７）本例は、半導体集積回路チッ
プＳ１〜Ｓ５のチップサイズに基づいて、各チップを積
層したものである。
【００９０】積層される各チップのサイズは同一とは限
らず、種々のサイズのチップが混在して積層される場合
も多い。このように種々のチップサイズが混在している
場合、各チップの積層順が適切でないと、応力によるク
ラック、接続不良、製造コストの上昇といった問題が生
じる。
【００９１】３次元に積層されたモジュールは、一般的
に高機能、高密度であるため、モジュールと外部との接
続端子数は非常に多くなる。このようなモジュールのパ
ッケージには、接続端子を格子状に配置するフリップチ
ップと呼ばれる接続が用いられる。また、マザーボード
やパッケージには、重量や価格の観点から、ガラスエポ
キシ等の樹脂が多く用いられる。このような樹脂と、シ
リコンやＧｓＡｓ等の半導体との熱膨張係数の比は５倍
程度あるため、両者の間で熱膨張係数の違いによる応力
が発生する。３次元積層モジュールでは、各チップを水
平方向に並べた２次元モジュールに比べて、端子ピッチ
が急激にファイン化されるため、マザーボードとチップ
との間の信頼性の高い接続が困難になる。
【００９２】このような観点から、本例では、例えば図
７（ｂ）に示すように、チップサイズが最も大きいチッ
プＳ１をベース基板ＢＳ（マザーボード）に最も近い積
層位置に配置する。チップサイズの決め方としては、以
下の方法があげられる。
【００９３】（具体例７Ａ）本例では、各チップの長辺
（積層方向に垂直なチップ面を長方形としたときの該長
方形の長辺、ただし該チップ面が正方形の場合は任意の
辺）の長さに基づいてチップサイズを判定し、長辺の長
さが最も長いチップをベース基板（マザーボード）に最
も近い位置に配置する。
【００９４】（具体例７Ｂ）本例では、各チップの長辺
（積層方向に垂直なチップ面を長方形としたときの該長
方形の長辺、ただし該チップ面が正方形の場合は任意の
辺）の長さと、短辺（積層方向に垂直なチップ面を長方
形としたときの該長方形の短辺、ただし該チップ面が正
方形の場合は任意の辺）の長さの和に基づいてチップサ
イズを判定し、長さの和が最も大きいチップをベース基
板に最も近い位置に配置する。
【００９５】（具体例７Ｃ）本例では、各チップの面積
（積層方向に垂直なチップ面の面積）に基づいてチップ
サイズを判定し、面積が最も大きいチップをベース基板
に最も近い位置に配置する。
【００９６】このように、本例では、チップサイズが大
きい方から順に各チップを積層することにより、応力に
よる接続不良等が抑制され、モジュール全体の信頼性を
向上させることができる。
【００９７】なお、本具体例７においても、類型１、類
型２で述べたような各種の積層方法にしたがって、各チ
ップを積層することが可能である。
【００９８】（具体例８）本例は、半導体集積回路チッ
プＳ１〜Ｓ５の接続端子数或いは接続端子ピッチに基づ
いて、各チップを積層したものである。
【００９９】積層される各チップは、スループラグ等の
接続端子によって、チップ間相互或いはチップとマザー
ボード（ベース基板）間が接続される。しかしながら、
積層される各チップの端子数や端子ピッチは同一とは限
らず、種々の端子数や端子ピッチのチップが混在して積
層されている場合も多い。このように種々の端子数や端
子ピッチが混在している場合、各チップの積層順が適切
でないと、応力によるクラック、接続不良、製造コスト
の上昇といった問題が生じる。すなわち、具体例７で述
べたのと同様の問題が生じる。また、マザーボードとの
信号の送受を行う端子数も各チップによって様々であ
り、適切な積層順を選択しないと、各チップの効率的な
配置やモジュール全体の性能向上をはかれなくなる。こ
のような観点から、本例では、以下の具体例８Ａ及び８
Ｂのようにして各チップを積層する。
【０１００】（具体例８Ａ）本例では、例えば図７
（ｂ）に示すように、端子数が最も多いチップＳ１をベ
ース基板ＢＳ（マザーボード）に最も近い位置に配置す
る。より具体的には、マザーボードに接続される端子数
が最も多いチップを、マザーボードに最も近い積層位置
に配置する。このように配置することにより、効率的な
接続を行うことが可能となり、またモジュール全体の性
能向上をはかることができる。
【０１０１】（具体例８Ｂ）本例では、例えば図７
（ｂ）に示すように、端子ピッチが最も広いチップをマ
ザーボードに最も近い位置に配置する。端子数の観点か
らは、端子数の最も少ないチップをマザーボードに最も
近い位置に配置する。このように配置することにより、
マザーボードとチップとの間の応力を緩和することが可
能となる。したがって、信頼性の高い接続を行うことが
できるため、モジュール全体の信頼性を向上させること
ができる。
【０１０２】なお、本具体例８においても、類型１、類
型２で述べたような各種の積層方法にしたがって、各チ
ップを積層することが可能である。
【０１０３】（具体例９）本例は、半導体集積回路チッ
プＳ１〜Ｓ５のチップ厚に基づいて、各チップを積層し
たものである。
【０１０４】積層される各チップの厚さは同一とは限ら
ず、種々の厚さのチップが混在して積層されている場合
も多い。このように種々のチップ厚が混在している場
合、各チップの積層順が適切でないと、応力によるクラ
ック、接続不良等の問題が生じる。すなわち、３次元に
積層されたモジュールは、高機能、高密度化を目的とし
ていることから、各チップの厚さをできるだけ薄くする
ことが好ましいが、チップ厚が薄すぎると、チップ強度
が弱くなる。そのため、モジュール全体としての信頼性
が低下するという問題がある。このような観点から、本
例では、以下の具体例９Ａ及び９Ｂのようにして各チッ
プを積層する。
【０１０５】（具体例９Ａ）本例では、例えば図７
（ｂ）に示すように、チップ厚が最も厚いチップＳ１を
ベース基板ＢＳ（マザーボード）に最も近い位置に配置
する。
【０１０６】曲げや応力等の負荷に対する降伏応力（強
度）の絶対値は、厚さに比例するため、一般に厚いチッ
プの方が強度が大きい。３次元に積層されたモジュール
では、すでに述べた熱膨張係数の違いから、最下層のチ
ップとマザーボードとの間が最も応力が大きくなる。し
たがって、最も厚いチップをマザーボード側に配置する
ことにより、モジュール全体の強度が向上し、信頼性の
高い３次元モジュールを得ることができる。
【０１０７】（具体例９Ｂ）本例は、例えば図７（ａ）
に示すように、チップ厚が最も薄いチップをベース基板
（マザーボード）に最も近い位置に配置する。
【０１０８】先に述べたように、降伏応力（強度）の絶
対値は厚さに比例するが、応力に対する変位、すなわち
曲がりやすさは薄い方が優れている。曲がりやすいチッ
プ、すなわち薄いチップであれば、マザーボードとの間
に応力が働いても、チップ自体が有するフレキシブル性
によってチップが割れ難い。そのため、モジュール全体
の強度が向上し、信頼性の高い３次元モジュールを得る
ことができる。
【０１０９】なお、本具体例９においても、類型１、類
型２で述べたような各種の積層方法にしたがって、各チ
ップを積層することが可能である。
【０１１０】（具体例１０）本例は、半導体集積回路チ
ップの位置関係を考慮して各チップを配置するものであ
る。
【０１１１】すでに述べたように、積層される各チップ
のサイズは同一とは限らず、種々のサイズのチップが混
在して積層されている場合も多い。このように種々のチ
ップサイズが混在している場合、各チップの積層の仕方
が適切でないと、効率的な配置を行うことができない。
【０１１２】本例では、サイズの大きいチップ間にサイ
ズの小さい複数のチップを挟む。図１２はその一例を示
した図である。符号については、図１（ａ）と同様であ
る。図１２に示すように、チップＳ１とチップＳ３の位
置にはサイズの大きいチップを配置し、チップＳ１とチ
ップＳ３の間の位置にはサイズの小さい複数のチップＳ
２を水平方向（同一面）に配置する。上述したような配
置を行うことにより、各チップを高密度で配置すること
ができ、高性能のモジュールを得ることができる。
【０１１３】また、サイズの小さい複数のチップが最上
層に配置されている場合には、モジュールは応力によっ
て凹状に曲がりやすくなる。本例では、サイズの大きい
チップによってサイズの小さいチップが挟まれているた
め、モジュールは曲がり難くなり、上記の問題を低減す
ることができる。また、サイズの小さい複数のチップが
配置された最上層では、それらのチップの合計端子数が
多くなる。そのため、これらのチップと最下層のサイズ
の大きいチップとを接続するためには、最上層と最下層
との間に配置された途中のチップに多くのスループラグ
を設けなければならない。本例では、このような多くの
スループラグを用いる必要がなく、上記の問題を低減す
ることができる。
【０１１４】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【０１１５】
【発明の効果】本発明によれば、半導体集積回路デバイ
スを効果的に積層することが可能な積層型半導体デバイ
スを得ることが可能となる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施形態に係る積層型半導
体デバイスの一例について、その断面構成を模式的に示
した図、（ｂ）は、本発明の実施形態に係る積層型半導
体デバイスの他の例について、その断面構成を模式的に
示した図、（ｃ）は、本発明の実施形態に係る積層型半
導体デバイスのさらに他の例について、その断面構成を
模式的に示した図。
【図２】本発明の実施形態に係る積層型半導体デバイス
の類型１の一例について模式的に示した図。
【図３】本発明の実施形態に係る積層型半導体デバイス
の類型１の他の例について模式的に示した図。
【図４】本発明の実施形態に係る積層型半導体デバイス
の類型１の他の例について模式的に示した図。
【図５】本発明の実施形態に係る積層型半導体デバイス
の類型１の他の例について模式的に示した図。
【図６】本発明の実施形態に係る積層型半導体デバイス
の類型１の他の例について模式的に示した図。
【図７】本発明の実施形態に係る積層型半導体デバイス
の類型２の一例について模式的に示した図。
【図８】本発明の実施形態に係る積層型半導体デバイス
の類型３の一例について模式的に示した図。
【図９】本発明の実施形態に係る積層型半導体デバイス
の類型４の一例について模式的に示した図。
【図１０】本発明の実施形態に係る積層型半導体デバイ
スの類型４の他の例について模式的に示した図。
【図１１】本発明の実施形態に係る積層型半導体デバイ
スの類型４の他の例について模式的に示した図。
【図１２】本発明の実施形態に係る積層型半導体デバイ
スの他の例について、その断面構成を模式的に示した
図。
【符号の説明】
ＢＳ…ベース基板 Ｓ１〜Ｓ５…半導体集積回路チップ ＴＭ…端子 ＴＰ…スループラグ ＣＮ…導電性接続材 ＳＢＡ１〜ＳＢＡ５、ＳＢＢ１〜ＳＢＢ５…基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有門 経敏 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 作井 康司 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 石内 秀美 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 田窪 知章 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】それぞれが半導体集積回路チップを含み且
    つ仕様を有する半導体集積回路デバイスが複数積層され
    た積層型半導体デバイスであって、 少なくとも３以上の半導体集積回路デバイスは、前記仕
    様の値の順にしたがって積層されていることを特徴とす
    る積層型半導体デバイス。
  2. 【請求項２】それぞれが半導体集積回路チップを含み且
    つ仕様を有する半導体集積回路デバイスが少なくとも３
    以上積層された積層型半導体デバイスであって、 最下層又は最上層の半導体集積回路デバイスの仕様の値
    が、最小又は最大であることを特徴とする積層型半導体
    デバイス。
  3. 【請求項３】それぞれが半導体集積回路チップを含み且
    つ仕様を有する半導体集積回路デバイスが少なくとも２
    以上積層された積層型半導体デバイスであって、 前記半導体集積回路デバイスは前記半導体集積回路デバ
    イスを貫通する導電材を含み、前記半導体集積回路デバ
    イスどうしは前記導電材によって電気的に接続され、 最下層又は最上層の半導体集積回路デバイスのサイズ以
    外の仕様の値が、最小又は最大であることを特徴とする
    積層型半導体デバイス。
  4. 【請求項４】それぞれが半導体集積回路チップを含み且
    つ仕様を有する半導体集積回路デバイスが複数積層され
    た積層型半導体デバイスであって、 少なくとも２以上であって且つ総個数より少ない前記半
    導体集積回路デバイスによってグループが構成され、前
    記グループ内の半導体集積回路デバイスはそれらの仕様
    の値が所定の範囲内であり且つ連続して積層されている
    ことを特徴とする積層型半導体デバイス。
  5. 【請求項５】前記半導体集積回路デバイスは、さらに基
    板を含み、前記基板上に前記半導体集積回路チップが搭
    載されていることを特徴とする請求項１乃至４のいずれ
    かに記載の積層型半導体デバイス。
  6. 【請求項６】前記半導体集積回路チップが前記仕様を有
    することを特徴とする請求項１乃至４のいずれかに記載
    の積層型半導体デバイス。
  7. 【請求項７】前記半導体集積回路デバイスは前記半導体
    集積回路デバイスを貫通する導電材を含み、前記半導体
    集積回路デバイスどうしは前記導電材によって電気的に
    接続されていることを特徴とする請求項１、２又は４に
    記載の積層型半導体デバイス。
  8. 【請求項８】前記仕様は、消費電力、動作電圧、動作電
    圧数、動作電流、保証動作温度、発生電磁波量、動作周
    波数、サイズ、接続端子数、接続端子ピッチ、厚さ、前
    記半導体集積回路デバイスが搭載されるベース基板との
    信号の送受量、及び外部との信号の送受量、の中から選
    択されることを特徴とする請求項１、２又は４に記載の
    積層型半導体デバイス。
  9. 【請求項９】前記少なくとも３以上の半導体集積回路デ
    バイスは、連続して積層されていることを特徴とする請
    求項１に記載の積層型半導体デバイス。
  10. 【請求項１０】前記少なくとも３以上の半導体集積回路
    デバイスは、前記少なくとも３以上の半導体集積回路デ
    バイス以外の半導体集積回路デバイスを挟んでいること
    を特徴とする請求項１に記載の積層型半導体デバイス。
  11. 【請求項１１】前記少なくとも３以上の半導体集積回路
    デバイスは、前記半導体集積回路デバイスのなかの最下
    層及び最上層の少なくとも一方の半導体集積回路デバイ
    スを含むことを特徴とする請求項１に記載の積層型半導
    体デバイス。
  12. 【請求項１２】前記導電材は、前記半導体集積回路チッ
    プ又は前記半導体集積回路チップが搭載された基板を貫
    通することを特徴とする請求項３に記載の積層型半導体
    デバイス。
  13. 【請求項１３】前記仕様は、消費電力、動作電圧、動作
    電圧数、動作電流、保証動作温度、発生電磁波量、動作
    周波数、接続端子数、接続端子ピッチ、厚さ、前記半導
    体集積回路デバイスが搭載されるベース基板との信号の
    送受量、及び外部との信号の送受量、の中から選択され
    ることを特徴とする請求項３に記載の積層型半導体デバ
    イス。
  14. 【請求項１４】前記少なくとも２以上の半導体集積回路
    デバイス以外の半導体集積回路デバイスによって別のグ
    ループが構成され、前記別のグループを構成する半導体
    集積回路デバイスの仕様の値は前記所定の範囲以外の範
    囲にあることを特徴とする請求項４に記載の積層型半導
    体デバイス。
  15. 【請求項１５】前記半導体集積回路デバイスのなかで前
    記仕様の値の差が最も小さい二つの半導体集積回路デバ
    イスが、前記グループに含まれることを特徴とする請求
    項４に記載の積層型半導体デバイス。
  16. 【請求項１６】それぞれが半導体集積回路チップを含む
    半導体集積回路デバイスが複数積層された積層型半導体
    デバイスであって、 前記半導体集積回路デバイスのなかで相互間での信号の
    送信量が最も多い二つの半導体集積回路デバイスが連続
    して積層されていることを特徴とする積層型半導体デバ
    イス。
  17. 【請求項１７】それぞれが半導体集積回路チップを含み
    且つ仕様を有する半導体集積回路デバイスが少なくとも
    ２以上積層された積層型半導体デバイスであって、 前記半導体集積回路デバイスは前記半導体集積回路デバ
    イスを貫通する導電材を含み、前記半導体集積回路デバ
    イスどうしは前記導電材によって電気的に接続され、 大きなサイズを有する半導体集積回路デバイスが、小さ
    なサイズを有する半導体集積回路デバイス上に積層され
    ていることを特徴とする積層型半導体デバイス。
  18. 【請求項１８】半導体集積回路チップを含む第１の半導
    体集積回路デバイスと、 半導体集積回路チップを含み前記第１の半導体集積回路
    デバイスから第１の方向に離間した第２の半導体集積回
    路デバイスと、 それぞれが半導体集積回路チップを含み、前記第１の方
    向に対して垂直な面内に配置され且つ前記第１及び第２
    の半導体集積回路デバイスに挟まれた複数の半導体集積
    回路デバイスと、 が積層されてなることを特徴とする積層型半導体デバイ
    ス。
JP2001288048A 2000-09-28 2001-09-21 積層型半導体デバイス Pending JP2002176137A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001288048A JP2002176137A (ja) 2000-09-28 2001-09-21 積層型半導体デバイス
DE10147084A DE10147084A1 (de) 2000-09-28 2001-09-25 Halbleitervorrichtung vom gestapelten Typ
US09/961,332 US6717251B2 (en) 2000-09-28 2001-09-25 Stacked type semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000296822 2000-09-28
JP2000-296822 2000-09-28
JP2001288048A JP2002176137A (ja) 2000-09-28 2001-09-21 積層型半導体デバイス

Publications (2)

Publication Number Publication Date
JP2002176137A true JP2002176137A (ja) 2002-06-21
JP2002176137A5 JP2002176137A5 (ja) 2005-08-11

Family

ID=26600976

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001288048A Pending JP2002176137A (ja) 2000-09-28 2001-09-21 積層型半導体デバイス

Country Status (3)

Country Link
US (1) US6717251B2 (ja)
JP (1) JP2002176137A (ja)
DE (1) DE10147084A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004102663A1 (ja) * 2003-05-15 2004-11-25 Kumamoto Technology & Industry Foundation 半導体チップ実装体およびその製造方法
JP2006173388A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 多段構成半導体モジュールおよびその製造方法
KR100737162B1 (ko) 2006-08-11 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100807050B1 (ko) 2006-08-23 2008-02-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
CN100446244C (zh) * 2003-05-15 2008-12-24 财团法人熊本高新技术产业财团 半导体芯片安装体及其制造方法
JP2010109264A (ja) * 2008-10-31 2010-05-13 Hitachi Ltd 半導体集積回路装置
JP2010206118A (ja) * 2009-03-06 2010-09-16 Canon Inc 積層型半導体装置
JP2011146527A (ja) * 2010-01-14 2011-07-28 Panasonic Corp 半導体装置及びその製造方法
JP2012244110A (ja) * 2011-05-24 2012-12-10 Canon Inc 半導体装置

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110091A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7041355B2 (en) * 2001-11-29 2006-05-09 Dow Global Technologies Inc. Structural reinforcement parts for automotive assembly
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
BR0307185B1 (pt) * 2002-01-22 2013-04-30 mÉtodo para reforÇar um corpo estrutural veicular e corpo estrutural veicular reforÇado.
BR0309088A (pt) * 2002-04-15 2005-02-09 Dow Global Technologies Inc Membros estruturais veiculares melhorados e método para manufaturar tais membros
DE10227305A1 (de) * 2002-06-19 2003-09-04 Siemens Dematic Ag Elektrisches Mehrschicht-Bauelement-Modul und Verfahren zu dessen Herstellung
US6891447B2 (en) * 2002-07-12 2005-05-10 Massachusetts Institute Of Technology Electromagnetic coupling connector for three-dimensional electronic circuits
US7056810B2 (en) * 2002-12-18 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
EP1578851B1 (en) * 2002-12-27 2006-11-08 Dow Global Technologies Inc. Heat activated epoxy adhesive and use in a structural foam insert
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
KR101033417B1 (ko) * 2003-03-05 2011-05-11 다우 글로벌 테크놀로지스 엘엘씨 구조적 보강 물품 및 그의 제조 방법
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US20090014897A1 (en) * 2003-05-15 2009-01-15 Kumamoto Technology & Industry Foundation Semiconductor chip package and method of manufacturing the same
TWI231023B (en) * 2003-05-27 2005-04-11 Ind Tech Res Inst Electronic packaging with three-dimensional stack and assembling method thereof
US8471263B2 (en) * 2003-06-24 2013-06-25 Sang-Yun Lee Information storage system which includes a bonded semiconductor structure
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP3896112B2 (ja) * 2003-12-25 2007-03-22 エルピーダメモリ株式会社 半導体集積回路装置
US7116002B2 (en) * 2004-05-10 2006-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Overhang support for a stacked semiconductor device, and method of forming thereof
KR100618838B1 (ko) * 2004-06-24 2006-09-01 삼성전자주식회사 상하 연결 능력을 개선할 수 있는 스택형 멀티칩 패키지
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7588963B2 (en) * 2004-06-30 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming overhang support for a stacked semiconductor device
US7166924B2 (en) * 2004-08-17 2007-01-23 Intel Corporation Electronic packages with dice landed on wire bonds
US7602618B2 (en) * 2004-08-25 2009-10-13 Micron Technology, Inc. Methods and apparatuses for transferring heat from stacked microfeature devices
US7462925B2 (en) * 2004-11-12 2008-12-09 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using via to provide interconnection
JP4433298B2 (ja) * 2004-12-16 2010-03-17 パナソニック株式会社 多段構成半導体モジュール
JP4577688B2 (ja) 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
TW201101476A (en) * 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
US7432592B2 (en) * 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
US7462509B2 (en) * 2006-05-16 2008-12-09 International Business Machines Corporation Dual-sided chip attached modules
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US20080023824A1 (en) * 2006-07-28 2008-01-31 Texas Instruments Double-sided die
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
US7514775B2 (en) * 2006-10-09 2009-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US20080157322A1 (en) * 2006-12-27 2008-07-03 Jia Miao Tang Double side stacked die package
US7605477B2 (en) * 2007-01-25 2009-10-20 Raytheon Company Stacked integrated circuit assembly
US7598523B2 (en) * 2007-03-19 2009-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for stacking dies having through-silicon vias
KR100843243B1 (ko) * 2007-04-18 2008-07-02 삼성전자주식회사 신호의 전송파워를 최적화한 반도체 메모리 장치 및 그파워 초기화 방법
JP2008294367A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体装置およびその製造方法
US7880310B2 (en) * 2007-09-28 2011-02-01 Intel Corporation Direct device attachment on dual-mode wirebond die
US7952183B2 (en) * 2007-10-29 2011-05-31 Kabushiki Kaisha Toshiba High capacity memory with stacked layers
JP2010080801A (ja) * 2008-09-29 2010-04-08 Hitachi Ltd 半導体装置
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US20100237481A1 (en) * 2009-03-20 2010-09-23 Chi Heejo Integrated circuit packaging system with dual sided connection and method of manufacture thereof
US7923290B2 (en) * 2009-03-27 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system having dual sided connection and method of manufacture thereof
US8294240B2 (en) 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
US9269676B2 (en) 2009-11-25 2016-02-23 Intel Corporation Through silicon via guard ring
KR101366949B1 (ko) * 2009-11-25 2014-02-24 인텔 코포레이션 마이크로 전자 다이, 마이크로 전자 기기 패키지 및 그 형성 방법
KR101695846B1 (ko) * 2010-03-02 2017-01-16 삼성전자 주식회사 적층형 반도체 패키지
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
MY166609A (en) 2010-09-15 2018-07-17 Semiconductor Components Ind Llc Connector assembly and method of manufacture
TW201216439A (en) * 2010-10-08 2012-04-16 Universal Scient Ind Co Ltd Chip stacked structure
US9082763B2 (en) * 2012-03-15 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Joint structure for substrates and methods of forming
KR101392888B1 (ko) * 2012-11-19 2014-05-08 숭실대학교산학협력단 ３차원 반도체의 전원전압 공급 장치
KR102439761B1 (ko) * 2017-12-22 2022-09-02 삼성전자주식회사 전자 장치 및 전자 장치의 제조 방법
US10319696B1 (en) * 2018-05-10 2019-06-11 Micron Technology, Inc. Methods for fabricating 3D semiconductor device packages, resulting packages and systems incorporating such packages
JP2019220621A (ja) 2018-06-21 2019-12-26 キオクシア株式会社 半導体装置及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500905A (en) 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS60194548A (ja) * 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
JPS61101067A (ja) * 1984-10-24 1986-05-19 Nec Corp メモリモジユ−ル
JP2823029B2 (ja) 1992-03-30 1998-11-11 日本電気株式会社 マルチチップモジュール
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JPH08264712A (ja) 1995-03-27 1996-10-11 Matsushita Electron Corp 半導体装置
US5604377A (en) * 1995-10-10 1997-02-18 International Business Machines Corp. Semiconductor chip high density packaging
JPH09186289A (ja) 1995-12-28 1997-07-15 Lucent Technol Inc 多層積層化集積回路チップ組立体
JP4011695B2 (ja) 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP3673094B2 (ja) 1997-10-01 2005-07-20 株式会社東芝 マルチチップ半導体装置
JP2964983B2 (ja) 1997-04-02 1999-10-18 日本電気株式会社 三次元メモリモジュール及びそれを用いた半導体装置
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
JP3166722B2 (ja) * 1998-08-18 2001-05-14 日本電気株式会社 積層型半導体装置のスタック構造
JPH11317494A (ja) 1999-04-07 1999-11-16 Nec Corp 三次元メモリモジュ―ル及びそれを用いた半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004102663A1 (ja) * 2003-05-15 2004-11-25 Kumamoto Technology & Industry Foundation 半導体チップ実装体およびその製造方法
JP2004363573A (ja) * 2003-05-15 2004-12-24 Kumamoto Technology & Industry Foundation 半導体チップ実装体およびその製造方法
CN100446244C (zh) * 2003-05-15 2008-12-24 财团法人熊本高新技术产业财团 半导体芯片安装体及其制造方法
JP2006173388A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 多段構成半導体モジュールおよびその製造方法
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
KR100737162B1 (ko) 2006-08-11 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100807050B1 (ko) 2006-08-23 2008-02-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2010109264A (ja) * 2008-10-31 2010-05-13 Hitachi Ltd 半導体集積回路装置
US8253227B2 (en) 2008-10-31 2012-08-28 Hitachi, Ltd. Semiconductor integrated circuit device
JP2010206118A (ja) * 2009-03-06 2010-09-16 Canon Inc 積層型半導体装置
JP2011146527A (ja) * 2010-01-14 2011-07-28 Panasonic Corp 半導体装置及びその製造方法
JP2012244110A (ja) * 2011-05-24 2012-12-10 Canon Inc 半導体装置

Also Published As

Publication number Publication date
DE10147084A1 (de) 2002-06-27
US6717251B2 (en) 2004-04-06
US20020036338A1 (en) 2002-03-28

Similar Documents

Publication Publication Date Title
JP2002176137A (ja) 積層型半導体デバイス
US7473993B2 (en) Semiconductor stack package and memory module with improved heat dissipation
US20150115467A1 (en) Package-on-package device
JP2019511120A (ja) バックサイドドリリング埋込みダイ基板
US20130058067A1 (en) System with a high power chip and a low power chip having low interconnect parasitics
KR100631922B1 (ko) 개선된 열 확산 성능을 갖는 다층 회로 보오드 및 그에따른 제조방법
US20070045804A1 (en) Printed circuit board for thermal dissipation and electronic device using the same
JP2004235650A (ja) ラミネート・キャリアを有する積層チップ電子パッケージとその製造方法
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP2015509659A (ja) 三次元的な、複数の受動部品による構造
JP3610661B2 (ja) 三次元積層モジュール
US7298028B2 (en) Printed circuit board for thermal dissipation and electronic device using the same
US20140097547A1 (en) Semiconductor device
JP2006295119A (ja) 積層型半導体装置
US20060071314A1 (en) Cavity-down stacked multi-chip package
US7723843B2 (en) Multi-package module and electronic device using the same
US20030209808A1 (en) Semiconductor device having semiconductor chips mounted on package substrate
KR20180067695A (ko) 제어된 임피던스 부하를 갖는 고대역폭 메모리 응용
KR100605434B1 (ko) 적층형 반도체 디바이스
JP3944898B2 (ja) 半導体装置
JP2012209527A (ja) 部品内蔵基板及びその製造方法
US7884465B2 (en) Semiconductor package with passive elements embedded within a semiconductor chip
JPH04290258A (ja) マルチチップモジュール
KR20080088094A (ko) 스택 패키지
JP4627323B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080204

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080208

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080627