KR100809696B1 - 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법 - Google Patents

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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩 패키지를 개시한다. 개시된 본 발명의 멀티 칩 패키지는, 실장 기판을 포함하고, 상기 실장 기판상에 사이즈가 상이한 복수의 반도체 칩이 적층된다. 상기 각각의 반도체 칩은 관통 비아 형태의 패드들로 구성되는 패드 군을 포함하고, 상기 패드 군이 상하로 마주하여 콘택되도록 반도체 칩들이 적층된다.
멀티 칩 패키지(MCP), 관통형 패드, 웨이퍼 레벨 스택

Description

사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩 패키지 및 그 제조방법{A Multi chip package stacked a plurality of semiconductor chips having different size and method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 센터 패드 군을 구비하는 복수의 반도체 칩이 적층된 멀티 칩 패키지를 보여주는 단면도이다.
도 2는 도 1의 복수의 반도체 칩을 보여주는 분해 사시도이다.
도 3은 도 1의 복수의 반도체 칩의 패드 위치를 설명하기 위한 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 관통형 패드를 형성하는 방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 관통형 패드를 형성하는 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 8은 본 발명의 다른 실시예에 따른 와이어 본딩에 의해 실장 기판과 선택된 반도체 칩이 전기적으로 연결된 멀티 칩 패키지를 보여주는 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 복수의 반도체 칩 사이에 접착제
가 개재된 멀티 칩 패키지를 보여주는 단면도이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 에지 패드 군을 구비한 복 수의 반도체 칩들이 적층된 멀티 칩 패키지를 보여주는 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 에지 패드 군을 구비한 복수의 반도체 칩들이 적층된 멀티 칩 패키지의 단면도이다.
도 13은 도 12의 복수의 반도체 칩의 패드 위치를 설명하기 위한 평면도이다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지의 단면도이다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 멀티 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 17a 및 도 17b는 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실장 기판 110,120,130 : 반도체 칩
112,122,132 : 패드 군 112a,122a,132a : 패드
140 : 범프 145 : 접착제
150 : 밀봉재 160 : 와이어
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 구체적으로는 사이즈가 상 이한 복수의 반도체 칩이 적층된 멀티 칩 패키지에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있으며, 전자 기기의 핵심 부품인 반도체 칩 패키지 또한 소형화 및 경량화되어 가고 있다. 이와 같은 추세에 따라, 복수의 반도체 칩이 수직으로 적층된 형태로 실장 기판에 탑재되는 칩 스택 패키지(chip stack package) 및 웨이퍼 자체가 스택되는 웨이퍼 레벨 패키지(wafer level package)가 제안되었다. 상기 칩 스택 패키지 및 웨이퍼 레벨 패키지는 하나의 반도체 칩을 포함하는 싱글 칩 패키지(single chip package)를 복수 개 사용하는 것 보다 크기, 무게 및 실장 면적에 있어서 소형화 및 경량화할 수 있다는 장점을 갖는다.
한편, 최근 모바일 제품이 급속도로 발전됨에 따라, DRAM, SRAM, 플래쉬 메모리 및 CPU 등과 같은 이종(異種)의 반도체 칩들이 적층되는 SIP(System in package) 및 MCP(Multi chip package)의 요구가 늘어나고 있다.
그런데, 상기한 멀티 칩 패키지는 사이즈가 상이한 이종의 반도체 칩들의 적층으로 구성됨으로 인해, 칩 레벨 스택은 가능하나, 웨이퍼 레벨로 스택은 불가능하였다. 더구나, 사이즈가 상이한 반도체 칩들을 패드의 위치도 각기 상이함으로 인해 부득이하게 와이어 본딩에 의해 칩들과 인쇄 회로 기판을 연결시켰다.
그런데, 알려진 바와 같이, 와이어 본딩 방식 특히 적층 와이어가 이용되는 경우, 와이어간의 절연 및 크로스토크(crosstalk)를 방지하기 위하여, 와이어 사이에 일정한 간격이 유지되어야 하고 인쇄 회로 기판 역시 일정 면적이 요구된다. 그러므로, 와이어 본딩 방식을 채용하는 패키지는 웨이퍼 레벨 스택 방식을 채 용하는 패키지보다 큰 사이즈를 갖게 되어, 패키지의 소형화가 어렵다.
한편, 웨이퍼 레벨 스택 방식으로 이종의 반도체 칩을 적층시키기 위하여, 가장 큰 반도체 칩의 사이즈로 다른 반도체 칩의 사이즈를 확장시키는 방법이 제안되었다. 그런데, 상기 방법은 작은 사이즈의 반도체 칩의 면적을 불필요하게 확장시켜야 하므로 생산성이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 다층의 와이어의 요구 없이, 사이즈가 상이한 다수의 칩을 칩 레벨로 스택시킬 수 있는 멀티 칩 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 멀티 칩 패키지는 실장 기판, 및 상기 실장 기판상에 적층되는 사이즈가 상이한 복수의 반도체 칩을 포함한다. 상기 각각의 반도체 칩들은 그것의 중앙을 기준으로 각각 동일한 좌표에 위치하는 복수의 관통 비아 형태의 패드들로 구성되는 패드 군을 갖고, 상기 사이즈가 상이한 반도체 칩들은 상기 패드 군이 상하로 마주하여 콘택되도록 적층된다.
상기 각 패드 군을 구성하는 패드들의 x 좌표값들은 반도체 칩의 폭/2+α 및/또는 반도체 칩의 폭/2-α일 수 있으며, 상기 α는 30 내지 300㎛ 일 수 있다. 또한, 상기 각 패드 군을 구성하는 패드들 중 상부열에 배치되는 패드의 y 좌표값은 모두 동일하거나, 혹은 반도체 칩의 폭에 비례하여 각기 상이할 수도 있다.
또한, 상기 각 패드 군의 패드들간의 간격은 각 반도체 칩 별로 모두 일정하 고, 패드의 배열 순서 역시 각 칩별로 동일하여야만 상하 콘택시 신호 오류를 방지할 수 있다.
또한, 상기 상하 반도체 칩들의 관통형 패드들은 범프에 의해 전기적으로 연결되는 것이 바람직하고, 상기 실장 기판은 상기 복수의 반도체 칩들 중 선택되는 하나와 전기적으로 연결된다. 이때, 상기 실장 기판은, 상기 실장 기판과 가장 인접한 반도체 칩과 범프에 의해 전기적으로 연결되거나, 와이어에 의해 연결될 수 있다. 또한, 상기 와이어에 의해 실장 기판과 반도체 칩을 연결시키는 경우, 와이어 본딩을 위해 선택된 반도체 칩의 에지에 추가의 패드가 더 구비될 수 있다.
상기 복수의 반도체 칩들은 각각 활성면을 포함하고, 상기 복수의 반도체 칩은 상기 활성면이 동일 방향을 향하거나, 또는 활성면이 마주하도록 적층될 수 있다.
상기 복수의 반도체 칩은 상부를 향할수록 사이즈가 작은 칩이 적층되거나 혹은 큰 칩이 적층될 수 있다.
본 발명의 다른 실시예에 따른 멀티 칩 패키지는, 실장 기판, 및 상기 실장 기판상에 적층되는 사이즈가 상이한 복수의 반도체 칩을 포함한다. 상기 복수의 반도체 칩은 일측 단부가 동일 수직선상에 위치하도록 적층되고, 상기 각각의 반도체 칩은 상기 일측 단부를 기준으로 각각 동일한 좌표에 위치하는 복수의 관통 비아 형태의 패드들로 구성되는 패드 군을 구비하며, 상기 복수의 반도체 칩들은 상기 패드 군이 상하로 마주하여 콘택되도록 적층된다.
또한, 본 발명의 다른 실시예에 따른 멀티 칩 패키지는, 실장 기판, 상기 실 장 기판상에 탑재되며, 패드들이 상하로 대응되도록 적층되는 복수의 반도체 칩, 및 상기 상하 반도체 칩의 패드간을 연결하는 범프를 포함한다. 이때, 상기 실장 기판은 복수의 반도체 칩중 선택되는 하나와 전기적으로 연결된다.
이때, 상기 패드는 관통형 비아 형태를 가질 수 있으며, 상기 서로 상하 대응되는 패드들은 동일 신호가 전달된다.
또한, 본 발명의 다른 견지에 따른 멀티 칩 패키지의 제조방법은 다음과 같다. 먼저, 실장 기판, 제 1 패드 군을 갖는 제 1 반도체 칩, 제 2 패드 군을 갖는 제 2 반도체 칩, 및 제 3 패드 군을 갖는 제 3 반도체 칩을 준비한다. 상기 실장 기판 상에 상기 제 1 반도체 칩을 적층하고, 상기 제 1 반도체 칩의 제 1 패드 군 상부에 제 1 연결 부재를 형성한다. 상기 제 1 연결부재와 상기 제 2 패드 군이 콘택되도록 제 2 반도체 칩을 적층한다음, 상기 제 2 반도체 칩의 제 2 패드 군 상부에 제 2 연결 부재를 형성한다. 상기 제 2 연결 부재와 상기 제 3 패드 군이 콘택되도록 제 3 반도체 칩을 적층한다. 이때, 상기 제 1, 제 2 및 제 3 반도체 칩은 그 크기가 각기 상이하다.
상기 제 1 내지 제 3 패드 군은 각각 일정한 거리 및 일정한 순서로 배열되는 복수의 패드들로 구성될 수 있다. 상기 제 1 내지 제 3 패드 군은 상기 해당 반도체 칩의 중앙을 기준으로 동일한 좌표에 위치할 수 있다.
또한, 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 제조방법은, 실장 기판, 패드 예정 영역에 관통홀이 형성되어 있는 제 1, 제 2 및 제 3 반도체 칩을 준비하는 단계를 포함한다. 그후, 상기 실장 기판 상부에 제 1 반도체 칩을 부착하 고, 상기 제 1 칩 상부에 상기 제 1 반도체 칩의 관통홀과 상기 제 2 반도체 칩의 관통 홀이 마주하도록 제 2 반도체 칩을 부착시킨다. 그후에, 상기 제 2 반도체 칩 상부에 상기 제 2 반도체 칩의 관통홀과 상기 제 3 반도체 칩의 관통홀이 마주하도록 제 3 반도체 칩을 부착시킨다음, 상기 마주하는 각 반도체 칩의 관통홀에 도전물을 충진시켜, 패드와 범프를 동시에 형성할 수 있다.
본 발명에 의하면, 사이즈가 상이한 반도체 칩의 패드를 관통형 비아로 형성하고, 상기 관통형 패드가 마주하면서 전기적으로 연결되도록 적층시킨다. 이에 따라, 사이즈가 서로 다른 반도체 칩들을 웨이퍼 레벨로 적층시켜 멀티 칩 패키지를 구현할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 발명의 실시예에서는 다중(혹은 다층) 와이어를 구비하지 않고도 사이즈가 상이한 복수의 반도체 칩이 칩 스택 방식으로 적층된 멀티 칩 패키지를 제시한다. 이와 같은 멀티 칩 패키지는 각각의 반도체 칩의 동일 기준 위치로부터 일정 좌표에 관통형 패드를 형성하고, 상기 관통형 패드가 서로 대응되도록 적층,연결시킴으로써, 마치 웨이퍼 레벨 스택 패키지와 같은 칩 스택 멀티 칩 패키지를 제공할 수 있을 것이다. 이에 따라, 사이즈 상이한 멀티 칩을 다층의 와이어 없이 적층시 킬 수 있어, 패키지의 소형화 및 경량화를 달성할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 센터 패드 군을 구비한 복수의 반도체 칩이 적층된 멀티 칩 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 멀티 칩 패키지는 실장 기판(100), 예컨대, 인쇄 회로 기판 상부에 적층되어 있는 복수의 반도체 칩들(110,120,130)을 포함한다. 상기 복수의 반도체 칩들(110,120,130)은 서로 다른 사이즈를 가지며, 서로 다른 기능을 수행한다.
상기 복수의 반도체 칩들(110,120,130) 각각은 도 2에 도시된 바와 같이, 반도체 칩 내부의 전극(도시되지 않음)에 외부 신호를 전달하기 위한 패드 군(112,122,132)를 구비하고 있다. 상기 패드 군(112,122,132)는 일정 간격(d)을 가지고 배열된 다수의 패드(112a,122a,132a)들로 구성되며, 상기 패드(112a,122a,132a)는 반도체 칩(110,120,130)을 관통하는 비아 콘택(via contact) 형태를 갖는다. 즉, 각 반도체 칩(110,120,130)의 패드들(112a,122a,132a)은 반도체 칩(110,120,130)을 관통하면서 상하 표면이 외부로 노출된 형태를 갖는다. 본 실시예에서 각각의 패드들(112a,122a,132a)은 2열 종대로 배열되었지만, 이에 국한되지 않고 1열 종대 또는 그 이상으로 배열될 수 있다.
또한, 본 실시예의 패드 군들(112,122,132)을 구성하는 개개의 패드들(112a,122a,132a)은 각 칩(110,120,130)마다 동일한 배열 순서 및 간격(d)을 가지고 배열됨이 바람직하다.
상기 관통 비아 형태의 패드(112a,122a,132a)를 갖는 반도체 칩 들(110,120,130)은 상기 패드 군(112,122,132)들간이 서로 마주할 수 있도록 적층된다. 바람직하게는 상기 패드 군(112,122,132)는 각 반도체 칩(110,120,130) 별로 동일한 영역(예를 들어, 센터 영역 혹은 에지 영역)에 배열됨이 바람직하다. 반드시 동일한 영역이 아니더라도 전기적으로는 상관이 없지만, 동일 영역에 배치되었을 때, 패키지의 면적을 한층 더 줄일 수 있다.
또한, 상기 각 칩(110,120,130)별 패드 군(112,122,132)의 패드 배열 순서가 모두 동일하므로, 반도체 칩들의 적층시, 동일 신호를 전달받는 패드(112a,122a,132a)끼리 마주하게 된다.
이때, 상기 반도체 칩들(110,120,130)은 각각 활성면을 포함하고 있으며, 상기 활성면이 모두 동일한 방향을 향하도록 적층될 수도 있고, 또는 상기 활성면들이 서로 마주하도록 적층될 수도 있다.
한편, 반도체 칩(110,120,130)의 적층에 의해 마주하게 된 패드들(112a,122a,132a)은 연결 부재, 예컨대 범프(140)에 의해 연결되어, 복수의 반도체 칩(110,120,130)이 상호 전기적으로 연결된다. 아울러, 상기 복수의 반도체 칩들(110,120,130) 중 선택되는 하나의 반도체 칩은 상기 실장 기판(100)과 전기적으로 연결된다. 본 실시예에서는 실장 기판(100)과 인접하는 제 1 칩(110)과 실장 기판(100)이 범프(140)에 의해 연결되었다.
본 실시예에서는 반도체 칩(110,120,130)의 센터 영역에 패드 군을 배치시켰다. 이러한 경우, 도 3에 도시된 바와 같이, 최상부열에 위치하는 한 쌍의 패드(112a,122a,132a)의 (x,y) 좌표는 각각 (반도체 칩의 폭/2- α, β) 및 (반도체 칩의 폭/2+ α, β)의 좌표를 가지게 되고, 그 다음 열(최상부열 다음열)의 패드부터는 각각 "d" 간격을 가지고 배열된다.
보다 상세히 설명하면, 제 1 반도체 칩(110)의 폭(예컨대 장폭)이 W1인 경우, 제 1 반도체 칩(110)의 최상부열에 위치하는 한 쌍의 패드(112a-1,112a-2)의 (x,y) 좌표는 (w1/2- α, β1) 및 (w1/2+ α, β1)가 된다. 엄밀하게는, 상기 x 좌표는 상기 한 쌍의 패드(112a-1,112a-2)의 외측 가장자리의 좌표이다. 또한, 제 2 반도체 칩(120)의 폭(예컨대 장폭)이 W2인 경우, 제 2 반도체 칩(120)의 최상부열에 위치하는 한 쌍의 패드(122a-1,122a-2)의 (x,y) 좌표는 (w2/2- α, β2) 및 (w2/2+ α, β2)가 되고, 제 3 반도체 칩(130)의 폭(예컨대 장폭)이 W3인 경우, 제 3 반도체 칩(130)의 최상부열에 위치하는 한 쌍의 패드(132a-1,132a-2)의 (x,y) 좌표는 (w3/2- α, β3) 및 (w3/2+ α, β3)가 된다. 이때, 각 칩(110,120,130)의 y 좌표 β1, β2, β3는 서로 동일한 길이일 수도 있고, 상기 반도체 칩들(110,120,130)의 폭에 비례하여 β1, β2, β3 순으로 증대될 수도 있다. 아울러, 상기 α는 패드(112a,122a,132a)의 크기를 고려하여 정해질 수 있으며, 상기 α는 30 내지 300㎛ 정도 일 수 있다. 이와 같은 센터 패드 군은 반도체 칩 내부의 전극과 패드 간의 거리를 일정하게 유지할 수 있어, 데이터 로딩(data loading)으로 인한 데이터 스큐(skew) 문제를 방지할 수 있다는 이점이 있다.
여기서, 상기 관통 비아 형태의 패드(112a)는 도 4a에 도시된 바와 같이, 반도체 칩(110)의 패드 예정 영역(P)에 비아 홀(1120)을 형성한 다음, 도 4b에 도시된 바와 같이, 상기 비아 홀(1120)에 도전물을 충진함으로써 얻어질 수 있다. 이때, 상기 비아 홀(1120)은 레이저 드릴(laser drill:200)로부터 레이저를 조사하여 레이저 드릴링 방식으로 형성될 수 있고, 상기 비아 홀(1120)의 크기는 패드(112a)의 크기와 동일하거나 작을 수 있다. 아울러, 비아 홀(1120)의 크기는 레이저의 세기(조사량)에 의해 조절할 수 있다.
또한, 상기 비아 콘택(112a)은 레이저를 조사하는 대신 웨이퍼 제작과 동시에 트렌치(trench) 방식에 의해 형성될 수 있다. 즉, 도 5a에 도시된 바와 같이, 웨이퍼(110a) 제작시 패드 예정 영역(P)에 트렌치를 형성하고 도전물(112b)를 매립시킨다음, 도 5b에서와 같이 웨이퍼(110a) 상에 소자를 완성시킨 후 웨이퍼 백 그라인딩(back grinding) 진행하여 관통형 패드(112a)를 형성할 수도 있다. 도 5b에서 점선으로 표시된 부분은 웨이퍼 백그라인딩이 이루어진 부분이다. 이때, 상기 도면에서는 제 1 칩(110) 및 제 1 비아 콘택(112a)에 대해서만 예를 들어 도시하였지만, 제 2 칩(120)과 제 2 비아 콘택(122a) 및 제 3 칩(130)과 제 3 비아 콘택(132a)에도 적용됨은 물론이다.
도 6을 참조하면, 범프(140)로 연결된 반도체 칩들(110,120,130) 사이, 및 반도체 칩(110)과 실장 기판(100) 사이의 접착 특성을 개선하기 위하여 접착제(145)를 더 도포할 수 있다. 접착제(145)는 반도체 칩들(110,120,130) 사이, 및 반도체 칩(110)과 실장 기판(100) 사이에 개재되어 접착력을 더욱 견고히 하는 한편, 박형의 반도체 칩들(110,120,130) 사이를 지지하는 스페이서(spacer)의 역할을 하여 워피지(warpage)를 방지할 수 있다.
또한, 도 7 내지 도 9에 도시된 바와 같이, 실장 기판(100)과 선택된 하나 의 반도체 칩(110,120,130)은 와이어(160)에 의해 본딩될 수도 있다. 즉, 실장 기판(100)은 도 7와 같이 제 1 칩(110)과 선택적으로 와이어 본딩되거나, 도 8과 같이 제 2 칩(120)과 선택적으로 와이어 본딩되거나, 혹은 도 9에서와 같이 제 3 칩(130)과 선택적으로 와이어 본딩될 수 있다. 상기 와이어 본딩이 이루어지는 반도체 칩(110,120,130)은 실장 기판(100)과의 전기적 연결을 위해 그 가장자리에 추가의 패드들이 구비될 수 있으며, 활성면이 상부를 향하도록 배치됨이 바람직하다. 상기 추가 패드는 반도체 칩의 활성면에만 형성될 수도 있고, 혹은 관통형 패드 형태일 수도 있다. 이때, 실장 기판(100)은 선택된 어느 하나의 칩과 와이어 본딩이 되더라도, 하나의 칩과 실장 기판(100)만이 와이어 본딩되는 것이므로, 와이어간의 수직 간격이 요구되지 않는다. 아울러, 상기 와이어 본딩이 이루어지는 반도체 칩은 센터에 패드 군이 배열되어 있는 상태에서 가장자리에 추가의 패드가 배열되므로, 추가 패드간의 간격이 여유로워, 와이어의 수평 간격을 유지하기 위한 별도의 면적 확장이 필요없다. 이에 따라 와이어 본딩을 사용하면서도 소형화된 패키지를 달성할 수 있다.
실장 기판(100) 상에, 상기 적층된 복수의 반도체 칩들(110,120,130)을 보호하기 위하여, 밀봉재(150)가 형성되고, 인쇄 회로 기판의 저부에 외부 신호의 전달 매체인 도전 볼(104)이 부착된다. 이때, 도면 부호 102는 실장 기판(100)내의 전기적 패스(path)인 스터드를 나타내고, 상기 도전볼(104)과 전기적으로 연결된다.
본 실시예에 의하면, 사이즈가 상이한 반도체 칩의 패드 군을 모두 동일한 위치(일정 위치를 기준으로 동일 좌표)에 배열시킨 다음, 패드 군이 상하 대응될 수 있도록 상기 반도체 칩들을 적층 및 연결시킨다. 이때, 패드 군을 구성하는 각각의 패드는 관통형 비아 형태를 갖도록 형성되어, 다층의 와이어 본딩 없이 사이즈가 다른 반도체 칩을 상하로 적층시킬 수 있다. 이에 의해 사이즈가 상이한 반도체 칩들을 칩 레벨로 스택시키면서 웨이퍼 레벨 스택의 효과를 얻을 수 있어, 소형화 및 경량화된 패키지를 제작할 수 있다.
상기 실시예에서는 상기 패드 군을 반도체 칩의 센터에 배치시켰지만, 반도체 칩의 에지 부분에 배열시킬 수도 있다.
즉, 도 10에 도시된 바와 같이, 패드 군(112,122,132)은 반도체 칩(110,120,130)의 일측 에지에 각각 배열시킬 수도 있고, 도 11에 도시된 바와 같이 반도체 칩(110,120,130)의 에지에 "L"자 형태로 배열시킬 수 있다. 이때도 마찬가지로, 각각의 반도체 칩(110,120,130)들은 적층시 패드 군(112,122,132)가 서로 대응될 수 있도록, 도 13에서와 같이 반도체 칩(110,120,130)의 일측 단부로부터 일정 거리(γ) 이격된 위치에 패드(112a,122a,132a)들을 배열시킨다. 즉, 제 1 반도체 칩(110)의 최상부열 패드(112a-3)의 좌표는 (γ,β1)이 되고, 제 2 반도체 칩(120)의 최상부열 패드(122a-3)의 좌표는 (γ,β2)이 되고, 제 3 반도체 칩(110)의 최상부열 패드(132a-3)의 좌표는 (γ,β3)이 되도록 패드를 배열시킨다. 이때, 최상부열 다음열의 패드부터는 각각 "d" 간격으로 배열되며, 상기 β1, β2, β3는 서로 같거나 반도체 칩의 폭에 비례하여 β1, β2, β3 순으로 증대될 수도 있다.
이렇게 패드 군(112,122,132)가 반도체 칩(110,120,130)의 에지 부분에 배 열된 경우, 도 12에 도시된 바와 같이, 반도체 칩(110,120,130)은 패드 군(112,122,132)가 배열된 단부를 일치시켜 적층시키므로써, 상기 패드 군(112,122,132)를 서로 대응시킬 수 있다. 상기 실시예와 마찬가지로, 상기 패드들(112a,122a,132a)은 관통형 비아로 구성되고, 범프(140)에 의해 상호 연결될 수 있다. 아울러, 선택된 반도체 칩(110,120,130)과 실장 기판(100)은 상기한 실시예에서와 같이 범프(140) 또는 와이어로 연결시킬 수 있다. 또한, 상기의 반도체 칩들(110,120,130)은 활성면이 동일 방향을 향하도록 혹은 활성면이 서로 마주하도록 적층될 수 있다.
상기 실시예에서, 상기 적층된 반도체 칩들(110,120,130)은 상부를 향할수록 작은 크기의 반도체 칩(130)이 위치하도록 배치되었다. 하지만, 도 14와 같이 패키지의 상부를 향할수록 큰 크기의 반도체 칩(110)이 위치하도록 배치될 수도 있으며, 도 15과 같이 작은 크기의 반도체 칩(130)이 중간에 삽입될 수도 있다.
도 16a 및 도 16b는 본 발명의 실시예에 따른 멀티칩 패키지의 제조방법을 설명하기 위한 단면도이다.
도 16a를 참조하면, 내부에 다수의 스터드(102)를 구비한 실장 기판(100)을 준비한다. 상기 실장 기판(100)의 선택된 스터드(102) 상부에 제 1 범프(140-1)를 형성한다음, 상기 관통형 패드(112)가 형성된 제 1 반도체 칩(110)을 실장 기판(100) 상에 적층한다. 이때, 상기 제 1 반도체 칩(110)은 상기 관통형 패드(112)와 제 1 범프(140)가 콘택될 수 있도록 적층된다. 그 다음, 제 1 반도체 칩(110)의 노출된 패드(112) 상부에 제 2 범프(140-2)를 형성한다.
도 16b를 참조하면, 관통형 패드(122)가 형성된 제 2 반도체 칩(120)을 준비한다음, 상기 제 2 범프(140-2)와 상기 관통형 패드(122)가 콘택될 수 있도록 상기 제 1 반도체 칩(110) 상부에 제 2 반도체 칩(120)을 적층한다. 다음, 제 2 반도체 칩(120)의 노출된 패드(122) 상부에 제 3 범프(140-3)를 형성한다. 관통형 패드(132)를 구비한 제 3 반도체 칩(130)을 준비한 다음, 상기 제 3 범프(140-3)와 제 3 반도체 칩(130)의 관통형 패드(132)가 콘택되도록 제 3 반도체 칩(130)을 제 2 반도체 칩(120) 상에 적층시킨다. 그후, 실장 기판(100) 상에 반도체 칩들(110,120,130)이 봉지되도록 밀봉재(140)을 형성한다. 본 도면에는 도시되지 않았지만, 실장 기판(100)의 저면에 도전 볼(104)을 부착시킨다. 여기서, 상기 제 1, 제 2, 제 3 반도체 칩(110,120,130)은 반도체 소자가 형성된 웨이퍼를 소잉(sawing)한 단위 개체이다.
도 17a 및 도 17b는 본 발명의 다른 실시예에 따른 멀티칩 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 17a를 참조해서 설명하면, 다수의 스터드(102)를 구비한 실장 기판(100) 상부에 접착층(145)을 형성한다음, 상기 접착층(145) 상부에 제 1 반도체 칩(110)을 부착시킨다. 상기 제 1 반도체 칩(110)은 패드 영역이 도전 물질이 채워지지 않고 홀 상태를 유지하고 있다. 아울러, 상기 접착층(145)은 상기 홀(h)이 위치하는 부분에는 존재하지 않도록 형성된다. 그후, 홀(h) 부위를 제외한 제 1 반도체 칩(110) 상부에 다시 접착층(145)을 형성한다음, 제 2 반도체 칩(120)을 제 1 반도체 칩(110) 상부에 부착시킨다. 이때, 제 2 반도체 칩(120)도 마찬가지로 패드 영역이 도전물로 채워지지 않은 홀 상태를 유지하고 있으며, 상기 제 2 반도체 칩(120)의 홀과 제 1 칩(110)의 홀이 서로 대응되도록 배치시킨다. 제 2 반도체 칩(120) 상부에 홀(h) 영역이 노출되도록 접착층(145)을 재차 형성한다음, 제 2 반도체 칩(120) 상부에 제 3 반도체 칩(130)을 부착시킨다. 제 3 반도체 칩(130) 역시 패드 영역이 홀 상태로 존재하며, 상기 제 2 반도체 칩(120)의 홀과 제 3 반도체 칩(130)의 홀이 마주하도록 배치된다.
그 다음, 도 17b에 도시된 바와 같이, 상기 마주하는 제 1,제 2, 및 제 3 반도체 칩(110,120,130)의 홀에 도전물(180)을 충진시켜, 패드 및 범프를 동시에 형성할 수 있다. 후속의 공정은 상기 실시예와 동일하다.
본 실시예에서는 반도체 칩의 패드 영역에 관통홀을 형성한 상태에서 반도체 칩들을 적층시킨다음, 상기 관통홀내에 도전물을 충진하여 패드와 범프를 동시에 제작할 수 있어, 공정을 단순화할 수 있다.
본 발명은 상기한 실시예에만 한정되는 것은 아니다.
상기한 실시예에서는 반도체 칩의 요부를 보여주는 것으로서, 2열 종대, 혹은 1열 종대로 배열된 패드 군을 보여주고 있으나, 이에 한정되지 않고 다양한 형태로 배열되는 패드 군 역시 여기에 포함된다.
또한, 본 실시예에서는 센터 패드 군 및 에지 패드 군에 대해 예를 들어 설명하였지만 여기에 국한되지 않고, 반도체 칩의 다양한 부분에 형성될 수 있음은 물론이다.
또한, 본 발명의 실시예에서 반도체 칩이 실장되는 기판을 인쇄 회로 기판으 로 예를 들어 설명하였지만, 세라믹, 리드 프레임, 회로 테이프, 또는 회로 필름등과 같은 실장 부재가 사용될 수 있고, 외부와 전기적 접속 수단으로서 도전 볼을 사용하였지만, 범프 등 그 밖의 다른 접속 수단을 모두 사용할 수 있다.
이와같이, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구 범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 사이즈가 상이한 반도체 칩의 패드를 관통형 비아 형태로 형성하고, 상기 관통형 패드가 서로 대응, 콘택되도록 사이즈가 상이한 칩을 적층시킨다. 이에 따라, 본 발명의 멀티 칩 패키지는 다층의 와이어가 구비되지 않으므로, 패키지의 소형화 및 경량화를 달성할 수 있으며, 서로 다른 사이즈의 반도체 칩을 칩 스택 방식으로 적층시키면서도, 마치 웨이퍼 레벨 스택 패키지의 효과를 발휘할 수 있다.

Claims (44)

  1. 실장 기판; 및
    상기 실장 기판상에 적층되는 사이즈가 상이한 복수의 반도체 칩을 포함하며,
    상기 복수의 반도체 칩들은 각각의 하면과 상면을 연결하도록 형성된 관통 비아 형태의 복수의 패드들을 각각 포함하고,
    상기 복수의 패드들은, 상기 반도체 칩들 각각의 중심으로부터 제1 방향을 따라 연장되는 중심선을 기준으로 상기 제1 방향과 직교하는 제2 방향으로는 상기 중심선으로부터 이격되어 위치하고, 상기 제1 방향으로는 상측 또는 하측에 적층된 상기 반도체 칩에 포함되어 대향하는 패드들과 각각 1대1 대응하도록 위치하고,
    상기 복수의 반도체 칩들은 각각은 서로 인접하게 적층된 다른 반도체 칩과 상기 패드 중에서 서로 직접 대향하는 패드들이 직접 접촉하거나 또는 연결 부재에 의하여 간접 접촉하여 전기적으로 연결되는 멀티 칩 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제1 방향으로의 상기 패드들 사이의 간격은 각 반도체 칩 별로 일정한 멀티 칩 패키지.
  4. 제 1 항에 있어서, 상기 각각의 반도체 칩의 상기 제2 방향으로 연장되는 단부로부터 가장 인접한 패드들과의 거리는 상기 복수의 반도체 칩의 제1 방향의 폭에 비례하여 상이한 멀티 칩 패키지.
  5. 제 1 항에 있어서, 상기 패드들간의 간격은 각 반도체 칩 별로 일정한 멀티 칩 패키지.
  6. 제 1 항에 있어서, 상기 각 반도체 칩별로 패드의 배열 순서가 동일한 멀티 칩 패키지.
  7. 제 1 항에 있어서, 상기 연결 부재는 범프인 멀티 칩 패키지.
  8. 제 7 항에 있어서, 상기 상하 반도체 칩들의 관통형 패드들과 범프는 경계없이 하나의 물질로 형성되는 멀티 칩 패키지.
  9. 제 7 항에 있어서, 상기 상하로 적층된 반도체 칩들 사이 및, 반도체 칩과 실장 기판 사이에 접착 스페이서 또는 접착층이 더 구비되는 멀티칩 패키지.
  10. 제 1 항에 있어서, 상기 실장 기판은 상기 복수의 반도체 칩들 중 선택되는 하나와 전기적으로 연결되는 멀티 칩 패키지.
  11. 제 10 항에 있어서, 상기 실장 기판은, 상기 실장 기판과 가장 인접한 반도체칩과 범프에 의해 전기적으로 연결되는 멀티 칩 패키지.
  12. 제 10 항에 있어서, 상기 실장 기판과 상기 선택된 반도체 칩은 와이어에 의해 연결되는 멀티 칩 패키지.
  13. 제 12 항에 있어서, 상기 선택된 반도체 칩은 에지에 추가의 패드가 더 구비되는 멀티 칩 패키지.
  14. 제 12 항에 있어서, 상기 선택된 반도체 칩은 활성면이 상부를 향하도록 적층되는 멀티 칩 패키지.
  15. 제 1 항에 있어서, 상기 복수의 반도체 칩들은 각각 활성면을 포함하고,
    상기 복수의 반도체 칩은 상기 활성면이 동일 방향을 향하도록 적층되는 멀티 칩 패키지.
  16. 제 1 항에 있어서, 상기 복수의 반도체 칩들은 각각 활성면을 포함하고,
    상기 복수의 반도체칩은 상기 활성면이 마주하도록 적층되는 멀티 칩 패키지.
  17. 제 1 항에 있어서, 상기 복수의 반도체 칩은 상부를 향할수록 사이즈가 작은 칩이 적층되는 멀티 칩 패키지.
  18. 제 1 항에 있어서, 상기 복수의 반도체 칩은 상부를 향할수록 사이즈가 큰 칩이 적층되는 멀티 칩 패키지.
  19. 실장 기판; 및
    상기 실장 기판상에 적층되는 사이즈가 상이한 복수의 반도체 칩을 포함하며,
    상기 복수의 반도체 칩은 제1 방향을 따라 연장되는 제1 단부들이 동일한 수직선상에 위치하도록 적층되고,
    상기 복수의 반도체 칩들은 각각의 하면과 상면을 연결하도록 형성된 관통 비아 형태의 복수의 패드들을 각각 포함하고,
    상기 복수의 패드들은 상기 제1 단부를 기준으로 상기 제1 방향과 직교하는 제2 방향으로 이격되어 위치하고, 상기 제1 방향으로 상측 또는 하측에 적층된 상기 반도체 칩에 포함되어 대향하는 패드들과 각각 1대1 대응하도록 위치하고,
    상기 복수의 반도체 칩들은 각각은 서로 인접하게 적층된 다른 반도체 칩과 상기 패드 중에서 서로 직접 대향하는 패드들이 직접 접촉하거나 또는 연결 부재에 의하여 간접 접촉하여 전기적으로 연결되는 멀티 칩 패키지.
  20. 제 19 항에 있어서, 상기 제1 방향으로의 상기 패드들간의 간격은 각 반도체 칩 별로 일정한 멀티 칩 패키지.
  21. 제 19 항에 있어서, 상기 각각의 반도체 칩의 상기 제2 방향으로 연장되는 제2 단부로부터 가장 인접한 패드들과의 거리는 상기 복수의 반도체 칩의 제1 방향의 폭에 비례하여 상이한 멀티 칩 패키지.
  22. 제 19 항에 있어서, 상기 연결 부재는 범프인 멀티 칩 패키지.
  23. 제 22 항에 있어서, 상기 상하 반도체 칩들의 관통형 패드들과 범프는 경계없이 하나의 물질로 형성되는 멀티 칩 패키지.
  24. 제 23 항에 있어서, 상기 상하로 적층된 반도체 칩들 사이 및, 반도체 칩과 실장 기판 사이에 접착 스페이서 또는 접착층이 더 구비되는 멀티칩 패키지.
  25. 제 19 항에 있어서, 상기 실장 기판은 상기 복수의 반도체 칩들 중 선택되는 하나와 전기적으로 연결되는 멀티 칩 패키지.
  26. 제 19 항에 있어서, 상기 복수의 반도체 칩들은 각각 활성면을 포함하고,
    상기 복수의 반도체칩은 상기 활성면이 동일 방향을 향하도록 적층되는 멀티 칩 패키지.
  27. 제 19 항에 있어서, 상기 복수의 반도체 칩들은 각각 활성면을 포함하고,
    상기 복수의 반도체칩은 상기 활성면이 마주하도록 적층되는 멀티 칩 패키지.
  28. 실장 기판;
    상기 실장 기판상에 탑재되며, 복수의 패드들을 포함하는 복수의 반도체 칩; 및
    상기 상하 반도체 칩의 패드간을 전기적으로 연결하는 범프를 포함하며,
    상기 복수의 패드들은 상측 또는 하측에 적층된 상기 반도체 칩에 포함되며 그에 각각 대향하는 패드들과 1대1 대응하도록 위치하고,
    상기 범프는 상기 복수의 패드들 중에 서로 각각 대향하여 1대1 대응하는 패드들을 연결하며,
    상기 실장 기판은 복수의 반도체 칩 중 선택되는 하나와 전기적으로 연결되는 멀티 칩 패키지.
  29. 제 28 항에 있어서, 상기 패드는 관통형 비아 형태를 갖는 멀티 칩 패키지.
  30. 제 28 항에 있어서, 상기 서로 각각 대응하여 1대1 대응하는 패드들은 동일 신호가 전달되는 멀티 칩 패키지.
  31. 제 28 항에 있어서, 상기 각 반도체 칩별 패드들간의 간격은 모두 일정한 멀티 칩 패키지.
  32. 제 28 항에 있어서, 상기 각 반도체 칩별로 패드의 배열 순서가 동일한 멀티 칩 패키지.
  33. 제 28 항에 있어서, 상기 복수의 반도체 칩들은 각각 활성면을 포함하고,
    상기 복수의 반도체칩은 상기 활성면이 동일 방향을 향하도록 적층되는 멀티 칩 패키지.
  34. 제 28 항에 있어서, 상기 복수의 반도체 칩들은 각각 활성면을 포함하고, 상기 복수의 반도체칩은 상기 활성면이 마주하도록 적층되는 멀티칩 패키지.
  35. 실장 기판, 복수의 제 1 패드들을 갖는 제 1 반도체 칩, 복수의 제 2 패드들을 갖는 제 2 반도체 칩, 및 복수의 제3 패드들을 갖는 제 3 반도체 칩을 준비하는 단계;
    상기 실장 기판 상에 상기 제 1 반도체 칩을 적층하는 단계;
    상기 제 1 반도체 칩의 제 1 패드들의 상부에 제 1 연결 부재를 형성하는 단계;
    상기 제 1 연결부재와 상기 제 2 패드들이 전기적으로 연결되도록 제 2 반도체 칩을 적층하는 단계;
    상기 제 2 반도체 칩의 제 2 패드들의 상부에 제 2 연결 부재를 형성하는 단계; 및
    상기 제 2 연결 부재와 상기 제 3 패드들이 전기적으로 연결되도록 제 3 반도체 칩을 적층하는 단계를 포함하며,
    상기 제 1, 제 2 및 제 3 반도체 칩은 그 크기가 각기 상이한 멀티 칩 패키지의 제조방법.
  36. 제 35 항에 있어서, 상기 제 1 내지 제 3 패드들은 각각 일정한 거리 및 일정한 순서로 배열되는 복수의 패드들로 구성되는 멀티 칩 패키지의 제조방법.
  37. 제 35 항에 있어서, 상기 제 1 내지 제 3 패드들은 상기 해당 반도체 칩의 각각의 중심으로부터 제1 방향을 따라 연장되는 중심선을 기준으로 상기 제1 방향과 직교하는 제2 방향으로는 상기 중심선으로부터 이격되어 위치하고, 상기 제1 방향으로는 상측 또는 하측에 적층된 상기 반도체 칩에 포함되며 그에 각각 대향하는 패드들과 1대1 대응하도록 위치하는 멀티칩 패키지의 제조방법.
  38. 제 35 항에 있어서, 상기 반도체 칩들은 제1 방향을 따라 연장되는 제1 단부들이 동일한 수직선상에 위치하도록 적층되고,
    상기 제 1 내지 제 3 패드들은 상기 제1 단부를 기준으로 상기 제1 방향과 직교하는 제2 방향으로는 이격되어 위치하고, 상기 제1 방향으로는 상측 또는 하측에 적층된 상기 반도체 칩에 포함되며 그에 각각 대향하는 패드들과 1대1 대응하도록 위치하는 멀티 칩 패키지의 제조방법.
  39. 제 35 항에 있어서, 상기 제 1 내지 제 3 패드들은 관통형 비아로 형성하는 멀티 칩 패키지의 제조방법.
  40. 제 39 항에 있어서, 상기 관통형 비아 형태의 패드는,
    웨이퍼의 패드 예정 영역을 제거하여 관통 홀을 형성하는 단계; 및
    상기 비아홀 내에 도전물을 충전시키는 단계로 형성되는 멀티 칩 패키지의 제조방법.
  41. 제 40 항에 있어서, 상기 관통홀을 형성하는 단계는,
    상기 웨이퍼의 패드 예정 영역을 레이져 드릴링하는 단계인 멀티 칩 패키지 의 제조방법.
  42. 제 40 항에 있어서, 상기 관통형 비아 형태의 패드는,
    웨이퍼의 패드 예정 영역에 트렌치를 형성하는 단계;
    상기 비아홀에 도전물을 충진하는 단계; 및
    상기 비아홀내에 충진된 도전물이 노출되도록 상기 웨이퍼를 백그라인딩하는 단계를 포함하는 멀티 칩 패키지의 제조방법.
  43. 실장 기판, 패드 예정 영역에 관통홀이 형성되어 있는 제 1, 제 2 및 제 3 반도체 칩을 준비하는 단계;
    상기 실장 기판 상부에 제 1 반도체 칩을 부착하는 단계;
    상기 제 1 칩 상부에 상기 제 1 반도체 칩의 관통홀과 상기 제 2 반도체 칩의 관통 홀이 마주하도록 제 2 반도체 칩을 부착시키는 단계;
    상기 제 2 반도체 칩 상부에 상기 제 2 반도체 칩의 관통홀과 상기 제 3 반도체 칩의 관통홀이 마주하도록 제 3 반도체 칩을 부착시키는 단계; 및
    상기 마주하는 각 반도체 칩의 관통홀에 도전물을 충진시켜, 패드와 범프를 동시에 형성하는 단계를 포함하는 멀티 칩 패키지의 제조방법.
  44. 제 43 항에 있어서, 상기 제 1, 제 2 및 제 3 반도체 칩은 접착층에 의해 부착되는 멀티 칩 패키지의 제조방법.
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