JP2015509659A - 三次元的な、複数の受動部品による構造 - Google Patents

Abstract

部品の積層アレイが開示される。一実施形態において、部品の第１層及び第２層は、インターポーザに電気的かつ機械的に結合され、部品の封入された第３層が、第１層と第２層との間に配置される。第１層は、積層アレイを、ホストプリント回路基板に取り付けるように構成され得る。インターポーザは、第１層及び第２層上の部品の間で信号を結合することができる。

Description

記載される実施形態は全体的に、受動電子部品、より具体的には、受動部品の三次元構造アレイに関する。

技術の進歩に伴い、製品設計は全般的に、並びに、特にモバイル製品の設計が小さくなってきている。表面実装電子部品の使用により、ある程度のサイズ縮小が可能となったが、製品設計サイズは、より小さくなることを求められ続けている。サイズ縮小は現在、表面実装部品が占める物理的領域によりもたらされる制約によって妨げられている。例えば、単一の大きな部品が、回路基板上で一定量のスペースを必要とするとき、回路基板上のスペースが無駄になる場合が多い。

表面実装部品が占める物理的領域により生じる設計制約は、より小さく、より密度の高い設計を支援するために克服される必要がある。したがって、望まれているのは、より小さい製品設計を可能にするために電子部品の密度を増加させる方法である。

本実施形態は、ホストプリント回路基板上の小さな領域に多くの電気部品を効率的に積層するための装置、システム、及び方法に関する。

一実施形態において、垂直方向に積層した集積アレイが開示される。垂直方向に積層した集積アレイは、少なくとも以下の：（１）少なくとも第１受動部品を有する第１層と、（２）それぞれ、第１受動部品に電気的に接続された、第１導電性縁部めっき及び第２導電性縁部めっきと、（３）第１導電性縁部めっきと第２導電性縁部めっきとの間に配置された第２層であって、この第２層は、第２層内に封入された第２受動部品を含む、第２層と、（４）マイクロビアによって第２受動部品を外部回路に電気的に接続するように構成された、小さなフットプリントの電気接触部を有する、少なくとも１つの第３受動部品を含む第３層と、を含む。外部回路は、ホストプリント回路基板の一部である。第２層は、第１層と第３層との間に配置される。垂直方向に積層した集積アレイは、高いパッキング密度を有する。

別の実施形態において、垂直方向に積層した集積アレイの組み立て方法が開示される。この組み立て方法は、少なくとも以下の：（１）小型プリント回路基板（ＰＣＢ）内に第１受動部品を埋め込む工程と、（２）小型ＰＣＢの第１表面を通じてマイクロビア孔を、第１受動部品の電気コネクタを露出するのに十分な深さまで形成する工程と、（３）導電性金属によりこの孔をめっきしてマイクロビアを形成し、そのことにより、マイクロビアを第１受動部品の電気コネクタに結合する工程と、（４）導電性金属基材により、小型ＰＣＢを縁部めっきする工程と、（５）第２受動部品を小型ＰＣＢの第１表面に機械的に結合する工程と、（６）マイクロビアによって、第１受動部品を第２受動部品に電気的に結合する工程と、（７）第３受動部品を小型ＰＣＢの第２表面に機械的に結合する工程と、（８）縁部めっきすることによって、第３受動部品を第２受動部品に電気的に結合する工程と、（９）第２受動部品をホストＰＣＢに機械的かつ電気的に結合する工程と、を含む。垂直方向に積層した集積アレイは、第１、第２、及び第３受動部品を垂直方向に積層することにより、ホストＰＣＢ上で受動部品によって占有される表面積を最小化する。

別の実施形態において、コンピューティングシステムが開示される。コンピューティングシステムは、少なくとも以下の部品：（１）ホストプリント回路基板（ＰＣＢ）と、（２）縮小されたフットプリントのデカップリングコンデンサモジュールと、を含む。縮小されたフットプリントのデカップリングコンデンサモジュールは、少なくとも以下の：（１）第１表面及び第２表面を有するモジュールＰＣＢを含む、中間層、（２）モジュールＰＣＢの周辺部に配置され、モジュールＰＣＢの第１表面と第２表面との間で電気信号を結合するように構成された、縁部めっき、（３）モジュールＰＣＢの第１表面に機械的に結合され、モジュールＰＣＢ上の縁部めっきに直接、電気的に結合された第１デカップリングコンデンサを含む、部品層と、（４）モジュールＰＣＢの第２表面に機械的に結合され、モジュールＰＣＢの縁部めっきに直接、電気的に結合された第２デカップリングコンデンサを含む、取り付け層、並びに（５）モジュールＰＣＢ内に封入される第３デカップリングコンデンサであって、この第３デカップリングコンデンサから延びるマイクロビアによって、及びモジュールＰＣＢの第１表面を通じて、第２デカップリングコンデンサと電気通信する、第３デカップリングコンデンサと、を含む。第２デカップリングコンデンサは、第１ＰＣＢの表面部分上に配置された、少なくとも１つの電気配線によって、ホストＰＣＢ上の回路に機械的かつ電気的に結合される。中間層、部品層、及び取り付け層は全て、互いに対して垂直方向に配置される。

別の実施形態において、垂直方向に積層した集積アレイが開示される。垂直方向に積層した集積アレイは、少なくとも以下の：（１）第１層、（２）第２層、及び（３）第３層を含む。第１層は少なくとも以下の：（１）第１表面及び第２表面を有する薄型プリント回路基板（ＰＣＢ）、（２）薄型プリント回路基板の第１表面及び第２表面上に配置された、多くの表面実装機構、及び（３）薄型プリント回路基板の周辺部に配置され、薄型ＰＣＢの第１表面から薄型ＰＣＢの第２表面へと信号を電気的に結合するように構成された、導電性縁部めっきを含む。第２層は、薄型ＰＣＢの第１表面上の表面実装機構のうちの少なくとも１つに電気的に結合された少なくとも１つの集積回路を含む。第３層は少なくとも、薄型プリント回路基板の第２表面上の表面実装機構に電気的に結合し、導電性縁部めっきによって、集積回路を外部回路に電気的に接続するように構成された、多くの受動部品を含む。導電性縁部めっきは、第２層及び第３層を電気的に接続する。薄型ＰＣＢは、垂直方向に積層した集積アレイの全体的な高さを最小化し、そのことによって、垂直方向パッキング密度を増加させる。

別の実施形態において、垂直方向に積層した集積アレイを組み立てる方法が開示される。本方法は、少なくとも以下の：（１）導電性金属基材により、薄型ＰＣＢを縁部めっきする工程と、（２）薄型ＰＣＢの第１及び第２表面上に多くの表面実装機構を付ける工程と、（３）第１部品を薄型ＰＣＢの第１表面に機械的に結合する工程と、（４）第２受動部品を薄型ＰＣＢの第２表面に機械的に結合する工程と、（５）縁部めっきすることによって、第２受動部品を第１部品に電気的に結合する工程と、（６）第２受動部品をホストＰＣＢに機械的かつ電気的に結合する工程と、を含む。垂直方向に積層した集積アレイは、第１及び第２部品を垂直方向に積層することによって、ホストＰＣＢ上で占有される表面積を最小化する。薄型ＰＣＢの薄型特性は、垂直方向に積層した集積アレイの垂直方向高さを最小化する。

更に別の実施形態において、コンピューティングデバイスが開示される。コンピューティングデバイスは少なくとも以下の：（１）接続回路を有するホストプリント回路基板（ＰＣＢ）と、（２）縮小されたフットプリントの受動モジュールと、を含む。縮小されたフットプリントの受動部品モジュールは、少なくとも以下の：（１）第１表面及び第２表面を有する薄型ＰＣＢを含む、中間層、（２）薄型ＰＣＢの周辺部に配置され、薄型ＰＣＢの第１表面と第２表面との間で電気信号を結合するように構成された、縁部めっき、（３）薄型ＰＣＢの第１表面に機械的に結合され、薄型ＰＣＢ上の縁部めっきに直接、電気的に結合された第１受動部品を含む、部品層、（４）薄型ＰＣＢの第２表面に機械的に結合され、薄型ＰＣＢの縁部めっきに直接、電気的に結合された第２受動部品を含む、取り付け層を含む。第２受動部品は、ホストＰＣＢの表面部分上に配置された少なくとも１つの電気配線によって、ホストＰＣＢ上の接続回路と機械的かつ電気的に結合される。第１受動部品及び第２受動部品と縁部めっきとの間の直接的な接続は、薄型ＰＣＢの第１表面及び第２表面の両方にわたる電気的表面配線の必要性を低減する。

本実施形態は、添付の図と共に下記の「発明を実施するための形態」を読むことにより容易に理解でき、類似の参照番号は類似の構造要素を指す。

積層アレイの一実施形態のブロック図である。 積層アレイの一実施形態の分解図である。 積層アレイの別の実施形態の分解図である。 積層アレイの２つの可能な回路実施例を例示する図である。 積層アレイの２つの可能な回路実施例を例示する図である。 積層アレイの別の実施形態のブロック図である。 積層アレイの別の実施形態の分解図である。 積層アレイの別の実施形態のブロック図である。 積層アレイの別の実施形態の分解図である。 積層アレイの別の実施形態のブロック図である。 積層アレイの別の実施形態の分解図である。 積層アレイの別の実施形態のブロック図である。 積層アレイの一実施形態の分解図である。 積層アレイの別の実施形態のブロック図である。 積層アレイの別の実施形態の分解図である。 積層アレイの別の実施形態の分解図である。 積層アレイの回路図を示す図である。 デカップリングコンデンサ実施例のための可能な領域使用法を例示する図である。 デカップリングコンデンサ実施例のための可能な領域使用法を例示する図である。 積層アレイの別の実施形態のブロック図である。 積層アレイの別の実施形態の分解図である。 積層アレイの別の実施形態のブロック図である。 積層アレイの別の実施形態の分解図である。 積層アレイの別の実施形態のブロック図である。 積層アレイの別の実施形態の分解図である。 ホストＰＣＢに実装された積層アレイの一実施形態を例示している図である。 積層アレイを組み立てるためのプロセスを説明する、フローチャートである。 積層アレイを組み立てるための、別のプロセスを表すフローチャートである。

本願に係る方法及び装置の代表的な応用例をこのセクションで以下に説明する。これらの実施例は、更なる前後関係を提供し、説明する実施形態の理解を助けることのみを目的として提供される。したがって、説明される実施形態は、これらの具体的な詳細の一部又は全てを伴わずに実施され得るということは当業者には明白であろう。他の場合、説明される実施形態を不必要に不明瞭化することを回避するために、周知のプロセス工程は、詳細には説明されていない。他の適用が可能であり、以下の例は限定的なものと解釈されるべきでない。

説明される実施形態の様々な態様、実施形態、実装、又は機構は、個別に若しくは任意の組み合わせで使用できる。以下の詳細な説明では、説明の一部を形成し、例示として説明される実施形態に係る具体的な実施形態が示される添付の図面が参照される。当業者が説明される実施形態を実施できるように十分詳細にこれらの実施形態は説明されるが、これらの実施例は限定的なものでなく、他の実施形態が使用されてもよく、説明される実施形態の趣旨又は範囲から逸脱せずに変更が行われてもよいということが理解されよう。

コンデンサ、インダクタ、抵抗器などの受動部品は、電子設計において広範に使用される。より具体的には、受動部品は、配線とも称される電気相互接続を含み得る、プリント回路基板（ＰＣＢ）の表面に実装され得る。しかしながら、従来的な構成において、受動部品は、ＰＣＢの貴重な表面積が使用されるように、横方向に実装される。この方法では、ＰＣＢの部品密度は悪影響を受ける。したがって、受動部品のためのＰＣＢ表面積の量を削減すれば、結果として、部品の密度が増加し、かつ最終的には、内部に電子部品を収容するのに必要な製品の量を減少させることができる。例えば、ＰＣＢの表面に受動部品を横方向で実装する代わりに、受動部品の少なくとも一部を垂直方向に積層することができ、ＰＣＢの機能に影響を与えることなく、受動部品のためのＰＣＢ表面積の量を低減させる効果をもたらすことができる。受動部品の実装のための、ＰＣＢ表面積を低減させる別の手法は、少なくとも１つの受動部品をＰＣＢ基板内に埋め込むことに基づき得る。更に他の実施形態において、集積回路は、受動部品を有する、又は有しないＰＣＢ基板内に埋め込まれ得る。

一実施形態において、受動部品の積層アレイ（本明細書において以降、「積層アレイ」と称される）は取り付け部品の第１層を含み、これはホストＰＣＢ、フレキシブル回路、又は他の任意の好適な技術に対して積層アレイを取り付けるために使用され得る。典型的には、取り付け部品は、積層アレイ内でも使用することができる受動部品を含んでもよい。したがって、取り付け部品は、積層アレイをホストＰＣＢに取り付けるために使用できるだけではなく、これらはまた、積層アレイ内において電気的に機能的であり得る。

別の実施形態において、積層アレイは中間層も含んでよい。中間層は、インターポーザと称される場合もある。インターポーザの一方の側は、取り付け部品に電気的かつ機械的に結合するために使用され得る。インターポーザの反対側は、受動部品の第２層を支持し、これに結合するために使用され得る。一実施形態において、インターポーザは、約０．２ｍｍの高さを有する両面プリント回路基板であってもよい。

更に別の実施形態において、実装用ボール、例えば、はんだボール又ははんだバンプが、第１取り付け層として使用されてもよい。別の実施形態において、このインターポーザは、受動部品を封入し、並びにインターポーザの上方又は下方の他の受動部品を支持し、結合することができるインターポーザと置き換えられてもよい。

図１は、積層アレイ１００の一実施形態のブロック図である。積層アレイ１００は、取り付け層１０２、インターポーザ１０４、及び部品層１０６を含み得る。受動部品は、取り付け層１０２及び部品層１０６を形成するために使用され得る。受動部品は、抵抗器、インダクタ、コンデンサ、ダイオードなどが挙げられる。この代表的な実施形態において、取り付け層１０２は、部品層１０６内の部品サイズに対して比較的大きな部品を含み得る。例えば、取り付け層１０２は、比較的大きなサイズのコンデンサであってもよく、一方で部品層１０６は、比較的より小さなサイズのコンデンサを含んでもよい。部品層１０６及び取り付け層１０２内の部品におけるこのような部品の選択は、例えば、必要な回路実現により左右され得る。積層アレイ１００の設計は、様々な位置及び向きにおいて、様々な部品サイズをサポートする自由度を有する。図１は、積層アレイ１００の一般的な構成を例示するために使用されるが、部品の向きは様々であってもよく、これは、部品の配置が、積層アレイ１００の部品のサイズ及び全体のサイズにより制約される、多くの自由度を有し得るためである。

取り付け層１０２は、インターポーザ１０４に電気的かつ機械的に結合されてもよい。縁部めっき１０８は、インターポーザの一方の側からの信号を、他方と結合するために使用され得る。縁部めっき１０８は、インターポーザ１０８に堆積させることができる、銅又は他の金属により達成することができる。縁部めっき１０８は有利なことに、取り付け層１０２と部品層１０６との間で信号を結合するために、貫通ビア若しくはマイクロビア１１０、又はインターポーザ１０４内若しくはインターポーザ１０４上の他の配線の必要性を低減する、又は排除することができる。積層アレイ１００のブロック図には３つの受動部品のみが示されるが、他の組み合わせ（及びしたがって他の数）の受動部品が可能である。いくつかの実施形態においては、インターポーザの一方の側から他方の側へと信号を結合するために、貫通ビア又はマイクロビアも使用するこができるということに留意すべきである。

図２は、積層アレイ１００の一実施形態の分解図２００である。分解図２００は、取り付け層１０２、インターポーザ１０４、及び部品層１０６を示す。積層アレイ１００内の積層受動部品の使用は、従来的な受動部品実装技術と比較したときに、一定面積内で利用可能な受動部品の数を増加させる。取り付け層１０２に含まれる部品は、部品層１０６に含まれる部品に対して相対的に大きくてもよく、これにより設計者が部品層１０６内に部品を配置し、配線の長さを低減し、部品密度を増加させることができる。本実施形態において、部品層１０６内の部品は、取り付け層１０２内の部品と並行であるように構成される。他の実施形態は、取り付け層１０２内の部品と直角方向（perpendicular）の部品層１０６内の部品など、他の構成をサポート可能である。

部品層１０６内の部品は、インターポーザ１０４に取り付けることができる。一実施形態において、部品層１０６内の部品は、例えば、はんだを使用して、インターポーザ１０４に電気的に接続することができる表面実装部品であってもよい。部品層１０６内の部品に対応するランドパターン２０２（はんだパターン）が、インターポーザ１０４上に示される。取り付け層１０２上の部品に対応するランドパターンはまた、インターポーザ１０４上に配置されてもよいが、これらのランドパターンは明瞭さのためこの図においては示されていない。したがって、取り付け層１０２内の部品はまた、インターポーザ１０４にはんだ付けされてもよい。インターポーザ１０４の一方の側から反対側へと信号を結合するために使用され得る、縁部めっき１０８の機構は、この図には示されない。図１に示されるように、インターポーザ１０４を介して信号を結合するために、貫通ビア又はマイクロビア１１０（図示されない）も使用してもよい。

図３は、積層アレイ１００の別の実施形態の分解図３００である。この実施形態において、部品層１０６の部品は、取り付け層１０２上の部品に対して直角で配置されてもよい。このようにして、例えば、受動部品間において、配線長さが最適化され得るか、又は信号クロストークが低減され得る。インターポーザ１０４上のランドパターン３０２は、部品層１０６における部品の向きと対応するように変更されてもよい。この実施形態の他の態様は、図２に示される実施形態と共有されてもよい。

図２及び図３の実施形態は、設計者により所望される回路実施例に基いて選択されてもよい。回路実施例は、部品の配置構成を左右し得る。図４Ａ〜４Ｂは、積層アレイの２つの可能な回路実施例を例示する。図４Ａは、直列に接続され、更に取り付け層１０２の部品と並行に接続された、部品層１０６の部品を示す。図４Ｂは、全て並列に接続された部品１０２及び１０６を示す。図４Ａ〜４Ｂは、網羅的であることを意図せず、積層アレイ１００によってサポートされ得る可能な構成を示す、例示的なものである。当業者は他の構成が可能であることを認識するであろう。いずれかの特定の回路実施例は、取り付け層１０２及び追加層１０６上の部品の配置に影響を与える可能性がある。通常、部品は、配線長さを最小化し、ビアの使用を低減若しくは回避し、寄生インダクタンスを低減する、又は他の設計目標に影響するように構成され得る。

図５は、積層アレイ５００の別の実施形態のブロック図である。積層アレイ５００は、取り付け層５０２、インターポーザ５０４、及び部品層５０６を含む。この実施形態において、取り付け層５０２に含まれる部品は、部品層５０６に含まれる部品よりもサイズが相対的に小さくてもよい。また、部品のサイズの選択は、設計目標により左右され得る。積層アレイ５００（及び積層アレイ設計全般）は、多くの部品サイズ、及び部品の向きをサポートすることにおいて、設計者に自由度をもたらす。縁部めっき機構５０８は、取り付け層５０２と部品層５０６との間で信号を結合するために使用することができる。インターポーザ５０４で信号を結合するため、マイクロビア又は貫通ビア５１０も使用することができる。

図６は、積層アレイ５００の一実施形態の分解図６００である。図示されるように、この実施形態は、取り付け層５０２、インターポーザ５０４、及び部品層５０６を含み得る。上記のように、取り付け層５０２を形成する部品は、部品層５０６を形成する部品よりもサイズが相対的に小さくてもよい。取り付け層５０２及び部品層５０６における部品に対応するランドパターンは、インターポーザ５０４上に配置されて、層５０２、５０６を、インターポーザ５０４に電気的かつ機械的に結合することができる。部品層５０６内の部品と対応するランドパターン６０２が、インターポーザ５０４上に示される。取り付け層５０２内の部品に対応するランドパターンは、明瞭さのために図示されない。図２及び図３に記載されるように、取り付け層５０２及び／又は部品層５０６における部品の向きは、特定の回路実施例及び回路設計の目的に適合するように変更することができる。

図７は、積層アレイ７００の別の実施形態のブロック図である。積層アレイ７００は、取り付け層７０２、インターポーザ７０４、及び部品層７０６を含み得る。この実施形態において、取り付け層７０２に含まれる部品は、部品層７０６に含まれる部品とほぼ同じサイズであり得る。上記のように、ほぼ同じサイズの部品を使用する選択肢は、設計要件（例えば、実現される特定の回路）によって決定され得る。積層アレイ７００（及び積層アレイ設計全般）は、多くの部品サイズ、及び部品の向きをサポートすることにおいて、設計者に自由度をもたらす。上記のように、取り付け層７０２及び部品層７０６内の部品は、例えば、配線長さの低減など、設計目標を達成するために、様々なやり方で方向付けられてもよい。縁部めっき７０８は、取り付け層７０２と追加層７０６との間で信号を結合するために使用することができる。

図８は、積層アレイ７００の一実施形態の分解図８００である。この実施形態において、取り付け層７０２内の部品は、部品層７０６における部品に対して直角で配置されてもよい。取り付け層７０２と部品層７０６との間の向きは、例えば、配線長さを最適化するか、又は信号クロストークを低減することができる。上記のように、取り付け層７０２及び部品層７０６の部品に対応するランドパターン８０２は、インターポーザ７０４上に配置されて、層７０２、７０６を、インターポーザ７０４に電気的かつ機械的に結合することができる。部品層における部品と対応するランドパターン８０２が、インターポーザ７０４上に示される。取り付け層７０２内の部品に対応するランドパターンは、明瞭さのために図示されない。

図９は、積層アレイ９００の別の実施形態のブロック図である。積層アレイ９００は、取り付け層９０２、インターポーザ９０４、及び部品層９０６を含む。取り付け層９０２は、図示されるように、はんだボール、はんだバンプ、又は他の金属実装用ボールを含んでもよい。インターポーザ９０２は、部品９０８を封入することができる（インターポーザ９０２の範囲内の受動部品など）。受動部品は、抵抗器、インダクタ、コンデンサ、ダイオード等であってもよい。インターポーザ９０４内の封入部品９０８は、元来使用されない空間に受動部品を配置することによって、製造設計（produce design）内の空間を節約することができる。この代表的な実施形態において、２つの受動部品９０８が示される。他の実施形態は、３つ以上又は２つ未満の封入された部品を有する場合がある。このブロック図において、積層アレイ９００は、部品層９０６において単一の部品を有してもよい。他の実施形態は、部品層９０６において２つ以上の部品を有し得る。積層アレイ９００は、ボールグリッドアレイ（ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、又は同様のデバイスを実装するために使用される一般的なはんだ付け技術によって、ホストＰＣＢに実装することができる。取り付け層９０２からの信号が、封入された部品９０８又は部品層９０６に結合され得る。縁部めっき９１０はアンカー層９０２から部品層へと信号を直接結合するために使用され得る。インターポーザ９０２を介して信号を結合するため、マイクロビア又は貫通ビア９１２もまた使用され得る。

図１０は、積層アレイ９００の一実施形態の分解図１０００である。この実施形態は、アンカー層９０２、インターポーザ９０４、及び部品層９０６を含む。この代表的な実施例において、アンカー層９０２は、はんだボール、はんだバンプ、又は積層アレイ９００を取り付け、積層アレイ９００への及び積層アレイ９００からの信号を結合するための他の技術的に実行可能な手段を含んでもよい。図示されるように、２つの部品９０８は、インターポーザ９０４に封入される。他の実施形態は、インターポーザ９０４において、３つ以上又は２つ未満の部品９０８を有し得る。アンカー層９０２は、マイクロビア、貫通ビア９１２、又はインターポーザ９０４を通じた他の技術的に実行可能な手段によって、封入された部品９０８に結合されてもよい。他のマイクロビア又は貫通ビア（明瞭さのために図示されない）は、封入された部品９０８をランドパターン１００２に結合することができる。ランドパターン１００２は、部品層９０６をインターポーザ９０４に機械的かつ電気的に結合するために使用され得る。また、図９に示される縁部めっき９１０（ここでは明瞭さのために省略される）は、取り付け層９０２からの部品層９０６へと信号を結合することができる。

図１１は、積層アレイ１１００の別の実施形態のブロック図である。積層アレイ１１００は、取り付け層１１０２、インターポーザ１１０４、及び部品層１１０６を含み得る。インターポーザ１１０４は、部品１１０８を封入し得る。封入された部品１１０８は、抵抗器、インダクタ、コンデンサ、ダイオードなどの受動部品であり得る。積層アレイ１１００は、積層アレイ９００と同様であってもよく、しかしながら、積層アレイ１１００は、部品層１１０６において、より多くの部品を含む場合がある。当業者は、いずれかの層における部品の数は、回路機能性及び積層アレイ１１１０のサイズなどの、設計目標によって決定され得ることが認識される。貫通ビア又はマイクロビア１１１２は、取り付け層１１０２からの信号を、封入された部品１１０８に、並びに封入された部品１１０８から部品層１１０６に結合することができる。

図１２は、積層アレイ１１００の一実施形態の分解図１２００である。この実施形態は、取り付け層１１０２、インターポーザ１１０４、及び部品層１１０６を含む。取り付け層１１０２は、はんだボール、はんだバンプなどを含んでもよい。図１０に関連して先に記載された方法により、貫通ビア又はマイクロビア１１１２を使用して、取り付け層１１０２から封入された部品１１０８へと信号が結合され得る。ランドパターン１２０２は、部品層１１０６における部品が、インターポーザ１１０４に機械的かつ電気的に結合されることを可能にする。

図１３は、積層アレイ１３００の別の実施形態のブロック図である。この実施形態は、図１に示される実施形態の取り付け層の要素を、図９に示されるインターポーザの要素と組み合わせる。積層アレイ１３００は、取り付け層１３０２、インターポーザ１３０４、及び部品層１３０６を含み得る。取り付け層１３０２及び部品層１３０６は、抵抗器、インダクタ、コンデンサ、ダイオードなどの受動部品を含んでもよい。インターポーザ１３０４は、受動部品などの部品１３０８を封入することができる。したがって、取り付け層１３０２及び部品層１３０６における追加的な部品を使用する積層アレイ１３００は、部分的に、いくつかの受動部品を垂直方向に支持するホストＰＣＢ上の領域により、比較的より高い部品密度を有することができる。縁部めっき１３１０は、取り付け層１３０２からの信号を部品層１３０６へと結合することができる。信号は、マイクロビア又は貫通ビア１３１２を使用して、取り付け層１３０２から封入された部品１３０８へと、又は部品層１３０６から封入された部品１３０８へと、結合され得る。

図１４は、積層アレイ１３００の一実施形態の分解図１４００である。図示されるように、この実施形態は、取り付け層１３０２、インターポーザ１３０４、及び部品層１３０６を含み得る。インターポーザ１３０４は、部品１３０８を封入してもよい。ランドパターン１４０２は、部品層１３０６の部品を機械的かつ電気的に結合するために、インターポーザ１３０４上に設けられてもよい。他のランドパターン（明瞭さのために図示されない）は、取り付け層１３０２をインターポーザ１３０４に電気的かつ機械的に結合するために設けられてもよい。積層アレイ１４００は有利なことに、インターポーザ１３０４内に追加的な受動部品を埋め込むことにより、部品密度を、図１又は図９の実施形態のいずれかにより実現可能であるものよりも高くすることができる。縁部めっき（図示されない）、マイクロビア、又は貫通ビア１３１２は、取り付け層１３０２から封入された部品１３０８へと、及び封入された部品１３０８から部品層１３０６へと、信号を結合することができる。

図１５は、積層アレイ１３００の別の実施形態の分解図１５００である。この実施形態において、取り付け層１５０２は、部品層１５０６における部品に対して、相対的に大きな部品を含むことができる。積層アレイ１３００は、異なる回路を実現するために、様々な大きさの受動部品を選択することにおいて、設計者に自由度をもたらす。インターポーザ１５０４は、封入された部品１５０８を含んでもよい。このような実施形態は、種々のシグナルインテグリティ特性、種々の寄生特性などのために、実施形態１４００よりも好まれる場合がある。

積層アレイ１５００が、コンデンサと共に実現される場合、フィルターコンデンサアレイの比較的密度の高いデカップリングが実現され得る。例えば、比較的より大きな取り付け層１５０２部品は、バルクデカップリングコンデンサであり得、封入された部品１５０８は、中域デカップリングコンデンサであり得、部品層１５０６部品は、高周波デカップリングコンデンサであり得る。これは、図１６に概略的に示される。３つの大きさのコンデンサを一緒に結合することにより、比較的小さい面積を占める、マルチレンジコンデンサモジュール（multi-range cap module）が達成され得る。フィルタリングされるべき信号の結合（例えば、電圧信号）は、積層アレイ１５００に対し比較的単純になり得る。取り付け層１５０２は、接続を単純にするために２つの接続部のみを提示し、ホストＰＣＢ上でのより短い信号配線を可能にし得る。

積層アレイ１５００によって、より高い密度がもたらされることが、図１７Ａ及び１７Ｂによって例示される。図１７Ａにおいて、バルクデカップリングコンデンサ１５０２、２つの中域デカップリングコンデンサ１５０８、及び２つの高周波コンデンサ１５０６のフットプリントが図示されている。フットプリントはディスクリート部品を支持するために使用され得るホストＰＣＢの見込み面積量を例示し、したがって、図１７Ａは、これらの５つのコンデンサを支持するために必要であり得るホストＰＣＢの見込み面積量を示している。図１７Ｂは、積層アレイ１５００のトップダウンビューを示す。高周波コンデンサ１５０６は、中域コンデンサ１５０８（インターポーザ１５０４内に封入される）の上に積まれ、中域コンデンサ１５０８は、バルクデカップリングコンデンサ１５０２の上に配置される。図１７Ｂに示される、積層アレイ１５００のために必要な面積を、図１７Ａの個別の部品に必要な面積と比較すると、積層アレイ１５００において面積使用が改善されていることが明らかである。

図１８は、別の積層アレイ実施形態を示すブロック図である。積層アレイ１８００は、取り付け層１８０２及びインターポーザ１８０４を含む。取り付け層１８０２は、抵抗器、インダクタ、コンデンサ、ダイオードなどの受動デバイスを含んでもよい。この実施形態において、インターポーザ１８０４は、以前に封入された受動部品とは異なるデバイス１８０６を封入してもよい。例えば、デバイス１８０６は、集積回路であってもよい。この実施形態において、ホストＰＣＢから封入されたデバイス１８０６への結合信号は、マイクロビア又は貫通ビア１８０８を介して、取り付け層１８０２を通過することができる。このように、この実施形態は、封入されたデバイスに使用される領域と、取り付け層１８０２において使用される部品の領域とを組み合わせることにより、ホストＰＣＢ上で必要な面積を低減させることができる（デバイス１８０６のための従来的な実装方法と比較して）。

図１９は、積層アレイ１８００の一実施形態の分解図１９００である。図示されるように、取り付け層１８０２は、２つ以上の受動デバイスを含み得る。インターポーザ１８０４は、取り付け層１８０２内の部品と対応するランドパターン（図示されない）を含み得る。ホストＰＣＢからの信号は、取り付け層１８０２内の部品を通じ、インターポーザ１８０４を介して、封入された装置１８０６へと結合され得る。

図２０は、積層アレイ２０００の別の実施形態のブロック図である。積層アレイ２０００は、取り付け層２００２、インターポーザ２００４、及び集積回路２００６を含み得る。取り付け層２００２は、抵抗器、インダクタ、コンデンサ、ダイオードなどの受動部品を含んでもよい。一実施形態において、集積回路２００６は、ボールグリッドアレイであり得る。積層アレイ２０００は有利なことに、ホストＰＣＢからの信号を集積回路２００６へと結合するために、取り付け層２００２内の受動部品を使用することができる。このようにして、集積回路２００６の周囲及び隣に受動部品を展開する従来的な組み立て方法に対して、全体の面積の使用を低減することができる。

図２１は、積層アレイ２０００の一実施形態の分解図２１００である。積層アレイ２０００は、取り付け層２００２、インターポーザ２００４、及び集積回路２００６を含む。集積回路２００６は、集積回路２１０６上のボール、又は他の実装機構と対応する、ランドパターン２１０２を通じて、インターポーザ２００４に実装され得る。図２１は、取り付け層内の受動部品を使用することによって、集積回路２００６をＰＣＢに取り付けるだけではなく、集積回路２００６への及びここからの信号を結合することにより、積層アレイ２０００の使用を通じてＰＣＢ表面積が節約される様子を示している。

図２２は、積層アレイ２２００の別の実施形態のブロック図である。積層アレイ２２００は、取り付け層２２０２、インターポーザ２２０４、及び部品層２２０６を含み得る。インターポーザ２２０４は、集積回路２２０８を封入することができる。取り付け層２２０２及び部品層２２０６内の部品は、受動部品であり得る。取り付け層２２０２又は部品層２２０６からの信号が、貫通ビア又はマイクロビア２２１０を使用して、インターポーザ２２０４を介して結合され得る。積層アレイ２２００は、回路密度を、集積回路２２０８の上方及び下方の両方に受動部品を積層することにより、従来的な設計技術により可能であるものよりも高くすることができる。

図２３は、積層アレイ２２００の一実施形態の分解図２３００である。積層アレイ２２００は、取り付け層２２０２、インターポーザ２２０４、及び部品層２２０６を含む。インターポーザ２２０４は、集積回路２２０８を封入することができる。取り付け層２２０２及び／又は部品層２２０６内で使用される部品は、集積回路２２０８の機能を支援するために使用されてもよい。例えば、部品層２２０６における部品は、集積回路２２０８により使用される１つ以上の電源プレーンをデカップリングし得る、デカップリングコンデンサであり得る。取り付け層２２０２内の部品は、ホストＰＣＢ（図示されない）から集積回路２２０８へと信号を結合するために使用される部品であり得る。例えば、ホストＰＣＢからの小さな信号は、取り付け層２２０２内のＡＣ結合コンデンサを通じて、集積回路２２０８に結合され得る。この信号配線、及び部品配置の構成は有利にも、従来的な表面実装部品配置に比べ、ホストＰＣＢ上でより小さい表面積を使用することができる。

本明細書において記載される積層アレイの任意の実施形態は、取り付け層内の部品をホストへと結合することによって、設計に組み込むことができる。多くの場合、ホストとは、ホストプリント回路基板（ＰＣＢ）である。図２４は、ホストＰＣＢ２４０４に実装された積層アレイ２４０２の一実施形態を例示している。積層アレイ２４０２は、取り付け層２４０６を含み得る。この実施形態において、取り付け層２４０６は、はんだ接続部２４０６を通じて、ホストＰＣＢ２４０４に結合され得る。はんだ接続部２４０６は、積層アレイ２４０２をホストＰＣＢ２４０４に機械的に固定することができる。ハンダ接続部は、ホストＰＣＢ２４０４から積層アレイ２４０２へ、及び積層アレイ２４０２からホストＰＣＢ２４０４へと電気信号を結合することができる。ホストＰＣＢ２４０４は、プリント回路基板、フレキシブル回路基板、半剛性（semi-rigid）回路基板、又は積層アレイ２４０２を取り付けることができる他の技術的に好適なホストであり得る。ホストＰＣＢ２４０４は、積層アレイ２４０２への、及びここからの信号を結合することができる。積層アレイ２４０２を支持するホストＰＣＢ２４０４は、モバイルデバイス、携帯電話、携帯情報端末、メディアプレイヤー、コンピューティングデバイス、及び他の電子デバイスに使用され得る。

図２５は、積層アレイを組み立てるためのプロセス２５００を説明するフローチャートであり、いくつかの実施形態において、積層アレイは、垂直方向に積層した集積アレイであり得る。第１ステップ２５０２において、第１受動部品は、小型プリント回路基板（ＰＣＢ）内に埋め込まれる。第１受動部品のサイズによって、多くの受動部品が、小型ＰＣＢ内に埋め込まれ得る。この埋め込まれた部品の層は総じて中間部品層と称され得る。次の工程２５０４において、マイクロビアのために孔が形成されて、小型ＰＣＢ内から、小型ＰＣＢの表面まで電気接続が形成されることを可能にする。工程２５０６において、孔は、導電性金属でめっきされてもよい。第１受動部品上のコネクタから、小型ＰＣＢの第１表面へと導電性金属が通されてもよい。工程２５０８において、小型ＰＣＢの周辺部に縁部のめっきが追加されて、小型ＰＣＢの第１表面と、小型ＰＣＢの第２表面との間の通信を可能にする。工程２５１０において、小型ＰＣＢの第１表面に第２受動部品が追加されてもよい。工程２５１２において、マイクロビアにより、第２受動部品とマイクロビアとの間を直接接続するか、又は第２受動部品の電気的コネクタからマイクロビアへと電気配線を走らせるかのいずれかで、第２受動部品が、第１受動部品に電気的に結合されてもよい。工程２５１４において、第３受動部品が、小型ＰＣＢの第２表面へと機械的に結合され、かつ工程２５１６において、第２及び第３受動部品が、縁部めっきにより電気的に結合される。一実施形態において、第２及び第３部品の双方は、縁部めっきにより直接接触してもよく、これによって、いかなる追加的な電気配線も小型ＰＣＢに追加されることなく、電気的取り付けが可能になる。最終的な工程２５１８において、第２受動部品が、ホストＰＣＢに機械的かつ電気的に結合されてもよい。このようにして、積層領域は非従来的な方法により表面実装することができ、この実装は、ホストＰＣＢ上により多くの部品と、より多くの空間を必要とし得る、他のより複雑な表面実装プロセスとは異なり、受動部品により直接達成することができる。

図２６は、積層アレイを組み立てるためのプロセス２６００を説明するフローチャートであり、いくつかの実施形態において、積層アレイは、垂直方向に積層した集積アレイであり得る。第１工程２６０２において、薄型プリント回路基板（ＰＣＢ）に、導電性金属基材により、縁部めっきが適用される。この薄型ＰＣＢは、総称して、中間部品層と称され得る。一実施形態において、薄型ＰＣＢは、約０．２ｍｍの厚さであり、よって積層アレイの垂直方向高さを最小化することができる。工程２６０４において、多くの表面実装機構が、薄型ＰＣＢの表面部分に追加され得る。いくつかの実施形態において、表面実装機構は、これらが、薄型ＰＣＢのどの表面に適合させられるかによって、異なり得る。例えば、集積回路は、コンデンサとは異なる表面実装機構を必要とする場合がある。一実施形態において、集積回路は、ボールグリッドアレイにより、薄型ＰＣＢに実装され得る。工程２６０６において、第１部品は、薄型ＰＣＢの第１表面に追加されてもよい。第１部品は、受動部品又は集積回路のいずれかであり得る。工程２６０８において、受動部品は、薄型ＰＣＢの第２表面に機械的に結合されてもよい。いくつかの実施形態において、複数の受動部品は、薄型ＰＣＢの第２表面に追加されてもよい。工程２６１０において、縁部めっきによって、第２受動部品が第１部品に電気的に結合されてもよい。一実施形態において、第２部品が縁部めっきに直接取り付けられることができ、その結果、第２部品を縁部めっきに電気的に結合するために、薄型ＰＣＢの第２表面上に電気表面配線を有する必要性を排除することができる。工程２６１２において、第２受動部品が、ホストＰＣＢに機械的かつ電気的に結合されてもよい。このようにして、積層アレイを直接取り付けるために第２受動部品が使用され、これによって積層アレイの取り付けが単純化される。積層アレイとホストＰＣＢとの間に多数の接続を必要とする実施形態において、薄型ＰＣＢの第２表面に沿って配置された多くの第２部品が、ホストＰＣＢと積層アレイとの間に好適な数の通信チャネルを実現するように十分な数の接続をもたらすことができる。

説明される実施形態の様々な態様、実施形態、実装、又は機構は、個別に若しくは任意の組み合わせで使用できる。上述の説明は、説明の目的上、具体的な専門用語を使用することにより、説明される実施形態の完全な理解を提供するものであった。しかしながら、それらの具体的詳細は、説明される実施形態を実践するために必須のものではないことが、当業者には明らかとなるであろう。それゆえ、上述の具体的な実施形態の説明は、例示及び説明の目的のために提示される。それらの説明は、網羅的であることも、又は開示される厳密な形態に説明される実施形態を限定することも意図してはいない。上記の教示を考慮して、多くの修正形態及び変形形態が可能であることが、当業者には明らかとなるであろう。

Claims (40)

1. 垂直方向に積層した集積アレイであって、
   第１受動部品を含む第１層と、
   それぞれ、前記第１受動部品に電気的に接続された、第１導電性縁部めっき及び第２導電性縁部めっきと、
   前記第１導電性縁部めっきと前記第２導電性縁部めっきとの間に配置された第２層であって、前記第２層は、
   前記第２層内に封入された第２受動部品を含む、第２層と、
   マイクロビアによって前記第２受動部品を外部回路に電気的に接続するように構成された、縮小されたフットプリントの電気接触部を有する、第３受動部品を含む第３層であって、前記第１第２導電性縁部めっき及び前記第２導電性縁部めっきは、前記第１層及び前記第３層を電気的に接続し、前記第２層は、前記第１層と前記第３層との間に配置され、前記垂直方向に積層した集積アレイは高いパッキング密度を有する、第３層と、を含む、垂直方向に積層した集積アレイ。
2. 前記外部回路は、前記第３受動部品に電気的かつ機械的に接続された、ホストプリント回路基板（ＰＣＢ）上に配置されている、請求項１に記載の垂直方向に積層した集積アレイ。
3. 前記第２層は、少なくとも２つの層を有するＰＣＢである、請求項１及び２に記載の垂直方向に積層した集積アレイ。
4. 前記第１受動部品はバルクデカップリングコンデンサであり、前記第２受動部品は中域デカップリングコンデンサであり、前記第３受動部品は高周波デカップリングコンデンサである、請求項３に記載の垂直方向に積層した集積アレイ。
5. 前記第１受動部品は中域コンデンサであり、前記第２受動部品は高周波デカップリングコンデンサであり、前記第３受動部品はバルクデカップリングコンデンサである、請求項３に記載の垂直方向に積層した集積アレイ。
6. 前記３つの層における前記コンデンサはそれぞれ、互いに並列に電気的に接続されている、請求項４又は５に記載の垂直方向に積層した集積アレイ。
7. 前記３つの層における前記コンデンサは一緒に、マルチレンジコンデンサモジュールとして機能する、請求項６に記載の垂直方向に積層した集積アレイ。
8. 前記バルクコンデンサは、前記中域コンデンサと直角方向であるように配置され、前記中域コンデンサは、前記高周波コンデンサと直角方向であるように配置される、請求項４に記載の垂直方向に積層した集積アレイ。
9. 前記第３層は、複数の高周波コンデンサを含み、前記第２層は、複数の中域コンデンサを含む、請求項８に記載の垂直方向に積層した集積アレイ。
10. 垂直方向に積層した集積アレイを組み立てる方法であって、
    第１プリント回路基板（ＰＣＢ）内に第１受動部品を埋め込む工程と、
    前記第１ＰＣＢの第１表面を通じてマイクロビアの孔を、前記第１受動部品の電気コネクタを露出するのに十分な深さまで形成する工程と、
    導電性金属により前記孔をめっきして前記マイクロビアを形成し、そのことにより、前記マイクロビアを前記第１受動部品の前記電気コネクタに電気的に接続する工程と、導電性金属基材により、前記第１ＰＣＢを縁部めっきする工程と、
    第２受動部品を前記第１ＰＣＢの前記第１表面に機械的に結合する工程と、
    前記マイクロビアによって、前記第１受動部品を前記第２受動部品に電気的に結合する工程と、
    第３受動部品を前記第１ＰＣＢの前記第２表面に機械的に結合する工程と、
    前記縁部めっきする工程によって、前記第３受動部品を前記第２受動部品に電気的に結合する工程と、
    前記第２受動部品をホストＰＣＢに機械的かつ電気的に結合する工程と、を含み、
    前記垂直方向に積層した集積アレイは、前記第１、第２、及び第３受動部品を垂直方向に積層することによって、前記ホストＰＣＢ上で占有される表面積を最小化する、方法。
11. 前記第２受動部品上の電気ピンは、前記第１ＰＣＢの前記第１表面上に配置された電気配線によって、前記マイクロビアに電気的に結合される、請求項１０に記載の方法。
12. 前記マイクロビアの前記形成は、レーザードリルによって行われる、請求項１１に記載の方法。
13. 前記第１受動部品は、前記第２受動部品に対して直角方向に配置される、請求項１２に記載の方法。
14. コンピューティングシステムであって、
    ホストプリント回路基板（ＰＣＢ）と、
    縮小されたフットプリントのデカップリングコンデンサモジュールであって、
    第１表面及び第２表面を有するモジュールＰＣＢを含む、中間層、
    前記モジュールＰＣＢの周辺部に配置され、前記モジュールＰＣＢの前記第１表面と前記第２表面との間で電気信号を結合するように構成された、縁部めっき、
    前記モジュールＰＣＢの前記第１表面に機械的に結合され、前記モジュールＰＣＢ上の前記縁部めっきに直接、電気的に結合された第１デカップリングコンデンサを含む、部品層、
    前記モジュールＰＣＢの前記第２表面に機械的に結合され、前記モジュールＰＣＢ上の前記縁部めっきに直接、電気的に結合された第２デカップリングコンデンサを含む、取り付け層、
    前記モジュールＰＣＢ内に封入される第３デカップリングコンデンサであって、前記第３デカップリングコンデンサから延びるマイクロビアによって、及び前記モジュールＰＣＢの前記第１表面を通じて、前記第２デカップリングコンデンサと電気通信する、第３デカップリングコンデンサを含む、縮小されたフットプリントのデカップリングコンデンサモジュールと、を含み、
    前記第２デカップリングコンデンサは、前記ホストＰＣＢの表面部分上に配置された少なくとも１つの電気配線によって、前記ホストＰＣＢ上の回路に機械的かつ電気的に結合され、前記中間層、部品層、及び取り付け層は全て、互いに対して垂直方向に配置される、コンピューティングシステム。
15. 前記第１デカップリングコンデンサは、バルクデカップリングコンデンサであり、前記第２デカップリングコンデンサは高周波デカップリングコンデンサであり、前記第３デカップリングコンデンサは、中域デカップリングコンデンサである、請求項１４に記載のコンピューティングシステム。
16. 前記デカップリングコンデンサの間の電気経路は、水平方向に配置された構成における電気経路の長さと比較したとき、前記部品の前記垂直方向配置によって実質的に短くなり得る、請求項１４に記載のコンピューティングシステム。
17. 前記モジュールＰＣＢ内に封入される前記第３デカップリングコンデンサは、前記モジュールＰＣＢの内側の前記第３デカップリングコンデンサの位置によってもたらされる、より広い表面積のために、より効率的な熱遮断を有することができる、請求項１４に記載のコンピューティングシステム。
18. 前記取り付け層は、複数の高周波デカップリングコンデンサを含む、請求項１５に記載のコンピューティングシステム。
19. 前記複数の高周波デカップリングコンデンサは、直列で電気的に結合される、請求項１８に記載のコンピューティングシステム。
20. 前記縁部めっきは、前記モジュールＰＣＢの２つの相対する周辺縁部に配置される、請求項１４に記載のコンピューティングシステム。
21. 垂直方向に積層した集積アレイであって、
    第１表面及び第２表面を有する薄型プリント回路基板（ＰＣＢ）、
    前記薄型ＰＣＢの前記第１表面及び前記第２表面上に配置された、複数の表面実装機構、及び
    前記薄型ＰＣＢの周辺部に配置され、前記薄型ＰＣＢの前記第１表面から前記薄型ＰＣＢの第２表面へと信号を電気的に結合するように構成された、導電性縁部めっきを含む、第１層と、
    前記薄型ＰＣＢの前記第１表面上の前記複数の表面実装機構のうちの少なくとも１つに電気的に結合された集積回路を含む、第２層と、
    前記薄型ＰＣＢの前記第２表面上の複数の前記表面実装機構に電気的に結合し、前記導電性縁部めっきによって、前記集積回路を外部回路に電気的に接続するように構成された、複数の受動部品を含む、第３層と、を含み、
    前記導電性縁部めっきは、前記第２層及び前記第３層を電気的に接続し、前記薄型ＰＣＢは、前記垂直方向に積層した集積アレイの全体的な高さを最小化し、そのことにより、垂直方向パッケージング密度を増加させる、垂直方向に積層した集積アレイ。
22. 前記第３層の前記複数の受動部品が、前記外部回路の基板として機能するホストＰＣＢに、電気的かつ機械的に接続される、請求項２１に記載の垂直方向に積層した集積アレイ。
23. 前記薄型プリント回路基板は、約０．２ｍｍ厚さである、請求項２１または２２に記載の垂直方向に積層した集積アレイ。
24. 前記複数の受動部品は、前記集積回路と協同して、情報が前記外部回路に送信される前に動作を完了する、請求項２１乃至２３に記載の垂直方向に積層した集積アレイ。
25. 前記垂直方向に積層した集積アレイと前記ホストＰＣＢとの間の接続の数は、情報を前記外部回路に送信する前に少なくとも１つの動作を完了することにより低減され得る、請求項２４に記載の垂直方向に積層した集積アレイ。
26. 前記集積回路と関連する前記表面実装機構は、ランドパターン及びはんだボールグリッドアレイからなる群から選択される、請求項２３に記載の垂直方向に積層した集積アレイ。
27. 前記縁部めっきは、前記薄型ＰＣＢの一方の縁部にわたり連続的である、請求項２３に記載の垂直方向に積層した集積アレイ。
28. 前記垂直方向に積層した集積アレイの縮小されたフットプリントは、集積回路及びその関連する受動部品を、電源にごく近接して配置することを可能にする、請求項２３に記載の垂直方向に積層した集積アレイ。
29. 垂直方向に積層した集積アレイを組み立てる方法であって、
    導電性金属基材により、薄型プリント回路基板（ＰＣＢ）を縁部めっきする工程と、
    前記薄型ＰＣＢの第１表面及び第２表面上に複数の表面実装機構を付ける工程と、
    第１部品を前記薄型ＰＣＢの前記第１表面に機械的に結合する工程と、
    第２受動部品を前記薄型ＰＣＢの前記第２表面に機械的に結合する工程と、
    前記縁部めっきする工程によって、前記第２受動部品を前記第１部品に電気的に結合する工程と、
    前記第２受動部品をホストＰＣＢに機械的かつ電気的に結合する工程と、を含み、
    前記垂直方向に積層した集積アレイは、前記第１及び第２部品を垂直方向に積層することによって、前記ホストＰＣＢ上で占有される表面積を最小化し、前記薄型ＰＣＢの垂直方向に薄い外形は、前記垂直方向に積層した集積アレイの垂直方向積層高さを最小化する、方法。
30. 第１部品上の電気ピンは、前記薄型ＰＣＢの前記第１表面上に配置された電気配線によって、前記縁部めっきに電気的に結合される、請求項２９に記載の方法。
31. 前記第１部品は集積回路である、請求項３０に記載の方法。
32. 前記第１部品は、デカップリングコンデンサである、請求項２９に記載の方法。
33. 前記第１受動部品は、前記第２受動部品に対して直角方向に配置される、請求項３２に記載の方法。
34. コンピューティングデバイスであって、
    接続回路を有するホストプリント回路基板（ＰＣＢ）と、縮小されたフットプリントの受動部品モジュールであって、
    第１表面及び第２表面を有する薄型ＰＣＢを含む、中間層、
    前記薄型ＰＣＢの周辺部に配置され、前記薄型ＰＣＢの前記第１表面と前記第２表面との間で電気信号を結合するように構成された、縁部めっき、
    前記薄型ＰＣＢの前記第１表面に機械的に結合され、前記薄型ＰＣＢ上の前記縁部めっきに直接、電気的に結合された第１受動部品を含む、部品層、及び
    前記薄型ＰＣＢの前記第２表面に機械的に結合され、前記薄型ＰＣＢ上の前記縁部めっきに直接、電気的に結合された第２受動部品を含む、取り付け層を含む、縮小されたフットプリントの受動部品モジュールと、を含み、
    前記第２受動部品は、前記ホストＰＣＢ上の前記接続回路に機械的かつ電気的に結合され、前記第１受動部品及び前記第２受動部品と前記縁部めっきとの間の前記直接接続が、前記薄型ＰＣＢの前記第１表面及び前記第２表面の両方にわたる電気表面配線の必要性を低減する、コンピューティングデバイス。
35. 前記第１受動部品は、大型デカップリングコンデンサであり、前記第２受動部品は、小型デカップリングコンデンサである、請求項３４に記載のコンピューティングデバイス。
36. 前記取り付け層は、前記薄型ＰＣＢ上において、前記大型デカップリングコンデンサと同程度の面積を占有する、複数の小型デカップリングコンデンサを含む、請求項３５に記載のコンピューティングデバイス。
37. 前記第１受動部品と前記第２受動部品との間の電気経路が、水平方向に配置された構成に伴う電気経路長さと比較したとき、前記部品の前記垂直方向の配置によって、実質的に短くなり得る、請求項３４に記載のコンピューティングデバイス。
38. 前記取り付け層及び部品層の両方における前記受動部品のそれぞれが、全て並列に電気的に接続されている、請求項３６に記載のコンピューティングデバイス。
39. 前記縁部めっきは、前記薄型ＰＣＢの２つの相対する縁部に配置される、請求項３４に記載のコンピューティングデバイス。
40. 前記薄型ＰＣＢは、約０．２ｍｍの厚さである、請求項３４に記載のコンピューティングデバイス。

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