JP2002150782A - 半導体記憶装置およびその動作方法 - Google Patents

半導体記憶装置およびその動作方法

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JP2002150782A JP2000345586A JP2000345586A JP2002150782A JP 2002150782 A JP2002150782 A JP 2002150782A JP 2000345586 A JP2000345586 A JP 2000345586A JP 2000345586 A JP2000345586 A JP 2000345586A JP 2002150782 A JP2002150782 A JP 2002150782A
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Abstract

(57)【要約】 【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおい
て、メモリセルのスケーリングによらず、非選択ブロッ
クのワード線の電位を十分に昇圧できるようにすること
を最も主要な特徴としている。 【解決手段】たとえば、消去動作時には、メモリセルア
レイの全ワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＳ
Ｌ，ＧＳＬおよびｐ型ウェル１２に、それぞれ、昇圧回
路からの消去電圧Ｖｅｒａを印加する。続いて、選択ブ
ロックの各ワード線ＷＬ０〜ＷＬ３１の電位を放電させ
る。一方、ビット線ＢＬ０〜ＢＬ４２２３およびソース
線ＳＬの電位を消去禁止電圧Ｖｅｒａ−Ｖｆまで上昇さ
せる。こうして、消去しない非選択ブロックの各ワード
線ＷＬ０〜ＷＬ３１の電位を、ｐ型ウェル１２と同一レ
ベルとするようになっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
およびその動作方法に関するもので、特に、カラム
（列）方向のメモリセルを複数個直列に接続してメモリ
セルユニット（ＮＡＮＤセル）を構成してなるＮＡＮＤ
型ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】従来、半導体記憶装置の一つとして、デ
ータの電気的な書き換えを可能としたＥＥＰＲＯＭが知
られている。なかでも、複数のＮＡＮＤセルの、ロウ
（行）方向における各メモリセルの制御ゲートを共通に
接続してＮＡＮＤセル・ブロックを構成してなるＮＡＮ
Ｄ型ＥＥＰＲＯＭは、高集積化が可能であるとして注目
されている。
【０００３】すなわち、ＮＡＮＤ型ＥＥＰＲＯＭの１つ
のメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲ
ート（電荷蓄積層）と制御ゲートとが積層されたＭＯＳ
ＦＥＴ構造を有してなる構成とされている。そして、隣
接するメモリセルが互いにソース・ドレインを共有する
形で直列に接続されて、ＮＡＮＤセルが構成されてい
る。また、このようなＮＡＮＤセルがロウ方向に配列さ
れて、１つのＮＡＮＤセル・ブロックが構成されてい
る。さらに、そのＮＡＮＤセル・ブロックがカラム
（列）方向に配列されて、メモリセルアレイが構成され
ている。
【０００４】メモリセルアレイのカラム方向に並ぶＮＡ
ＮＤセルの、一端側のドレインは、選択ゲートトランジ
スタをそれぞれに介して、ビット線に共通に接続されて
いる。また、他端側のソースは、選択ゲートトランジス
タをそれぞれに介して、共通ソース線に接続されてい
る。メモリセルを構成するトランジスタの制御ゲート
は、それぞれ、ロウ方向に接続されて、ワード線（制御
ゲート線）を形成している。また、選択ゲートトランジ
スタの各ゲート電極は、共通に接続されて、選択ゲート
線を形成している。
【０００５】このような構成の、従来のＮＡＮＤ型ＥＥ
ＰＲＯＭは、たとえば、次のような文献（１）および
（２）により開示されている。
【０００６】（１） K.-D.Suh et al.,゛A 3.3V 32Mb
NAND Flash Memory with Incremental Step Pulse Prog
ramming Scheme,"IEEE J.Solid-State Circuits,vol.3
0,pp.1149-1156,Nov.1995. （２） Y.Iwata et al.,゛A 35ns Cycle Time 3.3V On
ly 32Mb NAND Flash EEPROM,"IEEE J.Solid-State Circ
uits,vol.30,pp.1157-1164,Nov.1995. ここで、図面を参照して、従来のＮＡＮＤ型ＥＥＰＲＯ
Ｍの具体的構成について説明する。
【０００７】図１２は、上記した従来のＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルアレイにおける、一つのＮＡＮＤ
セル・ブロックの構成例を示すものである。
【０００８】スタックゲート構造を有するＭＯＳトラン
ジスタからなる複数個のメモリセルＭが、それぞれのソ
ース・ドレインを隣接するもの同士で共有する形で直列
に接続されて、ＮＡＮＤセルが形成される。各ＮＡＮＤ
セルの一端（ドレイン）は、選択ゲートトランジスタＳ
１をそれぞれに介して、ビット線ＢＬｉ（ｉ＝０，１，
２，〜）に接続される。他端（ソース）は、選択ゲート
トランジスタＳ２をそれぞれに介して、共通ソース（接
地）線ＳＬに接続される。
【０００９】各ＮＡＮＤセルの、ロウ方向に並ぶメモリ
セルＭの各制御ゲートは、それぞれのワード線ＷＬｊ
（ｊ＝０，１，２，〜）に共通に接続される。また、選
択ゲートトランジスタＳ１の各ゲート電極は、選択ゲー
ト線ＳＳＬに共通に接続される。同様に、選択ゲートト
ランジスタＳ２の各ゲート電極は、選択ゲート線ＧＳＬ
に共通に接続される。
【００１０】通常、このようなＮＡＮＤセル・ユニット
がロウ方向に配列されて、ＮＡＮＤセル・ブロックが構
成されている。また、複数のＮＡＮＤセル・ブロックが
ビット線（カラム）方向に配置されて、メモリセルアレ
イが構成される。各ＮＡＮＤセル・ブロックはデータ消
去の最小単位となって、いわゆる一括消去が行われる。
また、ＮＡＮＤセル・ブロック内の一つの選択されたワ
ード線ＷＬｊに沿うメモリセル列はページと呼ばれ、こ
の１ページがデータ読出しおよび書込みの単位となる。
【００１１】メモリセルＭが、たとえばｎチャネルＭＯ
Ｓトランジスタの場合、データ記憶は、浮遊ゲートに電
子が注入された際のしきい値が正の状態（Ｅタイプ状
態）と、浮遊ゲートの電子が放出された際のしきい値が
負の状態（Ｄタイプ状態）とを二値に対応させることに
よって行われる。たとえば、Ｄタイプ状態が“１”デー
タの保持状態（消去状態）、Ｅタイプ状態が“０”デー
タの保持状態（書込み状態）というように定義される。
また、“１”データを保持しているメモリセルＭのしき
い値を正方向にシフトさせて、“０”データを保持した
状態に移行させる動作が「書込み動作」、“０”データ
を保持しているメモリセルＭのしきい値を負方向にシフ
トさせて、“１”データを保持した状態に移行させる動
作が「消去動作」というように定義される。本明細書で
は、以下の説明をこの定義にしたがって行う。
【００１２】図１３は、メモリセルアレイの選択された
ＮＡＮＤセル・ブロックでの、データ消去、読出しおよ
び書込み動作における各部のバイアス電圧を示すもので
ある。ここでは、メモリセルＭがｎチャネルＭＯＳトラ
ンジスタからなる場合を例に説明する。
【００１３】データ消去動作では、選択されたＮＡＮＤ
セル・ブロック（以下、単に選択ブロックと略称する）
の全ワード線ＷＬｊに０Ｖが、選択ゲート線ＳＳＬ，Ｇ
ＳＬおよびビット線ＢＬｉがフローティング（Ｆ）状態
とされ、セル領域のＰウェル（基板）に高い正の消去電
圧Ｖｅｒａ（たとえば、３ｍｓ、２１Ｖの消去パルス）
が、それぞれ与えられる。その結果、選択ブロックで
は、Ｐウェルとワード線ＷＬｊとの間に消去電圧がかか
り、浮遊ゲートの電子がＦＮトンネル電流によってＰウ
ェルに放出される。これにより、その選択ブロック内の
各メモリセルＭは“１”データを保持した消去状態にな
る。
【００１４】一方、選択されなかった非選択のＮＡＮＤ
セル・ブロック（非選択ブロック）では、この時、フロ
ーティング状態のワード線ＷＬｊとＰウェルとの容量カ
ップリングにより、ワード線電位が昇圧される。カップ
リング比は、フローティング状態のワード線ＷＬｊに接
続される容量から計算される。実際には、ポリシリコン
製のワード線とセル領域のＰウェルとの容量が、全容量
に対して比較的に大きい。これにより、ＦＮトンネル電
流の流れが妨げられる。なお、消去ベリファイ（検証）
は、選択ブロック内のすべてのメモリセルＭのしきい値
電圧が、たとえば−１Ｖ以下になったかどうかによって
判定される。
【００１５】データ読出し動作時には、選択された選択
ワード線ＷＬｊに０Ｖ、選択されなかった非選択ワード
線ＷＬｊおよび選択ゲート線ＳＳＬ，ＧＳＬに一定の中
間電圧Ｖｒｅａｄ（しきい値によらず、チャネル領域を
導通させるに必要な電圧）が与えられる。そして、選択
された選択メモリセルＭの導通の有無によるビット線Ｂ
Ｌｉの電位の変化を読むことにより、データの読出しが
行われる。
【００１６】データ書込み動作では、選択された選択ワ
ード線ＷＬｊに正の高い書込み電圧Ｖｐｇｍが、選択さ
れなかった非選択ワード線ＷＬｊに中間電圧Ｖｐａｓｓ
が、ビット線ＢＬｉ側の選択ゲート線ＳＳＬにＶｃｃ
が、共通ソース線ＳＬ側の選択ゲート線ＧＳＬにＶｓｓ
（＝０Ｖ）が、それぞれ与えられる。また、“０”デー
タを書込むべきビット線ＢＬｉにはＶｓｓが、“１”デ
ータが書込まれた消去状態に保つべき、書込み禁止のビ
ット線ＢＬｉにはＶｃｃが与えられる。この時、Ｖｓｓ
が与えられたビット線ＢＬｉにつながる選択メモリセル
Ｍでは、チャネル電位がＶｓｓに保持され、制御ゲート
とチャネル領域との間に大きな電界がかかって、チャネ
ル領域から浮遊ゲートにトンネル電流による電子の注入
現象が生じる。ただし、同じビット線ＢＬｉにつながる
Ｖｐａｓｓが与えられた他の非選択メモリセルＭでは、
十分な電界がかからず、データの書込みは行われない。
【００１７】一方、Ｖｃｃが与えられたビット線ＢＬｉ
に沿うメモリセルＭは、ＮＡＮＤセルのチャネル領域が
ＶｃｃまたはＶｃｃ−Ｖｔｈ（Ｖｔｈは選択メモリセル
Ｍのしきい値電圧）に予備充電されることにより、カッ
トオフする。そして、制御ゲートに書込み電圧Ｖｐｇｍ
および中間電圧Ｖｐａｓｓが与えられると、フローティ
ング状態となっているＮＡＮＤセルのチャネル領域とＶ
ｐｇｍまたはＶｐａｓｓが与えられた制御ゲートとの容
量結合によりチャネル電位が上昇されて、電子の注入現
象が妨げられる。
【００１８】以上のようにして、Ｖｓｓが与えられたビ
ット線ＢＬｉとＶｐｇｍが与えられた選択ワード線ＷＬ
ｊとの交差部のメモリセルＭでのみ、浮遊ゲートに対す
る電子の注入が行われることにより、“０”データの書
込みがなされる。これに対し、選択ブロック内の書込み
禁止のメモリセルＭにおいては、上述のように、チャネ
ル電位がワード線ＷＬｊとＮＡＮＤセルのチャネル領域
との容量結合によって決定される。よって、書込み禁止
電圧を十分に高くするためには、チャネル領域の予備充
電を十分に行うこと、また、ワード線ＷＬｊとチャネル
領域との間の容量カップリング比を大きくすることが重
要となる。
【００１９】ワード線ＷＬｊとチャネル領域との間のカ
ップリング比Ｂは、下式により算出される。
【００２０】Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ） ここで、Ｃｏｘはワード線ＷＬｊとチャネル領域との間
のゲート容量の総和であり、ＣｊはメモリセルＭのソー
スおよびドレインの接合容量の総和である。また、これ
らゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊとの合
計が、ＮＡＮＤセルのチャネル容量となる。さらに、そ
の他の容量である選択ゲート線ＳＳＬ，ＧＳＬとソース
とのオーバラップ容量や、ビット線ＢＬｉとソースおよ
びドレインとの容量などは、全チャネル容量に比べて非
常に小さいため、ここでは無視している。
【００２１】このようなＮＡＮＤ型ＥＥＰＲＯＭでのス
ケーリングに対する問題点について、以下に説明する。
従来のＮＡＮＤ型ＥＥＰＲＯＭにおいては、全容量に対
する、ポリシリコン製のワード線とセル領域のＰウェル
との容量が比較的に大きかった。そこで、従来は、非選
択ブロック（消去を行わないブロック）のワード線の電
位を、ワード線とセル領域のＰウェルとの容量カップリ
ングにより昇圧させることによって、データ消去時の消
去禁止電圧を得ていた。
【００２２】しかしながら、メモリセルのスケーリング
にともない、容量バランスが異なってきている。すなわ
ち、メモリセルの構造によっては、全容量に対する、ポ
リシリコン製のワード線とセル領域のＰウェルとの容量
が、従来よりも小さくなる場合がある。このような場合
において、非選択ブロックのワード線の消去禁止電圧
を、ワード線とセル領域のＰウェルとの容量結合により
生成しようとすると、非選択ブロックのワード線の電位
を十分に昇圧できなくなる。その結果、誤消去につなが
るという問題があった。
【００２３】また、セル領域のＰウェルの容量は非常に
大きい。このため、非選択ブロックのワード線を昇圧回
路で昇圧するのには時間がかかる。すなわち、所望の消
去電圧に昇圧されるまでの遷移時間中にも、実際にはデ
ータの消去が行われる。そのため、消去時間を確定する
のが困難であった。
【００２４】なお、データ書込み時においては、ワード
線とＮＡＮＤセルのチャネル領域との容量カップリング
によって、書込み禁止電圧を生成するようにしていた。
この場合も、セルのスケーリングにともない、チャネル
領域を満足に昇圧することができずに、誤書込みの原因
となる場合がある。誤書込みを防ぐために、ビット線か
ら書込み禁止電圧を選択的に供給する方法もある。ただ
し、この方法の場合、センスアンプ回路などのカラム系
のトランジスタに高耐圧設計が必要となり、チップ面積
の増加およびプロセスの複雑化を招くという問題があ
る。
【００２５】
【発明が解決しようとする課題】上記したように、従来
においては、ワード線とセル領域のＰウェルとの容量カ
ップリングにより、データ消去時の消去禁止電圧を得る
ようにしていたため、メモリセルのスケーリングにとも
なって、全容量に対する、ポリシリコン製のワード線と
セル領域のＰウェルとの容量が小さくなると、非選択ブ
ロックのワード線の電位を十分に昇圧できなくなり、誤
消去につながるなどの問題があった。
【００２６】そこで、この発明は、メモリセルのスケー
リングにともなって、全容量に対する、ポリシリコン製
のワード線とセル領域のＰウェルとの容量が小さくなっ
たとしても、非選択ブロックのワード線の電位を十分に
昇圧でき、誤消去の問題を改善することが可能になると
ともに、実効的な消去時間の確定が容易に可能となる半
導体記憶装置およびその動作方法を提供することを目的
としている。
【００２７】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体記憶装置にあっては、半導体基
板上に設けられ、ワード線にそれぞれ接続された書き換
え可能なメモリセルを複数個接続したメモリセルユニッ
トがアレイ状に配列されたメモリセルアレイと、前記ワ
ード線を選択するワード線選択手段と、前記半導体基板
および前記ワード線の電位を昇圧する昇圧回路と、前記
メモリセルのデータを消去する際、前記昇圧回路により
前記半導体基板および前記ワード線のすべての電位を消
去電圧に昇圧させた後に、前記ワード線選択手段によっ
て選択されたワード線の電位のみを低下させる制御手段
とを具備したことを特徴とする。
【００２８】また、この発明の半導体記憶装置にあって
は、半導体基板上に設けられ、複数のワード線にそれぞ
れ接続された書き換え可能な不揮発性メモリセルが複数
個直列に接続され、かつ、その一端が複数のビット線に
それぞれ接続されるとともに、他端が共通のソース線に
それぞれ接続されたＮＡＮＤ型メモリセルユニットがア
レイ状に配列されたメモリセルアレイと、前記ワード線
を選択するワード線選択手段と、前記ビット線を選択す
るビット線選択手段と、前記ビット線にそれぞれビット
線トランスファゲートを介して接続された、ラッチ機能
を有するセンスアンプ回路と、前記半導体基板および前
記ワード線の電位を昇圧する昇圧回路と、前記不揮発性
メモリセルのデータを消去する際、前記昇圧回路により
前記半導体基板および前記ワード線のすべての電位を消
去電圧に昇圧させた後に、前記ワード線選択手段によっ
て選択されたワード線の電位のみを低下させる制御手段
とを具備したことを特徴とする。
【００２９】また、この発明の半導体記憶装置の動作方
法にあっては、半導体基板上に設けられ、ワード線にそ
れぞれ接続された書き換え可能なメモリセルを複数個接
続したメモリセルユニットがアレイ状に配列されたメモ
リセルアレイと、前記ワード線を選択するワード線選択
手段と、前記半導体基板および前記ワード線の電位を昇
圧する昇圧回路とを具備し、前記メモリセルのデータを
消去する際、前記昇圧回路により前記半導体基板および
前記ワード線のすべての電位を消去電圧に昇圧させた後
に、前記ワード線選択手段によって選択されたワード線
の電位のみを低下させることを特徴とする。
【００３０】さらに、この発明の半導体記憶装置の動作
方法にあっては、半導体基板上に設けられ、複数のワー
ド線にそれぞれ接続された書き換え可能な不揮発性メモ
リセルが複数個直列に接続され、かつ、その一端が複数
のビット線にそれぞれ接続されるとともに、他端が共通
のソース線にそれぞれ接続されたＮＡＮＤ型メモリセル
ユニットがアレイ状に配列されたメモリセルアレイと、
前記ワード線を選択するワード線選択手段と、前記ビッ
ト線を選択するビット線選択手段と、前記ビット線にそ
れぞれビット線トランスファゲートを介して接続され
た、ラッチ機能を有するセンスアンプ回路と、前記半導
体基板および前記ワード線の電位を昇圧する昇圧回路と
を具備し、前記不揮発性メモリセルのデータを消去する
際、前記昇圧回路により前記半導体基板および前記ワー
ド線のすべての電位を消去電圧に昇圧させた後に、前記
ワード線選択手段によって選択されたワード線の電位の
みを低下させることを特徴とする。
【００３１】この発明の半導体記憶装置およびその動作
方法によれば、データを消去すべきメモリセルのワード
線の電位を選択的に低下できるようになる。これによ
り、データの消去を行わないメモリセルのワード線の電
位を、ワード線とセル領域のＰウェルとの容量カップリ
ングにより昇圧せずとも、半導体基板と同一レベルにす
ることが容易に可能となるものである。
【００３２】また、一旦は半導体基板および全ワード線
の電位を昇圧させた後に、データを消去すべきメモリセ
ルのワード線の電位のみを放電するようにしているた
め、昇圧する時間よりも短い時間で制御できるようにな
るものである。
【００３３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
【００３４】図１は、本発明の一実施形態にかかる、ペ
ージ書込み／読出し機能を有するＮＡＮＤ型フラッシュ
メモリ（ＥＥＰＲＯＭ）のチップ構成（全体ブロック構
成）を示すものである。
【００３５】図示のように、メモリセルアレイ（ＮＡＮ
Ｄセルアレイ）５１には、外部から入力されたアドレス
にもとづいて、メモリセルアレイ５１のワード線ＷＬｊ
を選択駆動するロウデコーダ（ワード線選択手段）５２
が接続されている。また、メモリセルアレイ５１のビッ
ト線ＢＬｉには、入出力データのラッチ機能を備えるセ
ンスアンプ回路（センスアンプ／データラッチ）５３が
接続されている。センスアンプ回路５３には、カラムゲ
ート５５が接続されている。カラムゲート５５には、カ
ラムデコーダ（ビット線選択手段）５４が接続されてい
る。このカラムデコーダ５４によって、外部から入力さ
れたアドレスをもとにカラムゲート５５が制御されるこ
とにより、センスアンプ回路５３内の対応するセンスア
ンプが選択される。
【００３６】上記ロウデコーダ５２、上記カラムデコー
ダ５４および上記カラムゲート５５には、データ入出力
（Ｉ／Ｏ）バッファ５８が接続されている。また、この
データ入出力バッファ５８には、制御手段としての制御
回路５７を介して、書込み動作や消去動作に必要な高電
圧を供給するための昇圧回路５６が接続されている。
【００３７】制御回路５７は、メモリセルアレイ５１へ
のデータ書込み、消去および読出しのための制御信号を
それぞれ生成してチップの内部を制御するとともに、外
部とのインターフェースのために設けられるものであ
る。また、この制御回路５７には、ＮＡＮＤセルに対す
る消去／消去ベリファイ、書込み／書込みベリファイお
よび読出し動作を制御するためのシーケンス制御手段
（たとえば、プログラマブルロジックアレイ）が含まれ
ている。
【００３８】ロウデコーダ５２は、データ書込み時、消
去時および読出し時に、それぞれ、アドレスにもとづい
て複数のワード線ＷＬｊを選択駆動するものであり、そ
のワード線ドライバ（図示していない）には所要の電圧
が供給される。
【００３９】センスアンプ回路５３は、データ読出し時
にビット線データをセンスする機能、書込み時に外部か
らロードされるデータを保持するデータラッチ機能、お
よび、書込み動作や消去動作の際にビット線ＢＬｉに対
して所要の電圧をそれぞれ選択的に供給する機能を有し
て構成されている。
【００４０】図２は、上記メモリセルアレイ５１におけ
る、一つのＮＡＮＤセル・ブロック１の構成例を示すも
のである。ここでは、ビット線ＢＬｉの本数として、容
量が５２８バイト（（５１２＋１６）×８＝４２２４本
（ｉ＝０〜４２２３））の場合を例に示している。
【００４１】この実施形態の場合、ビット線ＢＬｉとソ
ース線ＳＬとの間に、３２個のメモリセルトランジスタ
ＭＣ０〜ＭＣ３１が直列に接続されて、ＮＡＮＤセル
（メモリセル列）が構成されている。ビット線ＢＬｉと
メモリセルトランジスタＭＣ０との間には、選択トラン
ジスタＳＳＴが設けられている。同様に、ソース線ＳＬ
とメモリセルトランジスタＭＣ３１との間には、選択ト
ランジスタＧＳＴが設けられている。これら選択トラン
ジスタＳＳＴ，ＧＳＴを含んで、ＮＡＮＤ型メモリセル
ユニットが構成されている。
【００４２】図３は、上記ＮＡＮＤセル・ブロック１の
レイアウトを示すものである。また、図４は図３のＡ−
Ａ′線に沿う断面図であり、図５は図３のＢ−Ｂ′線に
沿う断面である。
【００４３】図３〜図５において、たとえば、半導体基
板としてのｐ型シリコン基板（第１導電型の半導体不純
物層）１０のメモリセルアレイ領域には、ｎ型ウェル
（第２導電型の半導体不純物層）１１が形成されてい
る。このｎ型ウェル１１内には、ｐ型ウェル（第１導電
型の半導体不純物層）１２が形成されている。このｐ型
ウェル１２には、素子分離絶縁膜１３により素子領域が
区画されている。素子領域には、トンネル酸化膜（ゲー
ト酸化膜）１４を介して、浮遊ゲート１５がメモリセル
トランジスタＭＣ０〜ＭＣ３１ごとに形成されている。
各浮遊ゲート１５上には、層間ゲート絶縁膜１６を介し
て、それぞれ、制御ゲート１７が形成されている。
【００４４】制御ゲート１７は、図３および図５に示す
ように、行（ロウ）方向に連続的に配設され、これによ
り、ワード線ＷＬｊ（ＷＬ０，ＷＬ１，…，ＷＬ３１）
がそれぞれ形成されている。
【００４５】制御ゲート１７の相互間に対応する上記ｐ
型ウェル１２には、図４に示すように、ソース／ドレイ
ン拡散層２１が形成されている。ソース／ドレイン拡散
層２１は、制御ゲート１７をマスクとするイオン注入に
よって形成される。
【００４６】制御ゲート１７の上方には、層間絶縁膜１
８を介して、金属配線層１９が列（カラム）方向に沿っ
て配設されている。金属配線層１９は、図４に示すよう
に、選択トランジスタ（ビット線側選択ゲート）ＳＳＴ
のソース／ドレイン拡散層２１ａとコンタクト接続さ
れ、これにより、ビット線ＢＬｉ（ＢＬ０，ＢＬ１，
…，ＢＬ４２２３）がそれぞれ形成されている。
【００４７】また、選択トランジスタ（ソース線側選択
ゲート）ＧＳＴのソース／ドレイン拡散層２１ｂは相互
に接続され、これにより、共通のソース線ＳＬが形成さ
れている。
【００４８】図４には、選択トランジスタＳＳＴ，ＧＳ
Ｔを、メモリセルトランジスタＭＣ０〜ＭＣ３１と同様
の構造として示している。実際には、図５に対応する断
面において、それぞれ、浮遊ゲート１５に対応する層と
制御ゲート１７に対応する層とが所定の箇所で共通に接
続され、かつ、連続的に配設されて、選択ゲート線ＳＳ
Ｌ，ＧＳＬが形成されている。なお、選択トランジスタ
ＳＳＴ，ＧＳＴとメモリセルトランジスタＭＣ０〜ＭＣ
３１とにおいて、ゲート酸化膜の膜厚を異ならせてもよ
い。
【００４９】図６は、上記センスアンプ回路５３におけ
る、一つのセンスアンプの回路構成を示すものである。
【００５０】センスアンプは、インバータＩ１，Ｉ２を
逆並列に接続してなるデータラッチ回路６１を主体に構
成されている。このラッチ回路６１のノードＱ，Ｑｂ
は、それぞれ、ＮＭＯＳトランジスタＭ５，Ｍ６を介し
て、センス用ＮＭＯＳトランジスタＭ７のドレインに接
続されている。センス用ＮＭＯＳトランジスタＭ７のソ
ースは接地され、ゲートがセンスノードＮｓｅｎｓｅと
なっている。
【００５１】センスノードＮｓｅｎｓｅには、これをプ
リチャージするためのＮＭＯＳトランジスタＭ４が設け
られている。また、センスノードＮｓｅｎｓｅは、トラ
ンスファゲートＮＭＯＳトランジスタ（ビット線トラン
スファゲート）Ｍ３，Ｍ１を介して、ビット線ＢＬｉに
接続されている。ＮＭＯＳトランジスタＭ１は、データ
消去時のバッファ用高耐圧トランジスタである。
【００５２】ラッチ回路６１のノードＱは、書込みデー
タをビット線ＢＬｉに転送するためのＮＭＯＳトランジ
スタＭ２を介して、上記ＮＭＯＳトランジスタＭ１に接
続されている。
【００５３】また、ラッチ回路６１のノードＱ，Ｑｂ
は、それぞれ、カラム選択ＮＭＯＳトランジスタＭ８，
Ｍ９を介して、上記データ入出力バッファ５８に接続さ
れている。
【００５４】次に、この実施の形態にかかる、ＮＡＮＤ
型フラッシュメモリのデータ消去、書込みおよび読出し
の動作について説明する。
【００５５】図７は、データ消去動作での各部のバイア
ス電圧を示すものである。この実施の形態のＮＡＮＤ型
フラッシュメモリの場合、１ＮＡＮＤセル・ブロックが
消去の単位となる。
【００５６】消去動作が開始されると、まず、制御回路
５７により、データ入出力バッファ５８を介して外部か
ら入力されたアドレスにもとづいて、ロウデコーダ５２
が制御される。これにより、データの消去を行う選択ブ
ロックを含む、全ブロックに対応する、メモリセルアレ
イ５１の全ワード線ＷＬ０〜ＷＬ３１が選択状態とな
る。
【００５７】次いで、制御回路５７の制御により、上記
メモリセルアレイ５１の全ワード線ＷＬ０〜ＷＬ３１、
選択ゲート線ＳＳＬ，ＧＳＬおよびメモリセルアレイ５
１のｐ型ウェル１２に、それぞれ、昇圧回路５６からの
消去電圧Ｖｅｒａ（＝２０Ｖ）が印加される。
【００５８】続いて、制御回路５７の制御により、ロウ
デコーダ５２を介して、選択ブロックの各ワード線ＷＬ
０〜ＷＬ３１が接地（Ｖｓｓ）される。
【００５９】この時、ｐ型ウェル１２とビット線ＢＬ
０，ＢＬ１，…，ＢＬ４２２３のコンタクト部であるソ
ース／ドレイン拡散層（ｎ+ 型拡散層）２１ａとのＰＮ
接合、および、ｐ型ウェル１２とソース線ＳＬとなるソ
ース／ドレイン拡散層２１ｂとのＰＮ接合がともに順バ
イアス状態となり、ビット線ＢＬ０，ＢＬ１，…，ＢＬ
４２２３およびソース線ＳＬの電位が消去禁止のための
電圧Ｖｅｒａ−Ｖｆまで上昇する。ＶｆはＰＮ接合のビ
ルトイン・ポテンシャル（たとえば、０．７Ｖ程度）で
あり、ビット線ＢＬ０，ＢＬ１，…，ＢＬ４２２３およ
びソース線ＳＬの電位は約１９．３Ｖとなる。したがっ
て、非選択ブロックの各ワード線ＷＬ０〜ＷＬ３１につ
ながるメモリセルトランジスタＭＣ０〜ＭＣ３１では、
消去動作は起こらない。
【００６０】一方、選択ブロックの各ワード線ＷＬ０〜
ＷＬ３１につながるメモリセルトランジスタＭＣ０〜Ｍ
Ｃ３１では、基板領域（ｐ型ウェル１２）に消去電圧Ｖ
ｅｒａが、制御ゲート１７に接地電位Ｖｓｓが、それぞ
れ印加されている。このため、浮遊ゲート１５の電子は
トンネル電流により基板領域へと放出され、メモリセル
トランジスタＭＣ０〜ＭＣ３１に記憶されたデータは一
括して消去される。
【００６１】このように、データ消去の際には、非選択
ブロック（データ消去を行わないセル・ブロック）の各
ワード線ＷＬ０〜ＷＬ３１の電位を、ワード線ＷＬ０〜
ＷＬ３１と基板領域であるセル領域のｐ型ウェル１２と
の容量カップリングにより昇圧せずに、直接、昇圧回路
５６を用いて全ワード線ＷＬ０〜ＷＬ３１の電位を昇圧
させる。そして、全ワード線ＷＬ０〜ＷＬ３１の電位
を、ｐ型ウェル１２と同時に消去電圧Ｖｅｒａに昇圧し
た後に、選択ブロック（データ消去を行うセル・ブロッ
ク）の各ワード線ＷＬ０〜ＷＬ３１の電位のみを接地さ
せるようにしている。これにより、非選択ブロックの各
ワード線ＷＬ０〜ＷＬ３１の電位は、ｐ型ウェル１２の
それと同一レベルになるため、非選択ブロック内のデー
タが誤消去される問題を解決できる。
【００６２】また、一旦は、全ワード線ＷＬ０〜ＷＬ３
１およびｐ型ウェル１２を昇圧させた後に、選択ブロッ
クの各ワード線ＷＬ０〜ＷＬ３１のみを放電するように
している。通常、放電時間は、昇圧に要する時間よりも
短くてすむために、実効的な消去時間の確定が容易とな
る。
【００６３】図８は、データ書込み動作での各部のバイ
アス電圧を示すものである。ここでは、上記の説明で一
括消去された選択ブロック内のワード線ＷＬ１７に関す
る動作について説明する。また、ビット線ＢＬ０に関し
ては“０”データ書込みを行い、ビット線ＢＬ１に関し
ては“１”データ書込み（すなわち、“１”データの消
去状態を保つ書込み禁止）を行う場合を想定している。
なお、図９は、図２における二つのビット線ＢＬ０，Ｂ
Ｌ１に対する電圧関係を示したものである。
【００６４】図８において、データ書込み動作では、ま
ず、制御回路５７により、データ入出力バッファ５８を
介して外部から入力されたアドレスにもとづいて、ロウ
デコーダ５２が制御される。これにより、データの書込
みを行う選択ブロックの各ワード線ＷＬ０〜ＷＬ３１が
選択状態となる。
【００６５】次いで、制御回路５７の制御により、ソー
ス線ＳＬの電位が昇圧回路５６によってＶＭ（８〜１０
Ｖ程度）に充電される。
【００６６】続いて、制御回路５７の制御により、デー
タ書込みを行う選択ブロックのソース側の選択ゲート線
ＧＳＬおよび各ワード線ＷＬ０〜ＷＬ３１に、昇圧回路
５６からの電圧Ｖｐａｓｓ（８〜１０Ｖ程度）が印加さ
れる。これにより、選択ブロックのチャネル電位がソー
ス線ＳＬによって充電され、電圧Ｖｐａｓｓ−Ｖｔｈ
（選択トランジスタもしくはメモリセルトランジスタの
しきい値電圧のうち、高いしきい値電圧の分だけ低下し
た値）まで上昇される。
【００６７】これと同時に（あるいは、この動作と前後
して）、制御回路５７の制御により、ビット線ＢＬ０に
は書込み用の接地電位Ｖｓｓが、ビット線ＢＬ１には書
込み禁止用の電源電圧Ｖｃｃ（＝３．３Ｖ）が、それぞ
れ昇圧回路５６から与えられる。この際、ビット線側の
選択ゲート線ＳＳＬは接地電位Ｖｓｓに保たれている。
【００６８】その後、制御回路５７の制御により、ソー
ス線側の選択ゲート線ＧＳＬの電位が接地電位Ｖｓｓに
まで低下される。また、ビット線側の選択ゲート線ＳＳ
Ｌが、選択トランジスタＧＳＴのしきい値電圧Ｖｔｈ以
上、電源電圧Ｖｃｃ以下に上昇される。これにより、ビ
ット線ＢＬ０につながるＮＡＮＤセルのチャネル電位
が、書込みのための接地電位Ｖｓｓに制御される。な
お、ビット線ＢＬ１につながるＮＡＮＤセルのチャネル
電位は、書込み禁止のための電圧Ｖｐａｓｓ−Ｖｔｈに
保たれる。
【００６９】この状態において、選択ブロックのワード
線ＷＬ０〜ＷＬ３１のうち、書込みを行わない非選択ワ
ード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１の電位
は、電圧Ｖｐａｓｓに保たれる。これに対し、書込みを
行う選択ワード線ＷＬ１７には、制御回路５７の制御に
より、昇圧回路５６からのさらに高い書込み電圧Ｖｐｇ
ｍ（約１６Ｖ）が印加される。
【００７０】この時、選択ブロック内のビット線ＢＬ１
側のチャネル領域は、電圧Ｖｐａｓｓ−Ｖｔｈにほぼ保
たれる。書込みを行う１本のワード線ＷＬ１７に対して
は、ＶｐａｓｓからＶｐｇｍへの印加電圧の上昇があ
る。しかし、電圧Ｖｐａｓｓが与えられている３１本の
ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１は、電
圧Ｖｐａｓｓに保たれている。そのため、ビット線ＢＬ
１側のＮＡＮＤセルのチャネル領域は、書込み禁止の電
圧Ｖｐａｓｓ−Ｖｔｈをほぼ保つ。したがって、書込み
電圧Ｖｐｇｍが与えられた選択ワード線ＷＬ１７により
駆動されるメモリセルトランジスタＭＣ１７１であって
も、データ“１”の書込み動作は起こらない。
【００７１】一方、接地電位Ｖｓｓが与えられたビット
線ＢＬ０側では、ビット線ＢＬ０から伝達される接地電
位Ｖｓｓが、選択されたメモリセルトランジスタＭＣ１
７０のチャネル領域にまで供給されている（図９参
照）。この結果、書込み電圧Ｖｐｇｍが与えられた選択
ワード線ＷＬ１７により駆動されるメモリセルトランジ
スタＭＣ１７０では、トンネル電流の注入現象によるデ
ータ“０”の書込み動作が起こる。
【００７２】ただし、同じビット線ＢＬ０につながる他
のメモリセルトランジスタでは、チャネル領域と制御ゲ
ート１７との間に大きな電界がかからず、データ書込み
のためのトンネル電流の注入現象は生じないため、デー
タ“０”の書込み動作は起こらない。
【００７３】このように、データ書込み動作において
は、ワード線ＷＬ０〜ＷＬ３１とＮＡＮＤセルのチャネ
ル領域との容量カップリングによって書込み禁止の電圧
Ｖｐａｓｓ−Ｖｔｈを生成せずに、ソース線ＳＬからチ
ャネル領域に書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈを供
給するようにしている。これにより、誤書込みの問題を
低減できる。なお、このようなソース線から電圧を供給
し、ＮＡＮＤセルのチャネル領域の電位を充電すること
によって、“１”データ書込みを防止する方式について
は、たとえば特開平１０‐２７５４８１号公報に詳細に
開示されている。
【００７４】また、この方式の場合、従来のビット線か
ら書込み禁止電圧を選択的に供給する方法に比べて、カ
ラム系の高耐圧設計が不必要となり、チップ面積の増加
も殆ど無視できるほどに小さく、かつ、プロセスも簡略
化できる。
【００７５】なお、実際のデータ書込み動作では、図１
に示した制御回路５７によるシーケンス制御により、書
込み電圧パルス印加と書込み後のしきい値をチェックす
るベリファイ（検証）動作とを繰り返して、１ページ分
のデータを所定しきい値範囲に追い込むという制御が行
われる。１ページは、たとえば、１ワード線につながる
ビット線の総数に相当するが、ページ入バッファ（図示
していない）などとの関係によっては、１ワード線当た
りのビット線の総数を２ページとする場合もある。
【００７６】ここで、このようなページ単位でのデータ
の書込みサイクルについて、さらに説明する。
【００７７】まず、図１のセンスアンプ回路５３内のデ
ータラッチに、連続的に、書込みデータがロードされ
る。この時、“０”が書込み動作を行うセルデータであ
り、“１”は書込み禁止のセルデータである。書込みサ
イクルは、次のステップ（１）〜（９）により構成され
る。
【００７８】ステップ（１） ソース線ＳＬをＶＭ（８
〜１０Ｖ程度）に充電する。
【００７９】ステップ（２） データ書込みを行う選択
ブロックの、ソース側の選択ゲート線ＧＳＬおよびワー
ド線ＷＬ０〜ＷＬ３１に、電圧Ｖｐａｓｓ（８〜１０Ｖ
程度）を印加する。
【００８０】ステップ（３） 選択ブロックのＮＡＮＤ
セルのチャネル電位が、書込み禁止の電圧Ｖｐａｓｓ−
Ｖｔｈにまで上昇するように、ソース線ＳＬより充電さ
せる。
【００８１】ステップ（４） 上記ステップ（３）と同
時に（あるいは、ステップ（３）の動作と前後して）、
ビット線ＢＬ０，ＢＬ１のそれぞれの電位を、上記書込
みデータにしたがって、接地電位Ｖｓｓ，電源電圧Ｖｃ
ｃに設定する。この際、ビット線側の選択ゲート線ＳＳ
Ｌの電位は接地電位Ｖｓｓに保つ。
【００８２】ステップ（５） ソース線側の選択ゲート
線ＧＳＬの電位を接地電位Ｖｓｓに低下させ、ビット線
側の選択ゲート線ＳＳＬを選択トランジスタＳＳＴのし
きい値電圧Ｖｔｈ以上、電源電圧Ｖｃｃ以上に上昇させ
る。
【００８３】ステップ（６） ビット線ＢＬ０につなが
るＮＡＮＤセルのチャネル領域に、書込みのための接地
電位Ｖｓｓを供給する。ただし、ビット線ＢＬ１につな
がるＮＡＮＤセルのチャネル領域の電位は、書込み禁止
のための電圧Ｖｐａｓｓ−Ｖｔｈに保つ。
【００８４】ステップ（７） 選択ブロックの選択ワー
ド線（ＷＬ１７）に書込み電圧Ｖｐｇｍを印加する。こ
の際、選択ブロックの非選択ワード線（ＷＬ０〜ＷＬ１
６，ＷＬ１８〜ＷＬ３１）の電位は、電圧Ｖｐａｓｓを
維持させる。
【００８５】ステップ（８） 選択ブロックのワード線
ＷＬ０〜ＷＬ３１を放電し、その後、ビット線ＢＬ０お
よびビット線ＢＬ１につながるＮＡＮＤセルのチャネル
領域の電位を放電する。
【００８６】ステップ（９） 書込みベリファイ動作の
ためのデータ読出しを行う。
【００８７】図１０は、上記のベリファイ動作にかか
る、二つのビット線ＢＬ０，ＢＬ１に対する電圧関係を
示したものである。
【００８８】ベリファイ動作では、十分な書込みが行わ
れたセルに対応するデータラッチの書込みデータが
“０”から“１”に変えられて、それ以上のデータ書込
み動作が行われないようにする。また、データ読出し動
作が開始されると、ビット線ＢＬ０，ＢＬ１は初期状態
の電圧Ｖｂ１（約１．５Ｖ）に予備充電される。そし
て、選択ブロックの書込みを行った選択ワード線ＷＬ１
７に、ベリファイ読出し電圧Ｖｒｅｆ（約０．７Ｖ）を
与える。
【００８９】また、それ以外の、選択ブロック内の他の
非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１
および選択ゲート線ＳＳＬ，ＧＳＬには、メモリセルト
ランジスタおよび選択トランジスタＳＳＴ，ＧＳＴを導
通させるための電圧Ｖｒｅａｄ２を与える。この電圧Ｖ
ｒｅａｄ２は、後に説明する、通常のデータ読出し動作
時に選択ブロックの非選択ワード線ＷＬ０〜ＷＬ１６，
ＷＬ１８〜ＷＬ３１に与える電圧Ｖｒｅａｄ１（約３．
５Ｖ）と同一か、あるいは、それ以上の電圧（たとえ
ば、Ｖｒｅａｄ２＝８Ｖ）とする。
【００９０】これにより、“０”データ（そのしきい値
がＶｒｅｆを超えて、書込み状態となったメモリセルト
ランジスタのデータ）を読出すビット線ＢＬ０は電圧Ｖ
ｂ１を保ち、“１”データ（消去状態のメモリセルトラ
ンジスタのデータ）を読出すビット線ＢＬ１は電圧Ｖｂ
１から接地電位Ｖｓｓになる。このビット線ＢＬ１の電
位の変化を、通常のデータ読出し動作時の場合と同様
に、センスアンプにより検出して、“０”データ，
“１”データを判別する。
【００９１】以上の書込みベリファイ動作のためのデー
タ読出しにおいて、データ書込みが不十分と判定された
メモリセルトランジスタについてのみ、次のサイクル
で、再度、データ書込み動作が繰り返される。
【００９２】図１１は、通常のデータ読出し動作での各
部のバイアス電圧を示すものである。
【００９３】読出し動作が開始されると、まず、ビット
線ＢＬ０，ＢＬ１は初期状態の電圧Ｖｂ１（約１．５
Ｖ）に予備充電される。そして、選択ブロックの選択ワ
ード線（図９および図１０の例では、ＷＬ１７）に、読
出し電圧である接地電位Ｖｓｓを与える。
【００９４】また、それ以外の、選択ブロック内のすべ
ての選択ゲート線ＳＳＬ，ＧＳＬおよび非選択ワード線
ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１には、電圧Ｖｒ
ｅａｄ１を与える。
【００９５】これにより、“０”データ（書込み状態の
メモリセルトランジスタ）を読出すビット線ＢＬ０は電
圧Ｖｂ１を保ち、“１”データ（消去状態のメモリセル
トランジスタ）を読出すビット線ＢＬ１は電圧Ｖｂ１か
ら接地電位Ｖｓｓになる。このビット線ＢＬ１の電位の
変化を、従来と同様に、センスアンプにより検出して、
“０”データ，“１”データを判別する。
【００９６】上記したように、データを消去すべきメモ
リセルトランジスタがつながるワード線の電位を選択的
に低下できるようにしている。
【００９７】すなわち、データ消去時には、メモリセル
アレイの全ワード線の電位を消去禁止電圧まで昇圧させ
た後に、消去するメモリセルトランジスタを含む選択ブ
ロックの各ワード線の電位だけを接地するようにしてい
る。これにより、データの消去を行わない非選択ブロッ
クの各ワード線の電位を、ワード線とセル領域のｐ型ウ
ェルとの容量カップリングにより昇圧せずとも、ｐ型ウ
ェルと同一レベルにすることが容易に可能となる。した
がって、非選択ブロックのワード線につながるメモリセ
ルトランジスタでのデータ消去を確実に防止できるよう
になるものである。
【００９８】また、一旦は昇圧させたワード線の電位を
接地するための放電は、ワード線を昇圧する時間よりも
時間が短くてすむため、実効的な消去時間の確定が容易
に可能となる。
【００９９】なお、本発明は、上記したＮＡＮＤ型フラ
ッシュメモリに限らず、たとえばＡＮＤ型やＤＩＮＯＲ
型のフラッシュメモリにも同様に適用できる。
【０１００】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
【０１０１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、メモリセルのスケーリングにともなって、全容量に
対する、ポリシリコン製のワード線とセル領域のＰウェ
ルとの容量が小さくなったとしても、非選択ブロックの
ワード線の電位を十分に昇圧でき、誤消去の問題を改善
することが可能になるとともに、実効的な消去時間の確
定が容易に可能となる半導体記憶装置およびその動作方
法を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるＮＡＮＤ型フラッ
シュメモリの全体構成を示すブロック図。
【図２】同じく、図１におけるメモリセルアレイの、一
つのＮＡＮＤセル・ブロックを等価的に示す回路構成
図。
【図３】同じく、ＮＡＮＤセル・ブロックのレイアウト
例を示す概略平面図。
【図４】同じく、図３のＡ−Ａ′線に沿って示すＮＡＮ
Ｄセル・ブロックの断面図。
【図５】同じく、図３のＢ−Ｂ′線に沿って示すＮＡＮ
Ｄセル・ブロックの断面図。
【図６】同じく、図１におけるセンスアンプ回路の、一
つのセンスアンプの構成例を示す回路図。
【図７】同じく、データ消去動作での各部のバイアス電
圧の関係を示すタイミングチャート。
【図８】同じく、データ書込み動作での各部のバイアス
電圧の関係を示すタイミングチャート。
【図９】同じく、データ書込み動作での電圧関係を説明
するために、二つのビット線を取り出して示すＮＡＮＤ
セル・ブロックの概略構成図。
【図１０】同じく、書込みベリファイ動作での電圧関係
を説明するために、二つのビット線を取り出して示すＮ
ＡＮＤセル・ブロックの概略構成図。
【図１１】同じく、通常のデータ読出し動作における各
部のバイアス電圧の関係を説明するために示す概略図。
【図１２】従来技術とその問題点を説明するために、メ
モリセルアレイにおける一つのＮＡＮＤセル・ブロック
を等価的に示す回路構成図。
【図１３】同じく、従来のデータ消去、読出し、書込み
動作における各部のバイアス電圧の関係を説明するため
に示す概略図。
【符号の説明】
１…ＮＡＮＤセル・ブロック １０…ｐ型シリコン基板 １１…ｎ型ウェル １２…ｐ型ウェル １３…素子分離絶縁膜 １４…トンネル酸化膜 １５…浮遊ゲート １６…層間ゲート絶縁膜 １７…制御ゲート １８…層間絶縁膜 １９…金属配線層 ２１，２１ａ，２１ｂ…ソース／ドレイン拡散層 ５１…メモリセルアレイ（ＮＡＮＤセルアレイ） ５２…ロウデコーダ ５３…センスアンプ回路（センスアンプ／データラッ
チ） ５４…カラムデコーダ ５５…カラムゲート ５６…昇圧回路 ５７…制御回路 ５８…データ入出力（Ｉ／Ｏ）バッファ ６１…データラッチ回路 ＷＬｊ（ＷＬ０，ＷＬ１，…，ＷＬ３１）…ワード線 ＢＬｉ（ＢＬ０，ＢＬ１，…，ＢＬ４２２３）…ビット
線 ＭＣ０〜ＭＣ３１，ＭＣ１７０，ＭＣ１７１…メモリセ
ルトランジスタ ＳＳＴ…選択トランジスタ（ビット線側） ＧＳＴ…選択トランジスタ（ソース線側） ＳＳＬ，ＧＳＬ…選択ゲート線 ＳＬ…ソース線 Ｉ１，Ｉ２…インバータ Ｑ，Ｑｂ…ノード Ｍ１，Ｍ３…トランスファゲートＮＭＯＳトランジスタ Ｍ２，Ｍ４，Ｍ５，Ｍ６…ＮＭＯＳトランジスタ Ｍ７…センス用ＮＭＯＳトランジスタ Ｍ８，Ｍ９…カラム選択ＮＭＯＳトランジスタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６３３Ａ 29/792 ６３４Ａ ６３４Ｃ ６３５ Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１ Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD03 AD04 AD08 AD10 AE08 5F001 AA01 AB08 AC01 AD53 AD61 AE08 5F083 EP02 EP23 EP76 EP78 ER05 ER19 LA12 LA16 NA01 NA08 5F101 BA01 BB05 BC01 BD34 BD36 BE07

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けられ、ワード線にそ
    れぞれ接続された書き換え可能なメモリセルを複数個接
    続したメモリセルユニットがアレイ状に配列されたメモ
    リセルアレイと、 前記ワード線を選択するワード線選択手段と、 前記半導体基板および前記ワード線の電位を昇圧する昇
    圧回路と、 前記メモリセルのデータを消去する際、前記昇圧回路に
    より前記半導体基板および前記ワード線のすべての電位
    を消去電圧に昇圧させた後に、前記ワード線選択手段に
    よって選択されたワード線の電位のみを低下させる制御
    手段とを具備したことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記メモリセルアレイは、所定個の前記
    メモリセルユニットからなる、複数のセル・ブロックに
    より構成されてなることを特徴とする請求項１に記載の
    半導体記憶装置。
  3. 【請求項３】 前記ワード線選択手段は、前記メモリセ
    ルのデータを消去する際、前記ワード線を、前記セル・
    ブロック単位で選択することを特徴とする請求項１に記
    載の半導体記憶装置。
  4. 【請求項４】 半導体基板上に設けられ、複数のワード
    線にそれぞれ接続された書き換え可能な不揮発性メモリ
    セルが複数個直列に接続され、かつ、その一端が複数の
    ビット線にそれぞれ接続されるとともに、他端が共通の
    ソース線にそれぞれ接続されたＮＡＮＤ型メモリセルユ
    ニットがアレイ状に配列されたメモリセルアレイと、 前記ワード線を選択するワード線選択手段と、 前記ビット線を選択するビット線選択手段と、 前記ビット線にそれぞれビット線トランスファゲートを
    介して接続された、ラッチ機能を有するセンスアンプ回
    路と、 前記半導体基板および前記ワード線の電位を昇圧する昇
    圧回路と、 前記不揮発性メモリセルのデータを消去する際、前記昇
    圧回路により前記半導体基板および前記ワード線のすべ
    ての電位を消去電圧に昇圧させた後に、前記ワード線選
    択手段によって選択されたワード線の電位のみを低下さ
    せる制御手段とを具備したことを特徴とする半導体記憶
    装置。
  5. 【請求項５】 前記ＮＡＮＤ型メモリセルユニットは、
    前記不揮発性メモリセルを直列に接続したメモリセル列
    と、このメモリセル列と前記ビット線との間に直列に接
    続されたビット線側選択ゲートと、前記メモリセル列と
    前記ソース線との間に直列に接続されたソース線側選択
    ゲートとを備えて構成されることを特徴とする請求項４
    に記載の半導体記憶装置。
  6. 【請求項６】 前記不揮発性メモリセルのデータを消去
    する際、前記ワード線選択手段により選択状態とされた
    全ワード線と、全ビット線側選択ゲートと、全ソース線
    側選択ゲートと、前記メモリセルアレイが形成されてい
    る前記半導体基板内のウェルとに対して、前記昇圧回路
    からの消去電圧が印加され、その後、前記ワード線選択
    手段によってセル・ブロック単位で選択された、データ
    を消去すべき前記不揮発性メモリセルが接続されたワー
    ド線の電位のみを接地させることを特徴とする請求項５
    に記載の半導体記憶装置。
  7. 【請求項７】 前記不揮発性メモリセルにデータを書込
    む際、前記ワード線選択手段によって選択されたセル・
    ブロック内の全ソース線側選択ゲートが導通状態とな
    り、前記セル・ブロック内のメモリセル列の全チャネル
    電位が、前記ソース線からの書込み禁止電圧により充電
    され、その後、前記セル・ブロック内の全ソース線側選
    択ゲートが非導通状態となり、かつ、前記センスアンプ
    回路でラッチされた、データを書込むべき前記不揮発性
    メモリセルが接続されたワード線に関するページデータ
    にもとづいて、前記セル・ブロック内の前記ビット線側
    選択ゲートが導通状態となって、データ書込みを行うメ
    モリセル列のチャネル電位のみを前記センスアンプ回路
    を介して接地させることを特徴とする請求項５に記載の
    半導体記憶装置。
  8. 【請求項８】 前記半導体基板は第１導電型の半導体不
    純物層であり、この半導体基板内には第２導電型の半導
    体不純物層からなる第１のウェルが形成され、この第１
    のウェル内には第１導電型の半導体不純物層からなる第
    ２のウェルが形成され、この第２のウェル上に前記メモ
    リセルアレイが形成されていることを特徴とする請求項
    ４、５、６、７に記載の半導体記憶装置。
  9. 【請求項９】 前記メモリセルアレイは、所定個の前記
    ＮＡＮＤ型メモリセルユニットからなる、複数のセル・
    ブロックにより構成されてなることを特徴とする請求項
    ４、５、６、７に記載の半導体記憶装置。
  10. 【請求項１０】 前記ワード線選択手段は、前記メモリ
    セルのデータを消去する際、前記ワード線を、前記セル
    ・ブロック単位で選択することを特徴とする請求項４、
    ５、６、７に記載の半導体記憶装置。
  11. 【請求項１１】 半導体基板上に設けられ、ワード線に
    それぞれ接続された書き換え可能なメモリセルを複数個
    接続したメモリセルユニットがアレイ状に配列されたメ
    モリセルアレイと、 前記ワード線を選択するワード線選択手段と、 前記半導体基板および前記ワード線の電位を昇圧する昇
    圧回路とを具備し、 前記メモリセルのデータを消去する際、前記昇圧回路に
    より前記半導体基板および前記ワード線のすべての電位
    を消去電圧に昇圧させた後に、前記ワード線選択手段に
    よって選択されたワード線の電位のみを低下させること
    を特徴とする半導体記憶装置の動作方法。
  12. 【請求項１２】 半導体基板上に設けられ、複数のワー
    ド線にそれぞれ接続された書き換え可能な不揮発性メモ
    リセルが複数個直列に接続され、かつ、その一端が複数
    のビット線にそれぞれ接続されるとともに、他端が共通
    のソース線にそれぞれ接続されたＮＡＮＤ型メモリセル
    ユニットがアレイ状に配列されたメモリセルアレイと、 前記ワード線を選択するワード線選択手段と、 前記ビット線を選択するビット線選択手段と、 前記ビット線にそれぞれビット線トランスファゲートを
    介して接続された、ラッチ機能を有するセンスアンプ回
    路と、 前記半導体基板および前記ワード線の電位を昇圧する昇
    圧回路とを具備し、 前記不揮発性メモリセルのデータを消去する際、前記昇
    圧回路により前記半導体基板および前記ワード線のすべ
    ての電位を消去電圧に昇圧させた後に、前記ワード線選
    択手段によって選択されたワード線の電位のみを低下さ
    せることを特徴とする半導体記憶装置の動作方法。
  13. 【請求項１３】 前記不揮発性メモリセルにデータを書
    込む際、前記ワード線選択手段によって選択されたセル
    ・ブロック内のメモリセル列の全チャネル電位が、前記
    ソース線からの書込み禁止電圧により充電され、その
    後、前記センスアンプ回路でラッチされた、データを書
    込むべき前記不揮発性メモリセルが接続されたワード線
    に関するページデータにもとづいて、データ書込みを行
    うメモリセル列のチャネル電位のみを前記センスアンプ
    回路を介して接地させることを特徴とする請求項１２に
    記載の半導体記憶装置の動作方法。
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