JP3204666B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3204666B2 JP3204666B2 JP31839790A JP31839790A JP3204666B2 JP 3204666 B2 JP3204666 B2 JP 3204666B2 JP 31839790 A JP31839790 A JP 31839790A JP 31839790 A JP31839790 A JP 31839790A JP 3204666 B2 JP3204666 B2 JP 3204666B2
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- memory cell
- circuit
- semiconductor layer
- erasing
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する電気的書
き替え可能なメモリセルを用いた不揮発性半導体記憶装
置（EEPROM）に係り、特にNANDセル構成のメモリセルア
レイを有するEEPROMに関する。
き替え可能なメモリセルを用いた不揮発性半導体記憶装
置（EEPROM）に係り、特にNANDセル構成のメモリセルア
レイを有するEEPROMに関する。
（従来の技術） EEPROMの中で高集積化可能なものとして、メモリセル
を複数個直列接続したNANDセル型のEEPROMが知られてい
る。一つのメモリセルは基板上に絶縁膜を介して浮遊ゲ
ートと制御ゲートが積層されたFETMOS構造を有し、複数
個のメモリセルが隣接するもの同士でそのソース，ドレ
インを共用する形で直列接続されてNANDセルを構成す
る。NANDセルの一端側ドレインは選択ゲートを介してビ
ット線に接続され、他端側ソースはやはり選択ゲートを
介して共通ソース線に接続される。この様なメモリセル
が複数個マトリクス配列されてEEPROMが構成される。メ
モリセルアレイは通常、ｎ型半導体基板に形成されたｐ
型ウェル内に形成される。
を複数個直列接続したNANDセル型のEEPROMが知られてい
る。一つのメモリセルは基板上に絶縁膜を介して浮遊ゲ
ートと制御ゲートが積層されたFETMOS構造を有し、複数
個のメモリセルが隣接するもの同士でそのソース，ドレ
インを共用する形で直列接続されてNANDセルを構成す
る。NANDセルの一端側ドレインは選択ゲートを介してビ
ット線に接続され、他端側ソースはやはり選択ゲートを
介して共通ソース線に接続される。この様なメモリセル
が複数個マトリクス配列されてEEPROMが構成される。メ
モリセルアレイは通常、ｎ型半導体基板に形成されたｐ
型ウェル内に形成される。
このNANDセル型EEPROMの動作は次の通りである。デー
タ書込みは、ビット線から遠い方のメモリセルから順に
行う。ｎチャネルの場合を説明すると、選択されたメモ
リセルの制御ゲートには昇圧された書き込み電位Vpp
（＝20V程度）を印加し、これよりビット線側にある非
選択メモリセルの制御ゲートおよび選択ゲートには中間
電位Vpp Μ（＝10V程度）を印加し、ビット線にはデー
タに応じて0V（例えば“1"）または中間電位（例えば
“0"）を印加する。このときビット線の電位は非選択メ
モリセルを転送されて選択メモリセルのドレインまで伝
わる。データ“1"のときは、選択メモリセルの浮遊ゲー
トとドレイン間に高電界がかかり、ドレインから浮遊ゲ
ートに電子がトンネル注入されてしきい値が正方向に移
動する。データ“0"のときはしきい値変化はない。
タ書込みは、ビット線から遠い方のメモリセルから順に
行う。ｎチャネルの場合を説明すると、選択されたメモ
リセルの制御ゲートには昇圧された書き込み電位Vpp
（＝20V程度）を印加し、これよりビット線側にある非
選択メモリセルの制御ゲートおよび選択ゲートには中間
電位Vpp Μ（＝10V程度）を印加し、ビット線にはデー
タに応じて0V（例えば“1"）または中間電位（例えば
“0"）を印加する。このときビット線の電位は非選択メ
モリセルを転送されて選択メモリセルのドレインまで伝
わる。データ“1"のときは、選択メモリセルの浮遊ゲー
トとドレイン間に高電界がかかり、ドレインから浮遊ゲ
ートに電子がトンネル注入されてしきい値が正方向に移
動する。データ“0"のときはしきい値変化はない。
データ消去は、NANDセル内の全てのメモリセルに対し
て同時に行われる。すなわち全ての制御ゲート，選択ゲ
ートを0Vとし、ｐ型ウェルおよびｎ型基板に昇圧された
消去電位Vpp E（＝20V）を印加する。これにより全ての
メモリセルにおいて浮遊ゲートの電子がウェルに放出さ
れ、しきい値が負方向に移動する。
て同時に行われる。すなわち全ての制御ゲート，選択ゲ
ートを0Vとし、ｐ型ウェルおよびｎ型基板に昇圧された
消去電位Vpp E（＝20V）を印加する。これにより全ての
メモリセルにおいて浮遊ゲートの電子がウェルに放出さ
れ、しきい値が負方向に移動する。
データ読出しは、選択されたメモリセルの制御ゲート
を0Vとし、それ以外のメモリセルの制御ゲートおよび選
択ゲートを電源電位Vcc（＝5V）として、選択メモリセ
ルで電流が流れるか否かを検出することにより行われ
る。
を0Vとし、それ以外のメモリセルの制御ゲートおよび選
択ゲートを電源電位Vcc（＝5V）として、選択メモリセ
ルで電流が流れるか否かを検出することにより行われ
る。
この様な従来のNANDセル型EEPROMでは、データ消去は
全てのメモリセルについて同時に行われるようになって
いる。したがって、１部のメモリセルのデータしか書き
替える必要がない場合でも全てのメモリセルのデータを
一括して消去しなければはらはいという問題があった。
全てのメモリセルについて同時に行われるようになって
いる。したがって、１部のメモリセルのデータしか書き
替える必要がない場合でも全てのメモリセルのデータを
一括して消去しなければはらはいという問題があった。
（発明が解決しようとする課題） 以上のように従来のNANDセル型EEPROMでは、一部のデ
ータの書き替えができないという問題があった。
ータの書き替えができないという問題があった。
本発明はこの様な点に鑑みなされたもので、ブロック
消去を可能とし、かつブロック消去の際に無用な電圧ス
トレスを与えることなく、また誤消去を確実に防止する
ようにしたNANDセル型のEEPROMを提供することを目的と
する。
消去を可能とし、かつブロック消去の際に無用な電圧ス
トレスを与えることなく、また誤消去を確実に防止する
ようにしたNANDセル型のEEPROMを提供することを目的と
する。
［発明の構成］ （課題を解決するための手段） 本発明に係る不揮発性半導体記憶装置は、半導体基板
上に形成されたウェル内にマトリクス配列され、各々が
積層形成された電荷蓄積層と制御ゲートを有し前記電荷
蓄積層とウェル間の電荷の授受により電気的書替えが可
能とされたメモリセルと、前記メモリセルのデータをブ
ロック単位で消去する消去手段とを備え、前記消去手段
は充電回路及び放電回路を具備し、前記消去手段は、非
選択のメモリセルの全ての制御ゲートおよびメモリセル
が形成されたウェルを前記充電回路で充電電流を制御し
て共通に充電し、前記消去手段は、消去電位立ち下げ時
に、前記ウェル、および前記非選択のメモリセルの全て
の制御ゲートに対し、前記放電回路で放電電流を制御し
て共通に放電することを特徴とする。
上に形成されたウェル内にマトリクス配列され、各々が
積層形成された電荷蓄積層と制御ゲートを有し前記電荷
蓄積層とウェル間の電荷の授受により電気的書替えが可
能とされたメモリセルと、前記メモリセルのデータをブ
ロック単位で消去する消去手段とを備え、前記消去手段
は充電回路及び放電回路を具備し、前記消去手段は、非
選択のメモリセルの全ての制御ゲートおよびメモリセル
が形成されたウェルを前記充電回路で充電電流を制御し
て共通に充電し、前記消去手段は、消去電位立ち下げ時
に、前記ウェル、および前記非選択のメモリセルの全て
の制御ゲートに対し、前記放電回路で放電電流を制御し
て共通に放電することを特徴とする。
本発明に係る不揮発性半導体記憶装置は、半導体基板
上に形成されたウェル内にマトリクス配列され、各々が
積層形成された電荷蓄積層と制御ゲートを有し前記電荷
蓄積層とウェル間の電荷の授受により電気的書替えが可
能とされたメモリセルと、前記メモリセルのデータをブ
ロック単位で消去する消去手段とを備え、 前記ウェル内にはメモリセルにデータを書き込む時に
メモリセルを選択するための選択ゲートを有する複数の
選択トランジスタが形成され、 前記消去手段は充電回路及び放電回路を具備し、前記
消去手段は、前記ウェル、前記非選択のメモリセルの全
ての制御ゲート、および全ての選択ゲートに対し、前記
充電回路で充電電流を制御して共通に充電し、前記消去
手段は、消去電位立ち下げ時に、前記ウェル、前記非選
択のメモリセルの全ての制御ゲート、および全ての選択
ゲートに対し、前記放電回路で放電電流を制御して共通
に放電することを特徴とする。
上に形成されたウェル内にマトリクス配列され、各々が
積層形成された電荷蓄積層と制御ゲートを有し前記電荷
蓄積層とウェル間の電荷の授受により電気的書替えが可
能とされたメモリセルと、前記メモリセルのデータをブ
ロック単位で消去する消去手段とを備え、 前記ウェル内にはメモリセルにデータを書き込む時に
メモリセルを選択するための選択ゲートを有する複数の
選択トランジスタが形成され、 前記消去手段は充電回路及び放電回路を具備し、前記
消去手段は、前記ウェル、前記非選択のメモリセルの全
ての制御ゲート、および全ての選択ゲートに対し、前記
充電回路で充電電流を制御して共通に充電し、前記消去
手段は、消去電位立ち下げ時に、前記ウェル、前記非選
択のメモリセルの全ての制御ゲート、および全ての選択
ゲートに対し、前記放電回路で放電電流を制御して共通
に放電することを特徴とする。
本発明に係る不揮発性半導体記憶装置は、半導体層上
に形成され、各々が制御ゲートを有する複数の電気的に
消去・書き込み可能なメモリセルと、前記半導体層を充
電して第１の電位にせしめ、前記半導体層が第１の電位
にあるときに選択されたメモリセルの制御ゲートを第２
の電位にせしめて、前記第１の電位と前記第２の電位と
の電位差によって選択されたメモリセルのデータを消去
し、前記半導体層を放電して消去動作を終了させる消去
手段とを備え、前記消去手段は充電回路と放電回路とを
具備し、前記半導体層と非選択のメモリセルの制御ゲー
トを前記充電回路で充電電流を制御して共通に充電し、
前記半導体層と非選択のメモリセルの制御ゲートを前記
放電回路で放電電流を制御して共通に放電することによ
り、前記消去動作中に非選択のメモリセルの制御ゲート
の電位を前記半導体層に対する充放電に同期させて変化
せしめ、消去動作中に前記半導体層と非選択のメモリセ
ルの制御ゲートとの電位差を第３の電位差以下に保つこ
とを特徴とする。
に形成され、各々が制御ゲートを有する複数の電気的に
消去・書き込み可能なメモリセルと、前記半導体層を充
電して第１の電位にせしめ、前記半導体層が第１の電位
にあるときに選択されたメモリセルの制御ゲートを第２
の電位にせしめて、前記第１の電位と前記第２の電位と
の電位差によって選択されたメモリセルのデータを消去
し、前記半導体層を放電して消去動作を終了させる消去
手段とを備え、前記消去手段は充電回路と放電回路とを
具備し、前記半導体層と非選択のメモリセルの制御ゲー
トを前記充電回路で充電電流を制御して共通に充電し、
前記半導体層と非選択のメモリセルの制御ゲートを前記
放電回路で放電電流を制御して共通に放電することによ
り、前記消去動作中に非選択のメモリセルの制御ゲート
の電位を前記半導体層に対する充放電に同期させて変化
せしめ、消去動作中に前記半導体層と非選択のメモリセ
ルの制御ゲートとの電位差を第３の電位差以下に保つこ
とを特徴とする。
本発明に係る不揮発性半導体記憶装置は、半導体層上
に形成され、各々が制御ゲートを有する複数の電気的に
消去・書き込み可能なメモリセルと、前記半導体層上に
形成され、前記メモリセルにデータを書き込む時にメモ
リセルを選択するための選択ゲートを有する複数の選択
トランジスタと、前記半導体層を充電して第１の電位に
せしめ、前記半導体層が第１の電位にあるときに選択さ
れたメモリセルの制御ゲートを第２の電位にせしめて、
前記第１の電位と前記第２の電位との電位差によって選
択されたメモリセルのデータを消去し、前記半導体層を
放電して消去動作を終了させる消去手段とを備え、前記
消去手段は充電回路と放電回路とを具備し、前記半導体
層と非選択のメモリセルの制御ゲートと全ての選択ゲー
トを前記充電回路で充電電流を制御して共通に充電し、
前記半導体層と非選択のメモリセルの制御ゲートと全て
の選択ゲートを前記放電回路で放電電流を制御して共通
に放電することにより、前記消去動作中に非選択のメモ
リセルの制御ゲートの電位を前記半導体層に対する充放
電に同期させて変化せしめ、消去動作中に前記半導体層
と非選択のメモリセルの制御ゲートとの電位差を第３の
電位差以下に保つことを特徴とする。
に形成され、各々が制御ゲートを有する複数の電気的に
消去・書き込み可能なメモリセルと、前記半導体層上に
形成され、前記メモリセルにデータを書き込む時にメモ
リセルを選択するための選択ゲートを有する複数の選択
トランジスタと、前記半導体層を充電して第１の電位に
せしめ、前記半導体層が第１の電位にあるときに選択さ
れたメモリセルの制御ゲートを第２の電位にせしめて、
前記第１の電位と前記第２の電位との電位差によって選
択されたメモリセルのデータを消去し、前記半導体層を
放電して消去動作を終了させる消去手段とを備え、前記
消去手段は充電回路と放電回路とを具備し、前記半導体
層と非選択のメモリセルの制御ゲートと全ての選択ゲー
トを前記充電回路で充電電流を制御して共通に充電し、
前記半導体層と非選択のメモリセルの制御ゲートと全て
の選択ゲートを前記放電回路で放電電流を制御して共通
に放電することにより、前記消去動作中に非選択のメモ
リセルの制御ゲートの電位を前記半導体層に対する充放
電に同期させて変化せしめ、消去動作中に前記半導体層
と非選択のメモリセルの制御ゲートとの電位差を第３の
電位差以下に保つことを特徴とする。
（作用） 本発明において、NANDセルブロックとは、メモリセル
アレイの中で制御ゲートを共通する複数のNANDセルの集
合をいう。本発明によれば、NANDセルブロック単位での
データ消去が可能なEEPROMが得られる。そして本発明に
おいて、NANDセルブロック単位でデータ消去を行う際、
選択，非選択を問わず全てのNANDセル内の選択ゲートに
消去電位を与えることによって、データ消去時に選択ゲ
ート部に電圧ストレスがかかることが防止される。また
消去電位の立ち上げ時および立ち下げ時に、消去電位が
与えられるウェル、各制御ゲートおよび選択ゲートの間
にそれらの容量の差によって大きな電位差が生じる可能
性がある。これは誤消去の原因となる。本発明ではその
過渡時の各部の電位差を外部電源電位以下に抑える機能
をデータ消去手段に持たせることによって、この様な誤
消去が確実に防止される。
アレイの中で制御ゲートを共通する複数のNANDセルの集
合をいう。本発明によれば、NANDセルブロック単位での
データ消去が可能なEEPROMが得られる。そして本発明に
おいて、NANDセルブロック単位でデータ消去を行う際、
選択，非選択を問わず全てのNANDセル内の選択ゲートに
消去電位を与えることによって、データ消去時に選択ゲ
ート部に電圧ストレスがかかることが防止される。また
消去電位の立ち上げ時および立ち下げ時に、消去電位が
与えられるウェル、各制御ゲートおよび選択ゲートの間
にそれらの容量の差によって大きな電位差が生じる可能
性がある。これは誤消去の原因となる。本発明ではその
過渡時の各部の電位差を外部電源電位以下に抑える機能
をデータ消去手段に持たせることによって、この様な誤
消去が確実に防止される。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は実施例のNANDセル型EEPROMの要部構成を示し
ている。図では、データ書き込みおよび読出し動作を制
御する制御回路部は省略して、データ消去に関係する部
分のみ示している。メモリセルアレイ５は、後に詳細に
説明するようにｎ型シリコン基板に形成されたｐ型ウェ
ル４内に形成されている。このメモリセルアレイ５に対
して、ブロック消去を行うためのブロック選択回路７が
設けられている。このブロック選択回路７の出力に応じ
て各NANDセルブロック内の制御ゲートおよび選択ゲート
に消去電位制御回路２から与えられる消去電位を与える
ために制御ゲート・選択ゲート制御回路６が設けられて
いる。消去電位は消去電位昇圧回路１が発生する。この
消去電位昇圧回路１から得られる消去電位が消去電位制
御回路２を介し、制御ゲート・選択ゲート制御回路６を
介して各NANDセルの制御ゲートおよび選択ゲートに与え
られる。消去電位制御回路２からの消去電位はまたｐ型
ウェル４にも与えられる。ｎ型基板の電位は、基板電位
制御回路３によって制御される。ビット線制御回路８
は、データ書き込み時および読出し時に動作するもの
で、データ消去時はメモリセルアレイ５から切り離され
る。
ている。図では、データ書き込みおよび読出し動作を制
御する制御回路部は省略して、データ消去に関係する部
分のみ示している。メモリセルアレイ５は、後に詳細に
説明するようにｎ型シリコン基板に形成されたｐ型ウェ
ル４内に形成されている。このメモリセルアレイ５に対
して、ブロック消去を行うためのブロック選択回路７が
設けられている。このブロック選択回路７の出力に応じ
て各NANDセルブロック内の制御ゲートおよび選択ゲート
に消去電位制御回路２から与えられる消去電位を与える
ために制御ゲート・選択ゲート制御回路６が設けられて
いる。消去電位は消去電位昇圧回路１が発生する。この
消去電位昇圧回路１から得られる消去電位が消去電位制
御回路２を介し、制御ゲート・選択ゲート制御回路６を
介して各NANDセルの制御ゲートおよび選択ゲートに与え
られる。消去電位制御回路２からの消去電位はまたｐ型
ウェル４にも与えられる。ｎ型基板の電位は、基板電位
制御回路３によって制御される。ビット線制御回路８
は、データ書き込み時および読出し時に動作するもの
で、データ消去時はメモリセルアレイ５から切り離され
る。
第２図（ａ）（ｂ）は実施例のメモリセルの一つのNA
NDセル部の平面図と等価回路であり、第３図（ａ）
（ｂ）はそれぞれ第２図の（ａ）Ａ−Ａ′およびＢ−
Ｂ′断面図である。ｎ型シリコン基板９のメモリセルア
レイ領域にはｐ型ウェル４が形成され、このｐ型ウェル
４の素子分離絶縁膜12によって区画された領域にNANDセ
ルが形成されている。一つのNANDセルに着目して説明す
ると、この実施例では８個のメモリセルM1〜M8によりNA
NDセルが構成されている。各メモリセルは、ｐ型ウェル
４上に熱酸化により形成された薄いゲート絶縁膜13を介
して第１層多結晶シリコン膜による浮遊ゲート14（141
〜148）が形成され、この上に層間絶縁膜15を介して第
２層多結晶シリコン膜による制御ゲート16（161〜168）
が積層形成されている。浮遊ゲート14が電荷蓄積層であ
る。各メモリセルの制御ゲート16は横方向に配設される
NANDセルについて連続的に制御ゲート線CG（CG1〜CG8）
として配設され、通常これがワード線となる。メモリセ
ルのソース，ドレイン拡散層であるｎ型層11は隣接する
もの同士が共用されて８個のメモリセルM1〜M8が直列接
続されている。これら８個のメモリトランジスタのドレ
イン側，ソース側にはそれぞれ選択ゲートS1,S2が設け
られている。これら選択ゲートのゲート絶縁膜は通常メ
モリセル部とは別にそれより厚く形成されて、その上に
２層のゲート電極149,169および1410,1610が形成されて
いる。これらの二層のゲート電極は所定間隔でコンタク
トして制御ゲート線CGの方向に連続的に配設されて選択
ゲート線SG1,SG2となる。素子形成された基板上はCVD絶
縁膜17により覆われ、この上にビット線18が配設されて
いる。ビット線18は、一方の選択ゲートS1のドレイン拡
散層にコンタクトしている。他方の選択ゲートS2のソー
ス拡散層は通常共通ソース線として複数のNANDセルに共
通に配設される。
NDセル部の平面図と等価回路であり、第３図（ａ）
（ｂ）はそれぞれ第２図の（ａ）Ａ−Ａ′およびＢ−
Ｂ′断面図である。ｎ型シリコン基板９のメモリセルア
レイ領域にはｐ型ウェル４が形成され、このｐ型ウェル
４の素子分離絶縁膜12によって区画された領域にNANDセ
ルが形成されている。一つのNANDセルに着目して説明す
ると、この実施例では８個のメモリセルM1〜M8によりNA
NDセルが構成されている。各メモリセルは、ｐ型ウェル
４上に熱酸化により形成された薄いゲート絶縁膜13を介
して第１層多結晶シリコン膜による浮遊ゲート14（141
〜148）が形成され、この上に層間絶縁膜15を介して第
２層多結晶シリコン膜による制御ゲート16（161〜168）
が積層形成されている。浮遊ゲート14が電荷蓄積層であ
る。各メモリセルの制御ゲート16は横方向に配設される
NANDセルについて連続的に制御ゲート線CG（CG1〜CG8）
として配設され、通常これがワード線となる。メモリセ
ルのソース，ドレイン拡散層であるｎ型層11は隣接する
もの同士が共用されて８個のメモリセルM1〜M8が直列接
続されている。これら８個のメモリトランジスタのドレ
イン側，ソース側にはそれぞれ選択ゲートS1,S2が設け
られている。これら選択ゲートのゲート絶縁膜は通常メ
モリセル部とは別にそれより厚く形成されて、その上に
２層のゲート電極149,169および1410,1610が形成されて
いる。これらの二層のゲート電極は所定間隔でコンタク
トして制御ゲート線CGの方向に連続的に配設されて選択
ゲート線SG1,SG2となる。素子形成された基板上はCVD絶
縁膜17により覆われ、この上にビット線18が配設されて
いる。ビット線18は、一方の選択ゲートS1のドレイン拡
散層にコンタクトしている。他方の選択ゲートS2のソー
ス拡散層は通常共通ソース線として複数のNANDセルに共
通に配設される。
第４図はこの様なNANDセルがマトリクス配列されたメ
モリセルアレイの等価回路を示している。
モリセルアレイの等価回路を示している。
この実施例におけるブロック消去の概略を第５図を用
いて説明する。メモリセルアレイは第５図に示すように
複数のNANDセルブロック20（201〜20n）により構成され
ている。いま消去モードで上から２番目のNANDセルブロ
ック202が選択されたとすると、メモリセルアレイが形
成されたｐ型ウェルおよびｎ型基板に消去電位Vpp E
（＝20V）が印加され、同時に選択されたNANDセルブロ
ック202内のすべての制御ゲートに0Vが印加される。そ
して選択されたNANDセルブロックおよび非選択のNANDセ
ルブロック内のすべての選択ゲート、非選択のNANDセル
ブロック内のすべての制御ゲートには消去電位Vpp Eが
与えられる。ビット線はすべてフローティングとされ
る。この結果、選択されたNANDセルブロック202内です
べてのメモリセルの浮遊ゲートの電子がｐ型ウェルに放
出されて、データ消去がなされることになる。
いて説明する。メモリセルアレイは第５図に示すように
複数のNANDセルブロック20（201〜20n）により構成され
ている。いま消去モードで上から２番目のNANDセルブロ
ック202が選択されたとすると、メモリセルアレイが形
成されたｐ型ウェルおよびｎ型基板に消去電位Vpp E
（＝20V）が印加され、同時に選択されたNANDセルブロ
ック202内のすべての制御ゲートに0Vが印加される。そ
して選択されたNANDセルブロックおよび非選択のNANDセ
ルブロック内のすべての選択ゲート、非選択のNANDセル
ブロック内のすべての制御ゲートには消去電位Vpp Eが
与えられる。ビット線はすべてフローティングとされ
る。この結果、選択されたNANDセルブロック202内です
べてのメモリセルの浮遊ゲートの電子がｐ型ウェルに放
出されて、データ消去がなされることになる。
このブロック消去動作において、第１に、メモリセル
内の全ての選択ゲートに消去電位を与えていることが重
要である。選択ゲートの電位は消去動作には直接関係は
ない。しかし、選択ゲートをたとえば接地したとする
と、ｐ型ウェルに高い消去電位が印加されるために選択
ゲートのゲート絶縁膜に無用の高電界が印加されること
になる。本発明では、消去動作時に選択ゲートに無用の
高電界が印加されることがなくなり、高い信頼性が得ら
れる。第２の重要なことは、消去電位が印加される各部
の過渡時の電位差が、後に詳細に説明するように電源電
位以下に抑えられていることである。消去電位が印加さ
れる各部は、容量の違いによって、消去電位立ち上げ時
や立ち下げ時に大きな電位差が生じる可能性がある。た
とえば、メモリセルアレイが形成されたｐ型ウェルは大
きい容量を有するから、ｐ型ウェルの周辺部に電位供給
線をコンタクトさせた場合、周辺部が速やかに電位変化
しても、電位供給線がコンタクトしていない中央部の電
位変化が大幅に遅れる。そうすると、メモリセルアレイ
の一部では、過渡的に制御ゲート或いは選択ゲートとｐ
型ウェルの間に大きな電位差が生じる。これは、誤消去
等の原因となる。本発明においては、全ての消去電位供
給線を電流容量が限られた一つの昇圧回路の出力から分
岐して配設し、またそれらの消去電位供給線を一つのノ
ードにまとめて放電させることにより、各部の過渡的な
電位差を電源電位以下に抑えて、その様な不都合を解消
している。
内の全ての選択ゲートに消去電位を与えていることが重
要である。選択ゲートの電位は消去動作には直接関係は
ない。しかし、選択ゲートをたとえば接地したとする
と、ｐ型ウェルに高い消去電位が印加されるために選択
ゲートのゲート絶縁膜に無用の高電界が印加されること
になる。本発明では、消去動作時に選択ゲートに無用の
高電界が印加されることがなくなり、高い信頼性が得ら
れる。第２の重要なことは、消去電位が印加される各部
の過渡時の電位差が、後に詳細に説明するように電源電
位以下に抑えられていることである。消去電位が印加さ
れる各部は、容量の違いによって、消去電位立ち上げ時
や立ち下げ時に大きな電位差が生じる可能性がある。た
とえば、メモリセルアレイが形成されたｐ型ウェルは大
きい容量を有するから、ｐ型ウェルの周辺部に電位供給
線をコンタクトさせた場合、周辺部が速やかに電位変化
しても、電位供給線がコンタクトしていない中央部の電
位変化が大幅に遅れる。そうすると、メモリセルアレイ
の一部では、過渡的に制御ゲート或いは選択ゲートとｐ
型ウェルの間に大きな電位差が生じる。これは、誤消去
等の原因となる。本発明においては、全ての消去電位供
給線を電流容量が限られた一つの昇圧回路の出力から分
岐して配設し、またそれらの消去電位供給線を一つのノ
ードにまとめて放電させることにより、各部の過渡的な
電位差を電源電位以下に抑えて、その様な不都合を解消
している。
上述のようなブロック消去を行うための第１図の各部
の具体的な構成と動作を次に具体的に説明する。
の具体的な構成と動作を次に具体的に説明する。
第６図は、第１図のブロック選択回路７および制御ゲ
ート・選択ゲート制御回路６の具体的構成を、一つのNA
NDセルブロック20iについて示したものである。ブロッ
ク選択回路７は、ロウデコーダ・イネーブル信号RDENB
とアドレス信号aiの論理をとるNANDゲートG1が基本回路
であり、選択されたブロックについてはノードN1が“H"
レベルになる。このノードN1の信号は、転送ゲート71を
介し、またはインバータI2と転送ゲート72を介して制御
ゲート・選択ゲート制御回路６に入力される。転送ゲー
ト71と72はこの実施例では、PMOSトランジスタとNMOSト
ランジスタを並列接続して構成されており、消去制御信
号ERASE,▲▼によっていずれか一方が導通状
態になるように制御される。すなわちデータ消去時は、
制御信号ERASEが“H"レベルであって、このとき転送ゲ
ート72がオンとなり、ノードN1の信号がインバータI2で
反転されてノードN2に伝達される。つまり、消去モード
で選択ブロックについてノードN2が“L"レベルになる。
ブロック選択回路７のノードN1はまた、読出し時に“H"
レベルとなる制御信号READによって制御される別の転送
ゲート73を介して、NANDセルブロックのソース側の選択
ゲートに接続される。
ート・選択ゲート制御回路６の具体的構成を、一つのNA
NDセルブロック20iについて示したものである。ブロッ
ク選択回路７は、ロウデコーダ・イネーブル信号RDENB
とアドレス信号aiの論理をとるNANDゲートG1が基本回路
であり、選択されたブロックについてはノードN1が“H"
レベルになる。このノードN1の信号は、転送ゲート71を
介し、またはインバータI2と転送ゲート72を介して制御
ゲート・選択ゲート制御回路６に入力される。転送ゲー
ト71と72はこの実施例では、PMOSトランジスタとNMOSト
ランジスタを並列接続して構成されており、消去制御信
号ERASE,▲▼によっていずれか一方が導通状
態になるように制御される。すなわちデータ消去時は、
制御信号ERASEが“H"レベルであって、このとき転送ゲ
ート72がオンとなり、ノードN1の信号がインバータI2で
反転されてノードN2に伝達される。つまり、消去モード
で選択ブロックについてノードN2が“L"レベルになる。
ブロック選択回路７のノードN1はまた、読出し時に“H"
レベルとなる制御信号READによって制御される別の転送
ゲート73を介して、NANDセルブロックのソース側の選択
ゲートに接続される。
制御ゲート・選択ゲート制御回路６には、第１図の昇
圧電位制御回路２から得られる昇圧電位Vpp E（＝20V）
を各制御ゲートに与えるための共通駆動回路61を有す
る。駆動回路61は、PMOS負荷トランジスタQp1,Qp2とNMO
SドライバトランジスタＱN1,QN2により構成されてい
る。ノードN2の信号が一方のドライバトランジスタＱN1
のゲートに直接入力され、他方のドライバトランジスタ
ＱN2のゲートにはインバータI1により反転されて入力さ
れる。これにより、駆動回路61には相補出力が得られ
る。この駆動回路61の一方の出力すなわちドライバトラ
ンジスタＱN2のドレイン出力は、消去モードの選択ブロ
ックについては“L"レベルであり、これがNANDセルブロ
ック20iの制御ゲート線CGに制御信号CD（CD1〜CD8）を
供給するための転送ゲート62 1〜62 8の制御信号として
用いられる。したがって選択ブロックについて転送ゲー
ト62 1〜62 8はオフである。制御信号CDは消去モードで
は消去電位Vpp Eである。制御ゲート線CGにはそれぞれ
放電用のNMOSトランジスタＱN8，…,QN10，…,QN14，
…,QN16が設けられている。駆動回路61の他方の出力す
なわちドライバトランジスタＱN1のドレイン出力はこれ
らの放電用トランジスタのゲートに制御信号として入
る。
圧電位制御回路２から得られる昇圧電位Vpp E（＝20V）
を各制御ゲートに与えるための共通駆動回路61を有す
る。駆動回路61は、PMOS負荷トランジスタQp1,Qp2とNMO
SドライバトランジスタＱN1,QN2により構成されてい
る。ノードN2の信号が一方のドライバトランジスタＱN1
のゲートに直接入力され、他方のドライバトランジスタ
ＱN2のゲートにはインバータI1により反転されて入力さ
れる。これにより、駆動回路61には相補出力が得られ
る。この駆動回路61の一方の出力すなわちドライバトラ
ンジスタＱN2のドレイン出力は、消去モードの選択ブロ
ックについては“L"レベルであり、これがNANDセルブロ
ック20iの制御ゲート線CGに制御信号CD（CD1〜CD8）を
供給するための転送ゲート62 1〜62 8の制御信号として
用いられる。したがって選択ブロックについて転送ゲー
ト62 1〜62 8はオフである。制御信号CDは消去モードで
は消去電位Vpp Eである。制御ゲート線CGにはそれぞれ
放電用のNMOSトランジスタＱN8，…,QN10，…,QN14，
…,QN16が設けられている。駆動回路61の他方の出力す
なわちドライバトランジスタＱN1のドレイン出力はこれ
らの放電用トランジスタのゲートに制御信号として入
る。
したがって、ブロック選択回路７の出力，つまりノー
ドN2が“L"レベルである消去モードの選択ブロックにつ
いては、駆動回路61の一方のドライバトランジスタＱN1
のドレイン出力が“H"レベル、他方のドライバトランジ
スタＱN2のドレイン出力が“L"レベルであるから、転送
ゲート62 1〜62 8のPMOSトランジスタには“H"レベル,N
MOSトランジスタには“L"レベルが入ってこれらはすべ
てオフとなる。このとき各制御ゲート線CGに設けられた
放電用トランジスタＱN8，…,QN10，…,QN14，…,QN16
がオンになって、選択ブロックの制御ゲートはすべて0V
とされる。非選択ブロックでは、ノードN2が“H"レベル
であるから、駆動回路61の出力は選択ブロックとは逆に
なり、転送ゲート62 1〜62 8がオンとなって制御信号CD
が各制御ゲート線CGに与えられる。
ドN2が“L"レベルである消去モードの選択ブロックにつ
いては、駆動回路61の一方のドライバトランジスタＱN1
のドレイン出力が“H"レベル、他方のドライバトランジ
スタＱN2のドレイン出力が“L"レベルであるから、転送
ゲート62 1〜62 8のPMOSトランジスタには“H"レベル,N
MOSトランジスタには“L"レベルが入ってこれらはすべ
てオフとなる。このとき各制御ゲート線CGに設けられた
放電用トランジスタＱN8，…,QN10，…,QN14，…,QN16
がオンになって、選択ブロックの制御ゲートはすべて0V
とされる。非選択ブロックでは、ノードN2が“H"レベル
であるから、駆動回路61の出力は選択ブロックとは逆に
なり、転送ゲート62 1〜62 8がオンとなって制御信号CD
が各制御ゲート線CGに与えられる。
制御ゲート・選択ゲート制御回路６内には、ドレイン
側の選択ゲート線SG1を制御するC2MOSインバータ構成の
選択ゲート駆動回路63が設けられている。この駆動回路
63の電源には、書き込み時に中間電位となりそれ以外で
は外部電源電圧Vccと同じ値をとる制御信号ＶMSGが用い
られている。この駆動回路63のPMOS側クロック信号ERAS
E Hは、消去モードでVpp Eと同じ高電圧となる信号であ
る。またドレイン，ソース両方の選択ゲート線SG1,SG2
には、制御信号ERASE Hにより制御されるNMOSトランジ
スタＱN12,QN17を介して消去時に昇圧電圧Vpp Eと同じ
電位となる制御信号Vpp SGが与えられるようになってい
る。したがって消去モードにおいては、選択ブロック，
非選択ブロックを問わず、NMOSトランジスタＱN12,QN17
がオンになって、選択ゲート線SG1,SG2に制御信号Vpp S
Gが与えられる。厳密にいえば、選択ゲートSG1,SG2に与
えられるのは、NMOSトランジスタＱN12,QN17のしきい値
Vthとして、Vpp E−Vthである。メモリセルアレイが形
成されたｐ型ウェルと同時に、NANDセルの共通ソースに
はソースには、消去モードにおいて消去電位Vpp Eとな
るウェル制御信号Vwellが与えられる。
側の選択ゲート線SG1を制御するC2MOSインバータ構成の
選択ゲート駆動回路63が設けられている。この駆動回路
63の電源には、書き込み時に中間電位となりそれ以外で
は外部電源電圧Vccと同じ値をとる制御信号ＶMSGが用い
られている。この駆動回路63のPMOS側クロック信号ERAS
E Hは、消去モードでVpp Eと同じ高電圧となる信号であ
る。またドレイン，ソース両方の選択ゲート線SG1,SG2
には、制御信号ERASE Hにより制御されるNMOSトランジ
スタＱN12,QN17を介して消去時に昇圧電圧Vpp Eと同じ
電位となる制御信号Vpp SGが与えられるようになってい
る。したがって消去モードにおいては、選択ブロック，
非選択ブロックを問わず、NMOSトランジスタＱN12,QN17
がオンになって、選択ゲート線SG1,SG2に制御信号Vpp S
Gが与えられる。厳密にいえば、選択ゲートSG1,SG2に与
えられるのは、NMOSトランジスタＱN12,QN17のしきい値
Vthとして、Vpp E−Vthである。メモリセルアレイが形
成されたｐ型ウェルと同時に、NANDセルの共通ソースに
はソースには、消去モードにおいて消去電位Vpp Eとな
るウェル制御信号Vwellが与えられる。
第７図は、第１図の消去電位制御回路２の部分の具体
例である。この消去電位制御回路２は、第６図に示した
選択ゲート制御信号Vpp SG、ウェル電位制御信号Vwel
l、制御ゲート制御信号CD1〜CD8を得る回路である。消
去イネーブル信号▲▼により制御されて消去
電位発生回路１から得られる消去電位Vpp Eが出力され
る一つの出力回路20が設けられ、この出力回路20からの
出力が並列に分配されて入る複数個の消去電位切替回路
21によって、各制御信号Vpp SG、Vwell、CD1〜CD8の信
号線に消去電位が出力されるようになっている。すなわ
ち出力回路20は、消去イネーブル信号▲▼が
“H"レベルのとき、NMOSトランジスタＱN19がオン、PMO
SトランジスタQp12がオフである。消去イネーブル信号
▲▼が“L"レベルになると、NMOSトランジス
タＱN19がオフ、PMOSトランジスタQp12がオンとなり、
ノードN3には、ＤタイプNMOSトランジスタＱD1、PMOSト
ランジスタQp12を介して消去電位Vpp Eが出力される。
ｐチャネル側およびｎチャネル側に挿入されたＤタイプ
NMOSトランジスタＱD1,QD2は、貫通電流を制限するため
のものである。
例である。この消去電位制御回路２は、第６図に示した
選択ゲート制御信号Vpp SG、ウェル電位制御信号Vwel
l、制御ゲート制御信号CD1〜CD8を得る回路である。消
去イネーブル信号▲▼により制御されて消去
電位発生回路１から得られる消去電位Vpp Eが出力され
る一つの出力回路20が設けられ、この出力回路20からの
出力が並列に分配されて入る複数個の消去電位切替回路
21によって、各制御信号Vpp SG、Vwell、CD1〜CD8の信
号線に消去電位が出力されるようになっている。すなわ
ち出力回路20は、消去イネーブル信号▲▼が
“H"レベルのとき、NMOSトランジスタＱN19がオン、PMO
SトランジスタQp12がオフである。消去イネーブル信号
▲▼が“L"レベルになると、NMOSトランジス
タＱN19がオフ、PMOSトランジスタQp12がオンとなり、
ノードN3には、ＤタイプNMOSトランジスタＱD1、PMOSト
ランジスタQp12を介して消去電位Vpp Eが出力される。
ｐチャネル側およびｎチャネル側に挿入されたＤタイプ
NMOSトランジスタＱD1,QD2は、貫通電流を制限するため
のものである。
切替回路21は、一つだけ具体例を示しているが、昇圧
電位出力回路部21 1とVccプリチャージ回路部21 2を有
する。すべての切替回路21が同じ構成である。昇圧電位
出力回路部211は、ノードN3により制御されるＤタイプN
MOSトランジスタＱD3,QD4と消去イネーブル信号▲
▼により制御されるPMOSトランジスタQp13の直列
回路である。データ消去時この直列回路にはノードN3か
ら消去電位Vpp Eが与えられて、Vpp SG、Vwell、CD1〜C
D8の各信号線に消去電位Vpp Eが電位降下のない状態で
供給される。Vccプリチャージ回路21 2は、制御信号▲
▼,RESETによりそれぞれ制御されるPMOSトランジ
スタQp14とNMOSトランジスタＱN20により構成されてい
る。制御信号▲▼,RESETは消去動作に入る際に同
時に“L"レベルになる。これによりPMOSトランジスタQp
14がオン、NMOSトランジスタＱN20がオフになって、消
去イネーブル信号▲▼により制御されるＤタ
イプNMOSトランジスタＱD5を介して、Vpp SG、Vwell、C
D1〜CD8の各信号線があらかじめ電源電位Vccにプリチャ
ージされる。
電位出力回路部21 1とVccプリチャージ回路部21 2を有
する。すべての切替回路21が同じ構成である。昇圧電位
出力回路部211は、ノードN3により制御されるＤタイプN
MOSトランジスタＱD3,QD4と消去イネーブル信号▲
▼により制御されるPMOSトランジスタQp13の直列
回路である。データ消去時この直列回路にはノードN3か
ら消去電位Vpp Eが与えられて、Vpp SG、Vwell、CD1〜C
D8の各信号線に消去電位Vpp Eが電位降下のない状態で
供給される。Vccプリチャージ回路21 2は、制御信号▲
▼,RESETによりそれぞれ制御されるPMOSトランジ
スタQp14とNMOSトランジスタＱN20により構成されてい
る。制御信号▲▼,RESETは消去動作に入る際に同
時に“L"レベルになる。これによりPMOSトランジスタQp
14がオン、NMOSトランジスタＱN20がオフになって、消
去イネーブル信号▲▼により制御されるＤタ
イプNMOSトランジスタＱD5を介して、Vpp SG、Vwell、C
D1〜CD8の各信号線があらかじめ電源電位Vccにプリチャ
ージされる。
ここで、信号線Vpp SG、Vwell、CD1〜CD8の容量は互
いに異なるから、これらに対する昇圧電位立ち上げ時に
各部に電位差が生じる。前述のようにこの電位差が大き
くなると、誤消去を生じる可能性がある。この点に関し
て本発明では、電流容量の小さい一つの昇圧電位発生回
路１の出力を用いて、十分にゆっくり昇圧することによ
って、昇圧過程での各部の電位差が電源電位Vcc以下に
抑えられている。
いに異なるから、これらに対する昇圧電位立ち上げ時に
各部に電位差が生じる。前述のようにこの電位差が大き
くなると、誤消去を生じる可能性がある。この点に関し
て本発明では、電流容量の小さい一つの昇圧電位発生回
路１の出力を用いて、十分にゆっくり昇圧することによ
って、昇圧過程での各部の電位差が電源電位Vcc以下に
抑えられている。
Vpp SG、Vwell、CD1〜CD8の各信号線は、NMOSトラン
ジスタＱN21,QN22，…,QN25を介して一つのノードN4に
まとめられている。これらのNMOSトランジスタＱN21,QN
22，…,QN25は消去動作終了後に“H"レベルになる制御
信号EDSHにより共通に制御される。ノードN4には、NMOS
トランジスタＱN26と抵抗R1からなる放電回路24に接続
されている。すなわち、Vpp SG、Vwell、CD1〜CD8の各
信号線は、消去電位立ち下げ時、ノードN4に設けられた
一つの放電経路を介して放電されることになる。
ジスタＱN21,QN22，…,QN25を介して一つのノードN4に
まとめられている。これらのNMOSトランジスタＱN21,QN
22，…,QN25は消去動作終了後に“H"レベルになる制御
信号EDSHにより共通に制御される。ノードN4には、NMOS
トランジスタＱN26と抵抗R1からなる放電回路24に接続
されている。すなわち、Vpp SG、Vwell、CD1〜CD8の各
信号線は、消去電位立ち下げ時、ノードN4に設けられた
一つの放電経路を介して放電されることになる。
放電用NMOSトランジスタＱN26のゲートは、カレント
ミラー型CMOS差動増幅回路22により制御される。カレン
トミラー型CMOS差動増幅回路22は、能動性負荷であるPM
OSトランジスタQp17,Qp18とNMOSドライバトランジスタ
ＱN28,QN29、制御信号▲▼により制御される活
性化用PMOSトランジスタQp19、および制御信号▲
▼をインバータI5で反転した信号で制御される電流源
NMOSトランジスタＱN30により構成されている。CMOS差
動増幅回路22の参照電位は、ＥタイプPMOSトランジスタ
Qp20,DタイプNMOSトランジスタＱD7と抵抗R2,R3の直列
回路により発生される。
ミラー型CMOS差動増幅回路22により制御される。カレン
トミラー型CMOS差動増幅回路22は、能動性負荷であるPM
OSトランジスタQp17,Qp18とNMOSドライバトランジスタ
ＱN28,QN29、制御信号▲▼により制御される活
性化用PMOSトランジスタQp19、および制御信号▲
▼をインバータI5で反転した信号で制御される電流源
NMOSトランジスタＱN30により構成されている。CMOS差
動増幅回路22の参照電位は、ＥタイプPMOSトランジスタ
Qp20,DタイプNMOSトランジスタＱD7と抵抗R2,R3の直列
回路により発生される。
放電回路24のノードN4には、電圧検出回路23が設けら
れている。電圧検出回路23は、制御信号EDS3により制御
される活性化用PMOSトランジスタQp15、ノードN4にゲー
トが接続されたPMOSトランジスタQp16、およびゲートが
接地されたＤタイプのNMOSトランジスタＱD6の直列回路
により構成されている。すなわちノードN4の電位がVcc
−|Vthp|（VthpはPMOSトランジスタＱN16のしきいチャ
ンネル電圧）まで低下すると、検出用PMOSトランジスタ
Qp16がオンになり、NMOSトランジスタＱD6のドレイン電
位が上昇する。この電位がインバータI4で反転されて、
消去終了信号▲▼が出力される。
れている。電圧検出回路23は、制御信号EDS3により制御
される活性化用PMOSトランジスタQp15、ノードN4にゲー
トが接続されたPMOSトランジスタQp16、およびゲートが
接地されたＤタイプのNMOSトランジスタＱD6の直列回路
により構成されている。すなわちノードN4の電位がVcc
−|Vthp|（VthpはPMOSトランジスタＱN16のしきいチャ
ンネル電圧）まで低下すると、検出用PMOSトランジスタ
Qp16がオンになり、NMOSトランジスタＱD6のドレイン電
位が上昇する。この電位がインバータI4で反転されて、
消去終了信号▲▼が出力される。
このように、消去モードになって昇圧されたVpp SG、
Vwell、CD1〜CD8の各信号線は、消去動作終了後は一つ
のノードN4にまとめられて放電回路24によって放電され
る。従って消去電位の立ち上げ時と同様に立ち下げもゆ
っくり行われ、昇圧された各部の電位差が外部電源電位
Vcc以下に抑えられるようになっている。
Vwell、CD1〜CD8の各信号線は、消去動作終了後は一つ
のノードN4にまとめられて放電回路24によって放電され
る。従って消去電位の立ち上げ時と同様に立ち下げもゆ
っくり行われ、昇圧された各部の電位差が外部電源電位
Vcc以下に抑えられるようになっている。
第８図は、第１図の基板電位制御回路３の具体的構成
例である。基本的な構成は、第７図に示した出力回路20
と切替回路21中の出力回路部とからなる昇圧電位供給回
路構成と同じである。消去モード時以外は消去イネーブ
ル信号▲▼が“H"レベルであり、このときＤ
タイプNMOSトランジスタＱD10がオンであって、基板に
は電源電位Vccが与えられる。消去イネーブル信号▲
▼が“L"レベルになると、NMOSトランジスタＱ
N31がオフ、PMOSトランジスタQp21,Qp22がオンになり、
基板には消去電位Vpp Eが印加される。
例である。基本的な構成は、第７図に示した出力回路20
と切替回路21中の出力回路部とからなる昇圧電位供給回
路構成と同じである。消去モード時以外は消去イネーブ
ル信号▲▼が“H"レベルであり、このときＤ
タイプNMOSトランジスタＱD10がオンであって、基板に
は電源電位Vccが与えられる。消去イネーブル信号▲
▼が“L"レベルになると、NMOSトランジスタＱ
N31がオフ、PMOSトランジスタQp21,Qp22がオンになり、
基板には消去電位Vpp Eが印加される。
第９図は、第６図において用いられる消去制御信号ER
ASE Hの出力回路である。この回路も第８図と基本構成
は同様である。第８図と異なるのは、制御信号▲
▼,RESETにより制されるVccプリチャージ回路がある点
である。この相違は、基板が消去時以外常時電源電位Vc
cが印加される必要があるのに対して、ERASE H信号線は
通常0Vに保たれる必要があることによる。すなわち消去
動作時以外は、“H"レベルである制御信号RESETによっ
てNMOSトランジスタＱN34がオン状態に保たれ、ERASE H
信号線は0Vとされる。消去モードに入って制御信号RESE
Tが“L"レベルになり、▲▼が“L"レベルになる
ことによって、プリチャージがなされる。
ASE Hの出力回路である。この回路も第８図と基本構成
は同様である。第８図と異なるのは、制御信号▲
▼,RESETにより制されるVccプリチャージ回路がある点
である。この相違は、基板が消去時以外常時電源電位Vc
cが印加される必要があるのに対して、ERASE H信号線は
通常0Vに保たれる必要があることによる。すなわち消去
動作時以外は、“H"レベルである制御信号RESETによっ
てNMOSトランジスタＱN34がオン状態に保たれ、ERASE H
信号線は0Vとされる。消去モードに入って制御信号RESE
Tが“L"レベルになり、▲▼が“L"レベルになる
ことによって、プリチャージがなされる。
第10図は、第７図における複数の信号線を一つの放電
ノードN4にまとめるためのゲート制御信号EDSHの発生回
路である。制御信号EDSHは、実施例の場合10個のMOSト
ランジスタのゲートを制御するだけであるため、それ程
大きい駆動能力は必要でない。したがって第８図或いは
第９図で用いている回路の前段部分に相当する回路だけ
で構成している。消去動作が終了した後、制御信号▲
▼が“L"レベルになってNMOSトランジスタＱN35
がオフになり、ついで制御信号▲▼が“L"レベ
ルになってPMOSトランジスタQp26がオンになり、制御信
号EDSHが昇圧電位Vpp Eになる。この制御信号EDSHによ
って、第７図に示した転送ゲートＱN21,QN22，…がオン
になり、ついで制御信号▲▼が“L"レベルにな
ることにより、放電回路24が活性化されることになる。
ノードN4にまとめるためのゲート制御信号EDSHの発生回
路である。制御信号EDSHは、実施例の場合10個のMOSト
ランジスタのゲートを制御するだけであるため、それ程
大きい駆動能力は必要でない。したがって第８図或いは
第９図で用いている回路の前段部分に相当する回路だけ
で構成している。消去動作が終了した後、制御信号▲
▼が“L"レベルになってNMOSトランジスタＱN35
がオフになり、ついで制御信号▲▼が“L"レベ
ルになってPMOSトランジスタQp26がオンになり、制御信
号EDSHが昇圧電位Vpp Eになる。この制御信号EDSHによ
って、第７図に示した転送ゲートＱN21,QN22，…がオン
になり、ついで制御信号▲▼が“L"レベルにな
ることにより、放電回路24が活性化されることになる。
第11図は、この実施例のNANDセル型EEPROMでの消去モ
ードの動作タイミング図を示している。まず消去制御信
号ERASEが“H"レベルになって消去動作が始まる。ロウ
デコーダ・イネーブル信号REDNBが“H"レベルになり、
これとアドレスaiの論理によって消去すべきNANDセルブ
ロックが決まる。そして制御信号▲▼,RESETが
“L"レベルになり、Vpp SG、Vwell、CD1〜CD8、ERASE H
の各信号線がVccにプリチャージされる。その後制御信
号▲▼は“H"レベルに戻り、消去イネーブル信号
▲▼，▲▼が“L"レベルとなっ
て、すべての選択ゲート線、非選択NANDセルの制御ゲー
ト線、ウェル電位および基板電位が消去電位Vpp Eまで
昇圧される。所定の消去時間が過ぎると、イネーブル制
御信号▲▼が“H"レベルになり、これにより
昇圧電位を各部に供給する共通出力回路20がオフになっ
て、各切替回路21は昇圧回路１から切り離される。そし
て制御信号▲▼が“L"レベル、ついで▲
▼が“L"レベルになり、制御信号EDSH Hが消去電位Vp
p Eとなることにより、Vpp SG、Vwell、CD1〜CD8の各信
号線は一つの放電回路24を通して放電される。放電レベ
ルがVcc−|Vthp|になると、“L"レベルの放電終了信号
▲▼が出力される。その後、イネーブル信号▲
▼が“H"レベル、制御信号RESETが“H"レベル
になり、すべてのノードが消去動作前の状態にリセット
されて、完全に消去動作が終了する。
ードの動作タイミング図を示している。まず消去制御信
号ERASEが“H"レベルになって消去動作が始まる。ロウ
デコーダ・イネーブル信号REDNBが“H"レベルになり、
これとアドレスaiの論理によって消去すべきNANDセルブ
ロックが決まる。そして制御信号▲▼,RESETが
“L"レベルになり、Vpp SG、Vwell、CD1〜CD8、ERASE H
の各信号線がVccにプリチャージされる。その後制御信
号▲▼は“H"レベルに戻り、消去イネーブル信号
▲▼，▲▼が“L"レベルとなっ
て、すべての選択ゲート線、非選択NANDセルの制御ゲー
ト線、ウェル電位および基板電位が消去電位Vpp Eまで
昇圧される。所定の消去時間が過ぎると、イネーブル制
御信号▲▼が“H"レベルになり、これにより
昇圧電位を各部に供給する共通出力回路20がオフになっ
て、各切替回路21は昇圧回路１から切り離される。そし
て制御信号▲▼が“L"レベル、ついで▲
▼が“L"レベルになり、制御信号EDSH Hが消去電位Vp
p Eとなることにより、Vpp SG、Vwell、CD1〜CD8の各信
号線は一つの放電回路24を通して放電される。放電レベ
ルがVcc−|Vthp|になると、“L"レベルの放電終了信号
▲▼が出力される。その後、イネーブル信号▲
▼が“H"レベル、制御信号RESETが“H"レベル
になり、すべてのノードが消去動作前の状態にリセット
されて、完全に消去動作が終了する。
以上のようにしてこの実施例においては、NANDセルブ
ロック単位での選択消去が行われる。そしてこの場合、
全ての選択ゲートに消去電位が与えられるため、選択ゲ
ート部の電圧ストレスがなくなり、高い信頼性が得られ
る。また消去電位が与えられる各部の電位上昇、および
消去動作終了後の放電をゆっくり行うことによって、大
きな電位差の発生を防止して誤消去を確実に防止するこ
とができる。
ロック単位での選択消去が行われる。そしてこの場合、
全ての選択ゲートに消去電位が与えられるため、選択ゲ
ート部の電圧ストレスがなくなり、高い信頼性が得られ
る。また消去電位が与えられる各部の電位上昇、および
消去動作終了後の放電をゆっくり行うことによって、大
きな電位差の発生を防止して誤消去を確実に防止するこ
とができる。
本発明は上記実施例に限られるものではなく、その趣
旨を逸脱しない範囲で種々変形して実施することができ
る。
旨を逸脱しない範囲で種々変形して実施することができ
る。
［発明の効果］ 以上述べたように本発明によれば、消去動作での特性
劣化や誤動作を確実に防止しながら、NANDセルブロック
単位での選択消去を可能としたNANDセル型EEPROMを提供
することができる。
劣化や誤動作を確実に防止しながら、NANDセルブロック
単位での選択消去を可能としたNANDセル型EEPROMを提供
することができる。
第１図は本発明の一実施例のNANDセル型EEPROMの要部構
成を示す図、 第２図（ａ）（ｂ）はNANDセルのレイアウトと等価回路
図、 第３図（ａ）（ｂ）は第２図（ａ）のＡ−Ａ′およびＢ
−Ｂ′断面図、 第４図はメモリセルアレイの等価回路図、 第５図はブロック消去動作の概要を説明するための図、 第６図は第１図のブロック選択回路と制御ゲート・選択
ゲート制御回路部の構成を示す図、 第７図は第１図の昇圧電位制御回路の構成を示す図、 第８図は第１図の基板電位制御回路の構成を示す図、 第９図は制御信号ERASE Hの発生回路を示す図、 第10図は制御信号EDSHの発生回路を示す図、 第11図は実施例の消去動作を説明するためのタイミング
図である。 １……消去電位昇圧回路、２……消去電位制御回路、３
……基板電位制御回路、４……ｐ型ウェル、５……メモ
リセルアレイ、６……制御ゲート・選択ゲート制御回
路、７……ブロック選択回路、８……ビット線制御回
路。
成を示す図、 第２図（ａ）（ｂ）はNANDセルのレイアウトと等価回路
図、 第３図（ａ）（ｂ）は第２図（ａ）のＡ−Ａ′およびＢ
−Ｂ′断面図、 第４図はメモリセルアレイの等価回路図、 第５図はブロック消去動作の概要を説明するための図、 第６図は第１図のブロック選択回路と制御ゲート・選択
ゲート制御回路部の構成を示す図、 第７図は第１図の昇圧電位制御回路の構成を示す図、 第８図は第１図の基板電位制御回路の構成を示す図、 第９図は制御信号ERASE Hの発生回路を示す図、 第10図は制御信号EDSHの発生回路を示す図、 第11図は実施例の消去動作を説明するためのタイミング
図である。 １……消去電位昇圧回路、２……消去電位制御回路、３
……基板電位制御回路、４……ｐ型ウェル、５……メモ
リセルアレイ、６……制御ゲート・選択ゲート制御回
路、７……ブロック選択回路、８……ビット線制御回
路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭61−24098（ＪＰ，Ａ) 特開 平２−7295（ＪＰ，Ａ) 特開 平３−295097（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (8)
- 【請求項１】半導体基板上に形成されたウェル内にマト
リクス配列され、各々が積層形成された電荷蓄積層と制
御ゲートを有し前記電荷蓄積層とウェル間の電荷の授受
により電気的書替えが可能とされたメモリセルと、前記
メモリセルのデータをブロック単位で消去する消去手段
とを備え、 前記消去手段は充電回路及び放電回路を具備し、前記消
去手段は、非選択のメモリセルの全ての制御ゲートおよ
びメモリセルが形成されたウェルを前記充電回路で充電
電流を制御して共通に充電し、前記消去手段は、消去電
位立ち下げ時に、前記ウェル、および前記非選択のメモ
リセルの全ての制御ゲートに対し、前記放電回路で放電
電流を制御して共通に放電することを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】半導体基板上に形成されたウェル内にマト
リクス配列され、各々が積層形成された電荷蓄積層と制
御ゲートを有し前記電荷蓄積層とウェル間の電荷の授受
により電気的書替えが可能とされたメモリセルと、前記
メモリセルのデータをブロック単位で消去する消去手段
とを備え、 前記ウェル内にはメモリセルにデータを書き込む時にメ
モリセルを選択するための選択ゲートを有する複数の選
択トランジスタが形成され、 前記消去手段は充電回路及び放電回路を具備し、前記消
去手段は、前記ウェル、前記非選択のメモリセルの全て
の制御ゲート、および全ての選択ゲートに対し、前記充
電回路で充電電流を制御して共通に充電し、前記消去手
段は、消去電位立ち下げ時に、前記ウェル、前記非選択
のメモリセルの全ての制御ゲート、および全ての選択ゲ
ートに対し、前記放電回路で放電電流を制御して共通に
放電することを特徴とする不揮発性半導体記憶装置。 - 【請求項３】半導体層上に形成され、各々が制御ゲート
を有する複数の電気的に消去・書き込み可能なメモリセ
ルと、 前記半導体層を充電して第１の電位にせしめ、前記半導
体層が第１の電位にあるときに選択されたメモリセルの
制御ゲートを第２の電位にせしめて、前記第１の電位と
前記第２の電位との電位差によって選択されたメモリセ
ルのデータを消去し、前記半導体層を放電して消去動作
を終了させる消去手段とを備え、 前記消去手段は充電回路と放電回路とを具備し、前記半
導体層と非選択のメモリセルの制御ゲートを前記充電回
路で充電電流を制御して共通に充電し、前記半導体層と
非選択のメモリセルの制御ゲートを前記放電回路で放電
電流を制御して共通に放電することにより、前記消去動
作中に非選択のメモリセルの制御ゲートの電位を前記半
導体層に対する充放電に同期させて変化せしめ、消去動
作中に前記半導体層と非選択のメモリセルの制御ゲート
との電位差を第３の電位差以下に保つことを特徴とする
不揮発性半導体記憶装置。 - 【請求項４】前記メモリセルは、所定の個数ずつ直列に
接続されてNANDセルを構成し、制御ゲートを共有する複
数のNANDセルがブロックを構成し、前記ブロック単位で
データの消去が行われることを特徴とする請求項３記載
の不揮発性半導体記憶装置。 - 【請求項５】半導体層上に形成され、各々が制御ゲート
を有する複数の電気的に消去・書き込み可能なメモリセ
ルと、 前記半導体層上に形成され、前記メモリセルにデータを
書き込む時にメモリセルを選択するための選択ゲートを
有する複数の選択トランジスタと、 前記半導体層を充電して第１の電位にせしめ、前記半導
体層が第１の電位にあるときに選択されたメモリセルの
制御ゲートを第２の電位にせしめて、前記第１の電位と
前記第２の電位との電位差によって選択されたメモリセ
ルのデータを消去し、前記半導体層を放電して消去動作
を終了させる消去手段とを備え、 前記消去手段は充電回路と放電回路とを具備し、前記半
導体層と非選択のメモリセルの制御ゲートと全ての選択
ゲートを前記充電回路で充電電流を制御して共通に充電
し、前記半導体層と非選択のメモリセルの制御ゲートと
全ての選択ゲートを前記放電回路で放電電流を制御して
共通に放電することにより、前記消去動作中に非選択の
メモリセルの制御ゲートの電位を前記半導体層に対する
充放電に同期させて変化せしめ、消去動作中に前記半導
体層と非選択のメモリセルの制御ゲートとの電位差を第
３の電位差以下に保つことを特徴とする不揮発性半導体
記憶装置。 - 【請求項６】前記メモリセルは、所定の個数ずつ直列に
接続され、その両端に各々前記選択トランジスタが直列
に接続されてNANDセルを構成し、制御ゲートおよび選択
ゲートを共有する複数のNANDセルがブロックを構成し、
前記ブロック単位でデータの消去が行われることを特徴
とする請求項５記載の不揮発性半導体記憶装置。 - 【請求項７】前記第２の電位が接地電位であることを特
徴とする請求項３または５記載の不揮発性半導体記憶装
置。 - 【請求項８】前記第３の電位差が、外部から供給される
電源電位以下であることを特徴とする請求項３または５
記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31839790A JP3204666B2 (ja) | 1990-11-21 | 1990-11-21 | 不揮発性半導体記憶装置 |
| US07/764,213 US5280454A (en) | 1990-11-21 | 1991-09-23 | Electrically erasable programmable read-only memory with block-erase function |
| DE4132826A DE4132826C2 (de) | 1990-11-21 | 1991-10-02 | Elektrisch löschbare und programmierbare Halbleiter-Speicheranordnung |
| KR1019910020683A KR950014822B1 (ko) | 1990-11-21 | 1991-11-20 | 블럭 소거 기능을 갖는 비휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31839790A JP3204666B2 (ja) | 1990-11-21 | 1990-11-21 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186598A JPH04186598A (ja) | 1992-07-03 |
| JP3204666B2 true JP3204666B2 (ja) | 2001-09-04 |
Family
ID=18098701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31839790A Expired - Lifetime JP3204666B2 (ja) | 1990-11-21 | 1990-11-21 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5280454A (ja) |
| JP (1) | JP3204666B2 (ja) |
| KR (1) | KR950014822B1 (ja) |
| DE (1) | DE4132826C2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430859A (en) * | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
| US5592415A (en) | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| US5424992A (en) * | 1993-08-25 | 1995-06-13 | Texas Instruments Incorporated, A Delaware Corporation | Method and device for detecting and controlling an array source signal discharge for a memory erase operation |
| JPH07161845A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体不揮発性記憶装置 |
| EP0757356B1 (en) * | 1995-07-31 | 2001-06-06 | STMicroelectronics S.r.l. | Flash EEPROM with controlled discharge time of the word lines and source potentials after erase |
| US5818764A (en) * | 1997-02-06 | 1998-10-06 | Macronix International Co., Ltd. | Block-level wordline enablement to reduce negative wordline stress |
| US5956268A (en) * | 1997-02-12 | 1999-09-21 | Hyundai Electronics America | Nonvolatile memory structure |
| KR100251636B1 (ko) * | 1997-04-10 | 2000-05-01 | 윤종용 | 소형컴퓨터시스템인터페이스방식접속을위한메모리장치 |
| JPH11177071A (ja) * | 1997-12-11 | 1999-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP3892612B2 (ja) | 1999-04-09 | 2007-03-14 | 株式会社東芝 | 半導体装置 |
| JP3730508B2 (ja) * | 2000-11-13 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置およびその動作方法 |
| US6795348B2 (en) * | 2002-05-29 | 2004-09-21 | Micron Technology, Inc. | Method and apparatus for erasing flash memory |
| US7272053B2 (en) * | 2004-11-18 | 2007-09-18 | Freescale Semiconductor, Inc. | Integrated circuit having a non-volatile memory with discharge rate control and method therefor |
| KR100706797B1 (ko) * | 2005-08-23 | 2007-04-12 | 삼성전자주식회사 | 각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는낸드 플래시 메모리 장치 |
| KR100782942B1 (ko) * | 2006-02-08 | 2007-12-07 | 삼성전자주식회사 | 일정한 소거수행시간을 제공하는 소거전압 발생회로 및이를 포함하는 불휘발성 반도체 메모리 장치 |
| US7969783B2 (en) * | 2007-06-15 | 2011-06-28 | Micron Technology, Inc. | Memory with correlated resistance |
| CN101689399A (zh) * | 2007-06-29 | 2010-03-31 | Nxp股份有限公司 | 静态存储器件 |
| US9142305B2 (en) * | 2012-06-28 | 2015-09-22 | Sandisk Technologies Inc. | System to reduce stress on word line select transistor during erase operation |
| US9196367B2 (en) | 2014-04-02 | 2015-11-24 | Ememory Technology Inc. | Non-volatile memory apparatus and erasing method thereof |
| JP7242285B2 (ja) * | 2018-12-19 | 2023-03-20 | キオクシア株式会社 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0254750B1 (en) * | 1986-06-27 | 1993-12-29 | Nec Corporation | Semiconductor memory system |
| US5008856A (en) * | 1987-06-29 | 1991-04-16 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US4939690A (en) * | 1987-12-28 | 1990-07-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
| JP2685825B2 (ja) * | 1988-08-12 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体メモリ |
| US4996669A (en) * | 1989-03-08 | 1991-02-26 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND memory cell structure |
| US5065364A (en) * | 1989-09-15 | 1991-11-12 | Intel Corporation | Apparatus for providing block erasing in a flash EPROM |
| JP2624864B2 (ja) * | 1990-02-28 | 1997-06-25 | 株式会社東芝 | 不揮発性半導体メモリ |
-
1990
- 1990-11-21 JP JP31839790A patent/JP3204666B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-23 US US07/764,213 patent/US5280454A/en not_active Expired - Lifetime
- 1991-10-02 DE DE4132826A patent/DE4132826C2/de not_active Expired - Lifetime
- 1991-11-20 KR KR1019910020683A patent/KR950014822B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
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| KR950014822B1 (ko) | 1995-12-15 |
| JPH04186598A (ja) | 1992-07-03 |
| US5280454A (en) | 1994-01-18 |
| DE4132826A1 (de) | 1992-05-27 |
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