JP5305751B2 - 半導体記憶装置 - Google Patents

Description

本発明は、例えばＮＡＮＤ型フラッシュメモリに係わり、特に、メモリセルに多値データを記憶することが可能な半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、ロウ方向に配置された複数のセル全てがワード線に接続され、カラム方向に配置された複数のセル全て、又は半数のセルが、直列接続されてＮＡＮＤセルを構成し、このＮＡＮＤセルのドレイン側が選択ゲートを介してそれぞれビット線に接続されている。各ビット線は書き込み、及び読み出し用のラッチ回路に接続されている。ロウ方向に配置された全てのセル又は半数のセル（例えば２〜４ｋBのセル）に対して一括して書き込み、又は読み出し動作が行なわれる。消去動作では、メモリセルの閾値電圧が負とされ、書き込み動作により、メモリセル内に電子を注入することにより、閾値電圧が正に設定される（例えば特許文献１参照）。

ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されているため、読み出し動作時において、非選択セルをオン状態とする必要があり、閾値電圧より高い読み出し電圧（Ｖread）がセルのゲートに印加される。このため、書き込み動作での閾値電圧は、Ｖreadを超えてはならず、書き込みシーケンスにおいて、ビット毎にプログラム、プログラムベリファイリードを繰り返し行ない、Ｖreadを超えないように閾値分布を抑える必要がある。したがって、書き込みスピードが遅くなる。

また、大容量を記憶するため、１セルに２ビット以上記憶する多値メモリが開発されている。例えば１セルに２ビットを記憶する場合、４つの閾値分布を設定する必要があり、１セルに１ビットを記憶するメモリに比べ、１つ当たりの閾値分布を狭く書き込む必要がある。このため、１ビットを記憶するメモリに比べて書き込みスピードが遅くなる。

このため、全体的に高いレベルに書き込むこととすると、閾値電圧範囲を大きく取ることが可能となり、書き込みの高速化、及び多くの閾値レベルを設けることが可能になる。しかし、高い書き込み電圧が必要となるため、更に高い書き込み電圧に耐え得るトランジスタが必要になる。また、この高い電圧を発生させるため、周辺回路に非常に大きな昇圧回路が必要となり、問題があった。
特開２００４−１９２７８９号公報

本発明は、書き込み電圧を低下することができ、トランジスタの耐圧を下げることが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の態様は、ワード線、及びビット線に接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、入力データに応じて前記ワード線、ビット線の電圧を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、前記制御回路は、書き込み動作時、選択セルのワード線に第１の電圧を供給し、前記選択セルに隣接する少なくとも１つのワード線に第２の電圧を供給した後、前記選択セルに隣接する少なくとも１つのワード線の電圧を前記第２の電圧から第３の電圧（第２の電圧＜第３の電圧）とし、前記選択セルのワード線の電圧を前記第１の電圧から第４の電圧（第１電圧＜第４の電圧）とすることを特徴とする。

本発明によれば、書き込み電圧を低下することができ、トランジスタの耐圧を下げることが可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、メモリセルに２値（１ビット）、又は４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリの構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、例えば直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、２個のダミーセルＤＣＳ、ＤＣＤと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。ダミーセルＤＣＳ、ＤＣＤのゲートは、ダミーワード線ＷＬＤＳ、ＷＬＤＤにそれぞれ接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬｎｅ、ＢＬｎｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。

図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。

尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図３を使用する場合について説明する。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧、ＶｐｇｍＨはデータの書き込み時にワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ、ＶｐａｓｓＨは、データの書き込み時、非選択セルのワード線の供給される電圧Ｖｐａｓｓ＋Ｖｔｈ、ＶｒｅａｄＨは、データの読み出し時にワード線に供給される電圧Ｖｒｅａｄ＋Ｖｔｈである。

図７は、図３に示すデータ記憶回路１０の一例を示す回路図である。

このデータ記憶回路１０は、例えば２ビット、４値のデータを書き込み、読み出す場合を示しており、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ０、ＤＤＣ１）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣ０、ＤＤＣ１は、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、スタティックラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ａの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯｎに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、スタティックラッチ回路を構成するクロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはノードＮ２ａに接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端は、信号線ＣＯＭｉに接続されている。この信号線ＣＯＭｉは全データ記憶回路１０に共通に接続され、この信号線ＣＯＭｉのレベルにより、全データ記憶回路１０のベリファイが完了したかどうかを判定できる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベル（ノードＮ１ａがハイレベル）となる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、信号ＣＯＭｉがハイレベルとなる。

さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、一端が前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続され、他端は接地されている。また、接続ノードＮ３には、トランジスタ６１ｑ０〜６１ｑ１を介してＤＤＣ０、ＤＤＣ１が接続される。前記トランジスタ６１ｑ０、６１ｑ１のゲートには、信号ＲＥＧ０、ＲＥＧ１がそれぞれ供給されている。

ダイナミックラッチ回路を構成するＤＤＣ０、ＤＤＣ１は、トランジスタ６１ｒ０、６１ｒ１により構成されている。トランジスタ６１ｒ０、６１ｒ１の電流通路の一端には信号ＶＰＲＥが供給され、他端は前記トランジスタ６１ｑ０、６１ｑ１の電流通路にそれぞれ接続されている。このトランジスタ６１ｒ０、６１ｒ１のゲートはトランジスタ６１ｓ０、６１ｓ１を介して前記ＰＤＣのノードＮ１ａにそれぞれ接続されている。このトランジスタ６１ｓ０、６１ｓ１のゲートには信号ＤＴＧ０、ＤＴＧ１がそれぞれ供給されている。

さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏ/ｅの一端に接続されている。

尚、図２に示すデータ記憶回路の場合、トランジスタ６１ｔと奇数、偶数のビット線ＢＬｏ、ＢＬｅとの間の構成が、図７に示すように変形される。この場合、トランジスタ６１ｔと奇数、偶数のビット線ＢＬｏ、ＢＬｅとの間にトランジスタ６１ｗ、６１ｘが接続される。トランジスタ６１ｗ、６１ｘのゲートには、信号ＢＬＳｏ、ＢＬＳｅがそれぞれ供給されている。ビット線ＢＬｏとトランジスタ６１ｗの接続ノードにトランジスタ６１ｙの電流通路の一端が接続され、ビット線ＢＬｅとトランジスタ６１ｘの接続ノードにトランジスタ６１ｚの電流通路の一端が接続されている。トランジスタ６１ｙ、６１ｚのゲートには信号ＢＩＡＳｏ，ＢＩＡＳｅが供給され、トランジスタ６１ｙ、６１ｚのゲートの他端には信号ＢＬＣＲＬが供給されている。このため、ビット線ＢＬｏ、ＢＬｅの一端には、トランジスタ６１ｙ、６１ｚを介して信号ＢＬＣＲＬが供給される。信号ＢＬＣＲＬは、リード及びプログラム時に、非選択ビット線に供給する電圧である。

また、以後、ＰＤＣのデータはノードＮ１ａの電位、ＳＤＣのデータはノードＮ２ａの電位、ＴＤＣのデータはノードＮ３の電位とする。ＤＤＣ０、ＤＤＣ１のデータは、トランジスタ６１ｒ０、６１ｒ１のゲートの電位とする。

上記各信号及び電圧は、図１に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、データの書き込み、ベリファイ、読み出し動作が制御される。

図８は、図１に示すワード線制御回路６に含まれるロウ選択回路とワード線駆動回路の例を示している。図２、図３に示す各ブロックに対応してロウ選択回路８１がそれぞれ配置されている。各ロウ選択回路８１は、例えば複数のＮチャネルＭＯＳトランジスタにより構成された複数のトランスファゲート８２を有している。これらトランスファゲート８２のゲート電極ＴＧは共通接続されている。

各ブロックのワード線ＷＬ０〜ＷＬ６３、ダミーワード線ＷＬＤＳ、ＷＬＤＤ、セレクト線ＳＧＳ、ＳＧＤは、対応するロウ選択回路８１を構成するトランスファゲート８２の電流通路の一端にそれぞれ接続されている。これらトランスファゲート８２の他端はそれぞれ、ワード線（ＷＬ０〜ＷＬ６３）駆動回路７１−０〜７１−６３、ダミーワード線（ＷＬＤＳ，ＷＬＤＤ）駆動回路７２−０、７２−１、セレクト線（ＳＧＳ，ＳＧＤ）駆動回路７３−０、７３−１に接続されている。これらワード線駆動回路７１−０〜７１−６３、ダミーワード線駆動回路７２−０、７２−１、セレクト線駆動回路７３−０、７３−１は、例えば前記制御信号及び制御電圧発生回路７に設けられ、書き込み動作（プログラム）、ベリファイ動作、読み出し（リード）動作、消去動作時に所定の電圧を発生する。

図９（ａ）（ｂ）（ｃ）は、メモリセルのデータと閾値の関係を示している。図９（ｃ）に示すように、消去動作を行なうとメモリセルのデータは“０”となる。図９（ａ）に示すように、１つのセルに１ビットを記憶する２値の場合、書き込み動作により、メモリセルのデータはデータ“０”と“１”になる。１つのセルに２ビットを記憶する４値の場合、第１ページの書込みで、図９（ａ）に示すように、１ビットのデータが書き込まれ、メモリセルのデータはデータ“０”、“１”となり、第２ページの書込みで、図９（ｂ）に示すように、もう１ビットのデータが書き込まれ、メモリセルのデータは“０”、“２”、“３”、“４”となる。

（読み出し動作）
図９（ａ）に示す１つのセルに１ビットを記憶する２値の場合、メモリセルのデータは、データ“０”又は“１”として存在する。このため、これらデータの閾値電圧の中間のレベル“ａ”で読み出し動作を行うことにより、これらデータを読み出すことができる。

また、図９（ｂ）に示す１つのセルに２ビットを記憶する４値の場合、メモリセルのデータは、データ“０”、“２”、“３”、“４”に存在する。このため、データ“０”と“２”の中間のレベル“ｂ”、データ“２”と“３”の中間のレベル“ｃ”、データ“３”と“４”の中間のレベル“ｄ”で読み出し動作を行うことにより、これらのデータを読み出すことができる。

図１０は、読み出し及びベリファイ読み出しの動作波形を示している。図１０を参照して読み出し動作について説明する。

先ず、選択されているセルのウェル、ソース線、非選択ビット線を、０Ｖとする。

選択されたブロックのトランスファゲート８２のゲート電極ＧＴにＶｒｅａｄＨ（Ｖｒｅａｄ＋Ｖｔｈ）が供給される。また、ワード線駆動回路７１−０〜７１−６３より、選択ワード線に読み出しの時の電圧“ａ”、“ｂ”、“ｃ”、“ｄ”（例えば“ａ”＝“ｂ”＝０Ｖ）のいずれかが供給される。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ、選択ブロックのセレクト線ＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、セレクト線ＳＧＳにＶｓｓが供給される。さらに、図７に示すデータ記憶回路１０の信号ＶＰＲＥにＶｄｄ（例えば２．５Ｖ）が供給され、信号ＢＬＰＲＥにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）が供給され、信号ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）の電圧が一旦供給される。これにより、ビット線が例えば０．６Ｖにプリチャージされる。

次に、メモリセルのソース側のセレクト線ＳＧＳがＶｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定される。メモリセルの閾値電圧が“ａ”、“ｂ”、“ｃ”、“ｄ”（例えば“ａ”＝“ｂ”＝０Ｖ）のいずれかより高い時、そのセルはオフする。このため、ビット線はハイレベル（例えば０．６Ｖ）のままである。また、メモリセルの閾値電圧が“ｂ”、“ｃ”、“ｄ”（例えばｂ＝０Ｖ）のいずれかより低い場合、セルはオンする。このため、ビット線は放電され、ソースと同電位、つまりＶｓｓとなる。

この後、図８に示すデータ記憶回路１０の信号ＢＬＰＲＥを一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３がＶｄｄにプリチャージされ、信号ＢＬＣＬＡＭＰが、例えば（０．４５Ｖ＋Ｖｔｈ）とされる。ＴＤＣのノードＮ３は、ビット線の電圧が０．４５Ｖより低い場合、ローレベルとなり、ビット線の電圧が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位がＰＤＣに読み込まれる。したがって、メモリセルの閾値電圧が、“ａ”、“ｂ”、“ｃ”、“ｄ”のレベルより低い場合、ＰＤＣはローレベルとなり、高い場合、ＰＤＣはハイレベルとなる。

図３に示すように、ロウ方向に並んだ全数のセルを一括して読み出す場合、選択ブロックのセレクト線ＳＧＳは、選択ブロックのセレクト線ＳＧＤと同時にハイレベルとされる。このため、ビット線が充電された後、セルがオン状態である場合、ビット線を放電させ、セルがオフ状態である場合、ビット線を充電状態に保持する。

上記のように、ビット線のレベルはＴＤＣを介してＰＤＣに読み込まれる。このため、オン状態のセルの数が多い場合、信号ＶＰＲＥからソースに大電流が流れる。したがって、ソースの電位が浮いてしまうという問題がある。これを抑えるため、複数回の読み出し動作を行い、先ず、オンするセル、つまり、ソースが浮いても電流が流れるセルは、読み出し結果をローレベルとして、次回からビット線は充電せず、１回目の読み出しでローレベルと読み出されたセルに対し、再度読み出しを行う。

（プログラム及びプログラムベリファイ）
（プログラム）
図１１は、プログラム動作の波形を示し、図１２は、第１ページのプログラム動作を示し、図１３は、第２ページのプログラム動作を示している。図１１乃至図１３を参照してプログラム動作について説明する。

プログラム動作は、先ずアドレスを指定し、図３で示す２ページが選択される。本メモリは、この２ページのうち、第１ページ、第２ページの順でしか、プログラムできない。したがって、初めにアドレスで第１ページを選択する。

（第１ページプログラム）
書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ１１）。書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。外部よりデータ“１”（書き込みを行なわない）が入力されると、ＰＤＣのノードＮ１ａはハイレベルになり、データ“０”（書き込みを行なう）が入力されるとローレベルとなる。以後、ＰＤＣのデータはデータ記憶回路１０のＮ１ａの電位、ＳＤＣのデータはデータ記憶回路１０のＮ２ａの電位とする。

（プログラム動作（Ｓ１３））
図７に示すデータ記憶回路１０の信号ＢＬＣ１、ＢＬＣＬＡＭＰ、ＢＬＳをＶｄｄ＋Ｖｔｈに設定すると、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線がＶｄｄとなり、データ“０”（書き込みを行なう）が記憶されている時、ビット線がＶｓｓになる。また、図２の場合は、選択されたワード線に接続され、非選択ページのセル（ビット線が非選択である）は、書き込まれてはならないため、これらのセルに接続されているビット線もＶｄｄに設定する。

一方、図８に示すロウ選択回路８１と各駆動回路７１−０〜７１−６３、７２−０、７２−１、７３−０、７３−１において、先ず、選択されたブロックに対応するロウ選択回路８１を構成するトランスファゲート８２のゲート電極ＴＧにＶｐｇｍＨ_Ｌ（＝Ｖｐｇｍ_Ｌ＋Ｖｔｈ）が供給される。Ｖｐｇｍ_Ｌ（例えば１５Ｖ）は書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）より低い電圧である。

次に、ＳＧＤ駆動回路７３−１から選択されたブロックのセレクト線ＳＧＤにＶｓｇｄが供給され、選択ワード線にＶｐｇｍ_Ｌが供給され、非選択ワード線にＶｐａｓｓ_Ｌ（例えば５Ｖ）が供給される。Ｖｐａｓｓ_ＬはＶｐａｓｓ（例えば１０Ｖ）より低い電圧である。

次に、選択ブロックに対応するトランスファゲート８２のゲート電極ＴＧに供給される電圧をＶｐｇｍＨ_Ｌ（Ｖｐｇｍ_Ｌ＋Ｖｔｈ）からＶｐａｓｓＨ（Ｖｐａｓｓ＋Ｖｔｈ）に低下させる。すると、選択ワード線はフローティング状態となる。この後、非選択ワード線の電位をＶｐａｓｓ_ＬからＶｐａｓｓに上げる。すると、選択ワード線の電位は、図１１に破線で示すように、隣接する非選択ワード線とのカップリングにより、書き込み電圧Ｖｐｇｍに上昇する。この状態において、ビット線の電位がＶｓｓになっている場合、セルのチャネル電位もＶｓｓであり、ワード線がＶｐｇｍであるため、そのセルがプログラムされる。

一方、ビット線の電位がＶｄｄになっている場合、ＳＧＤがＶｄｄより低い電圧であるため、選択ゲートＳ２がオフとなっている。ここで、非選択ワード線がＶｐａｓｓ、選択ワード線がＶｐｇｍとなるため、カップリングでセルのチャネル電位は、例えばＶｐｇｍ／２となる。このため、そのセルはプログラムされない。

このように、トランスファゲート８２及びワード線の電位を制御することにより、ワード線に書き込み電圧Ｖｐｇｍより低いＶｐｇｍ_Ｌを供給し、隣接ワード線とのカップリングによって、選択ワード線の電位をＶｐｇｍに引き上げてプログラムしている。このため、チップ内において、書き込み電圧Ｖｐｇｍを発生する必要がなく、昇圧回路の回路規模を削減することができる。しかも、周辺回路を構成するトランジスタの耐圧を下げることが可能である。

（プログラムベリファイ（Ｓ１４））
２値の場合、又は、４値の第１ページ場合のプログラムベリファイでは、図９（ａ）に示すベリファイレベル“ａ’”を用いてプログラムベリファイ動作が行われる（Ｓ１４）。先ず、選択されているセルのウェル、ソース線、非選択ビット線の電位がＶｓｓに設定される。この後、選択ワード線にベリファイ電圧（読み出し時の電圧（ａ＝０Ｖ）より若干高い電圧（ａ’＝０．５Ｖ）が供給され、メモリセルの閾値電圧が読み出される。プログラムベリファイ動作は、前述したリード動作とほぼ同様であるため、具体的な説明は省略する。

プログラムベリファイの結果、メモリセルの閾値電圧がベリファイレベル“ａ’”に達している場合、図７に示すＰＤＣは、ハイレベル（データ“１”）となり、ベリファイレベル“ａ’”に達していない場合、ＰＤＣは、ローレベル（データ“０”）となる（Ｓ１５）。ＰＤＣがローレベルの場合、選択ワード線に供給される電圧Ｖｐｇｍ_Ｌを少し上げて、再度プログラム動作が実行される（Ｓ１５、Ｓ１６、Ｓ１３）。

プログラム及びプログラムベリファイは、全てのデータ記憶回路１０のＰＤＣのデータが“１”となるまで繰り返される（Ｓ１５〜Ｓ１３）。全てのデータ記憶回路１０のＰＤＣのデータが“１”となると、第２ページがプログラムされる。

（ステップアップ（Ｓ１６））
本実施形態の場合、プログラムループの最初は、書き込みメモリセルの数が多い。このため、セルのチャネルがＶｓｓになっているセルが多い。しかし、プログラムループの終盤に近づくに従い、非書き込みセルの数が多くなり、書き込みセルの数が少なくなる。このため、セルのチャネルがブーストされるセルが多くなる。チャネルがブーストされるセルが多くなると、カップリングで上がる選択ワード線の電位は高くなる。この状況は、プログラムのループ回数が進むと共に隣接ワード線のカップリングにより選択ワード線のＶｐｇｍが上昇するため、本実施形態のプログラム動作にとって都合が良い。

また、書き込みページ内の、“１”（非書き込み）と“０”（書き込み）のデータの数により、カップリングで上がる選択ワード線の電位が変わってしまうことが考えられる。しかし、近年、チップ内又はチップ外に設けられたコントローラにより、１ページの書き込みデータにおけるデータ“１”とデータ“０”の数がほぼ均一となるように制御されている。このため、１ページ内のデータ“１”とデータ“０”の数の比率に起因する選択ワード線の電位の変化の問題は少ない。

無論、書き込み電圧Ｖｐｇｍに応じて、Ｖｐｇｍ_Ｌ及びＶｐａｓｓ_Ｌの電位を補正することも可能である。また、書き込みページ内の書き込みデータ“１”とデータ“０”の数に応じて、Ｖｐｇｍ_Ｌ及びＶｐａｓｓ_Ｌの電位を補正することも可能である。

（第２ページプログラム）
図１３に示す４値の第２ページプログラムにおいて、アドレスにより第２ページが選択され、第２ページのデータがＳＤＣにロードされる（Ｓ２１）。第２ページプログラムでは、第１ページプログラムにより、メモリセルに書き込みが行なわれたかどうかを調べる必要がある。このため、読み出しレベル“ａ”を用いてメモリセルのデータが読み出される（Ｓ２２）。読み出されたデータは、ＰＤＣに保持される。この後、ＤＤＣ０、ＤＤＣ１、ＴＤＣを用いて、ＳＤＣにロードされた書き込みデータと、ＰＤＣに読み出されたデータが操作され、ＰＤＣにデータが設定される（Ｓ２３）。例えば第１ページのデータが“１”で第２ページのデータが“１”である場合、ＰＤＣにデータ“１”が設定される。第１ページのデータが“１”で第２ページのデータが“０”である場合、ＰＤＣにデータ“０”が設定される。第１ページのデータが“０”で第２ページのデータが“０”である場合、ＰＤＣにデータ“１”が設定される。第１ページのデータが“０”で第２ページのデータが“１”である場合、ＰＤＣにデータ“０”が設定される。

この後、プログラム動作が行われる（Ｓ２４）。第２ページのプログラム動作は、第１ページプログラムと同様であり、選択ワード線の電位が隣接するワード線の電位によりカップリングにより上昇される。

次いで、ベリファイレベル“ｂ’”、“ｃ’”、“ｄ’”を用いてプログラムベリファイ（Ｓ２５、Ｓ２６、Ｓ２７）が行われる。ベリファイの結果、全てのＰＤＣがハイレベルではない場合、選択ワード線に供給される電圧Ｖｐｇｍ_Ｌを少し上げて、再度プログラム動作が実行される（Ｓ２８、Ｓ１６、Ｓ２４）。この動作が、全てのＰＤＣがハイレベルとなるまで繰り返される。

（消去動作）
消去動作は、図３の点線で示すブロック単位で行われる。消去後、セルの閾値は、図９（ｃ）に示すように、メモリセルのデータ“０”となる。

尚、本実施形態において、選択ゲートＳ１、Ｓ２に隣接するセルは、ダミーセルＤＣＳ、ＤＣＤとしてデータを書き込んでいない。この理由は、選択ゲートＳ１、Ｓ２に隣接するセルは、書き込み時に、選択ゲートＳ１、Ｓ２と反対側の１つのメモリセルのみしか非選択ワード線とならない。このため、他のメモリセルに比べて非選択ワード線をＶｐａｓｓＬからＶｐａｓｓに上げたとき、カップリングでＶｐｇｍＬからＶｐｇｍへ上昇する電圧が十分でない。また、選択ゲートに隣接するメモリセルは、近年微細により、素子特性が悪いことが多い。このメモリセルに対して、特別にＶｐｇｍ_Ｌ及びＶｐａｓｓ_Ｌの電位を補正すること、又は、選択ゲートの電圧を予め下げておき、非選択ワード線の電圧をＶｐａｓｓ_ＬからＶｐａｓｓに上げるタイミングで上げることにより、このメモリセルを通常のメモリセルとして使用することも可能である。しかし、書き込み速度の低下や複雑な制御を必要とするため、ダミーセルとしている。

また、上記実施形態において、選択ブロック内の全ての非選択ワード線を一旦低めのＶｐａｓｓ_Ｌに設定した後、Ｖｐａｓｓに上げた。しかし、これに限らず、選択ワード線に隣接する非選択ワード線のみを一旦低めのＶｐａｓｓ_Ｌに設定した後、Ｖｐａｓｓに上げ、他の非選択ワード線は、一定の電圧に設定することも可能である。

さらに、常に、選択ブロック内の選択ワード線の片側の非選択ワード線のみ、一旦低めのＶｐａｓｓ_Ｌにした後Ｖｐａｓｓにしても良い。

上記実施形態によれば、選択ワード線に書き込み電圧Ｖｐｇｍより低いＶｐｇｍ_Ｌを供給し、非選択ワード線にＶｐａｓｓより低いＶｐａｓｓ_Ｌを供給した後、トランスファゲート８２をＶｐｇｍＨ_ＬからＶｐａｓｓＨに下げて選択ワード線をフローティング状態とし、この後、非選択ワード線の電位をＶｐａｓｓ_ＬからＶｐａｓｓに上げ、選択ワード線と非選択ワード線間のカップリングを利用して選択ワード線の電位をＶｐｇｍ_Ｌから書き込み電圧Ｖｐｇｍとしている。このため、チップ内において、書き込み電圧Ｖｐｇｍを発生する必要がなく、Ｖｐｇｍより低いＶｐｇｍ_Ｌを発生すればよい。したがって、チップ内の最高電圧を下げることができるため、昇圧回路の回路規模を削減することができるとともに、周辺回路を構成するトランジスタの耐圧を下げることが可能である。

すなわち、従来のプログラム動作の場合、選択ワード線にＶｐｇｍ（＝例えば２０Ｖ）、非選択ワード線にＶｐａｓｓ（＝例えば１０Ｖ）を供給する必要があった。しかも、選択ワード線にＶｐｇｍを供給するため、トランスファゲートのゲート電極にＶｐｇｍより高いＶｐｇｍＨ（＝Ｖｐｇｍ＋Ｖｔｈ）を供給する必要があった。このため、チップ内にＶｐｇｍ、ＶｐｇｍＨを発生する大きな回路規模の昇圧回路を必要とし、トランジスタもＶｐｇｍ、ＶｐｇｍＨに耐え得る耐圧が必要であった。しかし、本実施形態の場合、上述したように、昇圧回路を小型化でき、トランジスタの耐圧を低下できるという優れた効果を得ることができる。

尚、選択ブロックに対応するトランスファゲート８２のゲート電極ＴＧに供給される電圧をＶｐｇｍＨ_Ｌ（Ｖｐｇｍ_Ｌ＋Ｖｔｈ）からＶｐａｓｓＨ（Ｖｐａｓｓ＋Ｖｔｈ）に低下させたが、ＶｐａｓｓＨ（Ｖｐａｓｓ＋Ｖｔｈ）に低下させず、ＶｐｇｍＨ_Ｌ（Ｖｐｇｍ_Ｌ＋Ｖｔｈ）のままとすることも可能である。

また、図１２に示すステップＳ１５及び図１３に示すステップＳ２８において、全てのデータ記憶回路１０のＰＤＣのデータが“１”となるまで、プログラム動作を繰り返したが、これに限定されるものではない。例えば複数のデータ記憶回路１０のＰＤＣにおけるデータ“１”の数が規定値に達した状態において、プログラム動作を終了させることも可能である。すなわち、現在、エラー訂正技術を用いることにより、多少のエラーを修正することができる。したがって、プログラム動作が終了していないセルがあっても、その数がエラー訂正可能な規定数の範囲内であれば、プログラムが正常に終了したものと見なすことができる。このような構成とすることにより、１ページ内のビット数が増加した場合においてもプログラム動作を高速化することが可能である。

（第２の実施形態）
通常、チップの出荷前のテストは、全セルに対して書き込み動作が行なわれる。このテストは、テスト時間を短縮するため、全ワード線にＶｐｇｍを供給して行われる。しかし、第１の実施形態において説明したように、本発明の場合、選択ワード線の電位は、非選択ワード線をＶｐａｓｓ_ＬからＶｐａｓｓに上げるときのカップリングを利用して、選択ワード線の電位をＶｐｇｍ_ＬからＶｐｇｍに上げている。このため、全ワード線をテストするために時間を要することとなる。

そこで、第２の実施形態は、全ワード線をＶｐｇｍとしてテストする場合、例えば奇数番目のワード線を選択ワード線とし、偶数番目のワード線を非選択ワード線として非選択ワード線をＶｐａｓｓ_ＬからＶｐａｓｓに上げ、選択ワード線の電位をカップリングにより上昇させ、この後、偶数番目のワード線を選択ワード線とし、奇数番目のワード線を非選択ワード線として非選択ワード線をＶｐａｓｓ_ＬからＶｐａｓｓに上げ、選択ワード線の電位をカップリングにより上昇させる。このように制御することより、テスト時間を短縮することが可能である。

尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

第１の実施形態に係る半導体記憶装置の概略構成図。 メモリセルアレイの構成の一例を示す回路図。 メモリセルアレイの構成の他の例を示す回路図。 図４（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。 ＮＡＮＤ型フラッシュメモリを示す断面図。 図５に示す各領域に供給される電圧の例を示す図。 図２、図３に示すデータ記憶回路の一例を示す回路図。 ロウ選択回路と各駆動回路の構成例を示す回路図。 図９（ａ）（ｂ）（ｃ）は、書き込み及び消去動作に伴うメモリセルの閾値電圧分布を示す図。 読み出し及びベリファイリードの動作を示す波形図。 第１の実施形態に係る書き込み動作を示す波形図。 第１ページの書き込み動作を示すフローチャート。 第２ページの書き込み動作を示すフローチャート。

符号の説明

１…メモリセルアレイ、２…ビット線制御回路、７…制御信号及び制御電圧発生回路、１０…データ記憶回路、８１…ロウ選択回路、８２…トランスファゲート、７１−０〜７１−６３…ワード線駆動回路。

Claims (5)

1. ワード線、及びビット線に接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
   入力データに応じて前記ワード線、ビット線の電圧を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、
   前記制御回路は、書き込み動作時、選択セルのワード線に第１の電圧を供給し、前記選択セルに隣接する少なくとも１つのワード線に第２の電圧を供給した後、前記選択セルに隣接する少なくとも１つのワード線の電圧を前記第２の電圧から第３の電圧（第２の電圧＜第３の電圧）とし、前記選択セルのワード線の電圧を前記第１の電圧から第４の電圧（第１電圧＜第４の電圧）とすることを特徴とする半導体記憶装置。
2. 前記選択セルのワード線は、第１の選択トランジスタに接続され、前記選択セルに隣接する少なくとも１つのワード線は、第２の選択トランジスタに接続され、前記第１の選択トランジスタと前記第２の選択トランジスタのゲート電極は共通接続され、共通電圧が供給されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１の選択トランジスタと前記第２の選択トランジスタのゲート電極に供給される前記共通電圧は、選択セルのワード線に前記第１の電圧を供給し、前記選択セルに隣接する少なくとも１つのワード線に前記第２の電圧を供給するため、第５の電圧を供給した後、第６の電圧（第５の電圧＝＞第６の電圧＞第３の電圧）に設定されることを特徴とする請求項２記載の半導体記憶装置。
4. 前記選択セルに隣接する少なくとも１つのワード線は、前記選択セルのワード線の両隣にそれぞれ１本ずつ配置されていることを特徴とする請求項２記載の半導体記憶装置。
5. 前記第２の電圧は、前記第１の電圧以下であることを特徴とする請求項１記載の半導体記憶装置。

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