JP2021197193A - 半導体記憶装置およびその制御方法 - Google Patents
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Abstract
【課題】メモリセルトランジスタに対する消去動作の信頼性を向上させることが可能な半導体記憶装置およびその制御方法を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、複数のメモリセルトランジスタに電気的に接続された第1配線を備える。前記装置はさらに、前記第1配線に第1電圧を印加して、前記メモリセルトランジスタに記憶されたデータを消去する消去部を備える。さらに、前記消去部は、前記第1電圧が、第1値に上昇し、前記第1値から第2値へと低下し、前記第2値に維持される、ように前記第1電圧を印加する。【選択図】図6
Description
本発明の実施形態は、半導体記憶装置およびその制御方法に関する。
半導体記憶装置では、メモリセルトランジスタに対する消去動作の信頼性を向上させることが望ましい。
メモリセルトランジスタに対する消去動作の信頼性を向上させることが可能な半導体記憶装置およびその制御方法を提供する。
一の実施形態によれば、半導体記憶装置は、複数のメモリセルトランジスタに電気的に接続された第1配線を備える。前記装置はさらに、前記第1配線に第1電圧を印加して、前記メモリセルトランジスタに記憶されたデータを消去する消去部を備える。さらに、前記消去部は、前記第1電圧が、第1値に上昇し、前記第1値から第2値へと低下し、前記第2値に維持される、ように前記第1電圧を印加する。
以下、本発明の実施形態を、図面を参照して説明する。図1から図8において、同一の構成には同一の符号を付し、重複する説明は省略する。
(第1実施形態)
図1は、第1実施形態の半導体記憶装置の構成を示すブロック図である。本実施形態の半導体記憶装置は、例えば3次元型のNANDメモリである。
図1は、第1実施形態の半導体記憶装置の構成を示すブロック図である。本実施形態の半導体記憶装置は、例えば3次元型のNANDメモリである。
本実施形態の半導体記憶装置は、メモリセルアレイ1と、センスアンプ2と、複数のロウデコーダ3と、ドライバ回路4と、BL/SLドライバ5と、電圧発生回路6と、検知回路7と、制御回路8とを備えている。ドライバ回路4、BL/SLドライバ5、電圧発生回路6、検知回路7等は、消去部の例である。
メモリセルアレイ1は、複数(ここでは4個)のブロックBLK0〜BLK3を含んでおり、これらのブロックBLK0〜BLK3の各々は、複数(ここでは4個)のメモリグループGP0〜GP3を含んでいる。さらに、これらのメモリグループGP0〜GP3の各々は、複数のNANDストリングSを含んでいる。各NANDストリングSは、互いに直列に接続された複数のメモリセルトランジスタ(メモリセル)と、これらのメモリセルトランジスタを挟むように配置された2つの選択トランジスタ(選択ゲート)とを含んでいる。以下、ブロックBLK0〜BLK3の各々を「ブロックBLK」とも表記し、メモリグループGP0〜GP3の各々を「メモリグループGP」とも表記する。
メモリセルアレイ1は、各NANDストリングSのメモリセル内にデータを記憶することができる。メモリセル内に記憶されたデータは、ブロックBLKごとに一括して消去される。メモリセルアレイ1内のブロックBLKの個数は、本実施形態では4個であるが、4個以外でもよい。同様に、各ブロックBLK内のメモリグループGPの個数は、本実施形態では4個であるが、4個以外でもよい。
センスアンプ2は、メモリセルアレイ1からデータを読み出す際に、読み出したデータを検知し増幅する。また、センスアンプ2は、メモリセルアレイ1にデータを書き込む際に、書き込みデータをメモリセルアレイ1に転送する。
各ロウデコーダ3は、1個のブロックBLKに対応している。本実施形態の半導体記憶装置は、4個のブロックBLKに対応して4個のロウデコーダ3を備えている。各ロウデコーダ3は、データの読み出し時や書き込み時に、対応するブロックBLK内の行を選択する。
ドライバ回路4は、データの読み出し、書き込み、および消去に必要な電圧を、各ロウデコーダ3に供給する。この電圧は、各ロウデコーダ3によりメモリセルに印加される。
BL/SLドライバ5は、データの読み出し、書き込み、および消去に必要な電圧を、後述するビット線および/またはソース線に印加する。BL/SLドライバ5は例えば、メモリセルアレイ1に記憶されたデータを消去する際に、ビット線および/またはソース線に消去電圧VERAを印加する。
電圧発生回路6は、データの読み出し、書き込み、および消去に必要な電圧を発生し、この電圧をドライバ回路4およびBL/SLドライバ5に供給する。電圧発生回路6は例えば、データの消去時に、消去電圧VERAを生成する。
検知回路7は、データの消去時において、電圧発生回路6から発生した消去電圧VERAを監視する。検知回路7はさらに、消去電圧VERAの値に応じてフラグ信号を生成して、ドライバ回路4を制御する。
制御回路8は、本実施形態の半導体記憶装置の動作を制御する。制御回路8は例えば、データの読み出し時、書き込み時、および消去時に、電圧発生回路6の動作を制御して、データの読み出し、書き込み、および消去に必要な電圧を発生させる。
図2は、第1実施形態のNANDストリングSの構成を示す回路図である。
図2は、メモリセルアレイ1内の1本のNANDストリングSを示している。図2に示すNANDストリングSは、互いに直列に接続された複数(ここでは48個)のメモリセルトランジスタMT0〜MT47と、これらのメモリセルトランジスタMT0〜MT47を挟むように配置された2つの選択トランジスタST1、ST2とを含んでいる。選択トランジスタST1の一方の主端子は、メモリセルトランジスタMT47に電気的に接続されており、選択トランジスタST1の他方の主端子は、ビット線BLに電気的に接続されている。選択トランジスタST2の一方の主端子は、メモリセルトランジスタMT0に電気的に接続されており、選択トランジスタST2の他方の主端子は、ソース線SLに電気的に接続されている。以下、メモリセルトランジスタMT0〜MT47の各々を「メモリセルトランジスタMT」とも表記し、選択トランジスタST1、ST2の各々を「選択トランジスタST」とも表記する。
メモリセルアレイ1はさらに、図2に示すように、メモリセルトランジスタMT0〜MT47の制御端子(ゲート端子)に電気的に接続された複数(ここでは48本)のワード線WL0〜WL47と、選択トランジスタST1の制御端子に電気的に接続されたドレイン側選択線SGDと、選択トランジスタST2の制御端子に電気的に接続されたソース側選択線SGSとを備えている。メモリセルアレイ1はさらに、上述のビット線BLおよびソース線SLを備えている。ビット線BLおよびソース線SLは、第1配線の例である。ソース側選択線SGSおよびドレイン側選択線SGDは、第2配線の例である。以下、ワード線WL0〜WL47の各々を「ワード線WL」とも表記する。
ワード線WLは、対応するメモリセルトランジスタMTに電気的に接続されており、対応するメモリセルトランジスタMTの動作を制御するために設けられている。ドレイン側選択線SGDは、選択トランジスタST1の動作を制御するために設けられている。ソース側選択線SGSは、選択トランジスタST2の動作を制御するために設けられている。
ビット線BLは、選択トランジスタST1を介してメモリセルトランジスタMT0〜MT47に電気的に接続されている。ソース線SLは、選択トランジスタST2を介してメモリセルトランジスタMT0〜MT47に電気的に接続されている。ビット線BLおよびソース線SLは例えば、メモリセルトランジスタMT0〜MT47を対象とするデータの読み出し、書き込み、および消去用に使用される。
図2は、メモリセルトランジスタMT0、MT1、・・・MTm、・・・MT23、MT24、・・・MTn、・・・MT46、MT47を示している。mは、1<m<23を満たす任意の整数であり、nは、24<n<46を満たす任意の整数である。図2はさらに、ワード線WL0、WL1、・・・WLm、・・・WL23、WL24、・・・WLn、・・・WL46、WL47を示している。mおよびnについては、後述する図3の説明中で使用する。
図3は、第1実施形態の消去動作について説明するためのグラフである。
図3は、本実施形態の半導体記憶装置の消去動作において使用される種々の電圧を示している。具体的には、図3は、ソース線SLに印加される電圧(消去電圧)VERAと、ソース側選択線SGSに印加される電圧VERA_GIDLと、ワード線WL0〜WL47に印加される電圧VSWL0〜VSWL47とを示している。消去電圧VERAは、第1電圧の例である。電圧VERA_GIDLは、第2電圧の例である。以下、電圧VSWL0〜VSWL47の各々を「電圧VSWL」とも表記する。
消去電圧VERAは、電圧発生回路6(図1参照。以下同様)により生成され、BL/SLドライバ5によりソース線SLに印加される。電圧VERA_GIDLは、電圧発生回路6により生成され、ドライバ回路4およびロウデコーダ3によりソース側選択線SGSに印加される。電圧VSWL0〜VSWL47は、電圧発生回路6により生成され、ドライバ回路4およびロウデコーダ3によりワード線WL0〜WL47に印加される。これらの電圧の値は、図3に示すように、VERA>VERA_GIDL>VSWL0=VSWL24>VSWL1=VSWL25>・・・>VSWLm=VSWLn・・・>VSWL22=VSWL46>VSWL23=VSWL47の関係が成り立つように設定される。
本実施形態では、メモリセルトランジスタMT内に記憶されたデータが、ブロックBLKごとに一括して消去される。具体的には、本実施形態の半導体記憶装置は、あるNANDストリングSのすべてのメモリセルトランジスタMTからデータを一括消去する際に、このNANDストリングSに接続されたソース線SLに消去電圧VERAを印加する。
この際、本実施形態の半導体記憶装置は、このNANDストリングSに接続されたソース側選択線SGSに電圧VERA_GIDLを印加する。その結果、選択トランジスタST2のチャネル領域でGIDL(Gate Induced Drain Leakage)電流が発生する。このGIDL電流は、ソース線SL側からメモリセルトランジスタMT側へと流れる。各メモリセルトランジスタMT内に記憶されたデータは、このGIDL電流により消去される。なお、この消去動作の際に、ワード線WL0〜WL47には電圧VSWL0〜VSWL47が印加される。
本実施形態の半導体記憶装置は、この消去動作の際に、1回以上の消去ベリファイ動作と1回以上の消去電圧印加動作とを交互に繰り返し行う。消去電圧印加動作では、ソース線SLに消去電圧VERAが印加され、ソース側選択線SGSに電圧VERA_GIDLが印加され、各ワード線WLに電圧VSWLが印加される。図3に示すループ回数は、消去電圧印加動作を行った回数を示している。本実施形態では、消去電圧VERAおよび電圧VERA_GIDLは、ループ回数に応じて線形に増加する。一方、電圧VSWLは、ループ回数によらず一定である。
図4は、第1実施形態の半導体記憶装置の構造を示す断面図である。
本実施形態の半導体記憶装置は、基板11と、層間絶縁膜12と、層間絶縁膜13と、複数の絶縁層14と、複数のメモリホールMHとを備えている。図4は、これらのメモリホールMHのうちの2つを示している。本実施形態の半導体記憶装置はさらに、各メモリホールMH内に順に形成されたブロック絶縁膜21、電荷蓄積層22、トンネル絶縁膜23、チャネル半導体層24、およびコア絶縁膜25を備えている。チャネル半導体層24は、半導体層の例である。
本実施形態の半導体記憶装置はさらに、基板11上に形成された複数の配線層として、ソース線SL、ゲート線GL、ソース側選択線SGS、および複数のワード線WLを備えている。ソース線SLは、金属層SLaと、下部半導体層SLbと、中間半導体層SLcと、上部半導体層SLdとを含んでいる。ソース側選択線SGSは、3つの配線層SGSa、SGSb、SGScを含んでいる。
基板11は例えば、シリコン基板などの半導体基板である。図4は、基板11の表面に平行で互いに垂直なX方向およびY方向と、基板11の表面に垂直なZ方向とを示している。本明細書においては、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱う。−Z方向は、重力方向と一致していても一致していなくてもよい。
層間絶縁膜12は、基板11上に形成されている。層間絶縁膜12は、例えばシリコン酸化膜である。層間絶縁膜12は、基板11上に直接形成されていてもよいし、基板11上に他の層を介して形成されていてもよい。
ソース線SLは、層間絶縁膜12上に順に形成された金属層SLa、下部半導体層SLb、中間半導体層SLc、および上部半導体層SLdを含んでいる。金属層SLaは、例えばタングステン層である。下部半導体層SLb、中間半導体層SLc、および上部半導体層SLdは、例えばポリシリコン層である。本実施形態の中間半導体層SLcは、各メモリホールMH内のチャネル半導体層24に接している。これにより、ソース線SLは、各メモリホールMH内のチャネル半導体層24に電気的に接続されている。
層間絶縁膜13は、ソース線SL上に形成されている。層間絶縁膜13は、例えばシリコン酸化膜である。
ゲート線GLは、層間絶縁膜13上に形成されている。ゲート線GLは、例えばポリシリコン層である。
ソース側選択線SGSは、上述のように、3つの配線層SGSa、SGSb、SGScを含んでいる。これらの配線層SGSa〜SGScは、ゲート線GLの上方に互いに離間して積層されている。これらの配線層SGSa〜SGScの間には、複数の絶縁層14が設けられている。同様に、上述の複数のワード線WLは、ソース側選択線SGSの上方に互いに離間して積層されている。これらのワード線WLの間には、複数の絶縁層14が設けられている。各絶縁層14は、例えばシリコン酸化膜を含んでいる。配線層SGSa〜SGScの各々は、例えばタングステン層を含んでいる。各ワード線WLは、例えばタングステン層を含んでいる。
各メモリホールMHは、各絶縁層14、各ワード線WL、ソース側選択線SGSの配線層SGSa〜SGSc、ゲート線GL、および層間絶縁膜13を貫通しており、各メモリホールMHの一部は、ソース線SL内に形成されている。ブロック絶縁膜21、電荷蓄積層22、トンネル絶縁膜23、チャネル半導体層24、およびコア絶縁膜25は、各メモリホールMH内に順に形成されている。ブロック絶縁膜21は、例えばシリコン酸化膜である。電荷蓄積層22は、例えばシリコン窒化膜である。電荷蓄積層22は、ポリシリコン層でもよい。トンネル絶縁膜23は、例えばシリコン酸化膜である。チャネル半導体層24は、例えばポリシリコン層である。本実施形態のチャネル半導体層24は、ソース線SLと電気的に接続され、ゲート線GL、ソース側選択線SGS、および各ワード線WLとは電気的に絶縁されている。コア絶縁膜25は、例えばシリコン酸化膜である。
各メモリホールMH内のブロック絶縁膜21、電荷蓄積層22、トンネル絶縁膜23、チャネル半導体層24、およびコア絶縁膜25は、上述の複数のワード線WLと共に、NANDストリングS(図2参照)を構成している。図4は、当該NANDストリングSに含まれる1つのメモリセルトランジスタMTを点線で示している。
本実施形態のチャネル半導体層24は、図4に示すように、ソース線SLやゲート線GLの側方にn型拡散層を含んでいる。このn型拡散層は、n型不純物を高濃度に含んでいる。本実施形態のチャネル半導体層24はさらに、図4に示すように、ソース側選択線SGS内の配線層SGSaの側方にn−型拡散層を含んでいる。このn−型拡散層は、上記のn型拡散層の上方に位置し、n型不純物の濃度がZ方向に向かって急峻に変化するようにn型不純物を含んでいる。本実施形態では、このn−型拡散層の作用によりGIDL電流を生成することができる。
本実施形態の半導体記憶装置は、ソース線SLに消去電圧VERAを印加し、ソース側選択線SGSに電圧VERA_GIDLを印加することで、選択トランジスタST2のチャネル領域にGIDL電流を生成する。図4に示すn−型拡散層は、選択トランジスタST2のチャネル領域内に設けられている。図4に示すメモリセルトランジスタMT内に記憶されたデータは、このGIDL電流により消去される。図4では、ソース線SLが第1配線の例であり、ソース側選択線SGSが第2配線の例である。
この場合、n−型拡散層内のn型不純物の濃度プロファイルがメモリホールMHごとに大きく異なっていると、GIDL電流の生成量がメモリホールMHごとに大きく異なってしまう。これにより、本実施形態の消去動作の信頼性が低下するおそれがある。そこで、本実施形態の半導体記憶装置は、図6〜図8を参照して説明するような消去動作を採用する。
図5は、第1実施形態の変形例の半導体記憶装置の構造を示す断面図である。
本変形例の半導体記憶装置は、図4に示す構成要素に加えて、ドレイン側選択線SGDと、層間絶縁膜15と、メモリホールMHごとに設けられた埋込半導体層26およびコンタクトプラグ27と、ビット線BLとを備えている。ドレイン側選択線SGDは、4つの配線層SGDa、SGDb、SGDc、SGDdを含んでいる。
これらの配線層SGDa〜SGDdは、ワード線WLと同様に、ワード線WLの上方に互いに離間して積層されている。これらの配線層SGDa〜SGDdの間には、複数の絶縁層14が設けられている。配線層SGDa〜SGDdの各々は、例えばタングステン層を含んでいる。本変形例のドレイン側選択線SGDは、各メモリホールMH内のチャネル半導体層24と電気的に絶縁されている。
層間絶縁膜15は、ドレイン側選択線SGDの上方に形成されている。層間絶縁膜15は、例えばシリコン酸化膜である。本変形例において、各メモリホールMHは、各絶縁層14、各ワード線WL、およびドレイン側選択線SGDの配線層SGDa〜SGDdを貫通しており、各メモリホールMHの一部は、層間絶縁膜15内に形成されている。
各メモリホールMH内では、埋込半導体層26が、コア絶縁膜25上に形成され、チャネル半導体層24に接している。各メモリホールMH上では、コンタクトプラグ27が、埋込半導体層26上に形成され、埋込半導体層26に接している。その結果、図5に示す2つのコンタクトプラグ27はそれぞれ、対応するメモリホールMH内のチャネル半導体層24と電気的に接続されている。
ビット線BLは、層間絶縁膜15内でこれらのコンタクトプラグ27上に形成されている。その結果、本変形例のビット線BLは、各メモリホールMH内のチャネル半導体層24と電気的に接続されている。
本変形例のチャネル半導体層24は、図5に示すように、層間絶縁膜15の側方にn型拡散層を含んでいる。このn型拡散層は、n型不純物を高濃度に含んでいる。本変形例のチャネル半導体層24はさらに、図5に示すように、ドレイン側選択線SGD内の配線層SGDdの側方にn−型拡散層を含んでいる。このn−型拡散層は、上記のn型拡散層の下方に位置し、n型不純物の濃度が−Z方向に向かって急峻に変化するようにn型不純物を含んでいる。本変形例では、このn−型拡散層の作用によりGIDL電流を生成することができる。
本変形例の半導体記憶装置は、ビット線BLに消去電圧VERAを印加し、ドレイン側選択線SGDに電圧VERA_GIDLを印加することで、選択トランジスタST1のチャネル領域にGIDL電流を生成する。図5に示すn−型拡散層は、選択トランジスタST1のチャネル領域内に設けられている。図5に示すメモリセルトランジスタMT内に記憶されたデータは、このGIDL電流により消去される。図5では、ビット線BLが第1配線の例であり、ドレイン側選択線SGDが第2配線の例である。
このように、本変形例の半導体記憶装置は、ソース線SLの代わりにビット線BLに消去電圧VERAを印加し、ソース側選択線SGSの代わりにドレイン側選択線SGDに電圧VERA_GIDLを印加する。図3および図4を参照して説明した消去動作は、本変形例の手法でも実現可能である。
図4を参照して説明した問題は、本変形例でも生じ得る。すなわち、n−型拡散層内のn型不純物の濃度プロファイルがメモリホールMHごとに大きく異なっていると、GIDL電流の生成量がメモリホールMHごとに大きく異なってしまう。これにより、本変形例の消去動作の信頼性が低下するおそれがある。そこで、本変形例の半導体記憶装置は、図6〜図8を参照して説明するような消去動作を採用する。
以下、図6〜図8を参照して、第1実施形態の消去動作のさらなる詳細について説明する。なお、図6〜図8を参照して説明する内容は、ソース線SLをビット線BLに読み替え、ソース側選択線SGSをドレイン側選択線SGDに読み替えることで、図5の変形例にも適用可能である。
図6は、第1実施形態の消去動作について説明するためのグラフである。
曲線C1は、本実施形態の比較例の半導体記憶装置の消去動作時におけるソース線電圧の時間変化を示している。曲線C1’は、本実施形態の半導体記憶装置の消去動作時におけるソース線電圧の時間変化を示している。本実施形態の半導体記憶装置と比較例の半導体記憶装置は、おおむね同じ構成を有しているが、曲線C1、C1’で示すように異なる消去動作を行う。
消去動作時におけるソース線電圧とは、消去動作時にソース線SLに印加される消去電圧VERAのことである。以下の説明では、「ソース線SL」「消去電圧VERA」その他の用語を、本実施形態の半導体記憶装置の説明だけでなく、比較例の半導体記憶装置の説明でも使用する。これらの用語の詳細については、図1〜図5の説明箇所を参照されたい。
本実施形態の消去電圧VERAは、曲線C1’で示すように、ゼロから値V1に上昇し、値V1から値V2へと低下し、その後は値V2に維持される(0<V2<V1)。値V1は消去電圧VERAの最大値であり、値V2は消去電圧VERAの定常値である。符号t1は、本実施形態の消去電圧VERAが値V1に到達する時間を示し、符号t2は、本実施形態の消去電圧VERAが値V2に収束する時間を示している。このように、本実施形態の消去電圧VERAは、定常値V2よりも高い最大値V1に一時的に到達し、その後、最大値V1から定常値V2に低下する。値V1は第1値の例であり、値V2は第2値の例である。なお、上述の図3に示す消去電圧VERAは、より詳細には定常値V2である。
一方、比較例の消去電圧VERAは、曲線C1で示すように、ゼロから値V2に上昇し、その後は値V2に維持される。比較例の消去電圧VERAと本実施形態の消去電圧VERAとの違いは、矢印P1で表されている。本実施形態の消去電圧VERAの波形は、比較例の消去電圧VERAの波形に、矢印P1のような電圧上昇をもたらすキック成分を加えることで実現されている。
図4および図5を参照して説明したように、n−型拡散層内のn型不純物の濃度プロファイルがメモリホールMHごとに大きく異なっていると、GIDL電流の生成量がメモリホールMHごとに大きく異なってしまう。これにより、本実施形態の消去動作の信頼性が低下するおそれがある。そこで、本実施形態の消去動作では、曲線C1’のように変化する消去電圧VERAを使用する。これにより、n−型拡散層内のn型不純物の濃度プロファイルがメモリホールMHごとに大きく異なっていても、異なるメモリホールMH間での消去動作の差異を小さくすることが可能となる。この詳細を図7を参照して説明する。
図7は、第1実施形態の消去動作について説明するための別のグラフである。
図7は、上述の曲線C1’に加えて、曲線C2、C3、C3’を示している。曲線C2は、上記比較例の半導体記憶装置の消去動作時におけるチャネル電圧(チャネル電位)の時間変化を示している。曲線C3も、上記比較例の半導体記憶装置の消去動作時におけるチャネル電圧の時間変化を示している。ただし、曲線C2は、GIDL電流の生成量の多いメモリホールMHでのチャネル電圧の時間変化を示し、曲線C3は、GIDL電流の生成量の少ないメモリホールMHでのチャネル電圧の時間変化を示している。
また、曲線C3’は、本実施形態の半導体記憶装置の消去動作時におけるチャネル電圧の時間変化を示している。ただし、曲線C3’は、曲線C3と同様に、GIDL電流の生成量の少ないメモリホールMHでのチャネル電圧の時間変化を示している。なお、消去動作時におけるチャネル電圧とは、消去動作時にチャネル半導体層24に印加される電圧のことである。
ここで、本実施形態と比較例とを比較する。
比較例のチャネル電圧は、GIDL電流の生成量の多いメモリホールMHでは高い定常値まで上昇するが(曲線C2)、GIDL電流の生成量の少ないメモリホールMHでは低い定常値までしか上昇しない(曲線C3)。符号Dは、曲線C2の定常値と曲線C3の定常値との差分を示している。このように、比較例の消去動作時には、チャネル電圧の定常値がメモリホールMH間でばらついてしまう。比較例では、n−型拡散層内のn型不純物の濃度プロファイルがメモリホールMHごとに大きく異なっているため、GIDL電流の生成量がメモリホールMHごとに大きく異なっている。そのため、上記のようなチャネル電圧のばらつきが生じている(差分Dを参照)。
一方、本実施形態のチャネル電圧は、GIDL電流の生成量の多いメモリホールMHでは比較例と同様に曲線C2のように変化するが、GIDL電流の生成量の少ないメモリホールMHでは比較例とは異なり曲線C3’のように変化する。すなわち、本実施形態のチャネル電圧は、GIDL電流の生成量の多いメモリホールMHで高い定常値まで上昇するだけでなく(曲線C2)、GIDL電流の生成量の少ないメモリホールMHでも高い定常値まで上昇する(曲線C3’)。符号D’は、曲線C2の定常値と曲線C3’の定常値との差分を示している。差分D’は、上述の差分Dよりも小さくなっている(D’<D)。このように、本実施形態によれば、消去動作時においてチャネル電圧の定常値がメモリホールMH間でばらつくことを抑制することが可能となる。
比較例の曲線C3と本実施形態の曲線C3’との違いは、矢印P2で表されている。本実施形態では、消去電圧VERAが、定常値V2より高い最大値V1に一時的に上昇する。消去電圧VERAの一時的な上昇は、GIDL電流の生成量の少ないメモリホールMHにおけるチャネル電圧の上昇を助ける作用を有する。矢印P2は、このような作用により曲線C3が曲線C3’に変化することを示している。これにより、本実施形態ではチャネル電圧の定常値のばらつきが抑制される。
図4および図5を参照して説明したように、n−型拡散層内のn型不純物の濃度プロファイルがメモリホールMHごとに大きく異なっていると、GIDL電流の生成量がメモリホールMHごとに大きく異なってしまう。これにより、本実施形態の消去動作の信頼性が低下するおそれがある。そこで、本実施形態の消去動作では、曲線C1’のように変化する消去電圧VERAを使用する。これにより、GIDL電流の生成量の少ないメモリホールMHにおけるチャネル電圧の上昇を助けることが可能となり、チャネル電圧の定常値のばらつきを抑制することが可能となる。よって、本実施形態によれば、n−型拡散層内のn型不純物の濃度プロファイルがメモリホールMHごとに大きく異なっていても、異なるメモリホールMH間での消去動作の差異を小さくすることが可能となる。これにより、本実施形態の消去動作の信頼性を向上させることが可能となる。
図8は、第1実施形態の消去動作について説明するための別のグラフである。
曲線C4は、上記比較例におけるメモリセルトランジスタMTの閾値電圧Vthとビットカウントとの関係を示している。曲線C4’は、本実施形態におけるメモリセルトランジスタMTの閾値電圧Vthとビットカウントとの関係を示している。本実施形態によれば、図8に示すように、閾値電圧Vthの分布を改善することが可能となる。
以下、図6を再び参照し、本実施形態の消去動作のさらなる詳細を説明する。
上述のように、本実施形態の消去電圧VERAは、ゼロから値V1に上昇し、値V1から値V2へと低下し、その後は値V2に維持される(曲線C1’)。値V1は、値V2よりも大きければ、どのような値に設定してもよい。ただし、値V1が大きすぎると消去動作の無駄が大きくなるため、値V1は、値V2の2倍以下に設定することが望ましく(V1≦2×V2)、例えば、値V2の1.1倍〜1.3倍の値に設定することが望ましい(1.1×V2≦V1≦1.3×V2)。なお、消去電圧VERAの値は例えば、チャネル半導体層24と同様に絶縁層14やワード線WLを貫通し、ソース線SLに電気的に接続されている配線の電位を測定することで測定可能である。
また、本実施形態の消去電圧VERAは、時間t1より前に値V2まで上昇し、時間t1に値V1まで上昇し、時間t1より後(具体的には時間t2)に値V2まで低下する。消去電圧VERAが値V1まで上昇してから値V1まで低下するまでの時間は、どのような値に調整してもよいが、あまり長すぎると消去動作の無駄が大きくなる。そのため、この時間は、1μ秒から100μ秒に調整することが望ましく、例えば、数μ秒から数十μ秒に調整することが望ましい。
本実施形態の消去電圧VERAは、上述のように、例えば電圧発生回路6により生成される。この電圧発生回路6は例えば、出力電圧を値V1と値V2との間で切り替えることが可能なポンプ回路を備えている。この場合、本実施形態の半導体記憶装置は、電圧発生回路6からの出力電圧を値V1と値V2との間で切り替えることで、曲線C1’のような消去電圧VERAをソース線SLに印加することができる。
以上のように、本実施形態の半導体記憶装置は、消去電圧VERAが、値V1に上昇し、値V1から値V2へと低下し、値V2に維持される、ようにソース線SLに消去電圧VERAを印加する。これにより、メモリセルトランジスタMTに対する消去動作の信頼性を向上させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:メモリセルアレイ、2:センスアンプ、3:ロウデコーダ、
4:ドライバ回路、5:BL/SLドライバ、6:電圧発生回路、
7:検知回路、8:制御回路、11:基板、12:層間絶縁膜、
13:層間絶縁膜、14:絶縁層、15:層間絶縁膜、21:ブロック絶縁膜、
22:電荷蓄積層、23:トンネル絶縁膜、24:チャネル半導体層、
25:コア絶縁膜、26:埋込半導体層、27:コンタクトプラグ、
BLK:ブロック、GP:メモリグループ、S:NANDストリング、
MT:メモリセルトランジスタ、ST、選択トランジスタ、
SL:ソース線、GL:ゲート線、SGS:ソース側選択線、
WL:ワード線、BL:ビット線、SGD:ドレイン側選択線
4:ドライバ回路、5:BL/SLドライバ、6:電圧発生回路、
7:検知回路、8:制御回路、11:基板、12:層間絶縁膜、
13:層間絶縁膜、14:絶縁層、15:層間絶縁膜、21:ブロック絶縁膜、
22:電荷蓄積層、23:トンネル絶縁膜、24:チャネル半導体層、
25:コア絶縁膜、26:埋込半導体層、27:コンタクトプラグ、
BLK:ブロック、GP:メモリグループ、S:NANDストリング、
MT:メモリセルトランジスタ、ST、選択トランジスタ、
SL:ソース線、GL:ゲート線、SGS:ソース側選択線、
WL:ワード線、BL:ビット線、SGD:ドレイン側選択線
Claims (10)
- 複数のメモリセルトランジスタに電気的に接続された第1配線と、
前記第1配線に第1電圧を印加して、前記メモリセルトランジスタに記憶されたデータを消去する消去部とを備え、
前記消去部は、前記第1電圧が、第1値に上昇し、前記第1値から第2値へと低下し、前記第2値に維持される、ように前記第1電圧を印加する、
半導体記憶装置。 - 前記第1配線はソース線である、請求項1に記載の半導体記憶装置。
- 前記第1配線はビット線である、請求項1に記載の半導体記憶装置。
- 前記第1配線と前記メモリセルトランジスタとの間に設けられた選択トランジスタと、
前記選択トランジスタに電気的に接続された第2配線とをさらに備え、
前記消去部は、前記第1配線に前記第1電圧を印加し、前記第2配線に前記第1電圧と異なる第2電圧を印加することで発生する電流により、前記メモリセルトランジスタに記憶されたデータを消去する、
請求項1から3のいずれか1項に記載の半導体記憶装置。 - 前記第1配線はソース線であり、前記第2配線はソース側選択線である、請求項4に記載の半導体記憶装置。
- 前記第1配線はビット線であり、前記第2配線はドレイン側選択線である、請求項4に記載の半導体記憶装置。
- 前記複数のメモリセルトランジスタは、
基板の上方に互いに離間して積層された複数のワード線と、
前記ワード線内に設けられた電荷蓄積層と、
前記ワード線内に前記電荷蓄積層を介して設けられた半導体層とを含み、
前記第1配線は、前記半導体層と電気的に接続されている、請求項1に記載の半導体記憶装置。 - 前記第1配線は、前記基板と前記ワード線との間に設けられている、請求項7に記載の半導体記憶装置。
- 前記第1配線は、前記ワード線の上方に設けられている、請求項7に記載の半導体記憶装置。
- 第1電圧を消去部により生成し、
複数のメモリセルトランジスタに電気的に接続された第1配線に前記消去部により前記第1電圧を印加して、前記メモリセルトランジスタに記憶されたデータを消去する、
ことを含み、
前記消去部は、前記第1電圧が、第1値に上昇し、前記第1値から第2値へと低下し、前記第2値に維持する、ように前記第1電圧を印加する、
半導体記憶装置の制御方法。
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