JP2006277926A - 不揮発性半導体メモリ - Google Patents
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Abstract
【課題】バイト単位の書き換えが可能な不揮発性半導体メモリを提供する。
【解決手段】メモリセルアレイは、1個のメモリセルとこれを挟み込む2個のセレクトトランジスタとから構成されるユニットを有する。1ブロックには、1本のコントロールゲート線が配置され、1本のコントロールゲート線に接続されるメモリセルにより1ページが構成される。ビット線には、ラッチ機能を持つセンスアンプが接続される。データ書き換えは、まず、1ページ分のメモリセルのデータをセンスアンプに読み出し、センスアンプでデータの上書きを行い、ページ消去を行った後、センスアンプのデータを1ページ分のメモリセルに書き込む。センスアンプにおけるデータの上書きによりバイト単位のデータ書き換えが可能となる。
【選択図】図10
【解決手段】メモリセルアレイは、1個のメモリセルとこれを挟み込む2個のセレクトトランジスタとから構成されるユニットを有する。1ブロックには、1本のコントロールゲート線が配置され、1本のコントロールゲート線に接続されるメモリセルにより1ページが構成される。ビット線には、ラッチ機能を持つセンスアンプが接続される。データ書き換えは、まず、1ページ分のメモリセルのデータをセンスアンプに読み出し、センスアンプでデータの上書きを行い、ページ消去を行った後、センスアンプのデータを1ページ分のメモリセルに書き込む。センスアンプにおけるデータの上書きによりバイト単位のデータ書き換えが可能となる。
【選択図】図10
Description
本発明は、データの書き換えをバイト単位で行う不揮発性半導体メモリに関する。
従来、データの書き換えをバイト単位で行う不揮発性半導体メモリとしてEEPROMが知られている。
非特許文献1は、FLOTOX(Floating Gate Tunnel Oxide)セルを用い、データの書き換えをバイト単位で行なうようにしたEEPROMを提案する。
図65は、バイト消去が可能なEEPROMのメモリセル部の一例を示す平面図、図66は、図65のLXVI−LXVI線に沿う断面図である。
このEEPROMは、メモリセル部にFLOTOXセルを使用している。FLOTOXセルの特徴は、N+ ドレイン20aとフローティングゲート21aの間に10[nm]程度のトンネル酸化膜22aを配置し、このトンネル酸化膜22aに電界を印加してN+ ドレイン20aとフローティングゲート21aの間で電荷のやりとりを行う点にある。
トンネル酸化膜22aに流れる電流は、FN(Fowler−Nordheim)トンネル現象により生じるFNトンネル電流である。
図67は、MOSキャパシタ部のエネルギーバンド図を示している。
MOSキャパシタ(N+ ドレイン−トンネル酸化膜−フローティングゲート)に電界を印加すると、(1)式に基づき、トンネル酸化膜(SiO2 )にFNトンネル電流が流れる。
I = S・α・E2 exp(−β/E) …(1)
S:面積、E:電界
α = q3 /8πhΦB = 6.94×10−7 [A/V2]
β = −4(2m)0.5 ΦB1.5 /3hq
= 2.54×108 [V/cm]
この式から、FNトンネル電流が流れ始める電界は、約10[MV/cm]であることがわかる。この電界は、理論的には、10[nm]のトンネル酸化膜に10[V]の電圧を印加した場合に相当する。
S:面積、E:電界
α = q3 /8πhΦB = 6.94×10−7 [A/V2]
β = −4(2m)0.5 ΦB1.5 /3hq
= 2.54×108 [V/cm]
この式から、FNトンネル電流が流れ始める電界は、約10[MV/cm]であることがわかる。この電界は、理論的には、10[nm]のトンネル酸化膜に10[V]の電圧を印加した場合に相当する。
ここで、図65及び図66において、N+ ドレイン20aとコントロールゲート23aの間に電圧を印加した場合におけるコントロールゲート23aとフローティングゲート21aの容量比(カップリング比)を0.5とする。
この場合、N+ ドレイン20aとフローティングゲート21aの間のトンネル酸化膜22aに10[V]の電圧を印加するには、N+ ドレイン20aとコントロールゲート23aの間に20[V]という高電圧を印加しなければならない。
例えば、消去時には、N+ ドレイン20aを0[V]、コントロールゲート23aを20[V]に設定して電子をN+ ドレイン20aからフローティングゲートゲート21aに移動させる。また、“1”書き込み時には、N+ ドレイン20aを20[V]、コントロールゲート23aを0[V]に設定して電子をフローティングゲート21aからN+ ドレイン20aに移動させる。
FLOTOXセルを用いたEEPROMの欠点は、図65及び図66に示すように、1ビットを記憶するために、メモリセルと選択トランジスタの2素子を必要とする点にある。
図68は、バイト消去が可能なEEPROMのメモリセル部の他の例を示している。
このEEPROMは、メモリセル部にFLOTOXセルを使用すると共に、メモリセル8ビット(1バイト)に対して1つのバイトコントロール用トランジスタTrを設けた点に特徴を有する。
このようなメモリセル部を使用すると、様々な動作不良(ディスターブ)を回避することができる。しかし、1ビットを記憶するために、2+(1/8)個のトランジスタが必要となるため、セル面積が大きくなってコストが下げられない欠点がある。
このような欠点をなくすために誕生したメモリがフラッシュEEPROMである。従来のEEPROMは、1ビット毎にデータの消去又は書き込みを行うことができるため、非常に使い易かった。
しかし、大きな記憶容量を必要とするコンピュータのハードディスクをEEPROMから構成するような場合、このEEPROMには、1ビット毎にデータの消去又は書き込みを行う機能を持たせる必要がない。ハードディスクにおいては、セクター単位(又はブロック単位)でデータの消去又は書き込みを行う場合がほとんどだからである。
よって、このような1ビット毎の書き換え機能を排除してでも、セル面積の縮小による大きな記憶容量を達成し、製品の低コスト化を図った方が有利であり、このような発想に基づき、フラッシュEEPROMが誕生した。
フラッシュEEPROMについての詳細は、例えば、非特許文献2に記載されている。
図69は、フラッシュEEPROMのメモリセルの構造を示している。
フラッシュEEPROMのメモリセルは、紫外線消去型EPROMのメモリセルと同様に、コントロールゲートとフローティングゲートを有している。フラッシュEEPROMでは、データの書き込みは、紫外線消去型EPROMと同様に、ホットエレクトロンをフローティングゲートに注入することにより行う。消去は、バイト型EEPROMと同様に、FNトンネル現象を利用して電子をフローティングゲートから抜き取ることにより行う。
フラッシュEEPROMにおいて、メモリセルを個別に見た場合の消去動作は、バイト型EEPROMと同じになるが、メモリセルアレイの全体を見た場合の動作は、バイト型EEPROMとは全く異なるものとなる。即ち、バイト型EEPROMは、バイト単位でデータを消去するが、フラッシュEEPROMは、全ビットを一括で消去する。このような動作手法を採用することにより、フラッシュEEPROMは、1ビット当たり1個のトランジスタからなるメモリセル部を実現し、大きな記憶容量を達成している。
なお、フラッシュEEPROMにおけるデータの書き込みは、紫外線消去型EPROMと同様に、1ビット毎に行うことができる。即ち、消去が全ビット一括で行われ、書き込みが1ビット毎に行う事ができる点においては、フラッシュEEPROMと紫外線消去型EPROMは同じとなる。
大きな記憶容量のメモリチップを実現するため、上述したようなフラッシュEEPROMを基にNAND型フラッシュEEPROMが提案されている。
非特許文献3は、NAND型フラッシュEEPROMについて開示する。
NAND型EEPROMのメモリセルアレイ部は、図70及び図71に示すように、複数個(例えば、16個)のメモリセルを直列接続してNAND列とし、その両端に1つずつセレクトトランジスタを接続したNANDユニットから構成される。
NAND型EEPROMでは、1つのメモリセルではなく、1つのNANDユニットに対して、ビット線コンタクト部及びソース線を設ければよく、また、NAND列を構成する複数のメモリセルは、互いに隣接するメモリセル同士で1つの拡散層を共有するため、1ビット当たりのメモリセルサイズを大幅に削減でき、大きな記憶容量のメモリチップを実現できる。
図72は、NOR型フラッシュEEPROMを示している。NOR型フラッシュEEPROMでは、ビット線とソース線の間に1ビット(1つ)のメモリセルが配置される。
上述のNAND型フラッシュEEPROMは、コスト面から見ると、NOR型フラッシュEEPROMに比べて、セルサイズを小さくできるため、ビット単位のコストが低い、という大記憶容量のファイルメモリに適した特徴を持つ。また、機能面から見ると、NAND型フラッシュEEPROMは、NOR型フラッシュEEPROMに比べて、データの書き換えスピードが速い、低消費電力である、という特徴を持つ。
NAND型フラッシュEEPROMの機能面の特徴は、データの書換方式によるものである。即ち、NAND型フラッシュEEPROMの場合、書き込み及び消去は、シリコン基板(チャネル)とフローティングゲートとの間の電荷のやりとりで達成する。
また、電荷のやりとりには、FNトンネル現象を利用している。つまり、書き込みに必要な電流は、シリコン基板(チャネル)からフローティングゲートへ流れるFNトンネル電流であり、書き込みにホットエレクトロンを利用するNOR型フラッシュEEPROMと比較して、NAND型フラッシュEEPROMの消費電流は非常に小さくなる。
64メガビットNAND型フラッシュEEPROMの場合、1ページ(512バイト)単位での書き込みを200[μs]で行うことが可能である。この書き込み時間は、NOR型フラッシュEEPROMにおける1ブロック単位での書き込み時間よりも短い。
表2に示すように、両メモリの長所と短所は、互いに相補の関係にある。例えば、用途に関して、NAND型フラッシュEEPROMは、特定のブロックデータ単位で書き換えを行うことを条件に、データ読み出し用に使用できる。30万画素を有するデジタルカメラでは、1ショットの写真に約0.5メガビットの記憶容量が必要であるため、NAND型フラッシュEEPROMが広く用いられている。
一方、NOR型フラッシュEEPROMは、100[ns]の高速なランダムアクセスが可能であるため、携帯電話などの制御プログラム用メモリとして広く用いられている。
このように、不揮発性半導体メモリの分野では、EEPROM(従来型)、フラッシュEEPROM、NAND型フラッシュEEPROMへと進化し、バイト単位の書き換え機能と引き換えに、メモリセルサイズの縮小化、即ち、1ビット当たりのコスト(ビットコスト)の低減を達成してきた。
しかし、昨今のロジック混載不揮発性メモリでは、バイト単位のデータ書き換えの需要が高まっている。例えば、ICカードにおいては、収入、支出などのお金の管理で一部のデータを書き換える場合、フラッシュEEPROMを用いると、書き換えるデータの量が大きくなりすぎる。
よって、このような欠点をなくすため、バイト単位で書き換えが可能なバイト型EEPROMが必要となる。ところが、バイト型EEPROMは、上述したように、1ビット当り素子数が多く、記憶容量の増大やビットコストの低減には不利である。
現在、不揮発性半導体メモリの主流は、フラッシュEEPROM(NOR型、NAND型など)であるため、フラッシュEEPROMと同一のプロセス及び書き換え方法を有するバイト型EEPROMを開発すれば、市場の要求に応じたEEPROMを低いコストで生産できることになる。
W.Johnson et al.,"A 16Kb Electrically Erasable Nonvolatile Memory,"ISSCC Digest of Technical Papers,pp.152−153,Feb.1982. F.Masuoka etal.,"A new Flash EEPROM cell using triple polysilicon technology,"IEDM Technical Digest,pp.464−467 Dec.1984. F.Masuoka et al.,"New ultra high density EPROM and Flash EEPROM with NAND structured cell,"IEDM Technical Digest,pp.552−555 Dec.1987. A.Lancaster et al.,"A 5V−Only EEPROM with Internal Program/Erase Control",IEEE International Solid−State Circuits Conference,pp.164−165,Feb.1983. W.D.Brown et al.,"Nonvolatile Semiconductor Memory technology",IEEE Press Series on Microelectronic Systems Stu Tewksbury,Series Editor,p.70,p.212,p.316,p.326,p.327,p.344
W.Johnson et al.,"A 16Kb Electrically Erasable Nonvolatile Memory,"ISSCC Digest of Technical Papers,pp.152−153,Feb.1982. F.Masuoka etal.,"A new Flash EEPROM cell using triple polysilicon technology,"IEDM Technical Digest,pp.464−467 Dec.1984. F.Masuoka et al.,"New ultra high density EPROM and Flash EEPROM with NAND structured cell,"IEDM Technical Digest,pp.552−555 Dec.1987. A.Lancaster et al.,"A 5V−Only EEPROM with Internal Program/Erase Control",IEEE International Solid−State Circuits Conference,pp.164−165,Feb.1983. W.D.Brown et al.,"Nonvolatile Semiconductor Memory technology",IEEE Press Series on Microelectronic Systems Stu Tewksbury,Series Editor,p.70,p.212,p.316,p.326,p.327,p.344
本発明は、フラッシュEEPROMと同一のプロセスで形成でき、さらに、フラッシュEEPROMと同一の書き換え方法を採用でき、バイト単位のデータ書き換えも可能な新規な不揮発性半導体メモリを提供する。
本発明の不揮発性半導体メモリは、第1コントロールゲート線と、第1コントロールゲート線に共通に接続される1ページ分の第1メモリセルユニットと、1ページ分の第1メモリセルユニットにビット線を介して接続される1ページ分のセンスアンプと、第1メモリセルユニットのデータをセンスアンプに読み出し、センスアンプにおいて1ページ分のデータのうち書き換えの対象となる1ページ未満のデータに対してデータの上書きを行い、1ページ分の第1メモリセルユニットのデータを消去してから上書き後のセンスアンプのデータを1ページ分の第1メモリセルユニットに書き込む手段とを備える。
本発明の例によれば、フラッシュEEPROMと同一のプロセスで形成でき、さらに、フラッシュEEPROMと同一の書き換え方法を採用でき、バイト単位のデータ書き換えも可能な新規な不揮発性半導体メモリを提供できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
図1は、本発明のバイト型EEPROMのメモリセルを示している。図2は、図1のメモリセルの等価回路を示している。図3は、メモリセルアレイの全体の回路構成を示している。
メモリセルMCは、コントロールゲートとフローティングゲートを有し、フラッシュEEPROMのメモリセルと同じ構造となっている。メモリセルMCの両端には、それぞれ1つずつセレクトトランジスタST1,ST2が接続されている。セレクトトランジスタST1は、ビット線コンタクト部BCを経由してビット線に接続され、セレクトトランジスタST2は、ソース線SLに接続される。
メモリセルMC及びセレクトトランジスタST1,ST2により1つのメモリセルユニットが構成され、メモリセルアレイは、複数のメモリセルユニットがアレイ状に配置されることにより実現される。
ロウ方向に配置される複数のメモリセルユニットにより1つのブロックが構成される。1つのブロック内には、ロウ方向に延びる1本のコントロールゲート線CGLが配置される。1本のコントロールゲート線CGLに接続されるメモリセルをまとめて1ページと呼ぶ。
消去動作は、1ページごとに行うことができる。メモリセルに対する書き込み及び読み出しの各動作も、カラムごとにラッチ機能を持つセンスアンプを設けることで、1ページ同時に行うことができる。但し、データの入出力は、例えば、ビットごとにシリアルに行われる。
また、このような構成により、バイト単位のデータ書き換えが可能となる。
本発明のバイト型EEPROMは、構造面で見ると、NAND型フラッシュEEPROMにおいて1つのNANDユニット内のメモリセルを1つにしたものと考えることができる。但し、本発明のバイト型EEPROMは、機能面で見ると、NAND型フラッシュEEPROMとは大きく異なっている。これについては、動作の説明で詳述する。
本発明のバイト型EEPROMの構造面での長所について説明する。
本発明のバイト型EEPROMのメモリセル部は、NAND型フラッシュEEPROMのメモリセル部と比べると、1つのユニットを構成するメモリセルの数が異なるだけである。よって、本発明のバイト型EEPROMでは、NAND型フラッシュEEPROMのプロセスをそのまま採用できるため、バイト単位の消去が可能であるにもかかわらず、記憶容量を増大でき、かつ、生産コストも低減できる。
例えば、デザインルールを0.4[μm]とした場合、1個のメモリセルの面積(短辺長a×長辺長b)は、短辺長aが1.2[μm]、長辺長bが3.2[μm]であるため、3.84[μm2 ]となる。一方、図65及び図66に示すような従来のバイト型EEPROMでは、デザインルールを0.4[μm]とした場合、1個のメモリセルの面積は、36[μm2 ]となる。
つまり、メモリセルアレイ部に関しては、単純に計算しても、本発明のバイト型EEPROMは、従来のバイト型EEPROMに比べて、約10倍の記憶容量を実現できる。
また、本発明のバイト型EEPROMは、NAND型フラッシュEEPROMと同一のプロセスで製造可能であるため、ロジック混載不揮発性メモリへの応用も容易である。
また、本発明のバイト型EEPROMのメモリセルは、NAND型フラッシュEEPROMのメモリセルと同じ構造であるため、1つのメモリセルについて見れば、フラッシュEEPROMの書き換え方式、即ち、FNトンネル現象を利用した書き換え方式をそのまま採用できる。
但し、メモリセルアレイ全体として見た場合には、本発明のバイト型EEPROMは、バイト単位のデータ書き換え(バイト消去)が行える点でNAND型フラッシュEEPROMと異なる。
以下、本発明のバイト型EEPROMの消去動作、書き込み動作及び読み出し動作について順次説明する。
消去動作時、選択ブロックのコントロールゲート(ワード線)CGLには接地電位が印加され、非選択ブロックのコントロールゲートCGLはフローティング状態に設定される。
この後、例えば、21[V]、3[ms]の消去パルスがバルクに印加される。ここで、バルクとは、シリコン基板に形成されるウエルのことであり、メモリセルMC及びセレクトトランジスタSL1,SL2は、全て、このウエル中に形成される。
消去パルスがバルクに印加されると、選択ブロックのメモリセルMCでは、バルクとコントロールゲートの間に消去電圧(21[V])が加わり、フローティングゲート中の電子がFN(Fowler−Nordheim)トンネル現象によりチャネル(ウェル)に移動する。その結果、メモリセルの閾値電圧は、−3[V]程度となる。
本発明のバイト型EEPROMでは、消去動作においてメモリセルの閾値電圧の絶対値が極端に大きくなる過消去を問題としなくてもよい。よって、1個の消去パルスで、閾値電圧が−3[V]程度になるような条件で消去動作を行い、消去時間(閾値電圧が所定値未満になったかを確認するベリファイを行う場合はこれに要する時間も含む)を短くすることができる。
本発明のバイト型EEPROMが過消去を問題としない理由は、1つのメモリセルMCの両端にセレクトトランジスタST1,ST2が接続されているためである。即ち、データ読み出し時には、非選択メモリセルを常にオフ状態にし、選択メモリセルをデータに応じてオン又はオフ状態にする必要があるが、過消去は、この非選択メモリセルをオン状態にしてしまう。セレクトトランジスタST1,ST2を設けておけば、非選択メモリセルがオン状態になっても、非選択メモリセルのデータがビット線に導かれることはないため、メモリの動作に関して不都合はない。
消去動作時、非選択ブロックのコントロールゲートCGLはフローティング状態に設定されている。よって、非選択ブロックのメモリセルMCでは、バルク(ウエル)の電位が上昇しても、コントロールゲートCGLとバルクの容量カップリングにより、コントロールゲートCGLの電位も上昇するため、データの消去は行われない。
コントロールゲートCGLは、ポリシリコン、ポリシリコンと金属シリサイドの積層などから構成される。また、コントロールゲートCGLは、金属配線を経由してワード線ドライブ用MOSトランジスタのソースに接続される。よって、コントロールゲートには、ワード線ドライブ用トランジスタのソースの接合容量、ソースとゲートのオーバラップ容量、コントロールゲートと金属配線の間の容量、コントロールゲートとバルク(ウエル)の間の容量などが接続される。
これらの容量の中でも、コントロールゲートとバルク(ウエル)の間の容量は、特に大きい。つまり、コントロールゲートとバルクの間のカップリング比は、約0.9と非常に大きくなるため、非選択ブロックのメモリセルMCでは、コントロールゲートCGLとバルクの容量カップリングにより、FNトンネル電流が流れるのを防ぐことができる。
消去ベリファイでは、例えば、選択ブロック内の全てのメモリセルの閾値電圧が−1[V]以下になったか否かを検証する。本発明では、上述のように、過消去が問題とならないため、過消去の検証は必要がない。また、−3[V]程度まで確実に閾値電圧を下げることができる条件で消去を行い、ベリファイを省略することもできる。
“0”書き込み動作時、選択ブロックのビット線側のセレクトトランジスタST1をオン状態にし、ソース線側のセレクトトランジスタST2をオフ状態にし、書き込み実行(“0”書き込み)のメモリセルに対しては、ビット線BLiを0[V]にし、書き込み禁止(“1”書き込み)のメモリセルに対しては、ビット線BLiを電源電位VCC(例えば、3.3[V])にする。
書き込み実行のメモリセルのチャネルには、ビット線BLiからセレクトトランジスタST1を経由して電位0[V]が印加される。よって、書き込み実行のメモリセルのチャネル電位は、接地電位となる。
そして、選択ワード線(コントロールゲート)に書き込み電位が印加されると、選択ワード線に接続される選択メモリセルのうち、書き込み実行のメモリセルのフローティングゲートとチャネルの間には、大きな電位差が生じる。よって、書き込み実行のメモリセルでは、FNトンネル現象により、電子がチャネルからフローティングゲートへ移動する。
一方、書き込み禁止のメモリセルにおいては、チャネルは、電源電位VCCに充電され、かつ、フローティング状態に設定されている。そして、選択ワード線(コントロールゲート)に書き込み電位が印加されると、コントロールゲート、フローティングゲート、チャネル、バルク(ウエル)の直列容量結合により、チャネル電位も自動的に昇圧される。
よって、選択ワード線に接続される書き込み禁止のメモリセルのフローティングゲートとチャネルの間には大きな電位差が生じることはなく、チャネルからフローティングゲートへ電子が移動することもない。
このように、書き込み禁止のメモリセルに対しては、コントロールゲートとチャネルの間のカップリング比を大きくし、かつ、チャネルの充電を十分に行なっておくことで、選択ワード線に書き込み電位が印加されたときのチャネル電位(書き込み禁止電位)を十分に高くできる。
コントロールゲートとチャネルの間のカップリング比Bは、以下の式により算出される。
B = Cox/(Cox+Cj)
ここで、Coxは、コントロールゲートとチャネルの間のゲート容量の総和、Cjは、メモリセルのソースとドレインの接合容量の総和である。
ここで、Coxは、コントロールゲートとチャネルの間のゲート容量の総和、Cjは、メモリセルのソースとドレインの接合容量の総和である。
メモリセルのチャネル容量は、これらゲート容量の総和Coxと接合容量の総和Cjの合計となる。
なお、セレクトトランジスタのゲートとソースのオーバーラップ容量、ビット線とソース・ドレインの間の容量などは、チャネル容量に比べると、非常に小さいため、ここでは無視している。
読み出し動作時、ビット線をプリチャージ電位に充電した後、図4及び図5に示すように、選択メモリセルのコントロールゲート(選択ワード線)には、0[V]を印加し、選択メモリセルの両側のセレクトトランジスタのゲートには、電源電位VCCを印加し、非選択メモリセルの両側のセレクトトランジスタのゲートには、0[V]を印加する。この時、選択メモリセルの両側のセレクトトランジスタは、オン状態、非選択メモリセルの両側のセレクトトランジスタは、オフ状態となる。
選択メモリセルのうち、データ“1”が書き込まれているメモリセル、即ち、消去状態のメモリセルについては、閾値電圧が負のディプレッション・モードとなっているため、オン状態となり、ビット線の電位が下がる。逆に、データ“0”が書き込まれているメモリセルについては、閾値電圧が正のエンハンスメント・モードとなっているため、オフ状態となり、ビット線の電位は、プリチャージ電位に維持される。
このように、データ“0”、“1”の判断は、ビット線からソース線にセル電流が流れるか否かによって行う。ビット線の電位の変化は、センスアンプにより増幅(検知)される。
本発明のバイト型EEPROMによれば、メモリセルMCは、セレクトトランジスタに挟まれているため、以下の長所を有する。
第一に、読み出し電位を0[V]とする場合、図6に示すように、消去後又は書き込み後の閾値電圧分布は、負(データ“1”)又は正(データ“0”)になっていればよい。即ち、“1”と“0”を区別するベリファイ機能を設ければ、過消去や過書き込みを検知するベリファイ機能を設けなくてもよい。よって、従来のフラッシュEEPROMで行われているような複雑なベリファイは必要なくなる。また、本発明では、過消去により負の閾値電圧の絶対値が大きくなったり、過書き込みにより正の閾値電圧の絶対値が大きくなる場合でも、正常な読み出し動作が可能である。よって、ゲート酸化膜(トンネル酸化膜)に加わる電界を高く設定し、消去時間及び書き込み時間を短くすることができる。
第二に、NAND型フラッシュEEPROMのように、消去及び書き込みは、共に、FNトンネル現象を利用したフローティングゲートとチャネルの間での電荷のやりとりにより行われる。よって、データ書き換え時の消費電流を非常に小さく抑えることができ、1回の書き換え動作で同時に書き換えるメモリセルの数を増大させることができる。
第三に、本発明のバイト型EEPROMは、NAND型フラッシュEEPROMとは異なり、セレクトトランジスタの間のメモリセルは、1つのみである。つまり、セレクトトランジスタの間に選択メモリセルと非選択メモリセルが混在することはないため、読み出し時に、非選択メモリセルを常にオン状態にしてパストランジスタとして機能させる必要もない。よって、過書き込みを防止するための処置は不要である。
また、読み出し時に、非選択メモリセルを常にオン状態にしておく必要がないため、選択メモリセルのコントロールゲートを0[V]として読み出しを行う場合に、非選択メモリセルのコントロールゲートも0[V]とし、リードリテンション(Read Retention)を考慮しなくてもよくなる。
即ち、従来のNAND型フラッシュEEPROMでは、セレクトトランジスタの間に複数のメモリセルが直列接続されているため、読み出し時、選択メモリセルのコントロールゲートを0[V]とし、非選択メモリセルのコントロールゲートをVread(=4.5V)としていた。これが、リードリテンションを縮める原因になっていた。
本発明では、セレクトトランジスタの間には1つのメモリセルのみが接続されるため、読み出し時、全てのメモリセルのコントロールゲートを0[V]とし、メモリセルの両端のセレクトトランジスタのオン/オフのみにより、メモリセルの選択/非選択を決定することができる。
また、ビット線とメモリセルの間にセレクトトランジスタを接続しているため、読み出し時に、非選択メモリセルを常にオフ状態にしておく必要もない。よって、過消去を防止するための処置も不要である。
また、“0”書き込み時において、非選択ワード線(コントロールゲート)に中間電位(書き込み電位の約1/2の電位)を与える必要がない。メモリセルとビット線の間にセレクトトランジスタが存在すると共に、セレクトトランジスタの間のメモリセルも1個のみだからである。
また、非選択ワード線に中間電位を与えなくても、誤書き込みを防止できるため、書き込みの信頼性が高くなる。また、ページ単位(又はビット単位)の書き換えが可能となる。読み出し時においても、パストランジスタがないため、セル電流を大きくできる。よって、高速な読み出しが可能となり、読み出し時のデータ保持特性が向上する。
表3は、上述の消去、書き込み、読み出しのそれぞれの動作におけるセレクトゲート線SSL,GSL、コントロールゲート線(ワード線)CGL、ビット線BLi、セルソース線SL、セルPウェルの電位を示している。
消去動作においては、選択ブロックのコントロールゲート線CGLは、0[V]に設定され、非選択ブロックのコントロールゲート線CGL及び全てのセレクトゲート線SSL,GSLは、フローティング状態に設定される。
この状態において、セルPウェルに消去電位Vera、例えば、21[V]が印加されると、フローティング状態の全てのセレクトゲート線SSL,GSLの電位と非選択ブロックのコントロールゲート線CGLの電位は、セルPウェルとの容量カップリングによって、Vera×β(但し、βは、カップリング比)になる。
ここで、βを0.8とすると、フローティング状態の全てのセレクトゲート線SSL,GSLの電位と非選択ブロックのコントロールゲート線CGLの電位は、16.8[V]に上昇することになる。
消去動作時、ビット線BLi及びセルソース線SLに接続されるN+ 拡散層とセルPウェルとからなるpn接合は、順方向にバイアスされる。このため、ビット線BLi及びセルソース線SLは、Vera−Vbに充電される。なお、Vbは、pn接合のビルトイン・ポテンシャルである。
書き込み動作においては、“1”データを書き込む選択メモリセルに接続されるビット線BLi、即ち、消去状態を維持する選択メモリセルに接続されるビット線BLiは、電源電位(例えば、3.3[V])VCCに設定され、“0”データを書き込む選択メモリセルに接続されるビット線BLiは、0[V]に設定される。
選択ブロックのビット線側のセレクトゲート線SSLは、電源電位VCCに設定され、セルソース線側のセレクトゲート線GSLは、0[V]に設定され、コントロールゲート線CGLは、書き込み電位(例えば、18[V])Vprogに設定される。
非選択ブロックのセレクトゲート線SSL,GSL、コントロールゲート線CGL及びセルPウェルは、0[V]に設定される。
セルソース線は、0[V]に設定される。但し、選択ブロック内の“1”データを書き込むメモリセルのチャネル電位が、コントロールゲート線CGLとの容量カップリングにより昇圧され、パンチスルーによりセルソース線のリーク電流が問題となる場合には、セルソース線の電位は、電源電位VCCに設定するのがよい。
読み出し動作においては、選択ブロックのセレクトゲート線SSL,GSLは、電源電位VCCに設定され、コントロールゲート線CGLは、0[V]に設定される。データ読み出し前にビット線をプリチャージする方式の場合、ビット線BLiは、プリチャージ電位(例えば、1.2[V])VBLに設定される。
選択メモリセルのうち“1”データが記憶されているものは、オン状態となり、セル電流が流れるため、ビット線BLiは、0[V]に放電される。一方、選択メモリセルのうち“0”データが記憶されているものは、オフ状態となり、セル電流が流れないため、ビット線BLiは、プリチャージ電位VBLを保持することになる。
読み出し動作において、選択ブロックのコントロールゲート線CGLに電源電位(例えば、3.3V)VCCを与えて読み出し動作を行いたい場合には、メモリセルの閾値分布を図7に示すように設定すればよい。
表4は、図7の閾値分布を有する場合の消去、書き込み、読み出しのそれぞれの動作におけるセレクトゲート線SSL,GSL、コントロールゲート線(ワード線)CGL、ビット線BLi、セルソース線SL、セルPウェルの電位を示している。
本発明では、上述したように、メモリセルの両端にセレクトトランジスタが設けられているため、消去後(“1”データ)のメモリセルの閾値分布の裾野が正から負に跨っていてもよい。
図8は、本発明のバイト型EEPROMの回路ブロックの主要部を示している。
このEEPROMは、上述のように、1つのメモリセルを2つのセレクトトランジスタで挟み込んだ3素子から成るメモリセルユニットをマトリックス状に配置したメモリセルアレイ11、メモリセルアレイ11上においてロウ方向に複数本配置されたコントロールゲート線10a及びメモリセルアレイ11上においてカラム方向に複数本配置されたビット線10bを有している。
ロウデコーダ12は、ロウ、即ち、コントロールゲート線10aの選択を行う。選択されたコントロールゲート線10aに接続されるメモリセルのデータは、カラムごとに設けられたデータラッチ機能を持つセンスアンプから成るセンスアンプ回路13に入力される。カラムデコーダ14は、カラム、即ち、ビット線BLiの選択を行う。
選択されたカラムのセンスアンプのデータは、データ入出力バッファ18を経由してメモリチップの外部に出力される。メモリチップの内部に入力されるデータは、データ入出力バッファ18を経由して選択されたカラムのラッチ機能を持つセンスアンプにラッチされる。
昇圧回路16は、書き込み動作や消去動作に必要な高電圧を生成する。制御回路17は、メモリチップの内部の各回路の動作を制御すると共に、メモリチップの内部と外部のインターフェースをとる役割を果たす。制御回路17は、メモリセルに対する消去、書き込み、読み出しの各動作を制御するシーケンス制御手段(例えば、プログラマブルロジックアレイ)を含んでいる。
図9は、図8のセンスアンプ回路13のうち1本のビット線BLiに接続されるラッチ機能を持つセンスアンプを示している。
センスアンプは、一方の出力が他方の入力となる2つのCMOSインバータI1,I2から成るラッチ回路21を主体とする。ラッチ回路21のラッチノードQは、カラム選択用のNMOSトランジスタM8を経由してI/O線に接続される。また、ラッチノードQは、センスアンプ遮断用のNMOSトランジスタM4とビット線電位クランプ用のNMOSトランジスタM1を経由してビット線BLiに接続される。
NMOSトランジスタM1,M4の接続ノードがセンスノードNsenseとなる。センスノードNsenseには、プリチャージ用のPMOSトランジスタM2とディスチャージ用のNMOSトランジスタM3が接続される。プリチャージ用のPMOSトランジスタM2は、プリチャージ制御信号Loadに基づいて所定期間にセンスノードNsenseの充電を行う。ディスチャージ用のNMOSトランジスタM3は、ディスチャージ制御信号DCBに基づいてセンスノードNsenseの電荷を放電する。
ラッチ回路21のラッチノードQbには、制御信号φL1に基づいてラッチノードQbを強制的に接地するためのリセット用NMOSトランジスタM5が接続される。ラッチ回路21のラッチノードQには、制御信号φL2に基づいてラッチノードQを強制的に接地するためのリセット用NMOSトランジスタM6が接続される。
リセット用NMOSトランジスタM5,M6の共通ソースは、センスノードNsenseの電位により制御されるセンス用NMOSトランジスタM7を経由して接地点に接続される。センス用NMOSトランジスタM7は、NMOSトランジスタM5,M6と共にラッチ回路21のリセット用としても用いられる。
図10は、本発明のバイト型EEPROMのバイト単位の書き換え動作の概略的なフローチャートを示している。
このフローチャートに示すシーケンス動作は、図8の制御回路17により制御される。以下、このフローチャートに従って、バイト単位のデータ書き換え動作について説明する。
バイト単位のデータ書き換えモードになると、まず、選択されたコントロールゲート線(ワード線)に接続されるメモリセルの1ページ分のデータがセンスアンプ回路に読み出される(ページ逆読み出し)。そして、センスアンプ回路には、この1ページ分のデータがラッチされる(ステップST1)。
次に、アドレスで指定されたカラムに対応するバイトデータがロードされる。このロードされたバイトデータは、センスアンプ回路にラッチされている1ページ分のデータのうちデータ書き換えを行うバイトデータに対して上書きされる(ステップST2)。
次に、選択されたコントロールゲート線に接続されるメモリセルの1ページ分のデータが同時に消去(ページ消去)される(ステップST3)。消去後には、選択されたコントロールゲート線に接続される各メモリセルに対して、消去が完全に行われたか、消去が行われ過ぎていないかを検証する消去ベリファイが行われる(ステップST4,5)。
そして、1ページ分の全てのメモリセルの閾値が所定範囲内となるまでページ消去及び消去ベリファイが繰り返し行われ、1ページ分の全てのメモリセルの閾値が所定範囲内(消去完了)となったときは、次の動作に移る(ステップST3〜5)。
なお、ラッチ機能を持つセンスアンプ回路が1本のビット線に対して1つのみ存在する場合(1ページ分しかない場合)、消去ベリファイの結果によっては、センスアンプ回路のデータが破壊される可能性がある。よって、このような場合には、消去ベリファイを行わずに、消去を1回で終了させる。
この後、選択されたコントロールゲート線に接続されるメモリセルに対して、センスアンプ回路にラッチされている1ページ分のデータが同時に書き込まれる(ステップST6)。書き込み後には、選択されたコントロールゲート線に接続される各メモリセルに対して、書き込みが完全に行われたか、書き込みが行われ過ぎていないかを検証する書き込みベリファイが行われる(ステップST7,8)。
そして、1ページ分の全てのメモリセルの閾値が所定範囲内となるまでページ書き込み及び書き込みベリファイが繰り返し行われ、1ページ分の全てのメモリセルの閾値が所定範囲内(書き込み完了)となったときは、バイト単位のデータ書き換え動作を終了させる。
なお、高い書き込み電位を用い、1回の書き込みパルスで1回の書き込みを行う場合には、書き込みベリファイを省略することもできる。
図11乃至図14は、図10の主要ステップにおける選択メモリセルのデータとセンスアンプ回路のノードQb(図9)の状態を示している。
図11は、選択されたコントロールゲート線(ワード線)に接続されるメモリセルの1ページ分のデータがセンスアンプ回路に読み出された状態を示している(ステップST1に対応)。
メモリセルのデータが“0”(閾値電圧が正)の場合、ビット線BLiの電荷は放電されず、プリチャージ電位を維持する。よって、図9のセンスノードNsenseは電源電位VCCとなる。制御信号φL2を電源電位VCCとすると、ノードQは接地電位VSS、即ち、“0”となる。
逆に、メモリセルのデータが“1”(閾値電圧が負)の場合、ビット線BLiの電荷は放電される。よって、図9のセンスノードNsenseは接地電位VSSとなる。制御信号φL2を電源電位VCCとすると、ノードQは電源電位VCC、即ち、“1”となる。
図12は、センスアンプ回路にラッチされた1ページ分のデータのうちアドレスで指定されたバイトデータ(8ビットデータ)に対して、データの上書きが行われた状態を示している(ステップST2に対応)。
図13は、選択されたコントロールゲート線(ワード線)に接続されるメモリセルのデータを消去(ページ消去)した状態を示している(ステップST3に対応)。ページ消去により、選択されたコントロールゲート線に接続されるメモリセルのデータは、全て“1”となる。
図14は、選択されたコントロールゲート線(ワード線)に接続されるメモリセルに対して、センスアンプ回路にラッチされた1ページ分のデータを書き込み(ページ書き込み)した状態を示している(ステップST6に対応)。
このように、メモリセルアレイ11に対しては、動作上は、ページ単位のデータ書き換えとなっているが、実際は、バイト単位のデータの書き換えが行われたことになる。
次に、図15及び図16のタイミングチャートを参照しながら、ページ書き込み、書き込みベリファイのための読み出し動作を、図9のセンスアンプ回路の動作を中心にして詳細に説明する。
なお、図15及び図16は、1つのタイミングチャートを二つに分割したそれぞれの部分を示すものであり、図15のt5と図16のt5は、同じ時刻を表している。即ち、図15の後半部の波形と図16の前半部の波形が一部重複している。
チップ外部からチップ内部に書き込みを指示するコマンドが入力されると、書き込み動作が開始される。
まず、センスノードNsenseをリセットするために、制御信号DCBを電源電位VCCにする。この時、MOSトランジスタM3がオンして、センスノードNsenseが接地される(t1)。
また、制御信号DCBと共に制御信号BLSHFも電源電位VCCにすると、MOSトランジスタM1がオンして、ビット線BLiが接地される。
書き込みデータをセンスアンプ回路にロードする前に、データラッチ制御信号φL1を電源電位VCC、プリチャージ制御信号Loadを接地電位VSSにする。この時、MOSトランジスタM5,M7がオンして、ラッチ回路21のラッチノードQbが強制接地され、データがリセットされる。即ち、センスアンプ回路20の全てのセンスアンプにおいて、ラッチ回路21のラッチノードQが電源電位VCC、ラッチノードQbが接地電位VSSになる(t2)。
次に、I/O線から書き込みデータがロードされ、センスアンプ回路20の各ラッチ回路21にデータがラッチされ、ノードQ,Qbはロードデータに応じて“H”、“L”に設定される(t3)。
具体的には、“0”書き込みを行なうメモリセルに対応するセンスアンプのラッチ回路21では、ラッチノードQに“L”(=VSS)が与えられ、“1”書き込み(書き込み禁止)のメモリセルに対応するセンスアンプのラッチ回路21では、ラッチノードQに“H”(=VCC)が与えられる。
次に、制御信号BLSHF,SBLが“H”になって、センスアンプ回路20の各ラッチ回路21にラッチされたデータに基づき、各ビット線の充電が開始される(t4)。
即ち、“0”書き込みを行なうメモリセルに接続されるビット線BLiは接地電位VSSに設定され、“1”書き込み(書き込み禁止)のメモリセルに接続されるビット線は電源電位VCCに充電される。選択されたコントロールゲート線(ワード線)は、書き込み電圧Vprog(20[V]程度)に設定される。
この動作によって、1ページ分のメモリセルへの書き込みが行われる。
データ書き込みが終了した後、データ書き込みがきちんと完了しているか否かを検証する書き込みベリファイが開始される。
まず、書き込みベリファイのための読み出しが行われる。このベリファイ読み出し動作は通常の読み出し動作と同じである。
制御信号DCBを電源電位VCCに設定すると、MOSトランジスタM3がオンして、センスノードNsenseが強制的に接地される(t5)。
続いて、選択されたコントロールゲート線CGLには、参照電位Vref(0.5[V]程度)が与えられ、セレクトゲート線SSL,GSLには電源電位VCCが与えられると、ベリファイ読み出しが行われる(t6)。
読み出しに際しては、ビット線プリチャージ型のセンス方式、電流検知型のセンス方式などを用いることができる。ビット線プリチャージ型のセンス方式では、ビット線BLiをプリチャージし、フローティング状態にした後、メモリセルのデータに応じてビット線の電位を維持又は低下させる。電流検知型のセンス方式については、以下に詳述する。
時刻t6において、制御信号BLSHFを昇圧電位VCC+αから電位VCC−αにクランプし、MOSトランジスタM1に流れるメモリセル電流とセンスノードNsenseを充電するMOSトランジスタM2の電流とのバランスにより読み出しを行なう。そして、ビット線BLiの電位が、例えば、0.9[V]まで上昇すると、MOSトランジスタM1がカットオフ状態となり、センスノードNsenseが電源電位VCCとなる。
センスノードNsenseが“H”(=VCC)になった後、ラッチ制御信号φL1を電源電位VCCとし、MOSトランジスタM5をオンさせる(t7)。センスノードNsenseが電源電位VCCの場合(閾値がベリファイ電位Vrefよりも高いメモリセルに接続されるセンスアンプの場合)、MOSトランジスタM7がオンして、ラッチノードQbは接地電位VSS、ラッチノードQは電源電位VCCになる。
ラッチノードQに接地電位VSSがロードされ、正常に書き込みが行われると、ラッチ回路21のラッチデータが反転する。メモリセルに対する書き込みが不十分な場合、ベリファイ読み出しにおいて、センスノードNsenseは、“L”(=VSS)のままであるため、ラッチ回路21のデータ反転は起こらず、ラッチノードQはVSSを保つ。書き込み禁止のメモリセルに繋がるセンスアンプでは、ラッチノードQは、電源電位VCCであるのでデータの反転はない。
書き込み不十分なメモリセルが存在するとき、即ち、ラッチ回路21のデータ反転が生じないセンスアンプがあるとき、書き込みとベリファイ読み出しが繰り返し行われる。そして、1ページ分の全てのセンスアンプのラッチノードQの電位が電源電位VCCになると、書き込みが終了する。
次に、図17のタイミングチャートを参照しながら、バイト単位のデータ書き換え動作について、図9のセンスアンプ回路の動作を中心に詳細に説明する。
チップ外部からチップ内部にバイト書き換えを指示するコマンドが入力されると、バイト書き換え動作が開始する。
まず、選択されたコントロールゲート線(ワード線)に接続される1ページ分のメモリセルに対して、既に書き込まれているデータの逆読み出し動作が開始される。
逆読み出し動作は、読み出し動作と同様である。
まず、データラッチ制御信号φL1を電源電位VCC、プリチャージ制御信号Loadを接地電位VSSに設定する。この時、MOSトランジスタM5,M7がオンして、ラッチ回路21のラッチノードQbが強制接地され、データがリセットされる。即ち、センスアンプ回路の全てのラッチ回路21のラッチノードQが電源電位VCC、ラッチノードQbが接地電位VSSになる(t1)。
次に、制御信号DCBを電源電位VCCに設定する。この時、MOSトランジスタM3がオンになり、センスノードNsenseが強制的に接地される(t2)。続いて、選択されたコントロールゲート線CGLにVSS(=0V)を与え、セレクトゲート線SSL,GSLに電源電位VCCを与えると、読み出しが行われる(t3)。
センスノードNsenseが“H”(=VCC)になった後、ラッチ制御信号φL2が電源電位VCCとなり、MOSトランジスタM6がオンする(t4)。センスノードNsenseが電源電位VCCの場合(即ち、データ“0”が書き込まれ、閾値電圧がVSSよりも高いメモリセルに接続されるセンスアンプの場合)、MOSトランジスタM7がオンして、ラッチノードQは接地電位VSS、ラッチノードQbは電源電位VCCになる。
次に、制御信号DCBを電源電位VCCに設定し、制御信号BLSHFを電源電位VCC又は電位VCC+αに設定して、ビット線BLi及びセンスノードNsenseをリセットする(t5)。
この後、カラムアドレスで指定されたセンスアンプ回路20のラッチ回路21にバイトデータがロードされ、ノードQ,Qbはバイトデータに応じて“H”,“L”に設定される(t6)。
ラッチ回路21に書き込まれたページデータのうち所定のデータに対して、チップ外部から入力されたバイトデータが上書きされる。
この後、選択されたコントロールゲート線に接続されるメモリセルに対してページ消去動作を行なう。
選択ブロックのコントロールゲート線は接地電位VSSに設定し、非選択ブロックのコントロールゲート線及び全てのセレクトゲート線はフローティング状態に設定する。セルPウェルに消去電圧Veraが印加されると、フローティング状態のセレクトゲート線と非選択ブロックのコントロールゲート線は、セルPウェルとの容量カップリングにより、Vera×β(βはカップリング比)に昇圧される。
また、ビット線BLi及びセルソース線SLは、セルPウェル内のN+ 層に接続される。このN+ 層とセルPウェルとのpn接合が順バイアスされると、ビット線BLi及びセルソース線SLは、それぞれVera−Vbに充電される(t7)。但し、Vbは、pn接合のビルトイン・ポテンシャルである。
この後、消去ベリファイを行ない、選択されたページのメモリセルが全て消去状態、即ち、メモリセルの閾値電圧が負になったことを確認する。ラッチ回路21に蓄えられたデータに基づき、選択されたページのメモリセルに対して、書き込み動作及び書き込みベリファイ動作を行なう。
なお、図17では、消去ベリファイ以降の動作は、省略している。
図18は、NAND型フラッシュEEPROMのメモリセルアレイの一部を本発明のバイト型EEPROMのメモリセルアレイにした例である。
本発明のバイト型EEPROMのメモリセルアレイは、NAND型フラッシュEEPROMのメモリセルアレイにおいて2つのセレクトトランジスタの間のメモリセルを1つにしたものと考えることができる。よって、本例のようなEEPROMが容易に実現できることになる。
本例のEEPROMは、1本のビット線BLiに異なる構成の2種類のメモリセルユニットが接続される。即ち、第一のメモリセルユニットは、2つのセレクトトランジスタの間に複数個(例えば、4,8,16,32個など)のメモリセルが接続され、第二のメモリセルユニットは、2つのセレクトトランジスタの間に1個のメモリセルが接続される。
コントロールゲート線(ワード線)の選択に当たっては、第一のメモリセルユニットの領域と第二のメモリセルユニットの領域で、別々に駆動回路を設けるようにしてもよいし、共通化できるならば、両領域の駆動回路を一つにまとめるようにしてもよい。
図18のNAND型フラッシュEEPROMのメモリセルアレイに代えて、以下のようなメモリセルアレイを採用することも可能である。
図19に示すメモリセルアレイは、AND型フラッシュEEPROMのメモリセルアレイである。図22に示すメモリセルアレイは、DINOR型フラッシュEEPROMのメモリセルアレイである。
図19のAND型フラッシュEEPROMのANDユニットは、サブビット線とサブソース線の間に並列に接続された複数のメモリセルを有する。サブビット線は、ドレイン側セレクトトランジスタを経由してメインビット線に接続される。サブソース線は、ソース側セレクトトランジスタを経由してメインソース線に接続される。
例えば、64メガビットAND型フラッシュEEPROMの場合、1つのANDユニットは、128個のメモリセル(m=128)と2個のセレクトトランジスタから構成される。
このメモリセルアレイの特徴は、ビット線(データ線)、ソース線がそれぞれ階層化されている点にある。ビット線及びソース線は、それぞれメイン配線とサブ配線からなり、サブ配線は、拡散層で形成された擬似コンタクトレス構造を有している。
メモリセルに対するデータの書き込み/消去は、FN(Fowler−Nordheim)トンネル電流により行なう。
図20に示すように、データの書き込みは、フローティングゲートの電子をドレインへFNトンネル電流を用いて引き抜くことにより行う。図21に示すように、データの消去は、基板(チャネル全面)からフローティングゲートへFNトンネル電流を用いて電子を注入することにより行う。
図22のDINOR(Divided Bit Line NOR)型フラッシュEEPROMは、NAND型フラッシュEEPROMのように単一電源動作が可能で、かつ、書き換えスピードが高速で、メモリセルサイズが小さいという特長と、NOR型フラッシュEEPROMのように高速なランダムアクセスが可能であるという特長を合せ持つ。
DINOR型フラッシュEEPROMのメモリセルユニットは、メモリセルアレイ内のメインビット線とサブビット線を階層構造にしているため、サイズ的には、AND型のANDユニットとほぼ等しい。メモリセルの構造は、NOR型フラッシュEEPROMやNAND型フラッシュEEPROMのメモリセルの構造と同じく、スタックトゲート型であり、メモリセルのドレインは、ポリシリコンで形成されたサブビット線に接続される。
例えば、16メガビットDINOR型フラッシュEEPROMの場合、サブビット線には64個のメモリセルが接続される。メモリセルに対するコンタクトをポリシリコンと拡散層のいわゆる埋め込みコンタクトで達成すれば、メモリセルサイズの縮小化を図ることができる。
メモリセルに対するデータの書き込み/消去のメカニズムは、AND型フラッシュEEPROMと同じであり、FN(Fowler−Nordheim)トンネル電流で行なう。
即ち、メモリセルに対するデータの書き込みは、フローティングゲートの電子をドレインへFNトンネル電流を用いて引き抜くことにより行う。データの消去は、基板(チャネル全面)からフローティングゲートへFNトンネル電流を用いて電子を注入することにより行う。
図19及び図22のメインビット線に図9のセンスアンプ回路が接続され、図10のフローチャートに基づき、バイト単位のデータ書き換えが実行される。
このように、図18、図19及び図22に示すようなメモリセルアレイを有するEEPROMにおいても、図10のフローチャートに示すような書き換え方法を採用することにより、メモリセルアレイの各メモリセルユニットに対してバイト単位のデータ書き換えが可能である。
また、本発明のバイト型EEPROMのメモリセルにおいて、ビット線側のセレクトトランジスタを省略し、1個のメモリセルトランジスタと1個のソース側セレクトトランジスタによりメモリセルユニットを構成することもできる。この場合、データ書き込み時に、センスアンプ回路のデータに基づき、書き込み禁止のビット線には、書き込み電圧Vprogの約1/2の書き込み禁止用の中間電圧Vmを印加する。
ところで、従来、SONOS(silicon-oxide-nitride-oxide-silicon)セルと呼ばれるメモリセルが知られている。このメモリセルの特徴は、ゲート電極(ワード線)直下のシリコン窒化膜にトラップされる電子の量により、データ(“0”又は“1”)が特定される点にある。
SONOSセルについては、例えば、非特許文献4に開示されている。
非特許文献4のメモリセルユニットは、1つのメモリセルとこれを挟み込む2つのセレクトトランジスタから構成される。また、この非特許文献4は、SONOSセルにおいてバイト単位のデータ書き換えが可能であることを指摘する(“LOAD-LATCHES-ROW-ERASE operation”p.164左欄第31〜第40行参照)。
しかし、非特許文献4は、バイト単位のデータ書き換え動作について具体的に開示していない。つまり、実際に、どのようにしてバイト単位のデータ書き換えを行うのかは不明である。また、非特許文献4に開示されるメモリセルは、メモリセルのゲートとセレクトトランジスタのゲートがオーバーラップした構造を有し、フラッシュEEPROMのようなスタックゲート構造を有していない。
また、本発明では、従来のNAND型フラッシュEEPROMの効果及び非特許文献4のメモリセルの効果とは異なる顕著な効果を奏することができる。
即ち、書き込み後又は消去後のメモリセルの閾値分布は、例えば、上述したように、図6又は図7に示すようになる。ここで、従来のNAND型フラッシュEEPROMでは、データ“1”,“0”の閾値分布の上限及び下限が決められており、ベリファイにより各データの閾値分布を所定範囲内に収めなければならない。また、非特許文献4のメモリセルは、SONOS構造であり、シリコン窒化膜の電子のトラップ量はある程度決まっているため、メモリセルの閾値分布を自由にシフトさせることは困難である(これについては、例えば、非特許文献5を参照)。
これに対し、本発明によれば、例えば、書き込み又は消去の時間や電圧を調整することにより、図6又は図7において、データ“1”の閾値分布とデータ“0”の閾値分布が互いに十分に離れるようにすることができる。つまり、データ“1”の閾値分布とデータ“0”の閾値分布のマージン(ギャップ)を大きくすることで、書き込み及び消去を十分にし、誤読み出しを防止できる。しかも、各データの閾値分布の上限及び下限はないため、ベリファイが不要で、いわゆる一発書き込み及び消去が可能である。
図23は、本発明のバイト型EEPROMの回路ブロックの一例を示している。図24は、図23のメモリセルアレイ11の一部を示している。
本例の回路ブロックは、図3のメモリセルアレイを有するEEPROMに適用されるもので、NAND型EEPROMの回路ブロックに近似している。
本発明では、メモリセルユニットを1つのメモリセルとこれを挟み込む2つのセレクトトランジスタの3素子から構成しているため、1つのブロックBLKi(i=0,1,…n)内には、1本のコントロールゲート線CGLに繋がるメモリセル、即ち、1ページ分のメモリセルが配置される。
コントロールゲート・セレクトゲートドライバ12cは、1つのブロックBLKi(i=0,1,…n)、即ち、1本のコントロールゲート線CGL(1ページ)に対応して設けられる。各ドライバ12cは、昇圧回路を含んでいる。プリデコーダ12a及びロウデコーダ12bも、1つのブロックBLKi、即ち、1本のコントロールゲート線CGL(1ページ)に対応して設けられる。
ロウアドレス信号は、アドレスレジスタ19を経由してプリデコーダ12aに入力される。そして、プリデコーダ12a及びロウデコーダ12bにより1つのロウ(又は1つのブロック)が選択される。選択ブロックがBLKiのとき、例えば、ドライバ12cは、選択ブロックBLKi内のコントロールゲート線CGL及びセレクトゲート線SSL,GSLに、動作モードに応じた所定の電位を与える(表3及び4参照)。
ラッチ機能を持つセンスアンプ回路13は、読出しデータや書込みデータをラッチする。読出しデータ(出力データ)は、カラム選択回路15及び入出力バッファ18を経由してメモリチップの外部に出力される。書込みデータ(入力データ)は、入出力バッファ18及びカラム選択回路15を経由してラッチ機能を持つセンスアンプ回路13にラッチされる。
コマンド信号は、データ入出力バッファ18及びコマンドレジスタ25を経由してコマンドデコーダ26に入力される。制御回路17には、コマンドデコーダ26の出力信号、コマンドラッチイネーブル信号CLE、チップイネーブル信号/CE、ライトイネーブル信号/WEなどの信号が入力される。
信号生成回路(昇圧回路)27は、制御回路17の制御の下、コントロールゲート線CGL及びセレクトゲート線SSL,GSLに与える電位を生成し、この電位をコントロールゲート・セレクトゲートドライバ12cに供給する。
図25は、本発明のバイト型EEPROMの回路ブロックの他の例を示している。図26は、図25のメモリセルアレイ11の一部を示している。
本例の回路ブロックは、図18のメモリセルアレイを有するEEPROMに適用されるものである。
メモリセルアレイは、本発明に関わるメモリセルユニットが配置される3トラセル部11−0とNANDセルユニットが配置されるNANDセル部11−1から構成される。
3トラセル部11−0は、1つのメモリセルとこれを挟み込む2つのセレクトトランジスタの3素子からなるメモリセルユニットを有し、n個のブロックBLK0,BLK1,…BLKnに分けられている。NANDセル部11−1は、直列接続された複数個(4、8、16個など)のメモリセルとこれを挟み込む2つのセレクトトランジスタからなるNANDセルユニットを有し、m個のブロックBLK0,BLK1,…BLKmに分けられている。
3トラセル部11−0の各ブロックBLKi(i=0,1,…n)内には、1本のコントロールゲート線CGLに繋がるメモリセル、即ち、1ページ分のメモリセルが配置される。これに対し、NANDセル部11−1の各ブロックBLKi(i=0,1,…m)内には、複数本のコントロールゲート線CGLに繋がるメモリセル、即ち、複数ページ分のメモリセルが配置される。
3トラセル部11−0では、コントロールゲート・セレクトゲートドライバ12cは、1つのブロックBLKi、即ち、1本のコントロールゲート線CGL(1ページ)に対応して設けられる。各ドライバ12cは、昇圧回路を含んでいる。プリデコーダ12a及びロウデコーダ12bも、1つのブロックBLKi、即ち、1本のコントロールゲート線CGL(1ページ)に対応して設けられる。
NANDセル部11−1では、コントロールゲート・セレクトゲートドライバ12cは、複数のコントロールゲート線CGL0,…CGL7(複数ページ)を含む1つのブロックBLKiに対応して設けられる。各ドライバ12cは、昇圧回路を含んでいる。プリデコーダ12a及びロウデコーダ12bも、複数のコントロールゲート線CGL0,…CGL7(複数ページ)を含む1つのブロックBLKiに対応して設けられる。
ロウアドレス信号は、アドレスレジスタ19を経由してプリデコーダ12aに入力される。そして、プリデコーダ12a及びロウデコーダ12bにより、3トラセル部11−0又はNANDセル部11−1の1つのロウ(又は1つのブロック)が選択される。
ラッチ機能を持つセンスアンプ回路13は、読出しデータや書込みデータをラッチする。読出しデータ(出力データ)は、カラム選択回路15及び入出力バッファ18を経由してメモリチップの外部に出力される。書込みデータ(入力データ)は、入出力バッファ18及びカラム選択回路15を経由してラッチ機能を持つセンスアンプ回路13にラッチされる。
コマンド信号は、データ入出力バッファ18及びコマンドレジスタ25を経由してコマンドデコーダ26に入力される。制御回路17には、コマンドデコーダ26の出力信号、コマンドラッチイネーブル信号CLE、チップイネーブル信号/CE、ライトイネーブル信号/WEなどの信号が入力される。
信号生成回路(昇圧回路)27は、制御回路17の制御の下、コントロールゲート線CGL及びセレクトゲート線SSL,GSLに与える電位を生成し、この電位をコントロールゲート・セレクトゲートドライバ12cに供給する。
図27は、図23乃至図26のEEPROMに適用されるバイト単位のデータ書き換え動作を示している。
この書き換え動作は、図11乃至図14に示す書き換え動作をまとめて分かり易くしたものである。
本発明のバイト単位のデータ書き換え動作は、以下の4つの主要な工程から構成される。
i. 選択ブロック内の1ページ分のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。
ii. ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。
iii. 選択ブロック内の1ページ分のメモリセルのデータを消去する。
iv. ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内の1ページ分のメモリセルに書き込む。
i. 選択ブロック内の1ページ分のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。
ii. ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。
iii. 選択ブロック内の1ページ分のメモリセルのデータを消去する。
iv. ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内の1ページ分のメモリセルに書き込む。
以上の工程により、フラッシュEEPROMと同一のプロセスで製造でき、かつ、同一の書き換え方法が適用されるにもかかわらず、バイト単位でデータの書き換えが行える不揮発性半導体メモリを提供できる(フラッシュEEPROMは、通常、上記i. の工程なしに、ブロック単位でメモリセルのデータを一括消去してしまうため、バイト単位でのデータ書き換えはできない。但し、消去後、バイト単位で書き込むことは可能である。)。
ここで、図27に示すバイト単位のデータ書き換え方法が適用されるEEPROMのメモリセルのデータ書き換え回数について検討する。
図27の書き換え方法により1バイト分のデータ書き換えを行う場合、選択ブロック内の1ページ分のデータに対して1回の逆読み出し動作、消去動作及び書き込み動作が行われる。つまり、選択ブロック内では、データ書き換えを行わないメモリセルについても1回の逆読み出し動作、消去動作及び書き込み動作が行われる。
従って、例えば、1ページ内の全てのデータを書き換える場合、図27の書き換え方法により1ページ分のデータを1バイトごとに書き換えるときのページ読み出し、消去、書き込み回数は、1ページ分のデータを一度に書き換える場合のページ読み出し、消去、書き込み回数よりも、1ページ内に含まれるバイト数倍だけ実質的に多くなる。
例えば、1ページが64バイトからなる場合、1ページ分のデータを一度に書き換えるときは1回のページ読み出し、消去、書き込み動作で足りるが、1ページ分のデータを1バイトごとに書き換えるときは64回のページ読み出し、消去、書き込み動作が必要になる。
このように、図27に示すバイト単位のデータ書き換え方法では、1バイト分のデータ書き換えを行う場合に、選択ブロック内の1ページ分のデータに対して1回の逆読出し動作、消去動作及び書込み動作が行われる。よって、本発明の手法により1ページ分のデータを書き換える場合のページ読み出し、消去、書き込み回数は、1ページ分のデータを一度に書き換える場合のページ読み出し、消去、書き込み回数よりも、最大で、1ページ内に含まれるバイト数倍だけ多くなる。
なお、このようなページ読み出し、消去、書き込み回数の増加を防止するため、図27の書き換え方法における1回のページ読み出し後に、複数バイトのデータを上書きし、ページ読み出し、消去、書き込み回数を減らすこともできる。
但し、以下では、複数バイトのデータの上書きとは別の手段により、バイト単位の書き換えを維持しつつ、ページ読み出し、消去、書き込み回数を減らすことができる不揮発性半導体メモリにいて説明する。
図28は、図23のバイト型EEPROMの改良例を示している。
本発明では、メモリセルアレイ11を、ロウ方向及びカラム方向に行列状に配置される複数のブロックBLKi−j(i=0,1,…n;j=0,1,2,3)から構成している。
いままで説明してきた例では、図23及び図25に示すように、ブロックBLKiは、カラム方向にのみ配置され、1本のコントロールゲート線CGLに接続される1ページ分のメモリセルは、必ず、同一のブロックBLKi内に存在していた。本発明では、1ページ分のメモリセルを、1バイト(8ビット)の正数倍単位で複数に分け、ロウ方向にも複数のブロックを配置するようにしている。
具体的には、1ページがk(kは、正数)バイトのメモリセルから構成される場合、1つのブロックをr(rは、正数、r≦k)バイトのメモリセルから構成すると、ロウ方向のブロックの数は、k/r個となる。本例では、ロウ方向のブロック数を4個としている。この場合、例えば、1つのブロックは、16バイトのメモリセルから構成され、1ページは、64バイトのメモリセルから構成される。
メインコントロールゲート・セレクトゲートドライバ12cは、ロウ方向の4つのブロックBLKi−j、即ち、1本のコントロールゲート線CGL(1ページ)に対応して設けられる。各ドライバ12cは、昇圧回路を含んでいる。プリデコーダ12a及びロウデコーダ12bも、4つのブロックBLKi−j、即ち、1本のコントロールゲート線CGL(1ページ)に対応して設けられる。
サブ・コントロールゲートドライバ28は、各ブロックBLKi−jに対応して設けられる。
ロウアドレス信号は、アドレスレジスタ19を経由してプリデコーダ12a及びサブデコーダ29に入力される。そして、プリデコーダ12a及びロウデコーダ12bにより、1つのロウ内の4つのブロックBLKi−jが選択される。また、サブデコーダ29により、選択された4つのブロックBLKi−jのうちの1つを選択する。
なお、サブデコーダ29は、選択された1つのロウ内の複数のブロック又は選択された1つのロウ内の全てのブロック(本例では、4つのブロック)を選択するような機能を有していてもよい。
そして、本発明では、ブロック単位で、データの読み出し、消去及び書き込みができるようになっている。つまり、バイト単位のデータ書き換え動作において、1ページ分のデータをラッチ機能を持つセンスアンプ回路に読み出す必要がない。よって、本発明では、バイト単位のデータ書き換え動作において、図23及び図25の例よりも、ページ読み出し、消去、書き込み回数を減らすことができ、実質的なページ書き換え特性を向上させることができる。
例えば、1ページがk(kは、正数)バイトのメモリセルから構成されるEEPROMのページ書き換え特性(書き換え回数)が1×106回である場合について考える。
図23及び図25の例では、1ページ分のデータを書き換えるのにk回のページ読み出し、消去、書き込み動作が必要であるため、実質的には、ページ書き換え特性が(1/k)×106回に減少する。
本発明では、1ページをk/r(rは、正数、r≦k)のブロックに分け、各ブロックをrバイトのメモリセルから構成し、ブロック単位で、データの読み出し、消去及び書き込みができるようにしているため、1ページ分のデータを書き換えるためのページ読み出し、消去、書き込み動作は、実質的には、(1/r)×106回で済む。
具体的な数値で示せば、例えば、1ページが64バイトから構成される場合、図23及び図25の例のページ書き換え特性は、1.7×104回となる。一方、1ページが8個のブロックから構成され、1ブロックが8バイトから構成される場合、本発明のページ書き換え特性は、1.3×105回となり、図23及び図24の例よりも1桁だけ実質的な書き換え特性が向上する。
なお、本発明の場合、1ブロックを1バイトから構成することにより、実質的な書き換え特性を、最大で、1×106回にすることができる。
選択ブロックがBLKi−jのとき、メインコントロールゲート・セレクトゲートドライバiは、選択ブロックBLKi−j内のコントロールゲート線CGL及びセレクトゲート線SSL,GSLに動作モードに応じた所定の電位を与える(表3及び4参照)。
ラッチ機能を持つセンスアンプ回路13は、読出しデータや書込みデータをラッチする。読出しデータ(出力データ)は、カラム選択回路15及び入出力バッファ18を経由してメモリチップの外部に出力される。書込みデータ(入力データ)は、入出力バッファ18及びカラム選択回路15を経由してラッチ機能を持つセンスアンプ回路13にラッチされる。
コマンド信号は、データ入出力バッファ18及びコマンドレジスタ25を経由してコマンドデコーダ26に入力される。制御回路17には、コマンドデコーダ26の出力信号、コマンドラッチイネーブル信号CLE、チップイネーブル信号/CE、ライトイネーブル信号/WEなどの信号が入力される。
信号生成回路(昇圧回路)27は、制御回路17の制御の下、コントロールゲート線CGL及びセレクトゲート線SSL,GSLに与える電位を生成し、この電位をコントロールゲート・セレクトゲートドライバ12cに供給する。
図29は、プリデコーダPDiの構成の一例を示している。
本例では、ロウ数、即ち、コントロールゲート線CGLの数(ブロック数)を1024(210)本と仮定する。この場合、10ビットのロウアドレス信号a1,a2,…a10により、1本のコントロールゲート線CGLを選択することができる。
ロウアドレス信号a1,a2,a3は、NAND回路30−1に入力され、ロウアドレス信号a4,a5,a6は、NAND回路30−2に入力され、ロウアドレス信号a7,a8,a9,a10は、NAND回路30−3に入力される。NAND回路30−1の出力信号は、インバータ31−1を経由して信号Dとなり、NAND回路30−2の出力信号は、インバータ31−2を経由して信号Eとなり、NAND回路30−3の出力信号は、インバータ31−3を経由して信号Fとなる。
各プリデコーダPDiには、それぞれ異なるロウアドレス信号a1,a2,…a10が入力される。そして、選択された1つのロウに属するプリデコーダPDiの出力信号D,E,Fのみが全て“1”となる。
図30は、ロウデコーダRDi及びメインコントロールゲート・セレクトゲートドライバiの構成の一例を示している。
ロウデコーダRDiは、NAND回路32及びインバータ33から構成される。プリデコーダPDiの出力信号D,E,Fは、NAND回路に入力される。
メインコントロールゲート・セレクトゲートドライバiは、昇圧回路34及びドライブ回路としてのNチャネルMOSトランジスタ35−1,35−2,35−3から構成される。
選択ロウに属するメインコントロールゲート・セレクトゲートドライバiでは、NチャネルMOSトランジスタ35−1,35−2,35−3のゲートに電源電位VCC又は昇圧電位が印加される。
例えば、データ書き込み時、選択ロウに属するドライバiでは、昇圧回路34の出力電位VBが昇圧電位Vprogとなり、NチャネルMOSトランジスタ35−1,35−2,35−3がオン状態になる。一方、信号生成回路27において、SS(=VCC)、CG(=Vprog)、GS(=0V)が生成される。これらの電位SS,CG,GSは、NチャネルMOSトランジスタ35−1,35−2,35−3を経由して、選択ロウ内のメインコントロールゲート線CGLi及びセレクトゲート線SSLi,GSLiに伝達される。
また、データ消去時、選択ロウに属するドライバiでは、昇圧回路34の出力電位VBが電源電位VCCとなり、NチャネルMOSトランジスタ35−1,35−2,35−3がオン状態になる。一方、信号生成回路27において、SS(=VCC)、CG(=0V)、GS(=VCC)が生成される。これらの電位SS,CG,GSは、NチャネルMOSトランジスタ35−1,35−2,35−3を経由して、選択ロウ内のメインコントロールゲート線CGLi及びセレクトゲート線SSLi,GSLiに伝達される。
なお、セレクトゲート線SSLi,GSLiについては、この後、フローティングとなるため、Pウェルに消去電位Veraが与えられたとき、セレクトゲート線SSLi,GSLiの電位は、Pウェルとセレクトゲート線SSLi,GSLiの容量カップリングにより、Vera+αに上昇する。
また、データ読み出し時、選択ロウに属するドライバiでは、昇圧回路34の出力電位VBが電源電位VCC又はVCC+α(αは、Nチャネルトランジスタの閾値電圧以上の値)となり、NチャネルMOSトランジスタ35−1,35−2,35−3がオン状態になる。一方、信号生成回路27において、SS(=VCC)、CG(=0V又はVCC)、GS(=VCC)が生成される。これらの電位SS,CG,GSは、NチャネルMOSトランジスタ35−1,35−2,35−3を経由して、選択ロウ内のメインコントロールゲート線CGLi及びセレクトゲート線SSLi,GSLiに伝達される。
非選択ロウに属するメインコントロールゲート・セレクトゲートドライバiでは、NチャネルMOSトランジスタ35−1,35−2,35−3のゲートに接地電位が印加されるため、NチャネルMOSトランジスタ35−1,35−2,35−3は、オフ状態となる。よって、非選択ロウ内のメインコントロールゲート線CGLi及びセレクトゲート線SSLi,GSLiは、全てフローティング状態になっている。
なお、非選択ロウ内のセレクトゲート線SSLi,GSLiについては、データ読み出し時にVSS(0V)を印加するようにしてもよい。この場合、例えば、全てのセレクトゲート線SSLi,GSLiにそれぞれ接地用MOSトランジスタを接続し、ロウ(又はブロック)選択の有無により、この接地用MOSトランジスタのオン/オフを制御する。
図31は、1ロウ内に配置される複数のブロックとサブコントロールゲートドライバの構成の一例を示している。
本例では、図28の回路ブロックに対応させ、1ロウ内に4つのブロックBLKi−0,BLKi−1,BLKi−2,BLKi−3が配置される場合について説明する。
各ブロックBLKi−j(j=0,1,2,3)内には、それぞれサブコントロールゲート線CGLi−0,CGLi−1,CGLi−2,CGLi−3が配置される。サブコントロールゲート線CGLi−j(j=0,1,2,3)は、それぞれブロックBLKi−j内に配置される1バイトの正数倍(例えば、16バイト)のメモリセルに接続される。
サブコントロールゲート線CGLi−jは、それぞれサブコントロールゲートドライバ28を構成するドライブ回路としてのNチャネルMOSトランジスタ36−jを経由して、メインコントロールゲート線CGLiに接続される。
NチャネルMOSトランジスタ36−jのオン/オフは、サブデコーダ29により制御される。サブデコーダ29は、1つのNチャネルMOSトランジスタ36−j(1つのブロック)を選択する機能を有している。
なお、サブデコーダ29に、複数又は全てのNチャネルMOSトランジスタ36−j(複数又は全てのブロック)を選択する機能を持たせてもよい。
データ書き込み時、選択ロウ内の選択ブロックBLKi−jでは、NチャネルMOSトランジスタ36−jのゲートにVprogが印加されるため、このNチャネルMOSトランジスタ36−jは、オン状態となる。よって、書き込み用の高電位Vprogが、メインコントロールゲート線CGLiから選択ブロックBLKi−j内のサブコントロールゲート線CGLi−jに伝達される。
また、データ消去時、選択ロウ内の選択ブロックBLKi−jでは、NチャネルMOSトランジスタ36−jのゲートにVCCが印加されるため、このNチャネルMOSトランジスタ36−jは、オン状態となる。よって、接地電位がメインコントロールゲート線CGLiから選択ブロックBLKi−j内のサブコントロールゲート線CGLi−jに伝達される。
また、データ読み出し時、選択ロウ内の選択ブロックBLKi−jでは、NチャネルMOSトランジスタ36−jのゲートにVCCが印加されるため、このNチャネルMOSトランジスタ36−jは、オン状態となる。よって、接地電位又は電源電位VCCがメインコントロールゲート線CGLiから選択ブロックBLKi−j内のサブコントロールゲート線CGLi−jに伝達される(表3及び表4参照)。
一方、選択ロウ内の非選択ブロックBLKi−jでは、NチャネルMOSトランジスタ36−jのゲートに接地電位が印加されるため、このNチャネルMOSトランジスタ36−jは、オフ状態となる。つまり、非選択ブロックBLKi−j内のサブコントロールゲート線CGLi−jは、フローティング状態となる。
ここで、選択ロウにおいては、メインコントロールゲート線CGLiの直下に複数のサブコントロールゲート線CGLi−jが配置される。よって、書き込み、消去、読み出し時に、メインコントロールゲート線CGLiに所定電位が印加された場合、容量カップリングにより、非選択ブロックBLKi−j内のサブコントロールゲート線CGLi−jの電位が変化する可能性がある。
しかし、非選択ブロックBLKi−j内のサブコントロールゲート線CGLi−jの電位が変化は、書き込み、消去、読み出し動作に何ら不都合を与えることはない。
なお、選択ロウ内のセレクトゲート線SSLi,GSLiは、選択ロウ内の全てのブロックBLKi−jに共通になっている。
よって、データ書き込み時には、選択ロウ内の全てのブロックBLKi−jのセレクトゲート線SSLi,GSLiには、NチャネルMOSトランジスタ35−1,35−3を経由して接地電位又は電源電位VCCが印加される。データ消去時には、選択ロウ内の全てのブロックBLKi−jのセレクトゲート線SSLi,GSLiには、NチャネルMOSトランジスタ35−1,35−3を経由してVCCが印加される。データ読み出し時には、選択ロウ内の全てのブロックBLKi−jのセレクトゲート線SSLi,GSLiには、NチャネルMOSトランジスタ35−1,35−3を経由して電源電位VCCが印加される(表3及び表4参照)。
図32は、図28乃至図31のEEPROMに適用されるバイト単位のデータ書き換え動作の第1例を示している。
本発明のバイト単位のデータ書き換え動作は、以下の4つの主要な工程から構成される。
i. 選択ブロック内のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。
ii. ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。
iii. 選択ブロック内のメモリセルのデータを消去する。
iv. ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内のメモリセルに書き込む。
i. 選択ブロック内のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。
ii. ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。
iii. 選択ブロック内のメモリセルのデータを消去する。
iv. ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内のメモリセルに書き込む。
本発明のバイト単位のデータ書き換え動作の特徴は、図27の書き換え動作と比較すれば明らかなように、バイト単位のデータ書き換えを行うに当たって、選択ロウ内の1ページ分のデータを逆読み出しすることなく、選択ロウ内の選択ブロックBLKi−jのデータ(1バイトの正数倍のデータ)のみに対して逆読み出しを行っている。つまり、選択ロウ内の非選択ブロックのメモリセルのデータに対しては逆読み出しを行わなくてよいため、データ書き換えを行わないメモリセルに対する不要な読み出し、消去、書き込み動作をなくすことができる。
よって、同じデータを書き換えるとすると、本発明の書き換え動作は、図27の書き換え動作に比べて、ページ読み出し、消去、書き込みの回数を減らすことができ、実質的なページ書き換え特性(書き換え回数)を向上させることができる。
このように、本発明によれば、フラッシュEEPROMと同一のプロセスで製造でき、かつ、同一の書き換え方法が適用されるにもかかわらず、書き換え特性を悪くすることなしにバイト単位でのデータの書き換えが可能である。
図33は、図28乃至図31のEEPROMに適用されるバイト単位のデータ書き換え動作の第2例を示している。
本発明のバイト単位のデータ書き換え動作は、以下の4つの主要な工程から構成される。
i. 選択ロウ内の1ページ分のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。
ii. ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。
iii. 選択ブロック内のメモリセルのデータを消去する。
iv. ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内のメモリセルに書き込む。
i. 選択ロウ内の1ページ分のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。
ii. ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。
iii. 選択ブロック内のメモリセルのデータを消去する。
iv. ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内のメモリセルに書き込む。
本発明のバイト単位のデータ書き換え動作は、図32の書き換え動作と比較すると、1ページ分のメモリセルに対して逆読み出しを行っている点に特徴を有している。即ち、本発明では、1ページ分のメモリセルのデータを逆読み出しするが、消去及び書き込みは、選択ロウ内の選択ブロックに対してのみ行う。このため、選択ロウ内の非選択ブロックのメモリセルのデータに対する不要な消去、書き込み動作をなくすことができる。
この場合、逆読み出し動作においては、選択ロウ内の全てのブロックBLKi−jが選択されるように、サブデコーダにより、選択ロウ内の全てのブロックBLKi−jを多重選択する。
本発明の書き換え動作は、図27の書き換え動作に比べて、ページ消去、書き込みの回数を減らすことができ、実質的なページ書き換え特性(書き換え回数)を向上させることができる。
このように、本発明によれば、フラッシュEEPROMと同一のプロセスで製造でき、かつ、同一の書き換え方法が適用されるにもかかわらず、書き換え特性を悪くすることなしにバイト単位でのデータの書き換えが可能である。
図34は、メモリセルアレイ領域におけるウェルのレイアウトの一例を示している。
フラッシュEEPROMでは、通常、全てのメモリセルユニット(メモリセル及びセレクトトランジスタ)が1つのウェル(例えば、ツインウェル、即ち、p型基板に形成されたn型ウェル中のp型ウェル)内に形成される。しかし、本発明では、メモリセルユニットの間にサブコントロールゲートドライバを配置している。サブコントロールゲートドライバは、高電位をサブコントロールゲートに伝達する役割を有しており、これをメモリセルと同一のウェルに形成すると、バックゲートバイアス効果により閾値が上昇したり、ウェルの電位により動作が不安定になったりする。
そこで、本例では、カラム方向のブロックBLKi−jに共通のウェルを設け、ロウ方向のブロックBLKi−jは、それぞれ異なるウェル内に配置されるようにした。この場合、サブコントロールゲートドライバは、ウェルの外部、即ち、p型基板に形成されることになり、上述の問題を回避することができる。
なお、書き込み時及び消去時にウェルに与える電位を工夫することにより、全てのメモリセルユニットとサブコントロールゲートドライバを1つのウェル内に配置することもできる。
但し、この場合、バックゲートバイアス効果による閾値の上昇を回避することはできない。
図35は、1ロウ内に配置される複数のブロックとサブコントロールゲートドライバの構成の他の例を示している。
本例は、図31の回路の変形例であり、NチャネルMOSトランジスタ36−0,36−1,36−2,36−3の接続関係に特徴を有する。
各ブロックBLKi−j(j=0,1,2,3)内には、それぞれサブコントロールゲート線CGLi−0,CGLi−1,CGLi−2,CGLi−3が配置される。サブコントロールゲート線CGLi−j(j=0,1,2,3)は、それぞれブロックBLKi−j内に配置される1バイトの正数倍(例えば、16バイト)のメモリセルに接続される。
サブコントロールゲート線CGLi−jは、それぞれサブコントロールゲートドライバ28を構成するドライブ回路としてのNチャネルMOSトランジスタ36−jを経由して、サブデコーダ29に接続される。
NチャネルMOSトランジスタ36−jのオン/オフは、メインコントロールゲート線CGLiの電位により決定される。選択ロウでは、メインコントロールゲート線CGLiに昇圧電位Vprog又は電源電位VCCが印加されるため、選択ロウの全てのNチャネルMOSトランジスタ36−0,36−1,36−2,36−3は、オン状態となる。
データ書き込み時、選択ブロックBLKi−jのサブコントロールゲート線CGLi−jには、サブデコーダ29から書き込み用の高電位Vprogが供給される。非選択ブロックBLKi−jのサブコントロールゲート線CGLi−jには、サブデコーダ29から接地電位が供給される。
また、データ消去時、選択ブロックBLKi−jのサブコントロールゲート線CGLi−jには、サブデコーダ29から接地電位が供給される。非選択ブロックBLKi−jのサブコントロールゲート線CGLi−jには、サブデコーダ29からVCCが供給される。
また、データ読み出し時、選択ブロックBLKi−jのサブコントロールゲート線CGLi−jには、サブデコーダ29から読み出し電位(接地電位又は電源電位VCC)が供給される。非選択ブロックBLKi−jのサブコントロールゲート線CGLi−jには、サブデコーダ29から接地電位が供給される(表3及び表4参照)。
一方、非選択ロウ内のブロックBLKi−jでは、NチャネルMOSトランジスタ36−jのゲートに接地電位が印加されるため、このNチャネルMOSトランジスタ36−jは、オフ状態となる。
また、データ書き込み時、選択ロウ内の全てのブロックBLKi−jのセレクトゲート線SSLi,GSLiには、NチャネルMOSトランジスタ35−1,35−3を経由して接地電位又は電源電位VCCが印加される。データ消去時、選択ロウ内の全てのブロックBLKi−jのセレクトゲート線SSLi,GSLiには、NチャネルMOSトランジスタ35−1,35−3を経由してVCCが印加される。データ読み出し時、選択ロウ内の全てのブロックBLKi−jのセレクトゲート線SSLi,GSLiには、NチャネルMOSトランジスタ35−1,35−3を経由して電源電位VCCが印加される(表3及び表4参照)。
このような構成においても、ブロック単位で、読み出し、消去又は書き込み動作を行うことができ、よって、当然に、図32及び図33のバイト単位のデータ書き換え手法を適用することができる。
従って、データ書き換えを行わないメモリセルに対する不要な読み出し、消去、書き込み動作をなくすことができ、実質的なページ書き換え特性(書き換え回数)を向上させることができる。
図36は、図28のバイト型EEPROMの改良例を示している。図37は、図36のメモリセルアレイ11内の互いに隣接する2つのロウのみを取り出して示すものである。
図28の例では、プリデコーダ12a、ロウデコーダ12b及びメインコントロールゲート・セレクトゲートドライバ12cを、メモリセルアレイ11のロウ方向の一端にまとめて配置している。
これに対し、本発明では、プリデコーダ12a、ロウデコーダ12b及びメインコントロールゲート・セレクトゲートドライバ12cを、メモリセルアレイ11のロウ方向の一端及び他端に配置している。
例えば、偶数番目のロウを選択するプリデコーダPD0,PD2,…及びロウデコーダRD0,RD2,…をメモリセルアレイ11のロウ方向の一端に配置し、奇数番目のロウを選択するプリデコーダPD1,PD3,…及びロウデコーダRD1,RD3,…をメモリセルアレイ11のロウ方向の他端に配置する。また、偶数番目のロウに所定の電位を与えるメインコントロールゲート・セレクトゲートドライバ0,2,…をメモリセルアレイ11のロウ方向の一端に配置し、奇数番目のロウに所定の電位を与えるメインコントロールゲート・セレクトゲートドライバ1,3,…をメモリセルアレイ11のロウ方向の他端に配置する。
これにより、回路設計時に、プリデコーダ12a、ロウデコーダ12b及びメインコントロールゲート・セレクトゲートドライバ12cのレイアウトを容易に決めることができる。
即ち、メインコントロールゲート・セレクトゲートドライバ12cは、例えば、書き込み用の高電位を生成し、これをメインコントロールゲート線CGLiに伝達するため、回路サイズが大きくなりがちである。よって、プリデコーダ12a、ロウデコーダ12b及びメインコントロールゲート・セレクトゲートドライバ12cを、メモリセルアレイ11のロウ方向の一端のみにまとめて配置すると、これら回路のチップ上のレイアウトを決めるのが非常に困難となる。
上述のように、プリデコーダ12a、ロウデコーダ12b及びメインコントロールゲート・セレクトゲートドライバ12cを、メモリセルアレイ11のロウ方向の一端及び他端に配置すれば、チップ上のスペースを有効に活用でき、各回路ブロックをチップ上にコンパクトに収めることができる。
なお、同図に示すように、同一ブロックBLKi−j内のコントロールゲート線CGLiを駆動するドライブ回路とセレクトゲート線SSLi,GSLiを駆動するドライブ回路は、共に、ドライバiとして、まとめてメモリセルアレイ11の一端又は他端に配置する。
これにより、選択ブロックBLKi−j内のメモリセルに与えられる信号とセレクトトランジスタに与えられる信号のタイミングのずれがなくなり、書き込み時、読み出し時の誤動作を防止できるため、信頼性が向上する。
さらに、本例では、2本のセレクトゲート線SSLi,GSLi及び1本のコントロールゲート線CGLを1組として同時に駆動することが望ましい。また、高耐圧トランジスタ(ドライバ)の面積は大きくなることから、セレクトゲート線SSLi,GSLiとコントロールゲート線CGLを1組として配置すれば、チップ上のパターンが均一となる。よって、パターンが不均一の場合に生じるエレクトロローディング効果によるワード線の細りを防止できる。
図38及び図39は、センスアンプ回路の改良例を示している。
図38の例は、差動式センスアンプを用いた場合の構成例である。この場合、1ビットデータを相補データとして2つのメモリセルユニットに記憶してもよい。また、データ読み出しは、2つのメモリセルユニットから出力される信号量(電位)の僅かな差を検出し、この差を増大することにより行うため、高速読み出しが可能になる。
また、2つのメモリセルユニットを対にし、一対のメモリセルユニットに1ビットデータを記憶するため、仮に、データ書き換え動作の繰り返しにより一方のメモリセルユニットの書き換え特性が劣化しても、他方のメモリセルユニットの書き換え特性が良好であれば、信頼性が低下することはない。
図39の例は、複数本(例えば、2本)のビット線に共通に1つのセンスアンプ回路を接続した場合の例である。この場合、例えば、ブロックBLKi−jにおけるバイト単位のデータ書き換えは、2回に分けて行う。つまり、1回目の書き換えは、偶数本目のビット線に接続されるメモリセルユニットに対して行い、2回目の書き換えは、奇数本目のビット線に接続されるメモリセルユニットに対して行う。
本例のセンスアンプ回路を用いた場合、一方のビット線にデータを読み出す際には、他方のビット線を固定電位(例えば、接地電位)に設定しておく(シールドビット線読み出し手法)。これにより、読み出し時における非選択セルでの誤書き込みなどの問題を回避できる。また、本例のEEPROMは、1つのメモリセルユニットに多値データを記憶させる場合に応用できる。
図40は、図28のバイト型EEPROMの改良例を示している。
図28の例では、メモリセルアレイ11を、ロウ方向及びカラム方向に行列状に配置される複数のブロックBLKi−j(i=0,1,…n;j=0,1,2,3)から構成した。本発明では、これを前提とし、さらに、チップ上で大面積を占めるメインコントロールゲートドライバ(昇圧回路を含む)の数を減らして、チップ上における回路ブロックのレイアウトを容易にする。
本例では、カラム方向のブロック数をn(例えば、1024)個、ロウ方向のブロック数を4個としている。この場合、例えば、1つのブロックは、16バイトのメモリセルから構成され、1ページは、64バイトのメモリセルから構成される。
メインコントロールゲートドライバ37は、複数のロウ、本例では、2つのロウ、即ち、互いに隣接する2本のメインコントロールゲート線CGL(2ページ)に対応して設けられる。つまり、本発明では、1つのメインコントロールゲートドライバ37により、2本のメインコントロールゲート線CGLを駆動する。各メインコントロールゲートドライバは、昇圧回路を含んでいる。
サブ・コントロールゲートドライバ28は、各ブロックBLKi−jに対応して設けられる。
セレクトゲートドライバ38は、1つのロウ、即ち、1本のコントロールゲート線CGL(1ページ)に対応して設けられる。プリデコーダ12a及びロウデコーダ12bも、1つのロウ、即ち、1本のコントロールゲート線CGLに対応して設けられる。
ロウアドレス信号は、アドレスレジスタ19を経由してプリデコーダ12a及びサブデコーダ29に入力される。そして、プリデコーダ12a及びロウデコーダ12bにより、1つのロウ内の4つのブロックBLKi−jが選択される。また、サブデコーダ29により、選択された4つのブロックBLKi−jのうちの1つを選択する。
なお、サブデコーダ29は、選択された1つのロウ内の複数のブロック又は選択された1つのロウ内の全てのブロック(本例では、4つのブロック)を選択するような機能を有していてもよい。
本発明では、図28の例と同様に、ブロック単位で、データの読み出し、消去及び書き込みが可能である。よって、バイト単位のデータ書き換え動作において、1ページ分のデータをラッチ機能を持つセンスアンプ回路に読み出す必要がなく、実質的なページ書き換え特性を向上させることができる。
また、本発明では、例えば、選択ブロックがBLKi−jのとき、メインコントロールゲートドライバ37は、選択ブロックBLKi−jが属するロウとこれに隣接するロウの2本メインコントロールゲート線CGLi,CGLi+1に、動作モードに応じた所定の電位を与える。つまり、2本メインコントロールゲート線CGLi,CGLi+1に共通に1つのメインコントロールゲートドライバ37を設けているため、メインコントロールゲートドライバ37の数を減らすことができ、レイアウトの容易化、回路設計時の負担軽減を図ることができる。
セレクトゲートドライバ38は、選択ブロックBLKi−jが属するロウのセレクトゲート線SSL,GSLに、動作モードに応じた所定の電位を与える。
ラッチ機能を持つセンスアンプ回路13は、読出しデータや書込みデータをラッチする。読出しデータ(出力データ)は、カラム選択回路15及び入出力バッファ18を経由してメモリチップの外部に出力される。書込みデータ(入力データ)は、入出力バッファ18及びカラム選択回路15を経由してラッチ機能を持つセンスアンプ回路13にラッチされる。
コマンド信号は、データ入出力バッファ18及びコマンドレジスタ25を経由してコマンドデコーダ26に入力される。制御回路17には、コマンドデコーダ26の出力信号、コマンドラッチイネーブル信号CLE、チップイネーブル信号/CE、ライトイネーブル信号/WEなどの信号が入力される。
信号生成回路(昇圧回路)27は、制御回路17の制御の下、コントロールゲート線CGL及びセレクトゲート線SSL,GSLに与える電位を生成し、この電位をメインコントロールゲートドライバ37及びセレクトゲートドライバ38に供給する。
図41は、プリデコーダPDiの構成の一例を示している。
本例では、ロウ数、即ち、コントロールゲート線CGLの数(ブロック数)を1024(210)本と仮定する。この場合、10ビットのロウアドレス信号a1,a2,…a10により、1つのロウを選択することができる。
ロウアドレス信号a2,a3,a4は、NAND回路30−1に入力され、ロウアドレス信号a5,a6,a7は、NAND回路30−2に入力され、ロウアドレス信号a8,a9,a10は、NAND回路30−3に入力される。NAND回路30−1の出力信号は、インバータ31−1を経由して信号Dとなり、NAND回路30−2の出力信号は、インバータ31−2を経由して信号Eとなり、NAND回路30−3の出力信号は、インバータ31−3を経由して信号Fとなる。
各プリデコーダPDiには、それぞれ異なるロウアドレス信号a1,a2,…a10が入力される。そして、選択された1つのロウに属するプリデコーダPDiの出力信号a1,D,E,Fのみが全て“1”となる。
図42は、ロウデコーダRDi、メインコントロールゲートドライバ37及びセレクトゲートドライバ38の構成の一例を示している。
ロウデコーダRDiは、NAND回路32及びインバータ33から構成される。プリデコーダPDiの出力信号D,E,Fは、NAND回路に入力される。
セレクトゲートドライバ38は、ドライブ回路としてのNチャネルMOSトランジスタ35−1,35−3から構成される。選択されたロウでは、ロウデコーダRDiの出力信号がVCCになるため、NチャネルMOSトランジスタ35−1,35−3がオン状態となる。よって、信号生成回路27で生成された信号SS,GSがセレクトゲート線SSLi,GSLiに供給される。
メインコントロールゲートドライバ37は、デコード回路39、昇圧回路34及びドライブ回路としてのNチャネルMOSトランジスタ35−2から構成される。
選択されたロウとこれに隣接するロウに共通に設けられたメインコントロールゲートドライバ37では、デコード回路39の出力信号がVCCになる。また、動作モードに応じて、昇圧回路が動作状態又は非動作状態となり、NチャネルMOSトランジスタ35−2のゲートに電源電位VCC又は昇圧電位が印加される。
例えば、データ書き込み時、選択されたロウとこれに隣接するロウに共通に設けられたメインコントロールゲートドライバ37では、昇圧回路34の出力電位VBが昇圧電位Vprogとなり、NチャネルMOSトランジスタ35−2がオン状態になる。一方、信号生成回路27で生成されたCG(=Vprog)がNチャネルMOSトランジスタ35−2を経由して、選択ロウとこれに隣接するロウのメインコントロールゲート線CGLi,CGLi+1に伝達される。
また、データ消去時、選択されたロウとこれに隣接するロウに共通に設けられたメインコントロールゲートドライバ37では、昇圧回路34の出力電位VBが電源電位VCCとなり、NチャネルMOSトランジスタ35−2がオン状態になる。一方、信号生成回路27で生成されたCG(=0V)がNチャネルMOSトランジスタ35−2を経由して、選択ロウとこれに隣接するロウのメインコントロールゲート線CGLi,CGLi+1に伝達される。
また、データ書き込み時、選択されたロウとこれに隣接するロウに共通に設けられたメインコントロールゲートドライバ37では、昇圧回路34の出力電位VBが電源電位VCCとなり、NチャネルMOSトランジスタ35−2がオン状態になる。一方、信号生成回路27で生成されたCG(=0V又はVCC)がNチャネルMOSトランジスタ35−2を経由して、選択ロウとこれに隣接するロウのメインコントロールゲート線CGLi,CGLi+1に伝達される。
なお、互いに隣接する2つの非選択ロウに共通に設けられたメインコントロールゲートドライバ37では、昇圧回路34の出力信号VBが接地電位となり、この接地電位がNチャネルMOSトランジスタ35−2のゲートに印加される。よって、NチャネルMOSトランジスタ35−2は、オフ状態となる。
図43は、互いに隣接する2つのロウ内に配置される複数のブロックとサブコントロールゲートドライバの構成の一例を示している。
本例では、図40の回路ブロックに対応させ、1ロウ内に4つのブロックが配置される場合について説明する。
各ブロックBLKi−j,BLK(i+1)−j内には、それぞれサブコントロールゲート線CGLi−j,CGL(i+1)−jが配置される(j=0,1,2,3)。サブコントロールゲート線CGLi−jは、それぞれブロックBLKi−j内に配置される1バイトの正数倍(例えば、16バイト)のメモリセルに接続され、サブコントロールゲート線CGL(i+1)−jは、それぞれブロックBLK(i+1)−j内に配置される1バイトの正数倍(例えば、16バイト)のメモリセルに接続される。
サブコントロールゲート線CGLi−jは、それぞれサブコントロールゲートドライバ28を構成するドライブ回路としてのNチャネルMOSトランジスタ36−jを経由して、メインコントロールゲート線CGLiに接続される。サブコントロールゲート線CGL(i+1)−jは、それぞれサブコントロールゲートドライバ28を構成するドライブ回路としてのNチャネルMOSトランジスタ40−jを経由して、メインコントロールゲート線CGLi+1に接続される。
NチャネルMOSトランジスタ36−j,40−jのオン/オフは、サブデコーダ29により制御される。サブデコーダ29は、1つのNチャネルMOSトランジスタ36−j(1つのブロック)を選択する機能を有している。例えば、ブロックBLKi−1を選択する場合には、NチャネルMOSトランジスタ36−1をオン状態にする。この時、メインコントロールゲート線CGLiとサブコントロールゲート線CGLi−1が電気的に接続される。
なお、サブデコーダ29に、1ロウ内の複数又は全てのNチャネルMOSトランジスタを選択する機能を持たせてもよい。
本発明のEEPROMにおいても、メモリセルアレイをロウ方向及びカラム方向に行列状に配置された複数のブロックから構成し、ブロック単位でデータの読み出し、消去、書き込みができるようになっている。このため、本発明においても、図32及び図33のバイト単位のデータ書き換え動作が適用できる。つまり、バイト単位のデータ書き換えを行うに当たって、選択ロウ内の1ページ分のデータを読み出すことなく、選択ロウ内の選択ブロックのデータ(1バイトの正数倍のデータ)のみを読み出すことができる。
よって、データ書き換えを行わないメモリセルに対する不要な読み出し、消去、書き込み動作をなくすことができ、実質的なページ書き換え特性(書き換え回数)を向上させることができる。
また、本発明では、1つのメインコントロールゲートドライバ(昇圧回路を含む)を互いに隣接する複数(例えば、2つ)のロウに共通に使用するようにしている。従って、大きなサイズを有するメインコントロールゲートドライバのカラム方向の幅を1ロウの幅よりも大きくすることができ、回路設計時に、メインコントロールゲートドライバのレイアウトを容易に行うことができる。
また、書き込み時、選択ロウのメインコントロールゲート線に高電位Vprogが印加され、セレクトゲート線には電源電位VCCが印加されるため、高電位Vprogを出力しなければならないメインコントロールゲートドライバのみを複数のロウに共通に配置し、セレクトゲートドライバについては、1ロウごとに配置する。
この場合、例えば、書き込み時に、2本のメインコントロールゲート線に高電位Vprogが印加されるが、この高電位Vprogは、サブデコーダにより選択された選択ブロック内のサブコントロールゲート線のみに伝達されるため、動作上の問題は全くない。
図44は、サブデコーダの配置例を示している。
本発明では、メモリセルアレイ11の1ページ分のメモリセルを複数に分け、ロウ方向に複数のブロックBLKi−jを設けるようにしている。また、ロウ方向のブロックBLKi−jの間には、サブコントロールゲートドライバ28が配置される。また、センスアンプ回路13は、ロウ方向に配置されるブロックBLKi−jに対応して設けられる。
よって、センスアンプ回路13の間であってサブコントロールゲートドライバ28に対応する箇所には、スペースが形成される。本例では、このスペースにサブデコーダ29を配置する。
本例のように、サブデコーダ29をサブコントロールゲートドライバ28に対応させて複数箇所に配置する場合は、サブデコーダ29を1箇所にまとめて配置する場合に比べてチップ上のスペースを有効に使うことができ、チップサイズの縮小などに貢献できる。
図45乃至図47は、本発明が適用可能なEEPROMの例を示している。
図45の例では、メモリセルアレイのカラム方向の両端に、ラッチ機能を持つセンスアンプ回路13A,13B、カラム選択回路15A,15B及びデータ入出力バッファ18A,18Bをそれぞれ配置している。本例では、メモリセルアレイを、3トラセル部(図26参照)11−0とNANDセル部11−1から構成する。勿論、メモリセルアレイは、3トラセル部のみから構成してもよい。
本例によれば、メモリセルアレイのカラム方向の両端に、センスアンプ回路などの読み出しや書き込み動作のための回路を配置するため、これら回路のレイアウトが容易になり、回路設計時の負担を軽減できる。
図46の例では、メモリセルアレイを3トラセル部11−0とNANDセル部11−1から構成し、3トラセル部11−0をセンスアンプ回路13側に配置し、3トラセル部11−0のメモリセルをキャッシュメモリとして使用している。
本例によれば、NANDセル部11−1のデータを一時的に3トラセル部(キャッシュメモリ)にブロック単位で保存しておけるため、データの高速読み出しが可能となる。
図47の例では、1チップ41内に複数のメモリ回路42a,42bを配置している。各メモリ回路42a,42bは、互いに独立して、読み出し動作、書き込み動作及び消去動作を行うことができる。よって、例えば、メモリ回路42aが読み出し動作を行っている最中に、メモリ回路42bでは、書き込み動作を行うこともできる。メモリ回路42a,42bの少なくとも一方には、本発明のEEPROMが使用される。
本例によれば、2つの異なる動作を同時に行うことができるため、データ処理が効率よく行える。
ところで、いままで説明してきた発明では、スタックゲート構造を有する一つのメモリセルとその両端に一つずつ接続された二つのセレクトトランジスタとからなるセルユニットを主要な構成要素としてきた。
このようなセルユニットによれば、バイト(又はページ)単位のデータ書き換えを始めとする数々の特徴が得られることは、上述した通りである。
しかし、セルユニットを3つのトランジスタ(メモリセルは一つのみ)から構成する場合、メモリセル一つ当たりのセルサイズが通常のNAND型フラッシュEEPROMよりも大きくなるため、メモリセルの高集積化によるメモリ容量の増大には必ずしも有利といえない。
そこで、以下の発明では、バイト(又はページ)単位のデータ書き換えを維持しつつ、メモリセル一つ当たりのセルサイズを小さくすることができる新規なセルユニット構造又はデータ書き込み手法について説明する。
まず、従来のNAND型フラッシュEEPROMについて検討する。
従来のNAND型フラッシュEEPROMは、例えば、一つのメモリセルユニット内に16個の直列接続されたメモリセルを配置するため、メモリセル一つ当たりのセルサイズを縮小するには最も適した構造を有している。
しかし、このような構造にすると、セルサイズの縮小という特徴が得られる反面、バイト(又はページ)単位のデータ書き換えという特徴が失われる。
そこで、従来のNAND型フラッシュEEPROMでは、何故、バイト(又はページ)単位のデータ書き換えができなかったのかについて述べる。
NAND型フラッシュEEPROMでバイト(又はページ)単位のデータ書き換えができない理由を理解するためには、まず、NAND型フラッシュEEPROMのデータ書き換え動作を理解することが必要である。
NAND型フラッシュEEPROMのデータ書き換え動作は、ブロック単位で行われる。
まず、選択ブロック内のNANDセルユニットの全メモリセルに対して、データの一括消去(フローティングゲートから電子を抜き、閾値を下げる動作)を行う。この後、例えば、選択ブロック内のNANDセルユニットのソース側のメモリセルからドレイン側のメモリセルに向って、順次、ページ単位でデータ書き込みが実行される。
具体的なデータ書き込み動作を図48及び図49を参照して説明する。
本例では、コントロールゲート線CGL1に接続されるメモリセルについてデータ書き込みを行うものとする。
本例では、コントロールゲート線CGL1に接続されるメモリセルについてデータ書き込みを行うものとする。
まず、ソース側(ソース線側)のセレクトゲート線GSLに0Vを与え、ソース側のセレクトトランジスタをカットオフ状態にする。また、ドレイン側(ビット線側)のセレクトゲート線SSLに電源電位VCCを与え、ドレイン側のセレクトトランジスタをオン状態にする。
また、“0”書き込み(フローティングゲートに電子を注入し、閾値を上げる動作)を行うメモリセルM1が接続されるビット線の電位を0Vとし、“1”書き込み(消去状態を維持する動作)を行うメモリセルM2が接続されるビット線の電位を電源電位VCCとする。
この時、“0”書き込みを行うメモリセルM1を含むNANDセルユニット内の全メモリセルのチャネルの電位が0Vとなり、“1”書き込みを行うメモリセルM2を含むNANDセルユニット内の全メモリセルのチャネルの電位がVCC−Vth(Vthは、セレクトトランジスタの閾値電圧)に予備充電される。この後、“1”書き込みを行うメモリセルM2を含むNANDセルユニット内のドレイン側(ビット線側)のセレクトトランジスタは、カットオフ状態となる。
この後、コントロールゲート線(選択)CGL1の電位が、0Vから電源電位VCC(例えば、3.3V)、電源電位VCCから書き込み電位Vprog(例えば、18V)と上昇する。また、コントロールゲート線(非選択)CGL0,CGL2,…CGL15の電位が、0Vから電源電位VCC、電源電位VCCからVpass(VCC<Vpass(例えば、9V)<Vprog)と上昇する。
この時、“0”書き込みを行うメモリセルM1においては、チャネルの電位が0Vとなっているため、フローティングゲートとチャネルの間のトンネル絶縁膜に高電圧が印加され、電子がチャネルからフローティングゲートへ移動する。一方、“1”書き込みを行うメモリセルM2では、チャネルがフローティングとなっているため、容量カップリングにより、チャネルの電位がVchに上昇する。よって、“1”書き込みを行うメモリセルM1においては、フローティングゲートとチャネルの間のトンネル絶縁膜に高電圧が印加されず、消去状態が維持される。
ここで、選択ブロック内の非選択コントロールゲート線CGL0,CGL2,…CGL15に与えるVpassについて検討する。
メモリセルM2に対する“1”書き込みは、データ書き込み時に、メモリセルM2のフローティングゲートに対する電子の注入を抑え、メモリセルM2が消去状態を維持することで達成される。メモリセルM2が消去状態を維持するためには、データ書き込み時に、メモリセルM2を含むNANDセルユニット内の各メモリセルのチャネル電位を容量カップリングにより十分に高くし、メモリセルM2のフローティングゲートとチャネルの間のトンネル絶縁膜に印加される電圧を緩和すればよい。
ところで、メモリセルM2を含むNANDセルユニット内の各メモリセルのチャネル電位は、非選択コントロールゲート線CGL0,CGL2,…CGL15に与えるVpassに依存する。よって、Vpassを高くすればするほど、メモリセルM2を含むNANDセルユニット内の各メモリセルのチャネル電位が高くなり、メモリセルM2に対する誤書き込みが防止される。
しかし、Vpassを高くすると、“0”書き込みを行うメモリセルM1を含むNANDセルユニット内の非選択メモリセルM3に対して誤書き込みが生じ易くなる。
即ち、メモリセルM1を含むNANDセルユニット内の各メモリセルのチャネル電位は、0Vに維持されている。このため、Vpassが書き込み電位Vprogに近くなると、非選択メモリセルM3に対しても“0”書き込みが行われてしまう。よって、メモリセルM1を含むNANDセルユニット内の非選択メモリセルに対して誤書き込みを防止するためには、Vpassをできるだけ低くする必要がある。
このように、選択ブロック内の非選択コントロールゲート線CGL0,CGL2,…CGL15に与えるVpassは、高すぎても又は低すぎてもだめであり、“1”書き込みを行う選択メモリセルM2や非選択メモリセルM3に対して“0”書き込みが行われないような最適値、例えば、VCC<Vpass(例えば、9V)<Vprogに設定されている。
以上、NAND型フラッシュEEPROMのデータ書き換え動作について詳細に説明した。そこで、以下では、NAND型フラッシュEEPROMのデータ書き換え動作が、何故、バイト(又はページ)単位で行われないのかについて説明する。
仮に、NAND型フラッシュEEPROMにおいて、データ書き換え動作をバイト(又はページ)単位で行ったとする。
この場合、同一のコントロールゲート線、例えば、コントロールゲート線CGL1が何度も繰り返して選択され、このコントロールゲート線CGL1に接続されるメモリセルについてのみ、何度も繰り返してデータ書き換えが行われることも考えられる。このような状況では、コントロールゲート線CGL1に接続されるメモリセルのデータを消去する動作と、コントロールゲート線CGL1に接続されるメモリセルに対してデータを書き込む動作が繰り返し行われることになる。
しかし、この時、選択ブロック内の非選択メモリセルのコントロールゲートには、データ書き込み時にVpassが何度も繰り返して印加される。
従って、NAND型フラッシュEEPROMにおいて、バイト(又はページ)単位のデータ書き換え動作を何度も繰り返し行うと、選択ブロック内の非選択メモリセルの閾値がVpassによって次第に上昇し(フローティングゲートに徐々に電子が注入され)、誤書き込みが発生する可能性がある。
この可能性をなくすためには、Vpassを低くするか又はブロック単位の書き換えに変更する必要がある。
しかし、Vpassは、上述のように、1回のデータ書き込み動作において、“1”書き込みを行う選択メモリセルや、“0”書き込みを行うメモリセルと同じセルユニット内の非選択メモリセルに対して、“0”書き込み(誤書き込み)が行われないような最適値に設定されており、これを、さらに低くすることは事実上不可能である。
よって、結果として、NAND型フラッシュEEPROMでは、バイト(又はページ)単位のデータ書き換えが不可能となり、ブロック単位でのデータ書き換えを行っている。
以下では、NAND型フラッシュEEPROMのように、メモリセル一つ当たりのセルサイズを小さくすることができると共に、バイト(又はページ)単位のデータ書き換えについては、Vpassを低くすることにより達成できるような新規なセルユニット構造又はデータ書き込み手法について説明する。
図50は、本発明のバイト型EEPROMのメモリセルユニットを示している。図51は、図50のメモリセルの等価回路を示している。
メモリセルMC1,MC2は、コントロールゲートとフローティングゲートを有し、フラッシュEEPROMのメモリセルと同じ構造となっている。メモリセルMC1,MC2は、互いに直列接続され、その両端には、それぞれ1つずつセレクトトランジスタST1,ST2が接続されている。セレクトトランジスタST1は、ビット線コンタクト部BCを経由してビット線に接続され、セレクトトランジスタST2は、ソース線SLに接続される。
メモリセルMC1,MC2及びセレクトトランジスタST1,ST2により1つのメモリセルユニットが構成され、メモリセルアレイは、複数のメモリセルユニットがアレイ状に配置されることにより実現される。
本発明のメモリセルユニットは、NAND型フラッシュEEPROMにおいて1つのNANDユニット内のメモリセルを2つにしたもの(2NANDセル)と考えることができる。
但し、本発明では、メモリセルユニット内のメモリセルの数は、2個に限定されるものではなく、例えば、後述する条件を満たす限り、複数(3個、4個、5個など)に設定することができる。場合によっては、メモリセルユニット内のメモリセルの数を、従来のNAND型フラッシュEEPROMと同じ16個に設定してもよい。
本発明のバイト型EEPROMの構造面での長所について説明する。
本発明のバイト型EEPROMのメモリセル部の構造は、NAND型フラッシュEEPROMのメモリセル部の構造と同じである。但し、通常は、本発明のバイト型EEPROMのセルユニット内のメモリセルの数は、NAND型フラッシュEEPROMのセルユニット内のメモリセルの数(例えば、16個)よりも少なくなる。
よって、本発明のバイト型EEPROMでは、NAND型フラッシュEEPROMのプロセスをそのまま採用できるため、バイト単位の消去が可能(これについては、後述する。)であるにもかかわらず、記憶容量を増大でき、かつ、生産コストも低減できる。
例えば、本発明において、セルユニット内のメモリセルの数を2個にした場合について検討する。
本発明では、デザインルールを0.4[μm]とした場合、2個のメモリセルの短辺長aが1.2[μm]、長辺長bが3.96[μm]であるため、メモリセル1個当たりの面積([短辺長a×長辺長b]/2)は、2.376[μm2 ]となる。一方、セルユニットが16個のメモリセルからなるNAND型フラッシュEEPROM(16NANDセル)では、デザインルールを0.4[μm]とした場合、メモリセル1個当たりの面積は、1.095[μm2 ]となる。
つまり、本発明のメモリセルユニット(2NANDセル)を採用した場合、メモリセル1個当たりの面積は、16NANDセルのメモリセル1個当たりの面積の約2倍で済むことになる。
また、図65及び図66に示すような従来のバイト型EEPROMでは、デザインルールを0.4[μm]とした場合、メモリセル1個当たりの面積は、36[μm2 ]となる。また、1個のメモリセルを2個のセレクトトランジスタで挟み込んだセルユニット(3トラセル又は1NANDセル)を採用する場合、デザインルールを0.4[μm]とすると、メモリセル1個当たりの面積は、3.84[μm2 ]となる。
つまり、本発明のメモリセルユニット(2NANDセル)のメモリセル1個当たりの面積は、従来のバイト型EEPROMや1NANDセルよりも小さくすることができる。
この表からも明らかなように、本発明のメモリセルユニット(2NANDセル)のメモリセル1個当たりの面積は、NAND型フラッシュEEPROM(16NANDセル)には及ばないが、1NANDセル(3トラセル)の約60%で済むようになる。
よって、本発明のセルユニット構造によれば、メモリセル面積の縮小により、バイト型EEPROMのメモリ容量の増大、チップ面積の縮小、製造コストの低下などに貢献することができる。
また、本発明のバイト型EEPROMは、NAND型フラッシュEEPROMと同一のプロセスで製造可能であるため、ロジック混載不揮発性メモリへの応用も容易である。
また、本発明のバイト型EEPROMのメモリセルは、NAND型フラッシュEEPROMのメモリセルと同じ構造であるため、1つのメモリセルについて見れば、フラッシュEEPROMの書き換え方式、即ち、FNトンネル現象を利用した書き換え方式をそのまま採用できる。よって、製造コストの低下に加えて、開発コストの削減も可能である。
ところで、本発明のセルユニット構造によれば、2個のセレクトトランジスタの間に複数(例えば、2個、3個、…)のメモリセルが接続される。よって、NAND型フラッシュEEPROMと同様に、バイト(又はページ)単位のデータ書き換えを繰り返して行う場合に、コントロールゲートにVpassが印加される選択ブロック内の非選択メモリセルに対する誤書き込みの問題が生じる。
この問題に対しては、以下のようにして解決する。
NAND型フラッシュEEPROMでは、Vpassは、1回の書き込み動作において、“1”書き込みを行う(消去状態を維持する)メモリセルや、“0”書き込みを行うメモリセルと同一のセルユニット内の非選択メモリセルに対して、“0”書き込み(誤書き込み)が生じないことを条件に、最適値に設定されている。
NAND型フラッシュEEPROMでは、Vpassは、1回の書き込み動作において、“1”書き込みを行う(消去状態を維持する)メモリセルや、“0”書き込みを行うメモリセルと同一のセルユニット内の非選択メモリセルに対して、“0”書き込み(誤書き込み)が生じないことを条件に、最適値に設定されている。
また、この最適値は、電源電位VCCや、読み出し時に非選択メモリセルのコントロールゲートに与える電位Vreadなどとは全く無関係に決められており、通常は、VCC(例えば、3.3V)<Vpass(例えば、9V)<Vprog(例えば、18V)に設定されていた。
本発明では、Vpassを、電源電位VCC(例えば、3.3V)又は読み出し時に非選択メモリセルのコントロールゲートに与える電位Vread(例えば、4.5V)に設定する。
これらVCC及びVreadは、NAND型フラッシュEEPROMで使用するVpassの値(例えば、9V)よりも低くなっている。
つまり、本発明では、Vpassを、電源電位VCC又は読み出し時に非選択メモリセルのコントロールゲートに与える電位Vreadに設定すること、即ち、NAND型フラッシュEEPROMで使用するVpassの値よりも低くすることにより、バイト(又はページ)単位のデータ書き換えを繰り返して行う場合における選択ブロック内の非選択メモリセルの誤書き込みの問題を防ぐ。
また、本発明では、Vpassを、VCC又はVreadに設定することにより、Vpassを生成する回路を新たに設ける必要がないため、コントロールゲートドライバの構成が簡略化され、コントロールゲートドライバの縮小、レイアウトの容易化、設計及び開発期間の短縮などの効果を得ることができる。
一方、本発明では、Vpassを、電源電位VCC又は読み出し時に非選択メモリセルのコントロールゲートに与える電位Vreadに設定しているため、1回のデータ書き込み動作において、“1”書き込みを行う(消去状態を維持する)メモリセルのチャネル電位が十分に上がらなくなるのではないかという疑問が生じる。
そこで、本発明では、“1”書き込みを行うメモリセルのチャネル電位が十分に上がるように、セルユニット内のメモリセルの数、“1”書き込みを行うメモリセルのチャネルの初期電位、メモリセルのコントロールゲートとチャネルのカップリング比を設定する。
例えば、“1”書き込みを行うメモリセルのチャネルの初期電位と、メモリセルのコントロールゲートとチャネルのカップリング比を、NAND型フラッシュEEPROMと同じと仮定した場合には、図50及び図51に示すように、セルユニット内のメモリセルの数を2個とすれば、“1”書き込みを行うメモリセルのチャネル電位を、NAND型フラッシュEEPROMと同じ程度に上げることができる(この点については、後に述べるデータ書き込み動作の説明において詳細に説明する。)。
このように、本発明では、第一に、NAND型フラッシュEEPROMと全く同じセルユニット構造を有しているため、セルサイズの縮小、メモリ容量の増大、コストの低下などを達成することができる。
第二に、データ書き込み時に選択ブロック内の非選択コントロールゲート線に印加する電位Vpassを、電源電位VCC又は読み出し時に非選択コントロールゲート線に与える電位Vreadに設定している。よって、選択ブロック内の非選択メモリセルの誤書き込みの問題を防ぐことができ、バイト(又はページ)単位のデータ書き換えが可能になる。
第三に、Vpassを、VCC又はVreadに設定しても、“1”書き込みを行うメモリセルのチャネル電位が十分に上がるように、セルユニット内のメモリセルの数、“1”書き込みを行うメモリセルのチャネルの初期電位、メモリセルのコントロールゲートとチャネルのカップリング比を、適当な値に設定している。“1”書き込みを行うメモリセルに対する誤書き込みも防止できる。
以下、本発明のバイト型EEPROMの消去動作、書き込み動作及び読み出し動作について順次説明する。
・ 消去動作
図52に示すように、選択ブロック内の選択コントロールゲート線(ワード線)CGL11には接地電位VSSが印加され、選択ブロック内の非選択コントロールゲート線(ワード線)CGL12は、フローティング状態になる。また、選択ブロック内のセレクトゲート線SSL1,GSL1並びに非選択ブロック内のコントロールゲート線(ワード線)CGL21,CGL22及びセレクトゲート線SSL2,GSL2も、フローティング状態になる。
図52に示すように、選択ブロック内の選択コントロールゲート線(ワード線)CGL11には接地電位VSSが印加され、選択ブロック内の非選択コントロールゲート線(ワード線)CGL12は、フローティング状態になる。また、選択ブロック内のセレクトゲート線SSL1,GSL1並びに非選択ブロック内のコントロールゲート線(ワード線)CGL21,CGL22及びセレクトゲート線SSL2,GSL2も、フローティング状態になる。
この後、例えば、21[V]、3[ms]の消去パルスがバルク(セルPウェル)に印加される。この時、選択ブロック内の選択コントロールゲート線CGL11に接続されるメモリセルでは、バルクとコントロールゲート線の間に消去電圧(21[V])が加わり、フローティングゲート中の電子がFN(Fowler−Nordheim)トンネル現象によりバルクに移動する。
その結果、選択ブロック内の選択コントロールゲート線CGL11に接続されるメモリセルの閾値電圧は、−3[V]程度となる。ここで、選択メモリセルについては、1回の消去パルスにより、その閾値電圧が−3[V]程度となるように消去される。
一方、選択ブロック内の非選択コントロールゲート線CGL12及び非選択ブロック内のコントロールゲート線CGL21,CGL22は、フローティング状態に設定されている。
よって、例えば、21[V]、3[ms]の消去パルスがバルク(セルPウェル)に印加されると、フローティング状態のコントロールゲート線とバルクとの容量カップリングにより、コントロールゲート線CGL12,CGL21,CGL22の電位も上昇する。
ここで、コントロールゲート線CGL12,CGL21,CGL22とバルクのカップリング比について検討すると、コントロールゲート線CGL12,CGL21,CGL22には、ドライブ回路(MOSトランジスタのソース)、このドライブ回路とコントロールゲート線(ポリシリコン層)を接続する金属配線、コントロールゲート線を構成するシリサイドなどが接続されている。
カップリング比は、フローティング状態のコントロールゲート線CGL12,CGL21,CGL22に寄生する容量に依存する。この容量には、ドライブ回路としてのMOSトランジスタのソース接合容量、ソースとゲートのオーバーラップ容量、フィールド領域におけるポリシリコン層と金属配線の容量、コントロールゲート線とバルク(セルPウェル)の容量などが含まれる。
しかし、コントロールゲート線CGL12,CGL21,CGL22に寄生する容量の大部分は、コントロールゲート線とバルク(セルPウェル)の容量により占められている。
つまり、コントロールゲート線CGL12,CGL21,CGL22とバルクのカップリング比は、大きな値、例えば、0.9となっており、バルクの電位が上昇すると、コントロールゲート線CGL12,CGL21,CGL22の電位も上昇する。
よって、選択ブロック内の非選択コントロールゲート線CGL12に接続されるメモリセルと非選択ブロック内のコントロールゲート線CGL21,CGL22に接続されるメモリセルでは、FNトンネル現象の発生を防止できる。
以上により、消去動作が完了する。
以上により、消去動作が完了する。
なお、消去動作後には、例えば、選択ブロック内の選択コントロールゲート線CGL11に接続される全てのメモリセルの閾値電圧が−1[V]未満になったか否かを検証する消去ベリファイ動作が行われる。
・ 書き込み動作
図53に示すように、コントロールゲート線CGL1に接続されるメモリセルに対して書き込みを実行する場合について説明する。なお、これら書き込みを行うメモリセルは、全て消去状態にあるものとする。
図53に示すように、コントロールゲート線CGL1に接続されるメモリセルに対して書き込みを実行する場合について説明する。なお、これら書き込みを行うメモリセルは、全て消去状態にあるものとする。
まず、選択ブロック内のソース側のセレクトゲート線GSLが接地電位VSSとなり、ドレイン側のセレクトゲート線SSLが電源電位VCCとなる。その結果、ソース側のセレクトトランジスタST21,ST22は、カットオフ状態となり、ドレイン側のセレクトトランジスタST11,ST12は、オン状態となる。
また、“0”書き込みを行うメモリセルMC11が接続されるビット線BLの電位をVSSに設定し、“1”書き込みを行うメモリセル(書き込み禁止セル)MC12が接続されるビット線BLの電位をVCCに設定する。また、コントロールゲート線CGL1,CGL2の電位を接地電位VSSに設定する。この時、メモリセルMC11,MC21のチャネル電位は、接地電位VSSとなり、メモリセルMC12,MC22のチャネルは、VCC−Vth(Vthは、セレクトトランジスタST12の閾値電圧)に予備充電される。
この後、コントロールゲート線CGL1,CGL2の電位が電源電位VCC(例えば、3.3V)又は読み出し時に非選択コントロールゲート線に与える電位Vread(例えば、4.5V)に設定される。さらに、選択コントロールゲート線CGL1の電位は、VCC又はVreadから、書き込み電位Vprog(例えば、18V)に上昇する。
この時、選択メモリセルMC11では、チャネル(=VSS)とコントロールゲート線CGL1(=Vprog)の間に大きな電位差が生じるため、FNトンネル現象により、電子がチャネルからフローティングゲートに注入される。これにより、選択メモリセルMC11に対する“0”書き込みが完了する。
また、コントロールゲート線に高電位を与える前、即ち、チャネル昇圧前の選択メモリセルMC12のチャネルの初期電位は、VCC−Vthに設定され、かつ、フローティング状態になっている。よって、この後、選択コントロールゲート線CGL1の電位がVprog、非選択コントロールゲート線CGL2の電位がVCC又はVreadになると、選択メモリセルMC12のチャネル電位も、容量カップリングにより自動的に上昇する。
つまり、選択メモリセルMC12では、チャネル(=Vch)とコントロールゲート線CGL1(=Vprog)の間の電位差が小さくなり、FNトンネル現象によるフローティングゲートへの電子の注入が抑えられる。これにより、選択メモリセルMC12に対する“1”書き込みが完了する。
ところで、選択メモリセル(書き込み禁止セル)MC12に対して“1”書き込みを実行するには、選択メモリセルMC12のチャネル電位(書き込み禁止電位)Vchを十分に上げ、誤書き込み(“0”書き込み)が生じないようにする必要がある。
チャネル昇圧後のメモリセルMC12のチャネル電位Vchは、主として、チャネル昇圧前のメモリセルMC12のチャネルの初期電位、メモリセルMC12,MC22のコントロールゲートとチャネルのカップリング比、及びセルユニット内のメモリセルの数(本例では、2個)により決定される。
よって、例えば、セルユニット内のメモリセルの数を固定した場合、メモリセルMC12のチャネル電位Vchは、メモリセルMC12のチャネルの初期電位及びメモリセルMC12,MC22のコントロールゲートとチャネルのカップリング比を大きくすることにより、十分に上げることができる。
メモリセルのコントロールゲートとチャネルのカップリング比Bは、以下の式により算出される。
B = Cox/(Cox+Cj)
ここで、Coxは、メモリセルのコントロールゲートとチャネルの間のゲート容量の総和であり、Cjは、メモリセルのソース領域及びドレイン領域の接合容量の総和である。
B = Cox/(Cox+Cj)
ここで、Coxは、メモリセルのコントロールゲートとチャネルの間のゲート容量の総和であり、Cjは、メモリセルのソース領域及びドレイン領域の接合容量の総和である。
また、メモリセルのチャネル容量は、近似的には、CoxとCjの合計で表すことができる。つまり、メモリセルのチャネル容量には、Cox及びCjの他に、コントロールゲートとソース領域のオーバーラップ容量、ビット線とソース領域の間の容量、ビット線とドレイン領域の間の容量などが含まれるが、これらの容量は、CoxやCjに比べて非常に小さいため、無視できる。
次に、本発明のバイト型EEPROMと従来のNAND型フラッシュEEPROMに関して、“1”書き込みを行うメモリセルのチャネル電位(書き込み禁止電位)がどの位の値になるかについて具体的に検討する。
本発明のバイト型EEPROMとしては、例えば、図50及び図51に示すように、1つのセルユニット内に2つのメモリセルが配置された構造とする。
この場合、チャネル電位Vchは、
Vch = Vini+(Vprog−VCC)×B
+(Vpass−VCC)×B
B = Cox/(2×Cox+3×Cj)
(注: メモリセルが2のとき、拡散層(ソース/ドレイン)は3)
となる。
Vch = Vini+(Vprog−VCC)×B
+(Vpass−VCC)×B
B = Cox/(2×Cox+3×Cj)
(注: メモリセルが2のとき、拡散層(ソース/ドレイン)は3)
となる。
ここで、Cox=Cj=1とすると、カップリング比Bは、0.2となる。また、本発明では、Vpass=VCCである。また、電源電位VCCを3[V]、チャネルの初期電位Viniを2[V]、書き込み電位Vprogを16[V]とすると、チャネル電位Vchは、
Vch = 2+(16−3)×0.2 = 4.6[V]
となる。
Vch = 2+(16−3)×0.2 = 4.6[V]
となる。
一方、NAND型フラッシュEEPROMのチャネル電位Vchは、
Vch = Vini+(15/16)×(Vpass−VCC)×B
+(1/16)×(Vprog−VCC)×B
B = 16×Cox/(16×Cox+17×Cj)
(注: メモリセルが16のとき、拡散層(ソース/ドレイン)は17)
となる。
Vch = Vini+(15/16)×(Vpass−VCC)×B
+(1/16)×(Vprog−VCC)×B
B = 16×Cox/(16×Cox+17×Cj)
(注: メモリセルが16のとき、拡散層(ソース/ドレイン)は17)
となる。
ここで、NAND型フラッシュEEPROMのセルユニットは、直列接続された16個のメモリセルからなり、1個のメモリセルにVprog、残りの15個のメモリセルにVpassが印加されるものとする。
また、Cox=Cj=1とすると、カップリング比Bは、0.48となる。また、電源電位VCCを3[V]、チャネルの初期電位Viniを2[V]、書き込み電位Vprogを16[V]、Vpassを8[V]とすると、チャネル電位Vchは、
Vch = 2+(15/16)×(8−3)×0.48
+(1/16)×(16−3)×0.48
=4.64[V]
となる。
Vch = 2+(15/16)×(8−3)×0.48
+(1/16)×(16−3)×0.48
=4.64[V]
となる。
このように、本発明のバイト型EEPROMにおいては、例えば、Vpassを電源電位VCC(又はVread)にしても、セルユニット内のメモリセルの数を2個とすることにより、NAND型フラッシュEEPROMと同じ書き込み禁止電位(“1”書き込みセルのチャネル電位)を得ることができる。
つまり、本発明では、VpassをVCC(又はVread)とすることにより、非選択コントロールゲート線に接続される非選択メモリセルのコントロールゲートとチャネルの間の電圧を緩和できるため、非選択メモリセルにおける誤書き込みなしに、バイト(又はページ)単位のデータ書き換えを繰り返し行うことが可能になる。
また、本発明では、VpassをVCC(又はVread)にしても、NAND型フラッシュEEPROMと同じ書き込み禁止電位を得ることができるため、選択コントロールゲート線に接続される書き込み禁止セル(“1”書き込みセル)に対する誤書き込みも防止できる。
・ 読み出し動作
図54に示すように、ビット線BLをプリチャージ電位に充電した後、選択ブロック内の選択コントロールゲート線CGL11には、0[V]を印加し、選択ブロック内の非選択コントロールゲート線CGL12及びセレクトゲート線SSL1,GSL1には、それぞれ電源電位VCC(例えば、3.3V)又は読み出し電位Vread(例えば、4.5V)を印加する。
また、非選択ブロック内のコントロールゲート線CGL21,CGL22及びセレクトゲート線SSL2,GSL2には、0[V]を印加する。
図54に示すように、ビット線BLをプリチャージ電位に充電した後、選択ブロック内の選択コントロールゲート線CGL11には、0[V]を印加し、選択ブロック内の非選択コントロールゲート線CGL12及びセレクトゲート線SSL1,GSL1には、それぞれ電源電位VCC(例えば、3.3V)又は読み出し電位Vread(例えば、4.5V)を印加する。
また、非選択ブロック内のコントロールゲート線CGL21,CGL22及びセレクトゲート線SSL2,GSL2には、0[V]を印加する。
この時、選択ブロック内のセレクトトランジスタは、オン状態となり、非選択ブロック内のセレクトトランジスタは、オフ状態となる。また、選択ブロック内の非選択メモリセルは、データの値にかかわらず、オン状態となる(メモリセルの閾値分布は、図6を参照)。
また、選択ブロック内の選択メモリセルについては、データの値に応じて、オン又はオフ状態となる。
図55に示すように、選択メモリセルに“1”データが書き込まれている場合、即ち、選択メモリセルが消去状態の場合には、選択メモリセルの閾値電圧が負のディプレッション・モードとなっている。このため、この選択メモリセルには、セル電流が流れることになり、ビット線BLの電位が下がる。
逆に、選択メモリセルに“0”データが書き込まれている場合には、選択メモリセルの閾値電圧が正のエンハンスメント・モードとなっている。このため、この選択メモリセルには、セル電流が流れず、ビット線BLの電位は、プリチャージ電位に維持される。
このように、データ“0”、“1”の判断は、ビット線からソース線にセル電流が流れるか否かによって行う。ビット線の電位の変化は、センスアンプにより増幅(検知)される。
なお、データ“0”と“1”の区別は、例えば、メモリセルのフローティングゲートに負の電荷が蓄えられているか否かにより行う。
即ち、フローティングゲートに負の電荷が蓄えられている場合には、そのメモリセルの閾値電圧は高くなり、メモリセルは、エンハンスメントタイプになる。一方、フローティングゲートに負の電荷が蓄えられていない場合には、そのメモリセルの閾値電圧は0[V]未満になり、メモリセルは、ディプレッションタイプになる。
即ち、フローティングゲートに負の電荷が蓄えられている場合には、そのメモリセルの閾値電圧は高くなり、メモリセルは、エンハンスメントタイプになる。一方、フローティングゲートに負の電荷が蓄えられていない場合には、そのメモリセルの閾値電圧は0[V]未満になり、メモリセルは、ディプレッションタイプになる。
表6は、上述の消去、書き込み、読み出しのそれぞれの動作におけるセレクトゲート線SSL,GSL、コントロールゲート線(ワード線)CGL、ビット線BLi、セルソース線SL、セルPウェルの電位を示している。
消去動作においては、選択ブロック内の選択コントロールゲート線CGLは、0[V]に設定され、選択ブロック内の非選択コントロールゲート線CGL、非選択ブロック内のコントロールゲート線CGL及び全てのセレクトゲート線SSL,GSLは、フローティング状態に設定される。
この状態において、セルPウェルに消去電位Vera、例えば、21[V]が印加されると、フローティング状態の全てのセレクトゲート線SSL,GSLの電位と非選択コントロールゲート線CGLの電位は、セルPウェルとの容量カップリングによって、Vera×β(βは、カップリング比)まで上昇する。
ここで、βを0.8とすると、フローティング状態の全てのセレクトゲート線SSL,GSLの電位と非選択コントロールゲート線CGLの電位は、16.8[V]に上昇する。
消去動作時、ビット線BLi及びセルソース線SLに接続されるN+ 拡散層とセルPウェルとからなるpn接合は、順方向にバイアスされる。このため、ビット線BLi及びセルソース線SLは、Vera−Vbに充電される。なお、Vbは、pn接合のビルトイン・ポテンシャルである。
書き込み動作においては、“1”データを書き込む選択メモリセルに接続されるビット線BLi、即ち、消去状態を維持する選択メモリセルに接続されるビット線BLiは、電源電位(例えば、3.3[V])VCCに設定され、“0”データを書き込む選択メモリセルに接続されるビット線BLiは、0[V]に設定される。
選択ブロック内のビット線側のセレクトゲート線SSLは、電源電位VCCに設定され、セルソース線側のセレクトゲート線GSLは、0[V]に設定され、非選択コントロールゲート線CGLは、VCC又はVread(例えば、4.5[V])に設定され、選択コントロールゲート線CGLは、書き込み電位(例えば、18[V])Vprogに設定される。
非選択ブロック内のセレクトゲート線SSL,GSL、コントロールゲート線CGL及びセルPウェルは、0[V]に設定される。
セルソース線は、0[V]に設定される。但し、選択ブロック内の“1”データを書き込むメモリセルのチャネル電位が、コントロールゲート線CGLとの容量カップリングにより昇圧され、パンチスルーによりセルソース線のリーク電流が問題となる場合には、セルソース線の電位は、電源電位VCCに設定するのがよい。
読み出し動作においては、選択ブロック内のセレクトゲート線SSL,GSL及び非選択コントロールゲート線CGLは、電源電位VCC(例えば、3.3V)又は読み出し電位Vread(例えば、4.5V)に設定され、選択コントロールゲート線CGLは、0[V]に設定される。データ読み出し前にビット線をプリチャージする方式の場合、ビット線BLiは、プリチャージ電位(例えば、1.2[V])VBLに設定される。
“1”データが記憶される選択メモリセルは、オン状態となるため、この選択メモリセルにセル電流が流れ、ビット線BLiは、0[V]に放電される。一方、“0”データが記憶される選択メモリセルは、オフ状態となるため、この選択メモリセルにはセル電流が流れず、ビット線BLiは、プリチャージ電位VBLを保持する。
図56は、本発明のバイト型EEPROMの回路ブロックの主要部を示している。
このEEPROMは、上述のように、例えば、2つのメモリセルを2つのセレクトトランジスタで挟み込んだ4素子から成るメモリセルユニットをマトリックス状に配置したメモリセルアレイ11、メモリセルアレイ11上においてロウ方向に複数本配置されたコントロールゲート線10a及びメモリセルアレイ11上においてカラム方向に複数本配置されたビット線10bを有している。
ロウデコーダ12は、ロウ、即ち、コントロールゲート線10aの選択を行う。選択されたコントロールゲート線10aに接続されるメモリセルのデータは、カラムごとに設けられたデータラッチ機能を持つセンスアンプから成るセンスアンプ回路13に入力される。カラムデコーダ14は、カラム、即ち、ビット線BLiの選択を行う。
選択されたカラムのセンスアンプのデータは、データ入出力バッファ18を経由してメモリチップの外部に出力される。メモリチップの内部に入力されるデータは、データ入出力バッファ18を経由して選択されたカラムのラッチ機能を持つセンスアンプにラッチされる。
昇圧回路16は、書き込み動作や消去動作に必要な高電圧を生成する。制御回路17は、メモリチップの内部の各回路の動作を制御すると共に、メモリチップの内部と外部のインターフェースをとる役割を果たす。制御回路17は、メモリセルに対する消去、書き込み、読み出しの各動作を制御するシーケンス制御手段(例えば、プログラマブルロジックアレイ)を含んでいる。
図57は、図56のメモリセルアレイ11の構成を示している。
本例では、メモリセルユニットは、直列接続された2個のメモリセルからなるNANDセルとその両端にそれぞれ1つずつ接続される2個のセレクトトランジスタとから構成される。メモリセルは、フローティングゲートとコントロールゲートが積み重ねられたいわゆるスタック構造のMOSFETから構成される。
ロウ方向の複数のメモリセルユニットにより1つのブロックが構成され、1本のコントロールゲート線CGLに接続される複数のメモリセルにより1ページが構成される。
なお、本発明では、消去、書き込み及び読み出しは、ページ単位で行える。また、本発明では、後述する書き換え手法を採用することで、バイト単位でのデータ書き換えも可能となっている。
図58は、図56のセンスアンプ回路13のうち1本のビット線BLiに接続されるラッチ機能を持つセンスアンプを示している。
センスアンプは、一方の出力が他方の入力となる2つのCMOSインバータI1,I2から成るラッチ回路21を主体とする。ラッチ回路21のラッチノードQは、カラム選択用のNMOSトランジスタM8を経由してI/O線に接続される。また、ラッチノードQは、センスアンプ遮断用のNMOSトランジスタM4とビット線電位クランプ用のNMOSトランジスタM1を経由してビット線BLiに接続される。
NMOSトランジスタM1,M4の接続ノードがセンスノードNsenseとなる。センスノードNsenseには、プリチャージ用のPMOSトランジスタM2とディスチャージ用のNMOSトランジスタM3が接続される。プリチャージ用のPMOSトランジスタM2は、プリチャージ制御信号Loadに基づいて所定期間にセンスノードNsenseの充電を行う。ディスチャージ用のNMOSトランジスタM3は、ディスチャージ制御信号DCBに基づいてセンスノードNsenseの電荷を放電する。
ラッチ回路21のラッチノードQbには、制御信号φL1に基づいてラッチノードQbを強制的に接地するためのリセット用NMOSトランジスタM5が接続される。ラッチ回路21のラッチノードQには、制御信号φL2に基づいてラッチノードQを強制的に接地するためのリセット用NMOSトランジスタM6が接続される。
リセット用NMOSトランジスタM5,M6の共通ソースは、センスノードNsenseの電位により制御されるセンス用NMOSトランジスタM7を経由して接地点に接続される。センス用NMOSトランジスタM7は、NMOSトランジスタM5,M6と共にラッチ回路21のリセット用としても用いられる。
図59は、本発明のバイト型EEPROMのバイト単位の書き換え動作の概略的なシーケンス制御を示すフローチャートである。
このシーケンス制御は、例えば、図56の制御回路17により行われる。このフローチャートに従って、簡単にバイト単位の書き換え動作について説明すると、以下のようになる。
バイト単位のデータ書き換えモードになると、まず、選択されたコントロールゲート線(ワード線)に接続されるメモリセルの1ページ分のデータがセンスアンプ回路に読み出される(ページ逆読み出し)。そして、センスアンプ回路には、この1ページ分のデータがラッチされる(ステップST1)。
次に、アドレスで指定されたカラムに対応するバイトデータがロードされる。このロードされたバイトデータは、センスアンプ回路にラッチされている1ページ分のデータのうちデータ書き換えを行うバイトデータに対して上書きされる(ステップST2)。
次に、選択されたコントロールゲート線に接続されるメモリセルの1ページ分のデータが同時に消去(ページ消去)される(ステップST3)。消去後には、選択されたコントロールゲート線に接続される各メモリセルに対して、消去が完全に行われたか、消去が行われ過ぎていないかを検証する消去ベリファイが行われる(ステップST4,5)。
そして、1ページ分の全てのメモリセルの閾値が所定範囲内となるまでページ消去及び消去ベリファイが繰り返し行われ、1ページ分の全てのメモリセルの閾値が所定範囲内(消去完了)となったときは、次の動作に移る(ステップST3〜5)。
なお、ラッチ機能を持つセンスアンプ回路が1本のビット線に対して1つのみ存在する場合(1ページ分しかない場合)、消去ベリファイの結果によっては、センスアンプ回路のデータが破壊される可能性がある。よって、このような場合には、消去ベリファイを行わずに、消去を1回で終了させる。
この後、選択されたコントロールゲート線に接続されるメモリセルに対して、センスアンプ回路にラッチされている1ページ分のデータが同時に書き込まれる(ステップST6)。書き込み後には、選択されたコントロールゲート線に接続される各メモリセルに対して、書き込みが完全に行われたか、書き込みが行われ過ぎていないかを検証する書き込みベリファイが行われる(ステップST7,8)。
そして、1ページ分の全てのメモリセルの閾値が所定範囲内となるまでページ書き込み及び書き込みベリファイが繰り返し行われ、1ページ分の全てのメモリセルの閾値が所定範囲内(書き込み完了)となったときは、バイト単位のデータ書き換え動作を終了させる。
なお、高い書き込み電位を用い、1回の書き込みパルスで1回の書き込みを行う場合には、書き込みベリファイを省略することもできる。
図60は、図59の主要ステップにおける選択メモリセルのデータとセンスアンプ回路のノードQb(図58)の状態を示している。
同図(a)は、選択されたコントロールゲート線(ワード線)に接続されるメモリセルの1ページ分のデータがセンスアンプ回路に読み出された状態を示している(ステップST1に対応)。
メモリセルのデータが“0”(閾値電圧が正)の場合、ビット線BLiの電荷は放電されず、プリチャージ電位を維持する。よって、図58のセンスノードNsenseは電源電位VCCとなる。制御信号φL2を電源電位VCCとすると、ノードQは接地電位VSS、即ち、“0”となる。
逆に、メモリセルのデータが“1”(閾値電圧が負)の場合、ビット線BLiの電荷は放電される。よって、図58のセンスノードNsenseは接地電位VSSとなる。制御信号φL2を電源電位VCCとすると、ノードQは電源電位VCC、即ち、“1”となる。
同図(b)は、センスアンプ回路にラッチされた1ページ分のデータのうちアドレスで指定されたバイトデータ(8ビットデータ)に対して、データの上書きが行われた状態を示している(ステップST2に対応)。
同図(c)は、選択されたコントロールゲート線(ワード線)に接続されるメモリセルのデータを消去(ページ消去)した状態を示している(ステップST3に対応)。ページ消去により、選択されたコントロールゲート線に接続されるメモリセルのデータは、全て“1”となる。
同図(d)は、選択されたコントロールゲート線(ワード線)に接続されるメモリセルに対して、センスアンプ回路にラッチされた1ページ分のデータを書き込み(ページ書き込み)した状態を示している(ステップST6に対応)。
このように、メモリセルアレイ11に対しては、動作上は、ページ単位のデータ書き換えとなっているが、実際は、バイト単位のデータの書き換えが行われたことになる。
次に、図61乃至図63のタイミングチャートを参照しながら、ページ書き込み、書き込みベリファイのための読み出し動作を、図58のセンスアンプ回路の動作を中心にして詳細に説明する。
なお、図61乃至図63は、1つのタイミングチャートを複数に分割したものである。
なお、図61乃至図63は、1つのタイミングチャートを複数に分割したものである。
チップ外部からチップ内部に書き込みを指示するコマンドが入力されると、書き込み動作が開始される。
まず、センスノードNsenseをリセットするために、制御信号DCBを電源電位VCCにする。この時、MOSトランジスタM3がオンして、センスノードNsenseが接地される(t1)。
また、制御信号DCBと共に制御信号BLSHFも電源電位VCCにすると、MOSトランジスタM1がオンして、ビット線BLiが接地される。
書き込みデータをセンスアンプ回路にロードする前に、データラッチ制御信号φL1を電源電位VCC、プリチャージ制御信号Loadを接地電位VSSにする。この時、MOSトランジスタM5,M7がオンして、ラッチ回路21のラッチノードQbが強制接地され、データがリセットされる。即ち、センスアンプ回路20の全てのセンスアンプにおいて、ラッチ回路21のラッチノードQが電源電位VCC、ラッチノードQbが接地電位VSSになる(t2)。
次に、I/O線から書き込みデータがロードされ、センスアンプ回路20の各ラッチ回路21にデータがラッチされ、ノードQ,Qbはロードデータに応じて“H”、“L”に設定される(t3)。
具体的には、“0”書き込みを行なうメモリセルに対応するセンスアンプのラッチ回路21では、ラッチノードQに“L”(=VSS)が与えられ、“1”書き込み(書き込み禁止)のメモリセルに対応するセンスアンプのラッチ回路21では、ラッチノードQに“H”(=VCC)が与えられる。
次に、制御信号BLSHF,SBLが“H”になって、センスアンプ回路20の各ラッチ回路21にラッチされたデータに基づき、各ビット線の充電が開始される(t4)。
即ち、“0”書き込みを行なうメモリセルに接続されるビット線BLiは接地電位VSSに設定され、“1”書き込み(書き込み禁止)のメモリセルに接続されるビット線は電源電位VCCに充電される。選択されたコントロールゲート線(ワード線)は、書き込み電圧Vprog(20[V]程度)に設定される。この時、非選択のコントロールゲート線(ワード線)は、Vpass(例えば、8[V])ではなく、電源電位VCC(例えば、3.3[V])又は読み出し時に非選択のメモリセルに与える読み出し電位Vread(例えば、4.5[V])に設定される。
この動作によって、1ページ分のメモリセルへの書き込みが行われる。
データ書き込みが終了した後、データ書き込みがきちんと完了しているか否かを検証する書き込みベリファイが開始される。
まず、書き込みベリファイのための読み出しが行われる。このベリファイ読み出し動作は通常の読み出し動作と同じである。
制御信号DCBを電源電位VCCに設定すると、MOSトランジスタM3がオンして、センスノードNsenseが強制的に接地される(t5)。
続いて、選択されたコントロールゲート線CGLには、参照電位Vref(0.5[V]程度)が与えられ、非選択のコントロールゲート線CGLには、メモリセルに記憶されるデータにかかわらずメモリセルをオン状態にするための読み出し電位Vread(例えば、4.5[V])が与えられる。また、セレクトゲート線SSL,GSLには電源電位VCCが与えられる。これにより、ベリファイ読み出しが行われる(t6)。
読み出しに際しては、ビット線プリチャージ型のセンス方式、電流検知型のセンス方式などを用いることができる。ビット線プリチャージ型のセンス方式では、ビット線BLiをプリチャージし、フローティング状態にした後、メモリセルのデータに応じてビット線の電位を維持又は低下させる。電流検知型のセンス方式については、以下に詳述する。
時刻t6において、制御信号BLSHFを昇圧電位VCC+αから電位VCC−αにクランプし、MOSトランジスタM1に流れるメモリセル電流とセンスノードNsenseを充電するMOSトランジスタM2の電流とのバランスにより読み出しを行なう。そして、ビット線BLiの電位が、例えば、0.9[V]まで上昇すると、MOSトランジスタM1がカットオフ状態となり、センスノードNsenseが電源電位VCCとなる。
センスノードNsenseが“H”(=VCC)になった後、ラッチ制御信号φL1を電源電位VCCとし、MOSトランジスタM5をオンさせる(t7)。センスノードNsenseが電源電位VCCの場合(閾値がベリファイ電位Vrefよりも高いメモリセルに接続されるセンスアンプの場合)、MOSトランジスタM7がオンして、ラッチノードQbは接地電位VSS、ラッチノードQは電源電位VCCになる。
ラッチノードQに接地電位VSSがロードされ、正常に書き込みが行われると、ラッチ回路21のラッチデータが反転する。メモリセルに対する書き込みが不十分な場合、ベリファイ読み出しにおいて、センスノードNsenseは、“L”(=VSS)のままであるため、ラッチ回路21のデータ反転は起こらず、ラッチノードQはVSSを保つ。書き込み禁止のメモリセルに繋がるセンスアンプでは、ラッチノードQは、電源電位VCCであるのでデータの反転はない。
書き込み不十分なメモリセルが存在するとき、即ち、ラッチ回路21のデータ反転が生じないセンスアンプがあるとき、書き込みとベリファイ読み出しが繰り返し行われる。そして、1ページ分の全てのセンスアンプのラッチノードQの電位が電源電位VCCになると、書き込みが終了する。
次に、図63のタイミングチャートを参照しながら、バイト単位のデータ書き換え動作について、図58のセンスアンプ回路の動作を中心に詳細に説明する。
チップ外部からチップ内部にバイト書き換えを指示するコマンドが入力されると、バイト書き換え動作が開始する。
まず、選択されたコントロールゲート線(ワード線)に接続される1ページ分のメモリセルに対して、既に書き込まれているデータの逆読み出し動作が開始される。
逆読み出し動作は、読み出し動作と同様である。
まず、データラッチ制御信号φL1を電源電位VCC、プリチャージ制御信号Loadを接地電位VSSに設定する。この時、MOSトランジスタM5,M7がオンして、ラッチ回路21のラッチノードQbが強制接地され、データがリセットされる。即ち、センスアンプ回路の全てのラッチ回路21のラッチノードQが電源電位VCC、ラッチノードQbが接地電位VSSになる(t1)。
次に、制御信号DCBを電源電位VCCに設定する。この時、MOSトランジスタM3がオンになり、センスノードNsenseが強制的に接地される(t2)。続いて、選択されたコントロールゲート線CGLにVSS(=0V)を与え、セレクトゲート線SSL,GSLに電源電位VCCを与えると、読み出しが行われる(t3)。
センスノードNsenseが“H”(=VCC)になった後、ラッチ制御信号φL2が電源電位VCCとなり、MOSトランジスタM6がオンする(t4)。センスノードNsenseが電源電位VCCの場合(即ち、データ“0”が書き込まれ、閾値電圧がVSSよりも高いメモリセルに接続されるセンスアンプの場合)、MOSトランジスタM7がオンして、ラッチノードQは接地電位VSS、ラッチノードQbは電源電位VCCになる。
次に、制御信号DCBを電源電位VCCに設定し、制御信号BLSHFを電源電位VCC又は電位VCC+αに設定して、ビット線BLi及びセンスノードNsenseをリセットする(t5)。
この後、カラムアドレスで指定されたセンスアンプ回路20のラッチ回路21にバイトデータがロードされ、ノードQ,Qbはバイトデータに応じて“H”,“L”に設定される(t6)。
ラッチ回路21に書き込まれたページデータのうち所定のデータに対して、チップ外部から入力されたバイトデータが上書きされる。
この後、選択されたコントロールゲート線に接続されるメモリセルに対してページ消去動作を行なう。
選択ブロックのコントロールゲート線は接地電位VSSに設定し、非選択ブロックのコントロールゲート線及び全てのセレクトゲート線はフローティング状態に設定する。セルPウェルに消去電圧Veraが印加されると、フローティング状態のセレクトゲート線と非選択ブロックのコントロールゲート線は、セルPウェルとの容量カップリングにより、Vera×β(βはカップリング比)に昇圧される。
また、ビット線BLi及びセルソース線SLは、セルPウェル内のN+ 層に接続される。このN+ 層とセルPウェルとのpn接合が順バイアスされると、ビット線BLi及びセルソース線SLは、それぞれVera−Vbに充電される(t7)。但し、Vbは、pn接合のビルトイン・ポテンシャルである。
この後、消去ベリファイを行ない、選択されたページのメモリセルが全て消去状態、即ち、メモリセルの閾値電圧が負になったことを確認する。ラッチ回路21に蓄えられたデータに基づき、選択されたページのメモリセルに対して、書き込み動作及び書き込みベリファイ動作を行なう。
なお、図63では、消去ベリファイ以降の動作は、省略している。
図64は、NAND型フラッシュEEPROMのメモリセルアレイの一部を本発明のバイト型EEPROMのメモリセルアレイにした例である。
本発明のバイト型EEPROMのメモリセルアレイは、NAND型フラッシュEEPROMのメモリセルアレイにおいて2つのセレクトトランジスタの間のメモリセルを2つにしたものと考えることができる。よって、本例のようなEEPROMが容易に実現できることになる。
本例のEEPROMは、1本のビット線BLiに異なる構成の2種類のメモリセルユニットが接続される。即ち、第一のメモリセルユニットは、2つのセレクトトランジスタの間に複数個(例えば、8,16,32個など)のメモリセルが接続され、第二のメモリセルユニットは、2つのセレクトトランジスタの間に2個のメモリセルが接続される。
コントロールゲート線(ワード線)の選択に当たっては、第一のメモリセルユニットの領域と第二のメモリセルユニットの領域で、別々に駆動回路を設けるようにしてもよいし、共通化できるならば、両領域の駆動回路を一つにまとめるようにしてもよい。
このような構成により、メモリセルアレイの一部について、バイト単位のデータ書き換えが可能となる。
なお、図64のNAND型フラッシュEPROMのメモリセルアレイに代えて、AND型フラッシュEEPROM、DINOR型フラッシュEEPROMなどのメモリセルアレイを採用することもできる。
以上、説明したように、本発明のバイト型EEPROMによれば、(1)メモリセルユニットが二つのセレクトトランジスタに挟まれた一つのスタック型メモリセルから構成されるため、フラッシュEEPROMと同一のプロセスで形成できると共に、フラッシュEEPROMと同一の書き換え方法を採用でき、さらに、バイト単位のデータ書き換えも可能にすることができる。
また、(2)書き込み時に非選択メモリセルのコントロールゲートに、Vpassではなく、VCC又はVreadを与え、さらに、メモリセルユニットを二つのセレクトトランジスタに挟まれた複数(例えば、二つ)のスタック型メモリセルから構成すれば、上記効果の他、さらに、メモリセル1個当たりのサイズ縮小を図ることができる。
さらに、本発明のバイト型EEPROMによれば、(3)メモリセルアレイを行列状に配置される複数のブロックから構成し、ブロック単位で、読み出し、消去、書き込みなどの動作を行えるようにしたため、バイト単位のデータ書き換えにおいても、実質的なデータ書き換え特性を劣化させることがない。
11 :メモリセルアレイ、
11−0 :3トラセル部、
11−1 :NANDセル部、
12,12b :ロウデコーダ、
12a :プリデコーダ、
12c :コントロールゲート・セレクトゲートドライバ、
13 :センスアンプ回路
14 :カラムデコーダ、
15 :カラムゲート(スイッチ)、
16 :昇圧回路、
17 :制御回路、
18 :データ入出力バッファ、
20 :センスアンプ、
21 :ラッチ回路、
25 :コマンドレジスタ、
26 :コマンドデコーダ、
27 :信号生成回路、
28 :サブコントロールゲートドライバ、
29 :サブデコーダ、
30−1,…30−3,32 :NAND回路、
31−1,…31−3,33 :インバータ、
34 :昇圧回路、
35−1,…35−3,36−0,…36−3,40−0,…40−3 :NチャネルMOSトランジスタ、
37 :メインコントロールゲートドライバ、
38 :セレクトゲートドライバ、
39 :デコード回路、
41 :半導体チップ、
42a,42b :メモリ回路、
M1〜M8 :MISFET、
I1,I2 :インバータ、
MC :メモリセル、
ST1,ST2 :セレクトトランジスタ、
BC :ビット線コンタクト部、
SL :ソース線、
CGL :コントロールゲート線(ワード線)、
SSL,GSL :セレクトゲート線、
BLi :ビット線。
11−0 :3トラセル部、
11−1 :NANDセル部、
12,12b :ロウデコーダ、
12a :プリデコーダ、
12c :コントロールゲート・セレクトゲートドライバ、
13 :センスアンプ回路
14 :カラムデコーダ、
15 :カラムゲート(スイッチ)、
16 :昇圧回路、
17 :制御回路、
18 :データ入出力バッファ、
20 :センスアンプ、
21 :ラッチ回路、
25 :コマンドレジスタ、
26 :コマンドデコーダ、
27 :信号生成回路、
28 :サブコントロールゲートドライバ、
29 :サブデコーダ、
30−1,…30−3,32 :NAND回路、
31−1,…31−3,33 :インバータ、
34 :昇圧回路、
35−1,…35−3,36−0,…36−3,40−0,…40−3 :NチャネルMOSトランジスタ、
37 :メインコントロールゲートドライバ、
38 :セレクトゲートドライバ、
39 :デコード回路、
41 :半導体チップ、
42a,42b :メモリ回路、
M1〜M8 :MISFET、
I1,I2 :インバータ、
MC :メモリセル、
ST1,ST2 :セレクトトランジスタ、
BC :ビット線コンタクト部、
SL :ソース線、
CGL :コントロールゲート線(ワード線)、
SSL,GSL :セレクトゲート線、
BLi :ビット線。
Claims (6)
- 第1コントロールゲート線と、前記第1コントロールゲート線に共通に接続される1ページ分の第1メモリセルユニットと、前記1ページ分の前記第1メモリセルユニットにビット線を介して接続される1ページ分のセンスアンプと、前記第1メモリセルユニットのデータを前記センスアンプに読み出し、前記センスアンプにおいて前記1ページ分のデータのうち書き換えの対象となる1ページ未満のデータに対してデータの上書きを行い、前記1ページ分の前記第1メモリセルユニットのデータを消去してから前記上書き後の前記センスアンプのデータを前記1ページ分の前記第1メモリセルユニットに書き込む手段とを具備することを特徴とする不揮発性半導体メモリ。
- 前記第1メモリセルユニットは、スタックゲート構造の1個のメモリセルと、これを挟み込む2個のセレクトトランジスタとから構成されることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記2個のセレクトトランジスタは、前記1個のメモリセルと同一の構造を有していることを特徴とする請求項2に記載の不揮発性半導体メモリ。
- 第2コントロールゲート線と、前記第2コントロールゲート線に共通に接続される1ページ分の第2メモリセルユニットとをさらに具備し、
前記1ページ分の前記第2メモリセルユニットは、前記ビット線を介して前記1ページ分の前記センスアンプに接続され、
前記第2メモリセルユニットは、スタックゲート構造の複数個のメモリセルと、これらを挟み込む2個のセレクトトランジスタとから構成されることを特徴とする請求項2に記載の不揮発性半導体メモリ。 - 前記第2メモリセルユニットは、NANDユニット、ANDユニット及びDINORユニットのうちの1つであることを特徴とする請求項4に記載の不揮発性半導体メモリ。
- 前記1ページ未満のデータは、バイトデータであることを特徴とする請求項1乃至5のいずれか1項に記載の不揮発性半導体メモリ。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009244206A (ja) * | 2008-03-31 | 2009-10-22 | Nissha Printing Co Ltd | 感圧センサ |
CN114360609A (zh) * | 2020-10-13 | 2022-04-15 | 长鑫存储技术有限公司 | 数据写入方法 |
US11887658B2 (en) | 2020-10-13 | 2024-01-30 | Changxin Memory Technologies, Inc. | Data writing method |
-
2006
- 2006-05-15 JP JP2006135594A patent/JP2006277926A/ja active Pending
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090623 |