JP2005100625A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 効率的なデータ書き込み及びデータ消去を可能とした不揮発性半導体記憶装置を提供する。
【解決手段】 電気的書き換え可能なメモリセルがマトリクス配列されたメモリセルアレイ101、データラッチ兼センスアンプ102、ロウデコーダ106、カラムデコーダ107、制御回路108により制御されてデータ書き込み等の昇圧電圧を発生する昇圧回路109等を備え、データ書き込みとその後のベリファイ読み出し動作を繰り返すEEPROMにおいて、昇圧回路109の出力が所定レベルに達した後に初回の書込動作を開始するようにした。
【選択図】 図1
【解決手段】 電気的書き換え可能なメモリセルがマトリクス配列されたメモリセルアレイ101、データラッチ兼センスアンプ102、ロウデコーダ106、カラムデコーダ107、制御回路108により制御されてデータ書き込み等の昇圧電圧を発生する昇圧回路109等を備え、データ書き込みとその後のベリファイ読み出し動作を繰り返すEEPROMにおいて、昇圧回路109の出力が所定レベルに達した後に初回の書込動作を開始するようにした。
【選択図】 図1
Description
この発明は、電気的書き換え可能な不揮発性半導体記憶装置(EEPROM)に関する。
EEPROMの一つとして、一括消去を可能としたフラッシュメモリがある。フラッシュメモリのメモリセルとして、半導体基板上に電荷蓄積層(浮遊ゲート)と制御ゲートとが積層形成されたFETMOS構造を有するものが知られている。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“0”,“1”を記憶する。またこのメモリセルを複数個直列接続してNAND型セルを構成するものが知られている。NAND型セルは、一端が選択ゲートを介してビット線に接続され、他端が別の選択ゲートを介して共通ソース線に接続される。NAND型セル内の各メモリセルの制御ゲートは別々のワード線につながる。通常、ビット線と交差する方向に並ぶ複数個のNAND型セルについて、同じ行の制御ゲートが共通に配設されて、これがワード線となる。
NAND型セルでのデータ書き込みは、選択されたワード線に20V程度の昇圧された書き込み電圧を印加し、非選択ワード線に中間電圧を印加し、データ“0”,“1”に応じて選択メモリセルのチャネル電圧をコントロールする。即ち、“1”データ書き込みのときは、ビット線を0Vとし、このビット線電圧を選択メモリセルのチャネルまで転送する。これにより選択メモリセルでは、トンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態となる。“0”データ書き込みのときは、ビット線を例えばVCCとして、選択メモリセルのチャネル電圧がトンネル注入の生じない程度の中間電圧となるようにする。これにより、しきい値が負の状態に保たれる。
NAND型セルでのデータ消去は、例えばメモリセルアレイ全体について、全てのワード線に0Vを印加し、基板或いはウェルに20V程度の消去電圧を印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“0”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。この場合には、ブロック毎にウェルを形成して、選択ブロックについて上記条件を与え、非選択ブロックについてはワード線を全てフローティングにすればよい。
データ読み出しは、選択されたワード線に0V、残りのワード線にデータ“0”,“1”に拘わらずメモリセルがオンする中間電圧を与えて、NAND型セルが導通するか否かをビット線で検出することにより行われる。
近年、携帯電話や携帯用パソコン等が普及するにつれ、これらに搭載されるフラッシュメモリ等の半導体装置について、電源電圧の低電圧化の要求が強い。しかし、フラッシュメモリでは、電源電圧を下げるに従い、電源電圧から昇圧される20V程度の書き込み電圧等を得るのに時間が長くなるという問題がある。昇圧時間は単に昇圧回路の面積を増加させただけでは短縮できない。それは、次のように説明できる。
クロックで制御されるチャージポンプ形式の昇圧回路では、電源電圧VCCから昇圧電圧Vppを発生するに必要な昇圧段数Nは、(Vpp/VCC+1)以上とされている(IEEE Journal of Solid-State Circuits, pp.1231-1240, vol.32, no.8, 1997参照)。従って、電源電圧を低くするに従い、直列接続する昇圧回路の段数Nを増加させることが必要となる。昇圧回路の段数が増加すると、昇圧回路自体の等価的な抵抗Rcap、容量Ccapも増加する。その結果、昇圧回路の出力の大きさに拘わらず、昇圧回路自体をVppに充電する時間Rcap・Ccapが増加する。このように電源電圧の低電圧化に伴い、昇圧回路自体の容量を昇圧する時間が長くなる。その結果、書き込みパルスの立ち上がり時間が長くなるので、書き込み時間全体が長くなるという問題がある。
より具体的に説明すれば、通常のフラッシュメモリのデータ書き込みモードでは、パルス的な書き込み動作の後、書き込み状態を確認するベリファイ読み出し動作を行い、書き込み不十分と判定されたメモリセルについてのみ再度書き込み動作を行うという動作を繰り返す。従って、書き込みモードに入って起動される昇圧回路の出力の立ち上がりが遅いと、十分な昇圧電圧が得られていない段階で書き込み動作を行うことになる。これは、書き込みモードの初期の書き込みでは、選択されたメモリセルの殆どが書き込み不十分となる可能性が大きくなることを意味する。言い換えれば、書き込みモードの初期において、無用な書き込み動作とベリファイ読み出し動作を行っていることになり、結果として書き込み時間が長くなる。データ消去についても同様の問題がある。
この発明は、上記事情を考慮してなされたもので、効率的なデータ書き込み及びデータ消去を可能とした不揮発性半導体記憶装置を提供することを目的としている。
本発明の一態様に係る不揮発性半導体記憶装置によれば、電気的書き換え可能なメモリセルがマトリクス配列されたメモリセルアレイと、このメモリセルアレイの選択されたメモリセルに対して昇圧された書き込み電圧を印加してデータ書き込みを行う書き込み手段と、前記メモリセルアレイのメモリセルに対して昇圧された消去電圧を印加してデータ消去を行う消去手段と、前記データ書き込み手段又はデータ消去手段によりデータ書き込み又はデータ消去されたメモリセルについて書き込み状態又は消去状態を確認するためのデータ読み出しを行うベリファイ読み出し手段と、前記昇圧された書き込み電圧又は消去電圧を発生するための昇圧手段とを備え、且つ前記書き込み手段によるデータ書き込みとこれに引き続く前記ベリファイ読み出し手段によるデータ読み出し、又は前記消去手段によるデータ消去とこれに引き続く前記ベリファイ読み出し手段によるデータ読み出しの少なくとも一方を、メモリセルのしきい値が所定範囲に入るまで複数回繰り返すようにした不揮発性半導体記憶装置であって、前記データ書き込み又はデータ消去の初回の動作が前記昇圧手段による昇圧出力が一定レベルに達した後に開始され、前記データ書き込み又はデータ消去の二回目以降の動作が実行される場合は、前記ベリファイ読み出し後、直ちに、書き込み電圧又は消去電圧の昇圧が開始され、複数の前記メモリセルでNANDセルが構成されていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置によると、データ書き込みモードに入って昇圧回路の出力が立ち上がり始めた後、一定時間をおいて昇圧電圧があるレベルに達した後に初めて書き込み動作を開始することにより、無駄な書き込み及びベリファイ読み出し動作をなくすことができ、また誤書き込みを防止することができる。データ消去についても同様である。
以上述べたようにこの発明によれば、データ書き込み或いは消去モードで書き込み或いは消去動作とベリファイ読み出し動作を繰り返す際に、データ書き込みモードに入って昇圧回路の出力が立ち上がり始めた後、一定時間をおいて昇圧電圧があるレベルに達した後に初めて書き込み動作を開始することにより、昇圧電圧が不十分な状態での無駄な書き込みや消去及びベリファイ動作をなくすことができ、全体としてデータ書き込み或いは消去に要する時間を短縮することができる。
以下、この発明の実施例を説明する。
図1は、一実施例によるNANDセル型EEPROMの構成を示すブロック図である。図中、101はメモリセルアレイであり、102はメモリセルアレイ101のデータ書き込み、読み出しを行うためのデータラッチを兼ねたセンスアンプ回路である。センスアンプ回路102は、カラムゲート103及びI/Oセンスアンプ回路104を介し、データ入出力バッファ105を介して外部入出力端子と接続される。ロウデコーダ106及びカラムデコーダ107はそれぞれメモリセルアレイ101のワード線選択及びビット線選択を行う。データ書き込み、消去及び読み出しの制御を行う制御回路108が設けられ、この制御回路108により制御されて書き込み、消去動作に用いられる昇圧電圧を発生する昇圧回路109が設けられている。
メモリセルアレイ101は、電荷蓄積層としての浮遊ゲートと制御ゲートが積層されたnチャネルFETMOS構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを1単位としてビット線に接続して構成される。
図2(a)(b)は、メモリセルアレイ101の1つのNANDセル部分の平面図と等価回路図である。図3(a),(b)はそれぞれ、図1(a)のA−A’及びB−B’断面図である。メモリセルはp型シリコン基板20上のn型ウェル21に形成されたp型ウェル22内の、素子分離酸化膜12で囲まれた領域に形成されている。1つのNANDセルに着目して説明すると、この実施例では、8個のメモリセルM0〜M7が直列接続されて1つのNANDセルを構成している。メモリセルはそれぞれ、基板に第1ゲート絶縁膜13を介して浮遊ゲート14(140,141,…,147)が形成され、浮遊ゲート14上に第2ゲート絶縁膜15を介して制御ゲート16(160,161,…,167)が形成されて構成されている。これらのメモリセルのソース、ドレインであるn型拡散層19は、隣接するもの同士共有する形で、メモリセルが直列接続されている。
NANDセルのドレイン側、ソース側には各々、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第1の選択ゲート149、169及び第2の選択ゲート1410、1610が設けられている。素子形成された基板はCVD酸化膜17により覆われ、この上にビット線18が配設されている。ビット線18はNANDセルのドレイン側、即ち制御ゲート169側のn型拡散層19に接続される。NANDセルの制御ゲート16は、複数のNANDセルについて共通に制御ゲート線CG(CG0,CG1,…,CG7)として配設されている。これらの制御ゲート線CGは、ワード線WLとなる。選択ゲート149、169及び1410、1610もそれぞれ行方向に連続的に選択ゲート線SG1、SG2として配設されている。
図4は、この様なNANDセルがマトリクス状に配列されたメモリセルアレイ101の等価回路を示している。ソース線は例えば64本のビット線毎につき1箇所、コンタクトを介してAl、poly−Siなどの基準電位配線に接続される。この基準電位配線は周辺回路に接続される。通常一つの制御ゲート線CGにつながるメモリセルの集合(一点鎖線で示す範囲)を1ページと呼び、1組のドレイン側(第1の選択ゲート)及びソース側(第2の選択ゲート)の選択ゲートによって挟まれたページの集合(破線で示す範囲)を1NANDブロック又は単に1ブロックと呼ぶ。1ページは例えば256バイト(256×8)個のメモリセルから構成される。1ページ分のメモリセルはほぼ同時に書き込みが行われる。1ブロックは例えば2048バイト(2048×8)個のメモリセルから構成される。1ブロック分のメモリセルはほぼ同時に消去される。
図5は、実施例のNAND型EEPROMのウェル構造を示している。メモリセルは、上述のようにp型シリコン基板20のセル用n型ウェル21内のセル用p型ウェル22に形成される。n型ウェル21とp型ウェル22は同電位に設定される。電源電圧よりも高い電圧が印加される高電圧NMOSトランジスタは、p型シリコン基板20に形成される。低電圧のNMOSトランジスタ及びPMOSトランジスタは、基板21のメモリセルアレイ領域と別に形成されたp型ウェル24及びn型ウェル23にそれぞれ形成される。
図6は、ロウデコーダ106のうち、メモリセルアレイ101のブロックiのワード線制御回路部の構成である。ブロックアドレスが入ってブロック選択回路61の出力RDECLiが“H”となり、このブロックiが選択される。このブロック選択出力RDECIiは、制御信号BSTON及び電源VCCによりそれぞれゲートが制御されるDタイプのNMOSトランジスタQ601,Q602を介して、ノードN0に転送される。これらのトランジスタQ601,Q602は高電圧トランジスタであり、しきい値は例えば、−1V程度である。このノードN0で駆動されるEタイプNMOSトランジスタQ610〜Q617、Q621,Q622はそれぞれ、選択ブロックiの制御ゲート線(ワード線)CG0〜CG7、選択ゲート線SG1,SG2を駆動する駆動トランジスタである。これらの駆動トランジスタも高電圧トランジスタであり、しきい値は0.6V程度に設定されている。
EタイプNMOSトランジスタQ60,Q605、IタイプNMOSトランジスタQ603、キャパシタC61,C62及びインバータI61の部分は、昇圧回路から得られる発生される書き込み電圧VRDECをノードN0に転送するためのチャージポンプ作用を利用したスイッチ回路63を構成している。IタイプNMOSトランジスタQ603のしきい値は、0.2V程度である。このスイッチ回路63も高電圧トランジスタを用いて構成される。キャパシタC61,C62は、DタイプNMOSトランジスタを用いたMOSキャパシタである。ブロックiが選択されてノードN0に“H”が転送されると、書き込み電圧VRDECがドレインに与えられたNMOSトランジスタQ604がオンして、書き込み電圧はこのNMOSトランジスタQ604及びダイオード接続されたNMOSトランジスタQ603を介して、ノードN0に転送される。
チャージポンプ作用は、ブロック選択出力RDECIiと交流信号OSCRDが入るNANDゲート62により制御される。即ちブロック選択信号RDECiが“H”のときに、NANDゲート62の出力には交流信号OSCRDが現れる。この交流信号OSCRDにより、互いに逆相駆動されるキャパシタC61,C62とNMOSトランジスタQ603の部分でチャージポンピングが行われる。この結果、MOSトランジスタQ603,Q604のしきい値分の電圧降下を伴うことなく、書き込み電圧VRDECはノードN0に転送されることになる。チャージポンプの作用により、ノードN0は、VRDECよりも高い電圧VRDEC+αまで上昇可能であるが、NMOSトランジスタQ605がこのノードN0の電圧上昇を抑制している。即ちNMOSトランジスタQ605のしきい値をVthとすると、ノードN0の電圧は、VRDEC+Vth以下に抑えられる。
ブロック選択信号RDECIiの反転信号により制御されるEタイプMOSトランジスタQ631,Q632は、書き込み及び読み出し時にこのブロックiが非選択の時に選択ゲート線SG1,SG2をそれぞれ接地電位SGDSに設定するために設けられている。
この実施例では、2ビット線が1つのセンスアンプを共有する。例えば、図6に示す2本のビット線BL0,BL1がセンスアンプを共有する場合、図7に示すように、ビット線BL0,BL1は、制御信号BLTR0,BLTR1によりそれぞれ制御されるNMOSトランジスタQ72,Q74を介してセンスアンプにつながるノードN2に接続される。ビット線BL0,BL1はまた、制御信号BLCU0,BLCU1によりそれぞれ制御されるNMOSトランジスタQ71,Q73を介して、制御信号BLCRLが与えられるノードN1に共通に接続される。これらのMOSトランジスタQ71〜Q74も、Eタイプの高電圧トランジスタである。
図8は、図7のノードN2につながるデータラッチ兼センスアンプ回路の具体構成を示す。このセンスアンプ回路では高電圧を扱わず、従って低電圧トランジスタが用いられる。センスアンプ回路の要部は、PMOSトランジスタQ801とNMOSトランジスタQ802からなるCMOSインバータと、PMOSトランジスタQ804とNMOSトランジスタQ805からなるCMOSインバータの入出力を交差接続して構成されたラッチ81である。PMOSトランジスタQ801,Q804のソースは、活性化用のPMOSトランジスタQ803,Q806を介してVCCに接続される。
ラッチ81の二つのノードNa,Nbはそれぞれ、カラム選択信号CSLにより駆動されるNMOSトランジスタQ831,Q832を介してデータ線に接続される。ノードNa,Nbはまた、データセンス用の制御信号BLSEN0,BLSEN1によりそれぞれ制御されるNMOSトランジスタQ810,Q811を介し、センス用NMOSトランジスタQ812のドレインに接続されている。センス用NMOSトランジスタQ812のゲートがセンスノードNsであり、このセンスノードNsは、制御信号BLCLMPにより制御されるNMOSトランジスタQ814を介して、ビット線につながるノードN2に接続される。ノードN2とラッチ81のノードNaは、制御信号BLCDにより制御されるNMOSトランジスタQ821により接続される。
センスノードNsには、データ保持用のキャパシタC81と、プリチャージ用のNMOSトランジスタQ813が設けられている。ラッチ81のノードNbに接続されたNMOSトランジスタQ822はリセット用である。またノードNbには、ベリファイ読み出しのために、ノードNbの“H”,“L”によりオン,オフ制御されるNMOSトランジスタQ823のゲートが接続されている。NMOSトランジスタQ823のドレインは、ベリファイ読み出し時“H”となるFLAG端子となり、ソースはベリファイ制御信号VERFYによりスイッチされるNMOSトランジスタQ824を介して接地される。
図9は、昇圧回路109の構成を示している。昇圧回路109は、図示のように、書き込み時選択ワード線に与えられる書き込み電圧Vpgmを発生するためのVpgm昇圧回路、書き込み時に非選択ワード線に与えられる中間電圧Vpassを発生するためのVpass昇圧回路、ベリファイ読み出し時非選択ワード線に与えられる電圧Vreadを発生するためのVread昇圧回路、書き込み時制御端子BLTR,BLCUに与えられる電圧VSG,VSGHHを発生するための昇圧回路、消去時ウェルに与えられる消去電圧Veraを発生するためのVera昇圧回路等を含む。いずれの昇圧回路も同様の回路により構成されるが、図9では代表的にVpgm昇圧回路についてのみ具体的に示している。
即ち昇圧回路は、起動用PMOSトランジスタQ901を介して電源VCCに直列に接続される、転送用ダイオードとしてのNMOSトランジスタQ902,Q903,…,Q906と、それらの接続ノードに一端が接続されたキャパシタC91,C92,…,C94とから構成される。キャパシタの他端には、相補クロックCK1,CK2が与えられる。
この昇圧回路の動作を簡単に説明すれば、回路が起動され、クロックCK1が“L”のとき、電源VCCにより初段キャパシタC91に充電される。クロックCK1が“H”になると、キャパシタC91に充電された電荷は、次段のキャパシタC92に転送される。以下、クロック制御による同様の充電動作と一方向の電荷転送動作により、昇圧電圧が得られる。
次に、この実施例によるEEPROMの基本動作を説明する。
データ書き込みでは、ビット線にデータに応じて0V(“1”書き込み)又は電源電圧VCC(“0”書き込み)が印加される。ビット線側の選択ゲート線SG1はVCC、共通ソース線側の選択ゲートSG2は0Vとする。これにより、“1”書き込みのメモリセルのチャネルには0Vが伝達される。“0”書き込みのビット線側では、選択ゲートSG1がオフするので、メモリセルのチャネルはVCC−Vthsg(Vthsgは選択ゲートのしきい値電圧)になり、フローティングになる。あるいは、書き込みを行うメモリセルよりもビット線側のメモリセルのしきい値が正電圧Vthcellを持つ場合には、メモリセルのチャネルはVCC−Vthcellになる。
その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Vpgm(=20V程度)が印加され、他の非選択メモリセルの制御ゲートには中間電圧Vpass(=10V程度)が印加される。その結果、データ“1”の時は、チャネルの電位が0Vなので選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に変化する。データが“0”の時は、フローティングのチャネルは制御ゲートとの間の容量結合で中間電位になり、電子の注入が行われない。
以上の書き込み動作後、書き込みが十分に行われたかを調べるベリファイ読み出しが行われる。ベリファイ読み出しでは、選択されたワード線にベリファイ読み出し用電圧Vvrfy、非選択ワード線に中間電圧Vreadが与えられ、書き込みが十分か否かが判定される。そして書き込み不十分と判定されたメモリセルについてのみ、再度書き込みが行われる。
データ消去は、ブロック単位でほぼ同時に行われる。消去するブロックの全ての制御ゲートを0Vとして、メモリセルアレイのp型ウェル及びn型ウェルに昇圧された消去電圧Vera(20V程度)が印加される。消去を行わないブロックの制御ゲートはフローティング状態とする。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がウェルに放出され、しきい値電圧が負方向に移動する。消去を行わないブロックでは容量結合により制御ゲートも電位上昇し、消去は行われない。
データ読み出し動作は、ビット線をVCCにプリチャージした後にフローティングにし、選択されたメモリセルの制御ゲートを0V、それ以外のメモリセルの制御ゲート、選択ゲートを電源電圧、ソース線を0Vとして、選択メモリセルで電流が流れるか否かをビット線にて検出することにより行われる。メモリセルに書き込まれたデータが“1”(メモリセルのしきい値Vth>0)ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つ。データが“0”(メモリセルのしきい値Vth<0)ならばメモリセルはオンして、ビット線はプリチャージ電位から△Vだけ下がる。これらのビット線電位変化をセンスアンプ回路で検出することによって、メモリセルのデータが読み出される。
以上の動作において、チップ内電源電圧が2.5V程度まで低くなると、例えばデータ書き込み動作時、昇圧回路が起動されてから実際に昇圧出力が所定の昇圧レベルに達するまでに時間がかかる。従って、書き込み動作とベリファイ読み出し動作をパルス的に交互に繰り返す際に、書き込みモードに入った後の初回の書き込みでは、殆どのメモリセルで書き込み不十分となる可能性がある。そうすると、最初の書き込みとベリファイ読み出しのサイクルは無駄になる。この点を考慮してこの実施例においては、初回のデータ書き込みの時間を、2回目以降の書き込み時間に比べて長く設定する。
図11は、実施例のデータ書き込みとベリファイ読み出しの動作タイミングを、Vpgm昇圧回路の出力波形と共に示す。書き込み電圧Vpgmの昇圧に、図示のように時間T0を要するとする。このとき、初回の書き込みの時間T1は例えば、T1>T0とする。1回目の書き込み後に1回目のベリファイ読み出しが行われる。ベリファイ読み出し時もVpgm昇圧回路は昇圧電位を保つ。2回目の書き込み動作では昇圧回路自体は所望の書き込み電圧Vpgmまで昇圧しているので、これが与えられるワード線の立ち上がりも早い。従って、2回目以降の書き込み時間T2,T2,T4は、T1>T2=T3=T4とする。昇圧回路はベリファイ読み出しで全てのメモリセルに書き込みが終了したことを検知してから動作停止して昇圧電位を放電する。
図12は、書き込み電圧Vpgmと、これが印加されるワード線WL(制御ゲート線CG)の波形を示した。図示のように、書き込みモードに入った後の最初の書き込み動作では2回目以降よりも長い時間ワード線に書き込みパルスが印加される。最初の書き込みではワード線WLの電位が徐々に昇圧されるので、メモリセルのトンネル酸化膜に印加される電界やトンネル電流はほぼ一定になる。その結果、メモリセルの酸化膜に高電界が印加されないので、酸化膜の信頼性が向上する。
図13は、より好ましい実施例の書込動作タイミングを、図12に対応させて示す。図12では、書き込み開始から同時にワード線に昇圧されつつある書き込み電圧Vpgmを与えるようにした。これに対しこの実施例では、書き込みモードに入った後、昇圧される書き込み電圧Vpgmが最終設定値に達するまでの時間、或いはあるレベルV1(最終昇圧値の80〜90%)に達するまでの時間T0は、実際にはワード線WLに書き込み電圧Vpgmを与えず、時間T0の経過を待ってワード線WLに書き込み電圧Vpgmを与える。この場合、実際に書き込み電圧Vpgmがワード線WLに与えられる時間は、初回も2回目以降も同じ時間とする。上述のレベルV1は、V1から最終昇圧値にまで昇圧回路が立ち上がる時間が、ワード線のCR時定数よりも十分小さくなるように設定することができる。この様に設定すれば、ワード線の末端が最終設定値に達する時間を、1回目のパルスと1回目以降のパルスとで同程度になるようにすることができる。
この場合、初回の待ち時間T0が実際のデータ書き込み動作では無駄ではなく、有効になることを、図14により説明する。図14では、書き込みモードに入ると同時にワード線WLに書き込み電圧Vpgmを与える従来の方式と、この実施例による図13の方式のタイミングを併せて示している。書き込みと引き続くベリファイ読み出しを1サイクルとして、従来方式では最初のサイクル(1)で殆どのメモリセルに書き込みがなされず、全メモリセルに十分な書き込みが行われるまでに更に3サイクル(2)〜(4)を要したとする。
これに対して、実施例のように、書き込み電圧Vpgmが実際の書き込みに必要な一定のレベルV1に達した後に書き込み電圧印加を開始すると、メモリセルの条件が同じとすれば、従来方式と同様に3サイクル(1)〜(3)で全メモリセルに書き込みが終了する。即ち待ち時間T0があるにも拘わらず、初回の無駄な書き込みサイクルを省いた結果として、トータルの書き込みに要する時間は、従来方式よりも短縮されることになる。
また図13の方式は、図12の方式に対して次のような有効性がある。前述のように、書き込み時、書き込み非選択(“0”書き込み)のメモリセルのチャネルはワード線との間の容量結合で昇圧されフローティング状態になる。しかし、メモリセルのチャネル内の接合リーク電流が大きい場合には、メモリセルに印加される書き込みパルスの時間が図12のように長いと、チャネル電位が低下し、誤書き込みを生じるおそれがある。従って、メモリセルの接合リーク電流が大きい場合には、図13のように最初の書き込みでは昇圧回路の出力が立ち上がってからワード線に書き込み電圧Vpgmを印加する方が望ましい。
以下には、更に詳細なタイミング図を用いてこの実施例のEEPROMの書き込み動作を説明する。
図15及び図16は、図8のラッチ81に書き込みデータがロードされた後の書き込み動作のタイミング図である。なお、図のVCCは、チップ内部で降圧された電源電圧(2.5V)である。時刻t0で昇圧回路起動信号LIMVPGMn,LIMVDRn,LIMVSGnが“L”になり、Vpgm昇圧回路、Vpass昇圧回路、Vread昇圧回路、VSG,VSGHH昇圧回路が昇圧を始める。
選択ブロックが例えば、図6のブロックiとすると、時刻t1でブロック選択信号RDECIiがVCCになり、これがノードN0に転送されて、転送スイッチ回路63が動作する。これにより、VRDECから書き込み電圧VpgmがノードN0に転送され、これが選択ゲート線SG1,SG2及び制御ゲート線CGの駆動トランジスタQ610〜Q617,Q621,Q622のゲートに与えられる。このとき、トランジスタQ631,Q632がオフになって、制御ゲート線SG1,SG2は接地電位SGDSから切り離される。
非選択のブロックではブロック選択信号RDECがVSSになり、ノードN0ははVSSになる。従って、非選択ブロックでは選択ゲートSG1,SG2が接地され、制御ゲートはフローティングになる。
いまの場合、図7に示すビット線BL0,BL1のうち、BL0が選択されたとする。時刻t1に、制御信号BLCU0,BLCU1が“L”になり、時刻t2に、制御信号BLCU1,BLTR0がそれぞれ、VSGHHになる。このとき制御信号BLTR1は“L”である。従って、非選択のビット線BL1は、BLCRLによりVCCにプリチャージされる。選択ビット線BL0には、ラッチ81のノードNaのデータ“H”又は“L”が転送される。
“1”書き込みの場合、ビット線BL0からメモリセルのチャネルに0Vが転送される。なお制御ゲート線及び選択ゲート線については、図16に実線で示すように、選択ゲート線SG1にVSG、制御ゲート線をVread(4.5V)を与えて、“1”データ書き込みのチャネルにビット線BL0から0Vを転送してもよい。或いは図16の点線で示したように、ビット線プリチャージの間、制御ゲート線は0Vとしてもよい。
ビット線プリチャージ後、時刻t4から実質的書き込みが始まる。即ち時刻t4に、選択制御ゲート線にVpgm(20V)、非選択制御ゲート線にVpass(10V)を与える。前述のように、“1”書き込みの場合にはチャネルから電子が浮遊ゲートに注入される。“0”書き込みの場合は選択ゲート線SG1がオフするので、チャネルはフローティングとなり、制御ゲート線との間の容量結合で8V程度まで上昇して、電子の注入が行われない。
非選択ビット線BL1に接続されたメモリセルは、ビット線BL1がBLCRLからVCCに設定されることから、書き込み非選択になる。図15において、制御信号BLTR0,BLCU1が1.5us時間をのかけてゆっくり上昇させているが、これはビット線の充電を徐々に行うことにより、チップ内電源VCCの低下を防ぐためである。
書き込み終了後は、時刻t5で制御信号BLCDが“L”になってビット線とセンスアンプ回路が切り離され、また制御ゲート線が放電される。更に時刻t6でビット線が放電される。
この発明においては、最初の書き込み時間を2回目以降の書き込みの時間よりも長くする。最初の書き込みの時間の長くする方法は様々である。例えば、図15及び図16で時刻t4からt5までの時間、即ち実際に選択ワード線に書き込み電圧Vpgmが印加される時間を長くしてもよい。この場合、選択ワード線の波形は図12のようになり、メモリセルの酸化膜に印加される電界を一定にすることができ、酸化膜の信頼性が向上する。或いは、時刻t2からt3までのチャネルプリチャージの時間だけを長くしてもよいし、時刻t2からt4までのビット線プリチャージの時間を長くしてもよい。この場合、ワード線の波形は図13のようになる。その結果、上述のように“1”書き込みする場合の誤書き込みを防止することができる。
また、書き込みコマンドあるいは書き込みデータをセンスアンプにロードするコマンドが入力次第、各昇圧回路を起動し、昇圧電圧が立ち上がった後に、図15及び図16に示す書き込み動作を開始してもよい。或いはまた、書き込みアドレスを入力するコマンドが入力次第、昇圧回路を起動し、昇圧電圧が立ち上がった後、図15及び図16に示す書き込み動作を開始してもよい。これらの場合、図15及び図16に示した時刻t1,t2,…の設定を1回目の書き込み動作と2回目以降の書き込みで同様にすることができる。これにより、書き込み動作を制御するロジック回路を簡単にすることができる。更に、時刻t0からt1までの時間だけを長くしてもよい。更にまた、昇圧回路の起動は、チップ・イネーブルと同時でもよい。
図16では、書き込み動作終了後も昇圧回路起動信号LIMVLGMn,LIMVRDn,LIMVSGn等が“L”であり、各昇圧回路は昇圧動作を継続している。従って2回目以降の書き込みでのワード線等の高速立ち上がりが可能である。あるいは、書き込み終了後にこれらの起動信号をオフとして昇圧回路を止め、フローティング状態にしてもよい。この場合、昇圧回路をベリファイ読み出し中に動作させないため、消費電流を削減できる。
昇圧回路の活性化信号LIMVRDn,LIMVSGn,LIMVPGMnはベリファイ読み出しですべてのメモリセルが十分に書き込まれたことを検知して“H”にして、昇圧回路を止めればよい。この場合、昇圧回路の内部ノード及び出力ノードを例えば電源電圧まで放電してもよいし、フローティング状態にしてもよい。昇圧回路の内部ノード及び出力ノードをフローティング状態にすると、書き込み終了直後に更に書き込み等の動作を行う場合に、昇圧回路の立ち上がりを早くすることができる。
図16では、書き込み終了後も、スイッチ回路63の出力が与えられるノードVRDEC及びN0を放電せず、それぞれVpgm及びVpgm+αに保っている。これは、2回目の書き込み時の昇圧回路の負荷を小さくし、2回目の書き込み時の昇圧電位の立ち上がりを早くするためである。このように書き込み終了後も昇圧回路の出力を活性化し、ベリファイ読み出し時もVRDEC,N0をVpgm,Vpgm+αに保つことにより、2回目以降のワード線の立ち上がり時間はワード線の抵抗Rwl及び容量Cwlで決まるRwl・Cwl程度の時間で立ち上げることができる。
時刻t7に制御信号BSTONを“H”にし、ノードN0をVCC或いはVSSにしてもよい。ノードN0の容量はVpgm昇圧回路のトータルの負荷に比べて十分小さいので、これをVSS或いはVCCに放電しても、昇圧回路の立ち上がりは十分速い。
ワード線の負荷容量が昇圧回路自体の容量に比べて大きい場合には、図9に破線で示すように、各昇圧回路の出力端子にキャパシタC01,C02,…,C05を接続すればよい。これらのキャパシタを接続すると、昇圧回路の負荷が増加するので1回目の書き込みの昇圧時間は長くなる。しかし、2回目以降の書き込みでは、ワード線に充電すべき電荷があらかじめこれらのキャパシタに蓄えられているので、ワード線の立ち上がりを早くすることができる。書き込みとベリファイ読み出しのサイクルは通常6回程度行うので、昇圧回路の出力にキャパシタをつけることにより1回目の書き込み時間が長くなっても残りの5回の書き込み時間が短くなることにより、書き込み全体の時間を短縮できる。
次に、書き込み後のベリファイ読み出し動作の詳細を、図17及び図18のタイミング図を用いて説明する。スタンバイ状態で制御信号BLCU0,1はVCCであり、ビット線BL0,BL1は、トランジスタQ71,Q73を介して端子BLCRL(=gnd)に接地されている。時刻t10がベリファイ読み出しモードの開始であり、時刻t11で制御信号BLPREが立ち上がり、同時に制御信号BLCU0が“L”になって、BLCU1がVSGHHに立ち上がる。そして時刻t12で制御信号BLCLAMPが立ち上がり、トランジスタQ812,Q814を介して、選択ビット線BL0が1V程度にプリチャージされる。ビット線BL1は、制御信号BLCU1が“H”であって、接地電位を保つ。
また、時刻t11で選択ブロックではブロック選択信号RDECIiがVCCになり、ノードN0はVpgm+αとなる。これにより、選択ブロックでは、制御ゲート線SG1及び非選択の制御ゲート線にVread、選択された制御ゲート線にベリファイ読み出し用の電圧Vvrfy(=0.5V)が与えられる。このときソース側の選択ゲート線SG2は接地を保つ。
以上により、選択されたブロックの選択ビット線BL0及びこれにつながるメモリセルのチャネルがプリチャージされ、その後時刻t13でソース側の選択ゲート線SG2にVreadが与えられて、ビット線放電を開始する。このとき、制御信号BLCLAMPが“L”となり、センスノードNsからビット線へのリーク電流が防止される。Vvrfyが与えられた選択メモリセルのしきい値の状態に応じてビット線BL0は放電され、或いは放電されない。即ち、しきい値が十分高い正(データ“1”)なっていれば、ビット線の放電はなく、書き込み不十分でしきい値が低いと、ビット線は放電する。
時刻t14までは、センスノードNsはVCCに保持され、時刻t15で制御信号BLCLAMPが再度“H”になることにより、センスノードNsは、ビット線BL0に接続される。これにより、ビット線BL0が放電されている場合にはセンスノードNsも放電されて“L”になり、ビット線BL0が放電されていなれば、センスノードNsは“H”を保つ。
その後、時刻t16で制御信号BLSEN1が“H”になり、MOSトランジスタQ811がオンして、ラッチ81のノードNbはMOSトランジスタQ812のドレインにつながる。従って、“1”データ書き込みの場合であって、ノードNbに“H”がロードされ、書き込み十分であってベリファイ読み出しでセンスノードNsが“H”になると、MOSトランジスタQ812,Q812が共にオンであるため、ノードNbは放電されて“L”に反転される。“0”データ書き込みの場合、ノードNbには“L”がロードされ、ベリファイ読み出しによるセンスノードNsも“L”であり、ノードNbは“L”のままである。“1”書き込みが不十分の場合には、センスノードNsが“L”、従ってMOSトランジスタQ812はオフであり、ノードNbは、“H”のまま反転されない。
従って、このベリファイ読み出し後のノードNbのデータ反転を監視することにより、書き込みが十分か否かが判定される。具体的には、図8のFLAGをVCCにプリチャージし、時刻t17で制御信号VERFYを“H”にする。書き込みが不十分であるカラムについてはノードNbが“H”であるから、トランジスタQ823,Q824が共にオンとなり、FLAGが放電される。書き込みが十分、或いは“0”書き込みの場合は、FLAGは放電されず、“H”を保つ。これにより、書き込み不十分のカラムが検出される。
ベリファイ読み出しの結果、書き込み不十分のメモリセルがある場合には、再度書き込みが繰り返される。書き込みが終了すると、時刻t18からリカバリ動作に入り、制御ゲート線、選択ゲート線等が放電される。
上記実施例では、専らデータ書き込みについて説明したが、この発明は、データ消去について、消去動作とベリファイ読み出し動作を繰り返す場合にも同様に適用可能である。
またこの発明は、NAND型EEPROMに限らず、NOR型、AND型(A.Nozoe:ISSCC,Digest of Technichal Papers,1995)、DINOR型(S.Kobayashi:ISSCC,Digest of Technichal Papers,1995)、Virtual Ground Array型(Lee,et al:Symposium on VLSI Circuits,Digest of Technichal Papers,1994)等、他の電気的書き替え可能な不揮発性半導体記憶装置に同様に適用することができる。
101…メモリセルアレイ、102…データラッチ兼センスアンプ回路、103…カラムゲート、104…I/Oセンスアンプ、105…データ入出力バッファ、106…ロウデコーダ、107…カラムデコーダ、108…制御回路、109…昇圧回路
Claims (4)
- 電気的書き換え可能なメモリセルがマトリクス配列されたメモリセルアレイと、
このメモリセルアレイの選択されたメモリセルに対して昇圧された書き込み電圧を印加してデータ書き込みを行う書き込み手段と、
前記メモリセルアレイのメモリセルに対して昇圧された消去電圧を印加してデータ消去を行う消去手段と、
前記データ書き込み手段又はデータ消去手段によりデータ書き込み又はデータ消去されたメモリセルについて書き込み状態又は消去状態を確認するためのデータ読み出しを行うベリファイ読み出し手段と、
前記昇圧された書き込み電圧又は消去電圧を発生するための昇圧手段とを備え、且つ
前記書き込み手段によるデータ書き込みとこれに引き続く前記ベリファイ読み出し手段によるデータ読み出し、又は前記消去手段によるデータ消去とこれに引き続く前記ベリファイ読み出し手段によるデータ読み出しの少なくとも一方を、メモリセルのしきい値が所定範囲に入るまで複数回繰り返すようにした不揮発性半導体記憶装置であって、
前記データ書き込み又はデータ消去の初回の動作が前記昇圧手段による昇圧出力が一定レベルに達した後に開始され、
前記データ書き込み又はデータ消去の二回目以降の動作が実行される場合は、前記ベリファイ読み出し後、直ちに、書き込み電圧又は消去電圧の昇圧が開始され、
複数の前記メモリセルでNANDセルが構成されている
ことを特徴とする不揮発性半導体記憶装置。 - 複数回のデータ書き込み及びデータ消去において実質的にメモリセルに昇圧された電圧が印加される時間が等しく設定される
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記昇圧手段の出力は、複数回のデータ書き込みとベリファイ読み出しが行われる間、及び複数回のデータ消去とベリファイ読み出しが行われる間放電されずに保持される
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記昇圧された書き込み電圧又は消去電圧をメモリセルに転送するスイッチングトランジスタのゲート電圧は、書き込み時又は消去時とベリファイ読み出し時とで同電位に設定される
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
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JP2010009722A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | 半導体記憶装置 |
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-
2004
- 2004-10-04 JP JP2004291886A patent/JP2005100625A/ja active Pending
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