JP3576763B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的に書き換え可能な半導体記憶装置に係わり、特に、EEPROM(Electrically Erasable Programmable ROM)などの不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
近年、電気的書換え可能とした不揮発性半導体記憶装置の1つとしてNANDセル型EEPROMが開発されている。このNANDセル型EEPROMは、複数のメモリセルのソース、ドレインを隣接するもの同士で直列接続し、これを1単位としてビット線に接続するものであり、各メモリセルは、電荷蓄積層としての浮遊ゲートと、制御ゲートが積層されたnチャネルMOSFET構造とされている。
【0003】
図4は、このようなNANDセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。NAND型EEPROMの動作は次の通りである。誤書き込みを防止する信頼性の高い書き込み方法として、local self boostが提案されている(公知例IEEE Journal of Solid−State Circuits. Vol.31, No.11, November 1996 pp.1575−1582 )。この書き込み方法において、データの書き込みは、ビット線から離れた方のメモリセルから順に行う。ビット線にはデータに応じて0V又は電源電圧Vccを印加する。すなわち、データ“0”を書き込む場合、ビット線に0Vを印加し、データ“1”を書き込む場合、ビット線に電源電圧Vccを印加する。
【0004】
ビット線に接続される選択ゲートは電源電圧Vcc、ソース線に接続される選択ゲートは0Vである。選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Vpgm (=20V程度)を印加し、選択された制御ゲートの両隣の制御ゲートを0Vにする。その他の非選択メモリセルの制御ゲートには中間電位Vpass(=10V程度)を印加する。また、書き込み前の各メモリセルはブロック単位に一括消去され、閾値電圧が負とされている。
【0005】
例えば図4のメモリセルMC1にデータを書き込む場合、ワード線WL7を書き込み電圧Vpgm 、WL6、WL8を0V、WL1、WL2…WL5を中間電位Vpassとする。データ“0”を書き込む時、WL6をゲート電極とするメモリセルMC2は消去状態なので閾値が負であり、ビット線電位の0VがMC1のチャネルに転送される。その結果、MC1のチャネル電位が0Vであるため、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル電流により注入され、閾値電圧が正方向に移動する。
【0006】
また、メモリセルMC1にデータ“1”を書き込む場合、ビット線BLEはVcc(例えば3.3V)であり、メモリセルMC3の閾値電圧が例えば−1VであればMC3はオフし、メモリセルMC1のチャネルはフローティングになる。フローティングのチャネルは制御ゲートとの間の容量結合で8V程度になり、電子注入が起こらないため“1”状態を保持する。
【0007】
データの消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲート、選択ゲートを0Vとし、p型ウエル及びn型基板に昇圧された昇圧電位VppE (20V程度)を印加する。消去しないブロックの制御ゲート、選択ゲートにもVppE を印加する。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、閾値電圧が負方向に移動する。消去動作は2ms程度の消去パルスを印加し、消去しやすいメモリセルも消去しにくいメモリセルも同じ消去パルスで消去する。したがって、消去状態(“1”状態)のメモリセルの閾値分布は−1V程度から−5V程度の範囲に分布する。
【0008】
データの読み出し動作は、ビット線をプリチャージした後フローティングとし、選択されたメモリセルの制御ゲートを0V、それ以外のメモリセルの制御ゲート、及び選択ゲートを電源電圧Vcc(例えば3V)、ソース線を0Vとする。この状態で、選択されたメモリセルに電流が流れるか否かをビット線の電位を検出することによりデータが読み出される。すなわち、メモリセルに書き込まれたデータが“0”(メモリセルの閾値Vth>0)である場合、メモリセルはオフしているため、ビット線はプリチャージ電位を保つ。一方、メモリセルに書き込まれたデータが“1”(メモリセルの閾値Vth<0)である場合、メモリセルはオンしてビット線はプリチャージ電位からΔVだけ下がる。これらのビット線電位をセンスアンプで検出することによって、メモリセルのデータが読み出される。
【0009】
【発明が解決しようとする課題】
ところで、データの書き込み時に、メモリセルMC1にデータ“1”を書き込む場合を考える。例えば図4に示すメモリセルMC1にデータを書き込む場合、メモリセルMC3のゲートを0Vにする。MC3の閾値電圧が例えば−5Vの場合、MC3はワード線WL1からWL5、WL7が例えば電源電圧Vcc、WL6が0V、ビット線BLEがVccではオフしない。したがって、ワード線WL7を0Vから電圧Vpgm まで昇圧する際に、データ“1”が書き込まれるMC1のチャネルは確実にフローティングとならない。このため、メモリセルMC1のチャネルは8Vまで昇圧されず、例えば5Vまでしか昇圧されない。この場合、メモリセルMC1のチャネルが5V、ゲートが20Vであるため電子が注入されて誤書き込みされるという問題がある。
【0010】
すなわち、従来は、データを消去する際、閾値電圧が例えば0V以下になるように、その上限値だけを制御していたが、消去後の各メモリセルの閾値電圧は、例えば−1V〜−5Vの範囲に分布するため、データの書き込み時に誤書き込みが発生することがあった。
【0011】
この発明は、上記課題を解決するためになされたものであり、その目的とするところは、消去後のメモリセルの閾値電圧が所定の電圧以下に低下しないように制御することにより、誤書き込みを防止可能な半導体記憶装置を提供しようとするものである。
【0012】
【課題を解決するための手段】
本発明の一態様の半導体記憶装置は、制御ゲートを有し、電気的に書き替え可能な不揮発性半導体メモリセルと、前記メモリセルの一端に接続されるビット線と、前記メモリセルの他端に接続されるソース線と、前記ビット線に接続されるセンスアンプと、前記メモリセルのデータを消去するための消去回路と、前記消去回路による消去後、前記メモリセルの状態を前記ビット線を介して前記センスアンプで読み出す消去ベリファイ回路と、前記センスアンプで読み出したメモリセルの消去後の状態に応じて前記ビット線の電圧を制御して、消去後のメモリセルに対してソフト書き込みを行うソフト書き込み回路と、を備え、前記メモリセルは他の不揮発性半導体メモリセルと直列接続されNAND型メモリセルを構成し、前記NAND型メモリセルの一端が前記ビット線に接続され、他端が前記ソース線に接続され、前記消去ベリファイ回路は前記直列接続された複数のセル毎に制御ゲートに選択電圧を印加し、選択されたセルの状態を前記ビット線を介して前記センスアンプで読み出す動作を繰返し、前記ソフト書き込み回路のソフト書込み動作は、前記直列接続された複数のセルの全ての制御ゲートの電圧を所定のソフト書込み電圧に設定して行われる。
本発明の他の態様の半導体記憶装置は、半導体層上に形成され制御ゲート、ソース、ドレイン、電荷蓄積層を有するMOS型の電気的に書き替え可能な不揮発性半導体メモリセルと、前記メモリセルの一端に接続されるビット線と、前記メモリセルの他端に接続されるソース線と、前記ビット線に接続されるセンスアンプと、前記メモリセルのデータを消去するため前記半導体層に消去電圧を印加する消去回路と、前記消去回路による消去後、前記メモリセルの状態を前記ビット線を介して前記センスアンプで読み出す消去ベリファイ回路と、前記センスアンプで読み出したメモリセルの消去後の状態に応じて前記ビット線の電圧を制御して前記制御ゲートにソフト書き込み電圧を印加し、消去後のメモリセルに対してソフト書き込みを行うソフト書き込み回路と、を備え、前記メモリセルは他の不揮発性半導体メモリセルと直列接続されNAND型メモリセルを構成し、前記NAND型メモリセルの一端が前記ビット線に接続され、他端が前記ソース線に接続され、前記消去ベリファイ回路は前記直列接続された複数のセル毎に制御ゲートに選択電圧を印加し、選択されたセルの状態を前記ビット線を介して前記センスアンプで読み出す動作を繰返し、前記ソフト書き込み回路のソフト書込み動作は、前記直列接続された複数のセルの全ての制御ゲートの電圧を所定のソフト書込み電圧に設定して行われる。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0025】
従来は消去状態が例えば0V以下になるように制御していたが、閾値電圧が所定の電圧以下にならないようには制御していない。本発明では、消去動作時に、消去状態の閾値分布を0V以下であり、かつ所定の電圧、例えば−3V以上であるように制御する。このように消去電圧を所定の電圧以上に制御することにより、書き込み時の誤書き込みを防止できる。
【0026】
以下では多値NANDセル型EEPROMを例として本発明を説明する。消去動作は多値メモリセルの場合も2値メモリセルの場合でも同様である。
【0027】
図2(a)(b)はメモリセルアレイの1つのNANDセル部分の平面図と等価回路図である。図3(a)は図2(a)に示す3a−3a線に沿った断面図であり、図3(b)は図2(a)に示す3b−3b線に沿った断面図である。
【0028】
素子分離酸化膜12aで囲まれたp型シリコン基板(又はp型ウエル)11aには、複数のNANDセルからなるメモリセルアレイが形成されている。この実施の形態において、1つのNANDセルは、直列接続された8個のメモリセルM1〜M8により構成されている。各メモリセルにおいて、浮遊ゲート14(141 、142 …148 )は基板11a上にゲート絶縁膜13を介在して形成されている。これらのメモリセルのソース、ドレインとしてのn型拡散層19は、隣接するもの同士が直列接続されている。
【0029】
NANDセルのドレイン側、ソース側には第1の選択ゲート149 、169 及び第2の選択ゲート1410、1610が設けられている。第1の選択ゲート149 、169 及び第2の選択ゲート1410、1610はメモリセルの浮遊ゲート14(141 …148 )、制御ゲート16(161 …168 )と同時に形成される。なお、第1の選択ゲート149 、169 及び第2の選択ゲート1410、1610はともに、図示せぬ所望の部分で1層目と2層目が導通接続されている。素子が形成された基板はCVD酸化膜17により覆われ、この上にビット線18が配設される。NANDセルの制御ゲート161 、162 …168 (CG1 、CG2 …CG8 )は、ワード線とされ、選択ゲート149 、169 及び1410、1610(SG1 、SG2 )はそれぞれ行方向に配置され、選択ゲート線とされる。
【0030】
図4は、このようなNANDセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。ソース線SLは例えば64本のビット線毎につき1箇所、図示せぬコンタクトを介してアルミニウム(Al)、ポリシリコン(poly−Si)などからなる基準電位配線に接続される。この基準電位配線は周辺回路に接続される。
【0031】
メモリセルの制御ゲート及び第1、第2の選択ゲートは、行方向に配設される。通常、1本の制御ゲートに接続されるメモリセルの集合を1ページと呼び、1組のドレイン側(第1の選択ゲート)及びソース側(第2の選択ゲート)の選択ゲートによって挟まれたページの集合を1NANDブロック又は単に1ブロックと呼ぶ。1ページは例えば256バイト(256×8)個のメモリセルから構成される。1ページ分のメモリセルはほぼ同時に書き込みが行われる。1ブロックは例えば2048バイト(2048×8)個のメモリセルから構成される。1ブロック分のメモリセルはほぼ同時に消去される。
【0032】
図5は、本発明が適用される半導体記憶装置の構成を示すブロック図である。この半導体記憶装置1は、メモリセルアレイ2、ローデコーダ3、センスアンプ兼ラッチ回路4、ワード線/ビット線制御信号発生回路5、ウェル電圧制御回路6、アドレスバッファ7、IOバッファ8、コマンドバッファ9、カラムデコーダ10、制御部11、プリチャージ回路12等から構成されている。
【0033】
前記メモリセルアレイ2は、図4に示すように、ワード線とビット線によって選択されるマトリクス状に配置された複数のメモリセルによって構成されている。アドレスバッファ7は、入力アドレス又はコマンドバッファ9から供給されたコマンドに応じてカラムアドレス信号とローアドレス信号を発生する。前記ローデコーダ3はアドレスバッファ7から供給されるローアドレス信号に応じてワード線を選択し、所定の電圧をメモリセルに印加する。カラムデコーダ10は、アドレスバッファ7から供給されるカラムアドレス信号に応じてセンスアンプ兼ラッチ回路4を選択し、ビット線に接続する。前記センスアンプ兼ラッチ回路4は、メモリセルのデータを読み出す時、読み出されたデータに応じたビット線の電圧をセンスし、メモリセルにデータを書き込む時、書き込みデータに応じた電圧をビット線に印加する。ワード線/ビット線制御信号発生回路5は、ワード線及びビット線に制御信号を供給する。前記プリチャージ回路12は、メモリセルにデータを書き込む時、センスアンプ兼ラッチ回路4に接続されないビット線に対して、メモリセルのデータを変更しない電圧を供給する。前記IOバッファ8は、メモリセルに書き込む入力データとメモリセルから読み出す出力データを半導体記憶装置1の外部とやり取りする。コマンドバッファ9は、書き込みや読み出し等のコマンドを発生する。ウェル電圧制御回路6は、メモリセルのウェルに所定の電圧を印加する。制御部11は、前記コマンドバッファ9やウエル電圧制御回路6、図示せぬ電圧発生回路等に接続され、半導体記憶装置の書き込み、読み出し、消去、ベリファイ等の動作を制御するとともに、後述する過消去検知リードやソフト書き込みのシーケンスを制御する。
【0034】
図1は、図5に示す半導体記憶装置のカラムデコーダ10、センスアンプ兼ラッチ回路4、プリチャージ回路12、ビット線、及びIO線の接続関係を示している。本実施の形態では、3値のNAND型フラッシュメモリセルを用いた半導体記憶装置の場合について説明する。
【0035】
3値のセンスアンプ兼ラッチ回路4は、例えば高耐圧のNチャネルMOSトランジスタ(以下、NMOSトランジスタと称す)QNH3,QNH4によって2本のビット線BLE、BLOに選択的に接続される。これらNMOSトランジスタQNH3,QNH4のゲートにはそれぞれ信号 BLSHFE、BLSHFO が供給されている。ビット線BLEとBLOにはそれぞれプリチャージ回路12が接続されている。
【0036】
ビット線BLEに接続されたプリチャージ回路12は、例えば高耐圧のNMOSトランジスタQNH1により構成されている。このNMOSトランジスタQNH1の電流通路の一端は、ビット線BLEに接続され、他端には電圧VBLEが供給され、ゲートには信号PreEが供給されている。
【0037】
また、ビット線BLOに接続されたプリチャージ回路12は、例えば高耐圧のNMOSトランジスタQNH2により構成されている。このNMOSトランジスタQNH2の電流通路の一端は、ビット線BLOに接続され、他端には電圧VBLOが供給され、ゲートには信号PreOが供給されている。
【0038】
前記3値のセンスアンプ兼ラッチ回路4は、インバータ回路I1、I2によって構成されたセンスアンプ兼ラッチ回路(以下、第1のセンスラッチ回路と称す)S/L1と、インバータ回路I3,I4によって構成されたセンスアンプ兼ラッチ回路(以下、第2のセンスラッチ回路と称す)S/L2等により構成されている。前記インバータ回路I1は信号SENN1、SENP1に応じて動作されるクロックドインバータであり、インバータ回路I2は信号LATN1、LATP1に応じて動作されるクロックドインバータである。さらに、前記インバータ回路I3は信号SENN2、SENP2に応じて動作されるクロックドインバータであり、インバータ回路I4は信号LATN2、LATP2に応じて動作されるクロックドインバータである。
【0039】
この3値のセンスアンプ兼ラッチ回路4において、PチャネルMOSトランジスタ(以下、PMOSトランジスタと称す)QP1の電流通路の一端には電源電圧Vccが供給され、他端は前記トランジスタQNH3の電流通路に接続されている。前記PMOSトランジスタQP1の電流通路の他端と電源電圧Vccが供給される端子との相互間には、PMOSトランジスタQP2、QP3が直列接続されている。このトランジスタQP2のゲートには信号nVERFYが供給されている。さらに、前記トランジスタQP1とQP2の接続ノードN4には、NMOSトランジスタQNL1の電流通路の一端が接続されている。このトランジスタQNL1のゲートには信号SBL1が供給され、このトランジスタQNL1の電流通路の他端には前記インバータ回路I1の入力端、インバータ回路I2の出力端が接続されている。インバータ回路I1の出力端とインバータ回路I2の入力端は前記トランジスタQP3のゲートに接続されている。
【0040】
一方、キャパシタを構成するNMOSトランジスタQNH5の電流通路の一端には電圧Vsenが供給され、他端は前記トランジスタQNH4の電流通路に接続 されている。前記NMOSトランジスタQNH5の電流通路の他端には、NMOSトランジスタQNL2の電流通路の一端が接続されている。このトランジスタQNL2のゲートには信号SBL2が供給され、このトランジスタQNL2の電流通路の他端には前記インバータ回路I3の入力端、インバータ回路I4の出力端が接続されている。インバータ回路I3の出力端とインバータ回路I4の入力端は互いに接続されている。
【0041】
前記トランジスタQNL1の電流通路の他端にはNMOSトランジスタQNL7のゲートが接続されている。このトランジスタQNL7の電流通路の一端には配線IDET1が接続され、他端は接地されている。また、前記インバータ回路I4の入力端にはNMOSトランジスタQNL8のゲートが接続されている。このトランジスタQNL8の電流通路の一端には配線IDET2が接続され、他端は接地されている。
【0042】
さらに、3値のセンスアンプ兼ラッチ回路4は、カラムデコーダ10によってIO線に接続される。カラムデコーダ10において、アドレス信号YAj、YBj、YCjはナンド回路G1に供給される。このナンド回路G1の出力端はインバータ回路I5を介してNMOSトランジスタQNL3、QNL4、QNL5、QNL6のゲートに接続されている。前記トランジスタQNL3の電流通路の一端は前記インバータ回路I2の出力端に接続され、トランジスタQNL4の電流通路の一端は前記インバータ回路I2の入力端に接続されている。前記トランジスタQNL5の電流通路の一端は前記インバータ回路I4の出力端に接続され、トランジスタQNL6の電流通路の一端は前記インバータ回路I4の入力端に接続されている。前記トランジスタQNL3、QNL4、QNL5、QNL6の電流通路の他端はIO線DL1、nDL1、DLi+1、nDLi+1にそれぞれ接続されている。
【0043】
表1は、メモリセルの3値データ“0”〜“2”と、その閾値電圧、及び3値のセンスアンプ兼ラッチ回路4のラッチデータN1、N2の関係を示している。
【0044】
【表1】
【0045】
図6乃至図8はそれぞれデータの読み出し、書き込み、消去の動作を示す波形図である。本実施例では読み出しと書き込みにおいて、BLEを選択、BLOを非選択としている。
【0046】
ここで、図4に示すメモリセルMC4を選択する場合について説明する。
【0047】
先ず、図6を参照して読み出し動作について説明する。選択されたビット線BLEは信号PerE に応じて動作されるプリチャージ回路12により1.5Vに充電され、その後フローティングとされる。この後、非選択ワード線WL2〜8と選択ゲートSGS、SGDは電源電圧Vccとされる。選択ワード線は0Vである。選択されたメモリセルのデータが“0”であるとき、ビット線は0Vに放電され、さもなければビット線は1.5Vのままである。
【0048】
ビット線BLEの電圧は、信号BLSHFEによりオンとされるトランジスタQNH3、信号SBL1によってオンとされるトランジスタQNL1を介して第1のセンスラッチ回路S/L1に読み込まれる。したがって、ノードN1の電位ははデータが“0”であればローレベル“L”、データが“1”又は“2”であればハイレベル“H”となる。
【0049】
この後、選択されたワード線はVG1(=1.8V)とされる。選択されたメモリセルのデータが“1”であれば0Vに放電され、“2”であれば1.5Vのままとなる。データが“0”であればビット線はすでに0Vである。ビット線BLEの電圧は、トランジスタQNH3及び信号SBL2によってオンとされるトランジスタQNL2を介して第2のセンスラッチ回路S/L2に読み込まれる。したがって、ノードN2はデータが“0”又は“1”であれば“L”、“2”であれば“H”となる(表1)。これら第1、第2のセンスラッチ回路S/L1、S/L2にラッチされたデータは、カラムデコーダ10の動作に応じてシリアルにIO線に読み出される。
【0050】
次に、図7を参照して書き込み動作について説明する。電源投入時、チップが正常動作するために十分な電圧に達するとパワーオン信号Ponが“H”となる。この信号を利用して3値のセンスアンプ兼ラッチ回路4のラッチデータN1,N2はともに“L”とされる。書き込みデータを入力するためのコマンドが供給されると、このコマンド信号を用いて、ラッチデータN1,N2はともに反転し“H”となる。
【0051】
選択されたビット線BLEは書き込みデータ“0”〜“2”に応じてそれぞれ電源電圧Vcc、VD3−Vt(=1V)、0Vとされる。非選択のビット線BLOには、プリチャージ回路12を介してデータを変更しないための電圧Vccが印加される。この後、選択ゲートSGDは電源電圧Vccに、SGSは0Vに、選択ワード線WL1はVPP(=20V)に、WL2は0Vに、その他の非選択ワード線WL3〜WL8はVM10(=10V)にそれぞれ設定される。なお、ここで、センスアンプ兼ラッチ回路4からビット線に出力される電圧のうち、0Vが書き込み電圧、電源電圧Vccが非書き込み電圧に相当する。
【0052】
ビット線に0V又は1Vが印加された選択メモリセルでは、ゲート・チャネル間電圧が高いため、トンネル電流が流れてメモリセルの閾値電圧が上昇する。ビット線が0Vである方が1Vである方よりトンネル電流が多く流れるため、閾値電圧はより高くなる。電源電圧Vccが印加された選択メモリセルはゲート・チャネル間電圧が低いためトンネル電流は流れず、データ“0”を保持する。
【0053】
次に、図8を参照して消去動作について説明する。消去コマンドが入力されると、メモリセルアレイ2のウェルにはVPP(=20V)が印加される。選択されたメモリセルのゲートは0Vとされるため、トンネル電流が書き込み時とは反対方向に流れ、メモリセルの閾値電圧は降下する。一方、非選択のメモリセル及び選択トランジスタのゲートはフローティングとされるため、メモリセルアレイ2のウェルとともにVPP近傍まで上昇する。このため、トンネル電流は流れず、閾値電圧の変動はない。
【0054】
上記のように、書き込み及び読み出しは3値のセンスアンプ兼ラッチ回路4が共有する2カラムのうちの一方のみ(例えばBLEのみ)に接続される。消去動作では、BLEとBLOの2カラムが同時に選択され、ブロック単位で消去される。
【0055】
<消去ベリファイリード>
次に、消去後、メモリセルの閾値が所定の電圧以下に消去されているかを調べる消去ベリファイリードが行われる。
【0056】
図9は、消去ベリファイリード動作を示すタイミングチャートである。ブロック単位で消去が行われる場合、1ブロック内のメモリセル(例えばワード線WL1〜WL8で選択されるメモリセル)に対して、奇数ページと偶数ページの2回に分けてベリファイリードが行われる。
【0057】
先ず、偶数ページ(例えば図4のビット線BLEに接続されたメモリセル)についてベリファイリードを行い、読み出したデータを第1のセンスラッチ回路S/L1に保持する。次に、奇数ページ(例えば図4のビット線BLOに接続されたメモリセル)についてベリファイリードを行い、読み出したデータを第2のセンスラッチ回路S/L2に保持する。
【0058】
すなわち、先ず、図9に示すように、ビット線BLEを1.5Vにプリチャージする。この後、時刻t1において、選択ゲートSGS、SGDを電源電圧Vcc、ワード線WL1〜WL8を0Vにすると、メモリセルが十分消去されている場合、全メモリセルがオンとなるためビット線の電位は放電されるため、ビット線の電位は0Vとなる。また、消去不十分の場合、オフ状態のメモリセルが存在するため、ビット線の電位は放電されず1.5Vに保持される。
【0059】
時刻t2に信号BLSHFEが1.5Vとなり、トランジスタQNH3がオンすると、ビット線の電位が3値のセンスアンプ兼ラッチ回路4内に転送される。その後、信号SBL1が“H”になると、トランジスタQNL1がオンし、データがノードN1に転送され、第1のセンスラッチ回路S/L1によりセンスされる。このように偶数ページのデータは第1のセンスラッチ回路S/L1に保持される。偶数ページの読み出し中は、ビット線間カップリングノイズを低減するため、ビット線BLOは0Vに保持される。
【0060】
続いて奇数ページ(例えば図4のビット線BLOに接続されるメモリセル)についてベリファイリードが行われる。先ず、時刻t3において、ビット線BLOが1.5Vにプリチャージされる。この後、時刻t4において、選択ゲートSGS、SGDが電源電圧Vcc、ワード線WL1〜WL8が0Vとされると、メモリセルが十分消去されている場合、ビット線は0Vとなり、消去不十分の場合、1.5Vを保つ。時刻t5において、信号BLSHFOが1.5Vになり、トランジスタQNH4がオンすると、ビット線BLOの電位が3値のセンスアンプ兼ラッチ回路4内に転送される。その後、信号SBL2が“H”となり、トランジスタQNL2がオンすると、データがノードN2に転送され、第2のセンスラッチ回路S/L2によりセンスされる。このように奇数ページのデータは第2のセンスラッチ回路S/L2に保持される。奇数ページの読み出し中は、ビット線間カップリングノイズを低減するために、ビット線BLEは0Vに保持される。
【0061】
本発明では、消去状態の閾値分布を0V以下であり、かつ−3V以上であるように制御する。閾値電圧に下限(−3V)を設ける理由は、書き込み時に、選択した制御ゲートの隣に位置し、ゲートが0Vにバイアスされたメモリセルをオフさせ、誤書き込みを防止するためである。
【0062】
図10は、一連の消去ベリファイリード動作を示している。上述したように、選択したブロック内の、全てのメモリセルが十分に消去された後(ST1〜3)、メモリセルの閾値電圧が所定の電圧以上か調べる過消去検知リードを行う(ST4)。この結果、閾値電圧が−3Vよりも小さい過消去状態のメモリセルがある場合、閾値電圧を−3Vよりも高くする、ソフト書き込みを行う(ST5、ST6)。
【0063】
以下で、過消去検知リード、及びソフト書き込みについて説明する。
【0064】
<過消去検知リード>
図11に示すように、過消去検知リード動作は、先ず、ビット線BLEにセンスアンプ兼ラッチ回路4を接続し、ワード線WL8で選択されるメモリセルからワード線WL7、WL6、…、WL1で選択されるメモリセルまで順次過消去検知リードを行う(ST11〜ST18)。続いて、ビット線BLOにセンスアンプ兼ラッチ回路4を接続し、ワード線WL8で選択されるメモリセルからWL7、WL6、…、WL1で選択されるメモリセルまで順次過消去検知リードを行う(ST19〜ST26)。
【0065】
図12は、ビット線BLEにセンスアンプ兼ラッチ回路4を接続し、ワード線WL8で選択されるメモリセルの過消去検知リード動作を示している。先ず、時刻tcs1 において、選択ビット線BLEを0Vにする。過消去検知リード中、非選択ビット線BLOは電圧Vbl(例えばVcc)に保持され、ビット線間カップリングノイズを除去する。時刻tcs2 において、選択したワード線WL8を0V、非選択ワード線を電圧Vread、選択ゲートSGS、SGDを電圧Vreadとする。電圧Vreadは例えば4.5Vであるが、Vread=Vccとしてもよい。ソース線は電圧Vs(例えばVcc)とする。
【0066】
以下では電圧VsがVccの場合を例に説明する。選択ゲートの電圧を上げると、選択したメモリセルMC8の閾値電圧に従って、ビット線の電位が設定される。すなわち、電源電圧Vccを3Vとすると、MC8の(バックゲートバイアスが−3V時の)閾値電圧が−3V以下に過剰消去されている場合、ビット線は3Vになる。
【0067】
一方、バックゲートバイアスが−3V時の閾値電圧が例えば−2.5Vの場合、ビット線は2.5Vになる。ここでは、ビット線の電圧がセンスノードN4に転送されるように信号BLSHFEは例えば5Vにすればよい。この間、キャパシタとしてのトランジスタQNH5に印加される電圧Vsen は例えばVcc/3である。電圧Vsen は、書き込み、消去、の間は所望の電圧、例えば0V又はVccに固定すればよい。
【0068】
その後、時刻tcs3 において、電圧Vsen がVcc/3、例えば1Vから0Vになる。この間、信号BLSHFEは電圧Vcp、例えば2Vである。メモリセルが過消去されている場合、トランジスタQNH3はオフするためノードN4はフローティング状態となる。この場合、キャパシタを構成するトランジスタQNH5の容量は、ノードN4に寄生する他の容量よりも十分大きいため、ノードN4の電位は3Vから2Vとなる。
【0069】
一方、メモリセルが過消去されていない場合、ノードN4の電位は1.5Vから0.5Vになる。信号BLSHFEの電位を2Vとしているため、ノードN4の電位は0.5Vより低くならない。
【0070】
時刻tcs4 において、信号SBL1がハイレベルとなると、ノードN4の電位がトランジスタQNL1を通ってノードN1に転送され、時刻tcs5 に第1のセンスラッチ回路S/L1によりセンスされ、時刻tcs6 にラッチされる。過消去したセルがあるか否かはノードN1、N3の電位をIO線に読み出しても良い。あるいは一括検知用トランジスタQNL7を用いて検知してもよい。すなわち、このトランジスタQNL7がオンするか否かにより、過消去状態のセルがあるか否かを検出できる。トランジスタQNL7は各カラムに並列接続されている。まず、配線IDET1を例えば電源電圧Vccにプリチャージし、その後、フローティングとする。この状態で1カラムでも過消去のセルがあると、そのカラムのノードN1が“H”になるため、配線IDET1は0Vに放電され、過消去が検知される。
【0071】
この後、図11で示すように、ビット線BLE、ワード線WL7〜WL1により選択されるメモリセルに対して過消去検知リードが行われる。その後、ビット線BLOに接続されるメモリセルに対して過消去検知リードが行われる。
【0072】
図13は、ビット線BLOとワード線WL8により選択されるメモリセルの過消去検知リード動作を示している。この場合、ビット線BLOから読み出されたデータはトランジスタQNH4、QNL2を介して第2のセンスラッチ回路S/L2にラッチされる。この他の動作は、図12と同様であるため説明は省略する。
【0073】
上記過消去検知リードにより過消去状態のメモリセルが検知された場合、そのメモリセルに対してソフト書き込みが行われる。
【0074】
図14は、ソフト書き込みの動作を示している。ソフト書き込みでは全ビット線が0Vに接地され、ワード線WL1、WL2…WL8が電圧Vspgm、例えば6Vに昇圧される。過消去されたメモリセルは、例えばトンネル酸化膜の厚さが薄いため書き込み易いので、閾値電圧が例えば−5Vから−2Vになるが、過消去されていないメモリセルは、比較的書き込みにくいため、消去された閾値電圧を保持する。
【0075】
ソフト書き込み後、図10に示すように、再度過消去検知リードをしてもよい(ST4〜ST5)。また、1回のソフト書き込みで十分に閾値が変化する場合は、図15のようにソフト書き込み後、過消去検知リードをせずに一連の消去動作を終了してもよい。図15において、図10と同一部分には同一符号を付し説明は省略する。
【0076】
上記実施の形態によれば、データを消去した後、過消去検知リードを行い、過消去状態のセルが検出された場合、ソフト書き込みを行っている。したがって、メモリセルの閾値電圧を所定の例えば−3Vから−1Vの範囲内に収めることができ、誤書き込みを防止できる。
【0077】
図16は、本発明の第2の実施の形態を示すものであり、過消去検知リードの他の例を示している。この場合、先ず、ビット線BLEをセンスアンプ兼ラッチ回路4に接続し、ワード線WL8で選択されるメモリセルに対して過消去検知リードを行い(ST31)、次に、ビット線BLOをセンスアンプ兼ラッチ回路4に接続して、ワード線WL8により選択されるメモリセルに対して過消去検知リードを行う(ST32)。この後、ビット線BLEとワード線WL7で選択されるメモリセルに対して過消去検知リードを行う(ST33)というように、ビット線を交互に選択するとともに、ワード線を交互に選択して過消去検知リードを行ってもよい。
【0078】
図17は、本発明の第3の実施の形態を示すものであり、過消去検知リード、及びソフト書き込み動作の他の例を示すものである。
【0079】
この実施の形態は各ページ毎に過消去検知リード、及びソフト書き込みを行うものである。先ず、ビット線BLEとワード線WL8とで選択されるメモリセルについて過消去検知リードを行い、この読み出しデータを第1のセンスラッチ回路S/L1にラッチする(ST41)。この後、ビット線BLOとワード線WL8とで選択されるメモリセルについて過消去検知リードを行い、この読み出しデータを第2のセンスラッチ回路S/L2にラッチする(ST42)。続いて、これらラッチされたデータより過消去状態のセルがあるか否かが判別され(ST43)、過消去状態のセルが有る場合は、ワード線WL8に接続されたメモリセルに対してソフト書き込みが行われる(ST44)。このソフト書き込みでは、ワード線WL8のみを電圧Vspgm、ワード線WL1、WL2、…WL7を0V、あるいは電源電圧Vccとすればよい。
【0080】
このようにして、ワード線WL8に対する過消去回復動作を行った後、ワード線WL7、WL6…WL1と順次過消去回復動作を行ってもよい。
【0081】
また、ビット線BLOに接続されたメモリセルから読み出したデータを第2のセンスラッチ回路S/L2にラッチする場合、図13に示すタイミングチャートにおいて、信号SBL1、SENP1、SENN1、LATP1、LATN1を活性化する代わりに、SBL2、SENP2、SENN2、LATP2、LATN2を活性化すればよい。第1、第2のセンスラッチ回路S/L1、S/L2にデータをラッチした状態において、一括検知用のトランジスタQNL7、QNL8を用いることにより、過消去セルを一括検知できる。この際、第1のセンスラッチ回路S/L1と第2のセンスラッチ回路S/L2のデータを同時に検知する場合には、配線IDET2をIDET1と同一の信号にしてもよい。
【0082】
図18は、本発明の第4の実施の形態を示すものであり、過消去検知リード、及びソフト書き込み動作の他の例を示すものである。図19は、この実施の形態に適用される回路を示している。
【0083】
図19は、図1とほぼ同一の構成であるため、異なる部分についてのみ説明する。すなわち、図19において、電圧VSEが供給される端子とノードN4の相互間にはNMOSトランジスタQN21、QN22が直列接続されている。前記トランジスタQN21のゲートは前記トランジスタQP3のゲートに接続され、トランジスタQN22のゲートには信号nVRFY1が供給されている。
【0084】
この実施の形態の場合、先ず、ビット線BLEとワード線WL8で選択されるメモリセルの過消去検知リードを行い、読み出したデータを第1のセンスラッチ回路S/L1にラッチする(ST51)。この動作のタイミングチャートは図12と同様である。その結果、過消去されている場合には、ノードN1が“H”、ノードN3が“L”とされる。過消去されてない場合には、ノードN3が“H”となる。
【0085】
次に、ビット線BLOとワード線WL8で選択されるメモリセルの過消去検知リードを行い、読み出したデータを第1のセンスラッチ回路S/L1にラッチする(ST52)。
【0086】
図20は、この動作のタイミングチャートである。図20において、図13と異なるのは、時刻tCA3 において、信号nVERIFY を0Vとし、トランジスタQp2を活性化することである。こうして先に第1のセンスラッチ回路S/L1にラッチされているデータが過消去であると、ノードN3が“L”であるため、トランジスタQP3がオンとなり、ビット線BLOとワード線WL8により選択されるメモリセルは過消去されていないことが読み出された場合であっても、ノードN4は電源電圧Vccに充電される。
【0087】
一方、第1のセンスラッチ回路S/Lにラッチされているデータが過消去でない場合は、ノードN3が“H”であるため、トランジスタQP3がオンすることなく、ビット線BLOとワード線WL8で選択されるメモリセルから読み出したデータはそのままノードN4に保持される。その後、時刻tCA5 において、トランジスタQNL1がオンとなると、ノードN4の電位が第1のセンスラッチ回路S/L1にラッチされる。
【0088】
その後、ビット線BLEとワード線WL7で選択されるメモリセルの過消去検知リードを行い、第1のセンスラッチ回路S/L1にラッチする(ST53)。図21は、このタイミングチャートを示している。図21において、図12と異なるのは、時間tCB3 に信号nVERIFY を0Vとし、トランジスタQp2を活性化することである。ここで、図20の場合と同様に、先に第1のセンスラッチ回路S/L1にラッチされているデータが過消去であるときのみ、ノードN3の電位が“L”であるため、ノードN4は電源電圧Vccに充電される。その後、トランジスタQNL1がオンすると、ノードN4の電位が第1のセンスラッチ回路S/L1にラッチされる。
【0089】
この後、ビット線BLOとワード線WL7で選択されるメモリセルの過消去検知リードからビット線BLOとワード線WL1で選択されるメモリセルの過消去検知リードまでを順次行い、第1のセンスラッチ回路S/L1にラッチする(ST54〜ST66)。
【0090】
以上のように、過消去検知リードを行った結果、ビット線BLE、又はビット線BLOとWL1からWL8で選択されるメモリセルのうち、1個でも過消去状態のメモリセルがあると、第1のセンスラッチ回路S/L1のノードN1は“H”となる。
【0091】
続いて、第1のセンスラッチ回路S/L1にラッチされたデータに基づいて、過消去状態のメモリセルがあるか否かが判別され(ST67)、過消去状態のメモリセルが有る場合はソフト書き込みが行われる(ST68)。ラッチ状態の検知は、前述したように一括検知用のトランジスタQNL7を用いればよい。
【0092】
図22は、図18に示すソフト書き込みのタイミングチャートを示している。先ず、ビット線BLE、BLOの電位は、0Vに設定される。この後、時刻tspg1において、信号nVRFY1が“H”になることにより、第1のセンスラッチ回路S/L1にラッチされたデータに従って、ビット線BLE、BLOの電位が設定される。つまり、過消去セルがある場合、ビット線の電位は0Vのままである。過消去セルがない場合、電圧VSEを電源電圧VccあるいはVccよりも高電位とするとビット線の電位はVSEからVccあるいはVcc−Vth(VthはVSEとビット線間に接続されたトランジスタの閾値電圧)に設定される。時刻tspg2において、ワード線の電位がVspgm(例えば8V)となると、過消去セルはチャネルの電位が0V、制御ゲートの電位がVspgmであるため、閾値電圧が例えば−2V程度に書き込まれる。一方、過消去セルがない場合、チャネルの電位がVccであるため、トンネル酸化膜に印加される電圧が緩和され、書き込みは行われない。
【0093】
上記第4の実施の形態によれば、2つのビット線に接続された16個のメモリセルに対して、続けて過消去検出リードを行って第1のセンスラッチ回路S/L1にデータをラッチし、この後、1回だけ過消去状態のメモリセルがあるか否かを検知している。このため、過消去セルを高速に検知できる。
【0094】
尚、図18の動作において、最初の過消去検知リードで、図21に示すように時刻tCB3 に信号nVERIFY を“L”としてトランジスタQp2を活性化してもよい。但し、この場合、ノードN4に読み出されたデータの破壊を防止するため、予め第1のセンスラッチ回路S/L1のノードN1を“L”、ノードN3を“H”に設定しておく必要がある。
【0095】
上記各実施の形態において、測定できるメモリセルの閾値電圧の範囲は、バックゲートバイアス効果を含めて閾値電圧が−Vs(Vsは過消去検知リード時のソース線電位)以上である。例えばVsが3.3Vとすると、メモリセルの閾値電圧が−3.3V以下の場合、ビット線の電位は3.3Vとなる。したがって、電圧Vsを電源電圧よりも高い、例えば6Vとすれば、電源電圧よりも高い絶対値の閾値電圧を読むことができる。但し、この場合、選択するメモリセルと直列接続されたメモリセルのゲートの電圧Vreadは、例えば7Vであるのが望ましい。このように、電圧を設定することにより、閾値電圧分だけ降下することなくソース電位、例えば6Vを転送できる。
【0096】
さらに、ソース線の電位Vsを電源電圧Vccとし、電源電圧Vccを高くすれば、低い閾値電圧も読み出すことができる。例えば、チップ試験時にVccを高くすれば、低い閾値電圧も読み出すことができる。
【0097】
また、過消去検知リード、ソフト書き込み後に、ソフト書き込みしたメモリセルが書き込まれ過ぎていないかを調べてもよい。図23は、ソフト書き込み後のベリファイ動作を示しており、図10と同一部分には同一符号を付す。
【0098】
図23において、過消去検知リードにより過消去を検知されたメモリセルに対してソフト書き込みを行う(ST4〜ST7)。ソフト書き込み終了後、消去ベリファイリードを行い、閾値電圧が高くなり過ぎていないかどうかを検知する(ST7〜ST3)。この結果、ソフト書き込みにより閾値電圧が高くなり過ぎている場合には、再び消去を行う(ST1)。消去ベリファイリードをパスしたメモリセルはその後、過消去検知リードを行う(ST4)。
【0099】
図23のように動作させれば、消去状態の閾値電圧を、所望の上限値と下限値の間に設定することができる。
【0100】
上記実施例ではビット線電位をノードN4に転送した後、電圧Vsen を変化させることによりノードN4の電位を変化させる。例えばメモリセルの閾値電圧が−2.5V以下であると、ビット線の電位は2.5V以上になる。図12の時刻tcs2 に、電圧Vsen を1Vから0Vとすることにより、メモリセルの閾値電圧が−2.5V以下であるとノードN4の電位は1.5V以上になり、センス時にノードN1は“H”になる。時刻tcs2 における電圧Vsen の電位変化を変えることにより、センスアンプで検知するメモリセルの閾値レベルを変えることができる。例えば時刻tcs2 に電圧Vsen を0.5Vから0Vに変化させた場合、メモリセルの閾値電圧が−2V以下であると、ノードN4の電位は1.5V以上になり、センス時にノードNlは“H”になる。あるいは、時刻tcs2 に電圧Vsen を全く変化させない場合、メモリセルの閾値が−1.5V以下であるとノードN4の電位は1.5V以上になり、センス時にノードN1は“H”になる。このように、電圧Vsen をチップ内部あるいはチップ外部から変え得るようにすれば、負の閾値電圧を測定することができる。
【0101】
また、読み出し時に電圧Vsen を変化させないで読むこともできる。図24にこの場合のタイミングチャートを示す。図24は、図4に示すビット線BLEに接続され、ワード線WL8で選択されるメモリセルの過消去検知リードを示している。センスアンプの回路構成は図1である。
【0102】
先ず、時刻tct1 に選択ビット線BLEを0Vにする。過消去検知リード中、非選択ビット線BLOは電圧Vbl(例えばVcc)を保つことにより、ビット線間のカップリングノイズを除去する。時刻tct2 に選択したワード線WL8を0V,非ワード線を電圧Vread、選択ゲートSGS,SGDを電圧Vreadにする。電圧Vreadは例えば電源電圧Vccに限らず4.5Vとしてもよいし、Vread=Vccとしてもよい。また、メモリセルの閾値電圧が負であるため、電圧Vreadを例えば2V程度まで低くしても大きな読み出し電流を得ることができる。ソース線を電圧Vs (例えばVcc)にする。
【0103】
ここでは、電圧Vs がVccの場合を例に取って説明する。選択ゲートの電圧を上げると、選択したメモリセルMC4の閾値電圧に従って、ビット線にビット線の電位が設定される。電源電圧Vccを3Vとすると、(バックバイアス−3V時の)閾値電圧が例えば−1.5Vの場合、ビット線は1.5Vになる。読み出し時電圧Vsen は0Vである。また、時刻tct1 からtct3 の間、CAPRSTが“L”であり、ノードN4はVccにプリチャージされる。
【0104】
その後、時刻tct3 においてCAPRSTが“H”になると、ノードN4はVccでフローティングになる。信号BLSHFEはVclamp (例えば2V)にする。過消去の場合、ビット線電位は1Vよりも大きいため、トランジスタQNH3はオフし、ノードN4はVccを保つ。
【0105】
一方、過消去でない場合、トランジスタQNH3はオンし、ノードN4はVccから例えば1Vになる。このようにトランジスタQNH3のゲートをクランプすることにより、ノードN4はVccまたは1V以下になり、センス動作時に大きな電位振幅を得ることができる。
【0106】
時刻tct4 にノードN4の電位がノードNlに転送され、時刻tct5 にセンスされ、時刻tct6 にラッチされる。過消去したセルがあるか否かはノードNl、N3の電位をIO線に読み出して検知したり、あるいは一括検知用トランジスタQNL7を用いて検知してもよい。この場合、各カラムのトランジスタQNL7は並列接続されている。まず、IDETを例えばVccにプリチャージしてフローティングにする。その後、1カラムでも過消去のセルがあると、そのノードN1が“H”になるため、IDETは0Vに放電され、過消去が検知される。
【0107】
上記実施例では例えばメモリセルの閾値電圧が−1V以下であるとセンスノードN4は電源電圧Vccになる。選択ワード線の電位を変えることにより、センスアンプで検知するメモリセルの閾値レベルを変えることができる。例えば図24でワード線WL8の電位を0.5Vにすると、メモリセルの閾値電圧が−0.5V以下であるとノードN4の電位はVccになり、センス時にノードNlは“H”になる。このように、選択ワード線の電位をチップ内部あるいはチップ外部から変え得るようにすれば、負の閾値電圧を測定することができる。
【0108】
上記実施例では過消去検知のために負の閾値電圧を測定する回路について説明したが、本発明の負の閾値電圧測定法はこれに限定されない。つまり、過消去検知のみならずメモリセルのエンデュランス試験等で負の閾値電圧を測定する場合にも本発明は有効である。
【0109】
尚、本発明は、NAND型EEPROMに限定されるものではなく、NOR型、AND型(A.Nozoe : ISSCC, Digest of Technical Papers,1995)、DINOR型(S.Kobayashi : ISSCC, Digest of Technical Papers,1995)、Virtual Ground Array型(Lee, et al. : Symposium on VLSI Circuits, Digest of Technical Papers,1994) 等のいかなるメモリセルアレイにも適用可能である。
【0110】
さらに、本発明は、フラッシュメモリに限らず、マスクROM、EPROM等などにも適用可能である。
【0111】
また、センスラッチ回路としては、3値のセンスアンプ兼ラッチ回路を用いたがこれに限定されるものではなく、3値以外のセンスアンプ兼ラッチ回路を用いることも可能である。
【0112】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【0113】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルのデータを消去した後、過消去状態のセルの有無を検知し、過消去状態のセルが検知された場合、ソフト書き込みを行うことが可能となる。したがって、消去後のメモリセルの閾値電圧が所定の電圧以下に低下しないように制御できるため、誤書き込みを防止できる。
【図面の簡単な説明】
【図1】本発明のセンスアンプ兼ラッチ回路を示す回路図。
【図2】本発明のNAND型EEPROMセルの構成を示すものであり、同図(a)は平面図、同図(b)は等価回路図。
【図3】図3(a)は図2(a)の3a−3a線に沿った断面図、図3(b)は図2(a)の3b−3b線に沿った断面図。
【図4】本発明のNAND型EEPROMのメモリセルアレイを示す回路構成図。
【図5】本発明の半導体記憶装置の構成を示すブロック図。
【図6】本発明のデータ読み出し動作を説明するために示すタイミングチャート。
【図7】本発明のデータ書き込み動作を説明するために示すタイミングチャート。
【図8】本発明の消去動作を説明するために示すタイミングチャート。
【図9】本発明の消去ベリファイ読み出し動作を説明するために示すタイミングチャート。
【図10】本発明の消去動作を説明する図。
【図11】本発明の過消去検知リードを説明する図。
【図12】メモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図13】メモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図14】ソフト書き込みを説明するために示すタイミングチャート。
【図15】本発明の消去動作を説明する図。
【図16】本発明の第2の実施の形態を示すものであり、過消去検知リードを説明する図。
【図17】本発明の第3の実施の形態を示すものであり、過消去検知リードおよびソフト書き込みを説明する図。
【図18】本発明の第4の実施の形態を示すものであり、過消去検知リードおよびソフト書き込みの動作を説明する図。
【図19】本発明の第4の実施の形態を示す回路図。
【図20】ビット線BLOとワード線WL8で選択されるメモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図21】ビット線BLEとワード線WL7で選択されるメモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図22】ソフト書き込みの他の例を示すタイミングチャート。
【図23】消去動作の他の例を説明する図。
【図24】この発明の変形例を示すタイミングチャート。
【符号の説明】
2…メモリセルアレイ、
3…ローデコーダ、
4…センスアンプ兼ラッチ回路、
10…カラムデコーダ、
11…制御部、
12…プリチャージ回路、
BLE、BLO…ビット線、
WL1〜WL8…ワード線、
S/L1、S/L2…第1、第2のセンスラッチ回路、
I1〜I4…インバータ回路、
MC1〜MC4…メモリセル。
Claims (5)
- 制御ゲートを有し、電気的に書き替え可能な不揮発性半導体メモリセルと、
前記メモリセルの一端に接続されるビット線と、
前記メモリセルの他端に接続されるソース線と、
前記ビット線に接続されるセンスアンプと、
前記メモリセルのデータを消去するための消去回路と、
前記消去回路による消去後、前記メモリセルの状態を前記ビット線を介して前記センスアンプで読み出す消去ベリファイ回路と、
前記センスアンプで読み出したメモリセルの消去後の状態に応じて前記ビット線の電圧を制御して、消去後のメモリセルに対してソフト書き込みを行うソフト書き込み回路と、
を備え、
前記メモリセルは他の不揮発性半導体メモリセルと直列接続されNAND型メモリセルを構成し、
前記NAND型メモリセルの一端が前記ビット線に接続され、他端が前記ソース線に接続され、
前記消去ベリファイ回路は前記直列接続された複数のセル毎に制御ゲートに選択電圧を印加し、選択されたセルの状態を前記ビット線を介して前記センスアンプで読み出す動作を繰返し、
前記ソフト書き込み回路のソフト書込み動作は、前記直列接続された複数のセルの全ての制御ゲートの電圧を所定のソフト書込み電圧に設定して行われる半導体記憶装置。 - 半導体層上に形成され制御ゲート、ソース、ドレイン、電荷蓄積層を有するMOS型の電気的に書き替え可能な不揮発性半導体メモリセルと、
前記メモリセルの一端に接続されるビット線と、
前記メモリセルの他端に接続されるソース線と、
前記ビット線に接続されるセンスアンプと、
前記メモリセルのデータを消去するため前記半導体層に消去電圧を印加する消去回路と、
前記消去回路による消去後、前記メモリセルの状態を前記ビット線を介して前記センスアンプで読み出す消去ベリファイ回路と、
前記センスアンプで読み出したメモリセルの消去後の状態に応じて前記ビット線の電圧を制御して前記制御ゲートにソフト書き込み電圧を印加し、消去後のメモリセルに対してソフト書き込みを行うソフト書き込み回路と、
を備え、
前記メモリセルは他の不揮発性半導体メモリセルと直列接続されNAND型メモリセルを構成し、
前記NAND型メモリセルの一端が前記ビット線に接続され、他端が前記ソース線に接続され、
前記消去ベリファイ回路は前記直列接続された複数のセル毎に制御ゲートに選択電圧を印加し、選択されたセルの状態を前記ビット線を介して前記センスアンプで読み出す動作を繰返し、
前記ソフト書き込み回路のソフト書込み動作は、前記直列接続された複数のセルの全ての制御ゲートの電圧を所定のソフト書込み電圧に設定して行われる半導体記憶装置。 - 前記消去回路による消去動作は、前記直列接続された複数のセルの単位で行われる請求項1または請求項2記載の半導体記憶装置。
- 前記消去ベリファイ回路は、ソース線に基準電位を印加しメモリセルを介して前記ビット線を充電し、そのビット線電位を前記センスアンプで読み出すことでメモリセルの消去後の状態を前記ビット線を介して前記センスアンプで読み出すことを特徴とする請求項1または請求項2に記載の半導体記憶装置。
- 前記ソフト書き込み回路のソフト書込み動作は、前記直列接続された 複数のセルの全てが所定の消去状態になるまで行なわれることを特徴とする請求項1または請求項2に記載の半導体記憶装置。
Priority Applications (13)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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KR1019980018066A KR100323554B1 (ko) | 1997-05-14 | 1998-05-14 | 불휘발성반도체메모리장치 |
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