JP2002043536A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- BWSIKGOGLDNQBZ-LURJTMIESA-N (2s)-2-(methoxymethyl)pyrrolidin-1-amine Chemical compound COC[C@@H]1CCCN1N BWSIKGOGLDNQBZ-LURJTMIESA-N 0.000 description 21
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】メモリセル部分の面積を縮小できる半導体メモ
リ装置を提供する。 【解決手段】本発明の半導体メモリ装置は、メモリセル
と、メモリセルのデータを増幅するセンスアンプと、前
記センスアンプに接続した第1のIO線と、前記第1の
IO線とスイッチを介して接続した第2のIO線とを有
し、前記第2のIO線が前記メモリセル上に配置されて
いることを特徴とする。
リ装置を提供する。 【解決手段】本発明の半導体メモリ装置は、メモリセル
と、メモリセルのデータを増幅するセンスアンプと、前
記センスアンプに接続した第1のIO線と、前記第1の
IO線とスイッチを介して接続した第2のIO線とを有
し、前記第2のIO線が前記メモリセル上に配置されて
いることを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に半導体メモリ装置のセンスアンプおよびI
O線の配線パターン構造に関する。
に関し、特に半導体メモリ装置のセンスアンプおよびI
O線の配線パターン構造に関する。
【0002】
【従来の技術】図10は、従来の半導体メモリ装置のう
ち、アレイ部の一部を示すの拡大図である。
ち、アレイ部の一部を示すの拡大図である。
【0003】図10においてLIOは、メモリセルのデ
ータを増幅するセンスアンプに接続する第1のIO線で
あり、センスアンプが設けてあるSAMP列の領域に配
置されている。一方、GIOは、LIOに接続し、デー
タアンプ(DAMP)にデータを供給するための第2の
IO線である。ここで、GIOはサブワ−ドドライバ
(SWD)形成領域およびクロス部上層に配線される。
ータを増幅するセンスアンプに接続する第1のIO線で
あり、センスアンプが設けてあるSAMP列の領域に配
置されている。一方、GIOは、LIOに接続し、デー
タアンプ(DAMP)にデータを供給するための第2の
IO線である。ここで、GIOはサブワ−ドドライバ
(SWD)形成領域およびクロス部上層に配線される。
【0004】メモリセルは、8×8個配置されおり、各
メモリセル間には紙面に対して横方向にはSAMP列が
配置され、紙面に対して縦方向にはSWD列が配置さ
れ、各SAMP列,SWD列間にクロス部が配置され
る。
メモリセル間には紙面に対して横方向にはSAMP列が
配置され、紙面に対して縦方向にはSWD列が配置さ
れ、各SAMP列,SWD列間にクロス部が配置され
る。
【0005】図8は、図10の一部Lの拡大図であり、
図9は図8を破線Xで切った断面の簡易図である。
図9は図8を破線Xで切った断面の簡易図である。
【0006】図8においてSWD上層にSWDの入出力
配線群TとGIO8本が配線され、断面を見ると図9の
様になる。
配線群TとGIO8本が配線され、断面を見ると図9の
様になる。
【0007】図11は、LIOとGIOが交差するクロ
ス部周辺の拡大図であり、図12はLIOとGIOを接
続するスイッチ素子配置部周辺Aの拡大図である。図1
1に示す様にSW1を介してLIOとGIOは接続す
る。SW1は図12に示す様にトランスファ−ゲ−トと
なっている。
ス部周辺の拡大図であり、図12はLIOとGIOを接
続するスイッチ素子配置部周辺Aの拡大図である。図1
1に示す様にSW1を介してLIOとGIOは接続す
る。SW1は図12に示す様にトランスファ−ゲ−トと
なっている。
【0008】また図11に於いて、LIO4本に対して
GIOが8本あるのは、図10の紙面の縦方向にセンス
アンプ列の奇数段と偶数段でアドレスが異なる為であ
る。
GIOが8本あるのは、図10の紙面の縦方向にセンス
アンプ列の奇数段と偶数段でアドレスが異なる為であ
る。
【0009】
【発明が解決しようとする課題】従来のアレイ部ではG
IO8本をSWD,クロス部上層に配線するために、S
WDのサイズに対してSWD上層の配線群TとGIOの
占めるサイズの方が大きくなってしまい、SWDのサイ
ズを縮小出来ない問題があった。
IO8本をSWD,クロス部上層に配線するために、S
WDのサイズに対してSWD上層の配線群TとGIOの
占めるサイズの方が大きくなってしまい、SWDのサイ
ズを縮小出来ない問題があった。
【0010】
【課題を解決するための手段】本発明の半導体メモリ装
置は、メモリセルと、メモリセルのデータを増幅するセ
ンスアンプと、前記センスアンプに接続した第1のIO
線と、前記第1のIO線とスイッチを介して接続した第
2のIO線とを有し、前記第2のIO線が前記メモリセ
ル上に配置されていることを特徴とする。
置は、メモリセルと、メモリセルのデータを増幅するセ
ンスアンプと、前記センスアンプに接続した第1のIO
線と、前記第1のIO線とスイッチを介して接続した第
2のIO線とを有し、前記第2のIO線が前記メモリセ
ル上に配置されていることを特徴とする。
【0011】前記スイッチは前記センスアンプが形成さ
れている領域内に形成されている。
れている領域内に形成されている。
【0012】前記第2のIO線はデータアンプに接続し
ている。
ている。
【0013】更に、本発明の半導体メモリ装置は、メモ
リセルのデータを増幅するセンスアンプと、前記センス
アンプからのデータをデータアンプに供給するためのI
O線を有する半導体装置において、前記IO線が前記メ
モリセル上に配置されていることを特徴とする。
リセルのデータを増幅するセンスアンプと、前記センス
アンプからのデータをデータアンプに供給するためのI
O線を有する半導体装置において、前記IO線が前記メ
モリセル上に配置されていることを特徴とする。
【0014】前記IO線は、第1および第2の配線部か
らなり、前記第1の配線と前記第2の配線部を接続する
スイッチ素子を有する。
らなり、前記第1の配線と前記第2の配線部を接続する
スイッチ素子を有する。
【0015】前記スイッチ素子は、前記センスアンプ形
成領域内にある。
成領域内にある。
【0016】
【発明の実施の形態】図1は、本発明の半導体メモリ装
置のアレイ部の一部を示す図である。
置のアレイ部の一部を示す図である。
【0017】図1に示すように、メモリセルのデータを
増幅するセンスアンプ(以下SAMP)に接続する第1
のIO線ロ−カルIO(以下LIO)と、LIOに接続
し、データアンプ(DAMP)にデータを供給する第2
のIO線グロ−バルIO(以下GIO)を有している。
このような構造の半導体メモリ装置において、従来サブ
ワ−ドドライバ(以下SWD)の上層に配線されていた
GIOを、本発明ではメモリセルの上層に配線した。図
2は図1を破線Xで切った断面の簡易図である。図2に
示すように、GIOはメモリセル領域上に存在する。
増幅するセンスアンプ(以下SAMP)に接続する第1
のIO線ロ−カルIO(以下LIO)と、LIOに接続
し、データアンプ(DAMP)にデータを供給する第2
のIO線グロ−バルIO(以下GIO)を有している。
このような構造の半導体メモリ装置において、従来サブ
ワ−ドドライバ(以下SWD)の上層に配線されていた
GIOを、本発明ではメモリセルの上層に配線した。図
2は図1を破線Xで切った断面の簡易図である。図2に
示すように、GIOはメモリセル領域上に存在する。
【0018】図3は本発明の全体の簡易図ある。チップ
は大きく分けてアレイ部と周辺部に分けられる。アレイ
部は、メモリセルとメモリセル周りの回路(SAMP,
SWD),Xデコ−ダ(XDEC),Yデコ−ダ(YD
EC)で構成される。
は大きく分けてアレイ部と周辺部に分けられる。アレイ
部は、メモリセルとメモリセル周りの回路(SAMP,
SWD),Xデコ−ダ(XDEC),Yデコ−ダ(YD
EC)で構成される。
【0019】本発明では、メモリセルとメモリセル周り
の回路(SAMP,SWD)以外の構成は従来の構成と
同じで周知の技術である為、メモリセルとメモリセル周
りの回路(SAMP,SWD)以外の部分については詳
細な説明を省略する。
の回路(SAMP,SWD)以外の構成は従来の構成と
同じで周知の技術である為、メモリセルとメモリセル周
りの回路(SAMP,SWD)以外の部分については詳
細な説明を省略する。
【0020】図4は、図3のアレイ部の一部Hの拡大図
である。
である。
【0021】図4においてLIOはセンスアンプに接続
する第1のIO線でありGIOはLIOとを接続する第
2のIO線であり、GIOはメモリセル形成領域上およ
びSAMP上層に配線される。
する第1のIO線でありGIOはLIOとを接続する第
2のIO線であり、GIOはメモリセル形成領域上およ
びSAMP上層に配線される。
【0022】またメモリセルを8×8個配置され、各メ
モリセル間には紙面に対して横方向にはSAMP列が配
置され、紙面に対して縦方向にはSWD列が配置され、
各SAMP列,SWD列間にクロス部が配置される。
モリセル間には紙面に対して横方向にはSAMP列が配
置され、紙面に対して縦方向にはSWD列が配置され、
各SAMP列,SWD列間にクロス部が配置される。
【0023】図5は、図1のa,bの拡大図である。
【0024】図5においてグロ−バルIO線/GIO
1,GIO1 ,/GIO2,GIO2は、メモリセル,
SAMP上層に配線したためセンスアンプ列内A,Bに
SW1が形成され、ロ−カルIO線/LIO1,LIO
1,/LIO2,LIO2とSW1を介して接続され
る。またグロ−バルIO線は、図4において紙面に対し
て上下に配置される他のセンスアンプ列と共有してい
る。
1,GIO1 ,/GIO2,GIO2は、メモリセル,
SAMP上層に配線したためセンスアンプ列内A,Bに
SW1が形成され、ロ−カルIO線/LIO1,LIO
1,/LIO2,LIO2とSW1を介して接続され
る。またグロ−バルIO線は、図4において紙面に対し
て上下に配置される他のセンスアンプ列と共有してい
る。
【0025】図6は、図4でSW1が形成されたSAM
P列の一部A,Bを拡大した図であり、トランスファ−
ゲ−トを介してGIO線とLIO線が接続されている。
P列の一部A,Bを拡大した図であり、トランスファ−
ゲ−トを介してGIO線とLIO線が接続されている。
【0026】図7(b)は、本発明の1メモリセル当た
りのSAMP列の簡易図である。図7(b)に示す様に
SAMP列にSAMP4台ごとに1台のセンスアンプド
ライバ(以下SAD)が14台形成されており、 LI
OとGIOを接続するスイッチ素子1(以下SW1)が
2台センスアンプ列内に形成した。図7(a)は従来の
SAMP列の簡易図であり、SW1がセンスアンプ列内
に形成されていない点が本発明と異なる。
りのSAMP列の簡易図である。図7(b)に示す様に
SAMP列にSAMP4台ごとに1台のセンスアンプド
ライバ(以下SAD)が14台形成されており、 LI
OとGIOを接続するスイッチ素子1(以下SW1)が
2台センスアンプ列内に形成した。図7(a)は従来の
SAMP列の簡易図であり、SW1がセンスアンプ列内
に形成されていない点が本発明と異なる。
【0027】図7(b)においてSAMPは全部で64
台あり、SAMP4台単位で計14台のSADと計2台
のSW1がSAMP列内に形成され、SW1はSAMP
列中央付近に形成されている。
台あり、SAMP4台単位で計14台のSADと計2台
のSW1がSAMP列内に形成され、SW1はSAMP
列中央付近に形成されている。
【0028】図14は、本発明でスイッチ素子1を形成
したSAMP部のマスク図であり、図13はSADを形
成した従来と同じSAMP部で、図14は本発明でSW
1を形成したSAMP部である。
したSAMP部のマスク図であり、図13はSADを形
成した従来と同じSAMP部で、図14は本発明でSW
1を形成したSAMP部である。
【0029】図13はドライバが埋め込まれていて、ド
ライバのTrのソースに接続する電源・GND配線間
〜にドライバのTrの出力とセンスアンプのPch・
NchTrのソースを接続する配線を通している。図1
4はドライバをスイッチ素子1にしており、図13の
〜の領域にそれぞれLIO、GIOを配線してスイッ
チ素子1を介して接続されている。
ライバのTrのソースに接続する電源・GND配線間
〜にドライバのTrの出力とセンスアンプのPch・
NchTrのソースを接続する配線を通している。図1
4はドライバをスイッチ素子1にしており、図13の
〜の領域にそれぞれLIO、GIOを配線してスイッ
チ素子1を介して接続されている。
【0030】次に、メモリセル内のデ−タの書き込み,
読み出し動作の内、読み出しの際の動作を例に説明す
る。
読み出し動作の内、読み出しの際の動作を例に説明す
る。
【0031】まず、メモリセルからデ−タを読み出した
後、センスアンプドライバが活性化しセンスアンプに電
位が供給され、センスアンプでデ−タを増幅する。この
ときスイッチ素子1の入力信号は、センスアンプドライ
バ用Trの入力信号を使用しているので、センスアンプ
ドライバが活性化すると同時にスイッチ素子1も活性化
してLIOとGIOが導通する。
後、センスアンプドライバが活性化しセンスアンプに電
位が供給され、センスアンプでデ−タを増幅する。この
ときスイッチ素子1の入力信号は、センスアンプドライ
バ用Trの入力信号を使用しているので、センスアンプ
ドライバが活性化すると同時にスイッチ素子1も活性化
してLIOとGIOが導通する。
【0032】したがって、センスアンプで増幅されたデ
−タはLIO−スイッチ素子1−GIO−データアンプ
という順序でデ−タを伝達する。
−タはLIO−スイッチ素子1−GIO−データアンプ
という順序でデ−タを伝達する。
【0033】
【発明の効果】従来のアレイ部で、サブワ−ドドライバ
(SWD),クロス部上に配線されていたGIO8本を
メモリセル上に配線することにより、SWD,クロス部
上の配線の占めるサイズが、SWDのサイズと同等にな
り、SWD,クロス部のサイズをGIO8本分縮小でき
る。
(SWD),クロス部上に配線されていたGIO8本を
メモリセル上に配線することにより、SWD,クロス部
上の配線の占めるサイズが、SWDのサイズと同等にな
り、SWD,クロス部のサイズをGIO8本分縮小でき
る。
【0034】GIOの幅a,間隔bとすると縮小できる
サイズdはd = 8×(a+b) である。
サイズdはd = 8×(a+b) である。
【図1】本発明のメモリセルアレイ部を示す図である。
【図2】図1のX線断面図である。
【図3】半導体メモリ装置の全体を示す簡易図である。
【図4】半発明のメモリセルアレイ部を示す図である。
【図5】図1の部分拡大図である。
【図6】図4の部分拡大図である。
【図7】センスアンプ列の配置図である。
【図8】従来のメモリセル部を示す図である。
【図9】図8のX線断面図である。
【図10】従来のメモリセルアレイ部を示す図である
【図11】クロス部周辺の拡大図である。
【図12】スイッチ部周辺の拡大図である。
【図13】従来のSAMP周辺の平面パターン図であ
る。
る。
【図14】本発明のSAMP周辺の平面パターン図であ
る。
る。
SAMP センスアンプ LIO 第1のIO線ローカルIO GIO 第2のIO線ローカルIO SW1 スイッチ素子 XDEC Xデコーダ YDEC Yデコーダ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/8242
Claims (6)
- 【請求項1】 メモリセルと、メモリセルのデータを増
幅するセンスアンプと、前記センスアンプに接続した第
1のIO線と、前記第1のIO線とスイッチを介して接
続した第2のIO線とを有し、前記第2のIO線が前記
メモリセル上に配置されていることを特徴とする半導体
メモリ装置。 - 【請求項2】 前記スイッチは前記センスアンプが形成
されている領域内に形成されている請求項1記載の半導
体メモリ装置。 - 【請求項3】 前記第2のIO線はデータアンプに接続
している請求項1記載の半導体メモリ装置。 - 【請求項4】 メモリセルのデータを増幅するセンスア
ンプと、前記センスアンプからのデータをデータアンプ
に供給するためのIO線を有する半導体装置において、
前記IO線が前記メモリセル上に配置されていることを
特徴とする半導体メモリ装置。 - 【請求項5】 前記IO線は、第1および第2の配線部
からなり、前記第1の配線と前記第2の配線部を接続す
るスイッチ素子を有する請求項4記載の半導体メモリ装
置。 - 【請求項6】 前記スイッチ素子は、前記センスアンプ
形成領域内にある請求項5記載の半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000227683A JP3415573B2 (ja) | 2000-07-27 | 2000-07-27 | 半導体メモリ装置 |
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TW090118147A TW594752B (en) | 2000-07-27 | 2001-07-25 | A semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2002043536A true JP2002043536A (ja) | 2002-02-08 |
JP3415573B2 JP3415573B2 (ja) | 2003-06-09 |
Family
ID=18721094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000227683A Expired - Fee Related JP3415573B2 (ja) | 2000-07-27 | 2000-07-27 | 半導体メモリ装置 |
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Country | Link |
---|---|
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JP (1) | JP3415573B2 (ja) |
KR (1) | KR100424497B1 (ja) |
TW (1) | TW594752B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6097640A (en) * | 1998-08-05 | 2000-08-01 | Winbond Electronics Corporation | Memory and circuit for accessing data bits in a memory array in multi-data rate operation |
JP2000150820A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3569727B2 (ja) * | 1999-03-31 | 2004-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
2000
- 2000-07-27 JP JP2000227683A patent/JP3415573B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-19 US US09/907,920 patent/US6501668B2/en not_active Expired - Lifetime
- 2001-07-24 KR KR10-2001-0044470A patent/KR100424497B1/ko not_active IP Right Cessation
- 2001-07-25 TW TW090118147A patent/TW594752B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20020010495A (ko) | 2002-02-04 |
US20020024853A1 (en) | 2002-02-28 |
KR100424497B1 (ko) | 2004-03-26 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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