JP3141923B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
関し、特に、読出、書込可能なダイナミックRAM(以
下、単に、DRAMと呼ぶ)に関する。
に、DRAMでは、より高密度化、より高集積化される
傾向にあり、最近では、64Mビットのメモリセルを含
むDRAMのみならず、256Mビットのメモリセルを
含むDRAM等をも企図されるに至っている。このよう
な傾向に対処するために、0.6μm以下の最小設計ル
ールを必要とする高精度の微細加工技術が要求されてい
る。
むと、メモリセルの小形化のみならず、メモリセル間を
接続する配線、メモリセルからの信号を増幅するセンス
アンプとセンスアンプを駆動するセンスアンプドライバ
ーとの間のセンスアンプ駆動線、並びに、ワード線、及
び、ビット線等、配線の幅をも狭くする必要がある。特
に、センスアンプを安定に動作させるためには、全ての
センスアンプを実質上同一の駆動電圧で動作させる必要
があり、このためには、センスアンプ駆動線の抵抗値を
小さくしなければならない。
ために、特開平6−275064号公報には、複数のメ
モリセルを含むメモリセルアレイ領域と、一方向に延在
する一対のセンスアンプ駆動線、及び、センスアンプ駆
動線にそれぞれ接続される2つのセンスアンプ駆動部と
を備え、2つのセンスアンプ駆動部をメモリセルアレイ
領域の両側に配置した構成のダイナミックRAMが示さ
れている。更に、この例では、センスアンプ駆動部から
センスアンプ駆動線に対し直角方向に延ばした駆動母線
が、各センスアンプ駆動線に接続されている。この構成
では、駆動母線をメモリアレイ領域の片側にのみ設けら
れたセンスアンプ駆動部から延ばした場合に比較して、
駆動母線を多数配列でき、結果的に、センスアンプ駆動
信号線の寄生抵抗を小さくできるという利点がある。
成では、各センスアンプが、センスアンプ駆動線のほか
に駆動母線をも介して、センスアンプ駆動部に接続され
ているため、センスアンプ駆動線の寄生抵抗を低下させ
ることはできても、駆動母線をも含めた駆動線全体の抵
抗値を低下させることはできないと言う欠点がある。
化の進行と共に、配線の多層化は避けられない状況にな
ってきている。このような状況に対処するために、通
常、表面配線に使用されているアルミニウムを使用する
ことは、アルミニウム自身、熱処理等によって影響を受
けやすいため、多層化には不向きである。
なくするために、タングステンを用いて、配線を形成す
ることも考慮されている。より具体的に述べると、コン
タクトホール等を埋め込むために、通常使用されている
タングステンを使用して、コンタクトホール上の配線を
もタングステンによって形成することが検討されてい
る。この構成を実現できれば、一旦、コンタクトホール
上等に形成されたタングステンをエッチングにより除去
する必要がなくなり、工程数を減少させることができ
る。
に比較して3倍の抵抗率ρを有しているため、アルミニ
ウム配線と同様な抵抗値を得るには、3倍の配線幅を有
するタングステン配線を施す必要がある。したがって、
タングステン配線を用いたのでは、半導体記憶装置の高
集積化が期待できないし、また、高速化も期待できな
い。
ンプ駆動部との間の抵抗値を低下させることができる半
導体記憶装置を提供することである。
とができる半導体記憶装置を提供することである。
タングステンを使用できると共に、タングステンの抵抗
率の大きさも、問題とならない半導体記憶装置を提供す
ることである。
メモリセルを含む単位メモリブロック、前記メモリブロ
ック内のメモリセルに接続された所定数のセンスアンプ
と、前記センスアンプに対して駆動線を介して接続され
たセンスアンプ駆動手段とを備え、前記所定数のセンス
アンプを配列した領域を2つに分割して、第1及び第2
のセンスアンプ領域とすると共に、当該第1及び第2の
センスアンプ領域の間に、中間領域を設け、前記センス
アンプ駆動手段は、前記第1のセンスアンプ領域内のセ
ンスアンプを駆動するための第1のアンプ駆動部と、前
記第2のセンスアンプ領域内のセンスアンプを駆動する
ための第2のアンプ駆動部とを有し、前記第1及び第2
の駆動部は、前記中間領域内に配置されており、且つ、
それぞれ第1及び第2のセンスアンプ領域内のセンスア
ンプにおける駆動線に接続された一対のドライバーによ
って構成されている半導体記憶装置が得られる。
単位メモリブロック、前記メモリブロック内のメモリセ
ルに接続された所定数のセンスアンプと、前記センスア
ンプに対して駆動線を介して接続されたセンスアンプ駆
動手段とを備え、前記所定数のセンスアンプを配列した
領域を2つに分割して、第1及び第2のセンスアンプ領
域とすると共に、当該第1及び第2のセンスアンプ領域
の間に、中間領域を設け、前記センスアンプ駆動手段
は、前記第1及び第2のセンスアンプ領域内のセンスア
ンプを選択的に駆動するための駆動信号を出力するアン
プ駆動部と、前記アンプ駆動部から駆動信号を選択的に
第1及び第2のセンスアンプ領域内のセンスアンプに出
力するための手段とを有する半導体記憶装置が得られ
る。
によって駆動する場合に比較して、駆動線の長さを半分
にすることができるため、駆動線として、タングステン
を使用できる。
施の形態に係る半導体記憶装置は、多数のメモリセルを
配列したチップの一部が示されており、ここでは、図示
の簡略化のために、単位となる単一のメモリブロック1
0のみが示されている。ここで、単位メモリブロック1
0は、複数のメモリセルを含むと共に、単一のセンスア
ンプ駆動回路によって駆動できる数のセンスアンプ列を
含むメモリ領域を指している。したがって、ここで言う
単位メモリブロック領域は、通常のメモリセルアレイ領
域の一部と認識されて良い。
10のメモリ領域内には、予め定められた数のセンスア
ンプ(図示せず)(例えば、1024)からなるセンス
アンプ列が設けられており、これらセンスアンプは、そ
れぞれ一対のセンスアンプ駆動信号SAN及びSAPに
よって駆動される。これは、メモリセルからのデータを
読み出す際に、読出出力を差動的に読み出すことによっ
て、読出レベルを相対的に大きくするためである。
上下2つのサブメモリ領域に分割されており、各サブメ
モリ領域の中央には、中間領域11が設けられている。
この各サブメモリ領域内に、中間領域から図の上方向及
び下方向に延びる領域には、それぞれ複数のセンスアン
プを配列した第1及び第2のセンスアンプ領域12及び
13が設けられている。第1及び第2のセンスアンプ領
域12及び13内には、上記した予め定められた数のセ
ンスアンプが設けられているが、この例では、これらセ
ンスアンプが第1及び第2のセンスアンプ領域12及び
13において分割、配置されており、結果として、第1
及び第2のセンスアンプ領域12及び13には、それぞ
れ予め定められた数の半分に等しい数(例えば、51
2)のセンスアンプがセンスアンプ列SA1、SA2と
して配置されている。ここでは、センスアンプ列SA1
及びSA2をそれぞれ第1及び第2のセンスアンプ列と
呼ぶ。
の領域は、中間領域及びセンスアンプ領域12、13に
よって分割されて、第1、第2、第3、及び第4のセル
セグメント領域15A、15B、15C、及び15Dに
区分されている。尚、図では、説明の都合上、中間領域
及びセンスアンプ領域12、13を誇張して示している
が、これらの領域は、実際には、他の領域に比較して、
極めて狭い。
中央部に、第1及び第2のセンスアンプ列SA1及びS
A2を駆動するための第1及び第2のセンスアンプドラ
イバーSAD1及びSAD2が設けられており、各セン
スアンプドライバーSAD1及びSAD2からは、一対
のセンスアンプ駆動線が引き出されている。第1及び第
2のセンスアンプドライバーSAD1、SAD2は互い
に同一の構成を有しており、一対のセンスアンプ駆動線
に対して、互いに極性の異なる読出信号を出力する。各
センスアンプは、一対のセンスアンプ駆動線間に接続さ
れており、センスアンプドライバーSAD1及びSAD
2によって、それぞれ、センスアンプ駆動線間に接続さ
れた512個のセンスアンプからなるセンスアンプ列S
A1、SA2がイネーブル状態になる。一対のセンスア
ンプ駆動線間に接続された各センスアンプは、各メモリ
セルからの読出出力を差動的に増幅して外部に出力する
と共に、再度、書込動作を行うことにより、各メモリセ
ルをリフレッシュ動作を行うこともできる。
15A〜15Dの上下方向中央部には、それぞれXデコ
ーダXDEC16A〜XDEC16Dが配置されてお
り、各XデコーダXDEC16A〜XDEC16Dから
は、上下方向に、ワード線WLがセンスアンプ駆動線と
並行に延在している。また、センスアンプは、ワード線
と交差する方向に延びるビット線にそれぞれ接続されて
おり、センスアンプの出力は、ビット線上に出力され
る。
アンプドライバーSAD1及びSAD2の回路構成が示
されている。図2に示されているように、各センスアン
プドライバーSAD1及びSAD2は、電源電圧VCCを
供給する電源と接地間に接続された2つのPチャンネル
MOSトランジスタ21p及び22pと、2つのNチャ
ンネルMOSトランジスタ22n及び24nとによって
構成されている。
トランジスタ21pのソースは、電源に接続されてお
り、且つ、そのドレインはPチャンネルMOSトランジ
スタ22pのソースに接続されている。両Pチャンネル
MOSトランジスタ21p及び22pの共通点からは、
センスアンプ駆動信号SAPが出力される。
2pのドレインには、NチャンネルMOSトランジスタ
23nのドレインが接続されると共に、NチャンネルM
OSトランジスタ24nのソースは、NチャンネルMO
Sトランジスタ24nのドレインに接続され、且つ、N
チャンネルMOSトランジスタ24nのソースは接地さ
れている。図示されているように、NチャンネルMOS
トランジスタ23nと24nの共通接続点からは、セン
スアンプ駆動信号SANが出力されている。
22pとNチャンネルMOSトランジスタ23nの共通
接続点には、(1/2)VCCのプリチャージ電圧VPR
が供給されている。
1p及びNチャンネルトランジスタ24nのゲートに
は、互いに反転関係にあるセンスアンプ駆動回路イネー
ブル信号φバー、φが与えられ、他方、トランジスタ2
2p及び23nのゲートには、Rバー及びRが供給され
ている。
に、Rバー及びRが与えられた状態で、センスアンプ駆
動回路イネーブル信号φバー、φがPチャンネルMOS
トランジスタ21p及びNチャンネルMOSトランジス
タ24nに供給されると、各トランジスタがオンとな
り、プリチャージ電圧(1/2)VCCに対して互いに逆
極性のセンスアンプ駆動信号SAP及びSANが出力さ
れる。
及びSANが与えられるセンスアンプは、図3に示され
ているように、2つのPチャンネルMOSトランジスタ
25p及び26pと、2つのNチャンネルMOSトラン
ジスタ27n及び28nを含むフリップフロップ回路に
よって構成されている。図示されているように、フリッ
プフロップ回路は、PチャンネルMOSトランジスタ2
5p及び26pのソースを共通に接続されると共に、P
チャンネルMOSトランジスタ25p及び26pのドレ
インをそれぞれNチャンネルMOSトランジスタ27n
及び28nのドレインに接続した構成を備え、且つ、N
チャンネルMOSトランジスタ27n及び28nのソー
スは互いに共通に接続されている。
Sトランジスタ25p及び27nのゲートは互いに共通
に接続される一方、Pチャンネル及びNチャンネルMO
Sトランジスタ26p及び28nの共通接続されたドレ
インに接続され、ビット線BL1に接続されている。同
様に、Pチャンネル及びNチャンネルMOSトランジス
タ26p及び28nのゲートも互いに共通に接続され
て、Pチャンネル及びNチャンネルMOSトランジスタ
25p及び27nの共通接続されたドレインに接続さ
れ、且つ、ビット線BL2に接続された構成を有してい
る。ビット線BL1及びBL2は、予め(1/2)VCC
にプリチャージされており、センスアンプ駆動信号SA
P及びSANが与えられると、ビット線BL1、BL2
上に、選択されたワード線に接続されたセルの記憶内容
に応じた出力信号が送出される。
ライバーをSAD1及びSAD2として2つ設けた例を
示している。この関係で、チップの中間領域11には、
センスアンプドライバーSAD1、SAD2に必要な信
号R、Rバー、φ、φバー、及びプリチャージ信号VP
R、及び電源電圧VCCを供給するための配線等が配置さ
れている。
ブロック10に対して、2つのセンスアンプドライバー
SAD1及びSAD2を設け、これら2つのセンスアン
プドライバーSAD1及びSAD2によって、メモリブ
ロック10に配置されるべきセンスアンプ(例えば、1
024個のセンスアンプ)を分割して駆動する。
ーSAD1及びSAD2から、それぞれ上下方向に延び
るセンスアンプ駆動線を単一のセンスアンプドライバー
によって駆動する場合に比較して、半分にすることがで
きる。このことは、センスアンプドライバーSAD1、
SAD2から最も遠い位置にあるセンスアンプのドライ
ブの遅延を半分にできることを意味している。
きるため、センスアンプ駆動線として、抵抗率ρがアル
ミニウムに比較して高いタングステンをも使用できると
いう利点がある。このように、センスアンプ駆動線とし
てタングステンを使用できることは、結果として、アル
ミニウムを用いた場合に比較して、製造工程を少なくで
きる。
常、タングステンは、コンタクトホールをスパッター技
術により埋め込むためだけに用いられ、当該コンタクト
ホール上の配線としては、抵抗率ρの関係でアルミニウ
ムが使用されているが、図1に示すように、センスアン
プ駆動線の長さを短縮できれば、タングステンをコンタ
クトホール内だけでなく、配線にも使用できることにな
る。したがって、従来、コンタクトホール埋め込みの際
に、基板上に残されたタングステンを除去するために、
エッチバック等の工程が必要であるが、タングステンを
そのまま配線としても使用できれば、エッチバック等の
工程をなくすことができ、工程数を少なくできる。
態に係る半導体記憶装置は、メモリブロック10の中間
領域11に、2つのセンスアンプドライバーSAD1、
SAD2を並列に配列している。このうち、センスアン
プドライバーSAD1からは、図の上方向に一対のドラ
イバー駆動線が引き出されており、他方、センスアンプ
ドライバーSAD2からは、図の下方向に一対のドライ
バー駆動線が引き出されている。一対のドライバー駆動
線上には、それぞれセンスアンプ駆動信号SAP及びS
ANが出力される。この例では、メモリブロック10の
中間領域に、2つのセンスアンプドライバーSAD1及
びSAD2を並列に配列しているため、図1を参照して
説明した実施の形態に比較して、中間領域を有効に活用
できる。
の実施の形態に係る半導体記憶装置を説明する。図5に
示されているように、この実施の形態では、単一のセン
スアンプドライバーSADとセレクター(SEL)とを
中間領域11に配置し、センスアンプドライバーSAD
の出力をセレクター(SEL)で切り替える構成を備え
ている。この場合、センスアンプ駆動信号SAP及びS
ANは、セレクター(SEL)で切り替えられ、第1及
び第2のセンスアンプ領域12及び13に選択的に供給
される。
とセレクター(SEL)の組み合わせの具体例が示され
ており、図示されたセンスアンプドライバーSADに
は、センスアンプ駆動回路イネーブル信号φ、及び、ド
ライバー選択信号S1が与えられており、他方、セレク
ター(SEL)には、駆動線選択信号S2が与えられて
いる。センスアンプドライバーSADはPチャンネルM
OSトランジスタ31pと、2つのNチャンネルMOS
トランジスタ32n及び33nとを備え、更に、NAN
Dゲート34、インバータ35及び36とを有してい
る。
ドライバーSADは、センスアンプ駆動回路イネーブル
信号φ、及び、ドライバー選択信号S1にしたがって、
NチャンネルMOSトランジスタ32nの両端に、セン
スアンプ駆動信号SAP及びSANを出力することがで
きる。
ネルMOSトランジスタ32nの両端に、接続された2
組のNチャンネルMOSトランジスタ41a及び41
b、42a及び42bによって構成されており、Nチャ
ンネルMOSトランジスタ41a及び41bのゲートに
は、駆動線選択信号S2がインバータ43を介して与え
られており、他方、NチャンネルMOSトランジスタ4
2a及び42bのゲートには、駆動線選択信号S2が直
接与えられている。
理”1”を取る場合には、センスアンプ駆動信号SAP
及びSANがNチャンネルMOSトランジスタ42a及
び42bを介して、第2のセンスアンプ領域13に送出
される一方、駆動線選択信号S2が論理”0”の時に
は、NチャンネルMOSトランジスタ41a及び41b
を介して、第1のセンスアンプ領域12に送出される。
作を説明すると、行アドレスストローブ(RAS)が低
レベルになると、センスアンプ駆動回路イネーブル信号
φが、高レベルになり、同時に、セレクター(SEL)
に与えられる駆動線選択信号S2が、与えられた行アド
レスによって論理”1”、或いは、論理”0”になる。
この例では、前述したように、センスアンプドライバー
SADから下側に延びる駆動線(図5及び図6)が選択
されるときには、駆動線選択信号S2は論理”1”にな
り、他方、センスアンプドライバーSADから上側に延
びる駆動線(図5及び図6)が選択されるときには、駆
動線選択信号S2は論理”0”になる。
ルデータがビット線上に出てくる時間が経過すると、ド
ライバー選択信号S1が高レベルになり、結果として、
図7に示すようなセンスアンプ駆動信号SAP及びSA
Nが図5及び図6に示す上側或いは下側に延びる駆動線
上に出力される。このセンスアンプ駆動信号SAP及び
SANが出力されている期間、セルデータが増幅される
ことになる。
ーSADの出力を切り替える構成を採用することによ
り、センスアンプドライバーを図1及び図4に示すよう
に、2つ設ける場合に比較して、チップの面積を縮小で
きるため、コストダウンを計ることができる。
駆動線の長さを半分にできるため、抵抗率の高いタング
ステンを用いて、センスアンプ駆動線を形成しても、ア
ルミニウムによってセンスアンプ駆動線を形成したのと
同様な効果が得られ、且つ、製造の際における工程数を
減らすことも可能である。
によって駆動できるメモリセル領域を2つのセンスアン
プ領域に分割して、各センスアンプ領域にそれぞれセン
スアンプドライバーを設けることにより、センスアンプ
ドライバーから各センスアンプ領域上に延在するセンス
アンプ駆動線の長さを短縮できる。したがって、センス
アンプ駆動線をアルミウムによって形成した場合には、
センスアンプドライバーによるドライブ遅延を軽減でき
る。他方、センスアンプ駆動線をタングステンによって
形成しても、タングステンの抵抗率の高さによる影響を
受けない半導体記憶装置を構成できる。
概略構成を説明するための平面図である。
ンスアンプドライバーを説明するための回路図である。
ンスアンプの一例を示す回路図である。
の一部を拡大して示す概略図である。
装置の一部を説明するための概略図である。
ある。
ための図である。
領域 13 第2のセンスアンプ
領域 15A〜15D メモリセグメント領
域 SAD、SAD1、SAD2 センスアンプドライ
バー SA1、SA2 センスアンプ列 SAP、SAN センスアンプ駆動信
号
Claims (6)
- 【請求項1】 複数のメモリセルを含む単位メモリブロ
ック、前記メモリブロック内のメモリセルに接続された
所定数のセンスアンプと、前記センスアンプに対して駆
動線を介して接続されたセンスアンプ駆動手段とを備
え、前記所定数のセンスアンプを配列した領域を2つに
分割して、第1及び第2のセンスアンプ領域とすると共
に、当該第1及び第2のセンスアンプ領域の間に、中間
領域を設け、前記センスアンプ駆動手段は、前記第1の
センスアンプ領域内のセンスアンプを駆動するための第
1のアンプ駆動部と、前記第2のセンスアンプ領域内の
センスアンプを駆動するための第2のアンプ駆動部とを
有し、前記第1及び第2のアンプ駆動部は、いずれも前
記中間領域内のみに配列されており、且つ、それぞれ前
記第1及び第2のセンスアンプ領域における駆動線に接
続され、且つ、前記中間領域に配列された一対のドライ
バーによって構成されていることを特徴とする半導体記
憶装置。 - 【請求項2】 請求項1において、前記第1及び第2の
アンプ駆動部は、前記駆動線の延在方向に対して、互い
に間隔をおいて並列に、前記中間領域に配列されてお
り、前記駆動線は、第1及び第2のアンプ駆動部から直
線的に延在していることを特徴とする半導体記憶装置。 - 【請求項3】 請求項1において、前記第1及び第2の
アンプ駆動部は、前記駆動線を横切る方向に、互いに間
隔をおいて並列に配列されており、各アンプ駆動部から
は、前記駆動線が互いに逆方向に引き出されていること
を特徴とする半導体記憶装置。 - 【請求項4】 請求項1において、前記中間領域には、
前記第1及び第2のセンスアンプ領域内のセンスアンプ
に接続されたメモリセルをそれぞれ選択するためのデコ
ーダが設けられていることを特徴とする半導体記憶装
置。 - 【請求項5】 複数のメモリセルを含む単位メモリブロ
ック、前記メモリブロック内のメモリセルに接続された
所定数のセンスアンプと、前記センスアンプに対して駆
動線を介して接続されたセンスアンプ駆動手段とを備
え、前記所定数のセンスアンプを配列した領域を2つに
分割して、第1及び第2のセンスアンプ領域とすると共
に、当該第1及び第2のセンスアンプ領域の間に、中間
領域を設け、前記センスアンプ駆動手段は、前記第1及
び第2のセンスアンプ領域内のセンスアンプを選択的に
駆動するための駆動信号を出力するアンプ駆動部と、前
記アンプ駆動部から駆動信号を選択的に第1及び第2の
センスアンプ領域内のセンスアンプに出力するための選
択手段とを有し、前記アンプ駆動部と前記選択手段は、
共に前記中間領域に配置されていることを特徴とする半
導体記憶装置。 - 【請求項6】 請求項1〜5のいずれかにおいて、前記
第1及び第2のセンスアンプ領域内のセンスアンプによ
って駆動されるメモリアレイ領域内には、それぞれデコ
ーダが配置されていることを特徴とする半導体記憶装
置。
Priority Applications (6)
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