JP2680025B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに係り、特にメモリアレーから
の信号の読み出しを高速に行うことを可能とするメモリ
アレー構成法に関する。
の信号の読み出しを高速に行うことを可能とするメモリ
アレー構成法に関する。
メモリ容量の増加に伴い、メモリアレーから情報を読
み出す入出力線に接続するデータ線数が増大する。この
ため、入出力線の負荷容量が増大し、読み出し動作が遅
くなる。SRAMではこの対策として、特許1185869に述べ
られているように、入出力線を複数に分割する方法があ
る。
み出す入出力線に接続するデータ線数が増大する。この
ため、入出力線の負荷容量が増大し、読み出し動作が遅
くなる。SRAMではこの対策として、特許1185869に述べ
られているように、入出力線を複数に分割する方法があ
る。
第２図（ａ）は、この方式をDRAMに適用した例であ
る。同図において、メモリアレーMAは、2h対のデータ線
（D1,▲▼〜D2n,▲▼2n）と複数のワード線
Ｗ（図では図面簡略のため１本のみ示した），データ線
とワード線との交点に配置された複数のメモリセルMCで
構成されている。メモリセルはトランジスタ１個とキヤ
パシタ１個で構成される。また、各データ線対にはデー
タ線に読み出した信号を増幅するセンスアンプSAおよび
データ線と入力線IOa,▲▼,IOb,▲▼との
接続スイツチSW1〜SW2nが接続されている。入出力線
は、寄生容量を小さくするために複数のサブ入出力線に
分割する。同図では、２分割の場合を示す。接続スイツ
チは、ＹデコーダYDの出力線YS1〜YS2nにより制御され
る。サブ入出力線は、メモリアレーの外でデータ出力ア
ンプAMPa,AMPbに接続し、その出力端子は、コモン出力
線MOを通して出力バツフア回路DOBに接続している。な
お、データ出力アンプは、特許1185869号に記載されて
いるように構成とし、アドレス信号によつて、選択的に
動作させる。また、XDはワード線Ｗを選択するＸデコー
ダである。
る。同図において、メモリアレーMAは、2h対のデータ線
（D1,▲▼〜D2n,▲▼2n）と複数のワード線
Ｗ（図では図面簡略のため１本のみ示した），データ線
とワード線との交点に配置された複数のメモリセルMCで
構成されている。メモリセルはトランジスタ１個とキヤ
パシタ１個で構成される。また、各データ線対にはデー
タ線に読み出した信号を増幅するセンスアンプSAおよび
データ線と入力線IOa,▲▼,IOb,▲▼との
接続スイツチSW1〜SW2nが接続されている。入出力線
は、寄生容量を小さくするために複数のサブ入出力線に
分割する。同図では、２分割の場合を示す。接続スイツ
チは、ＹデコーダYDの出力線YS1〜YS2nにより制御され
る。サブ入出力線は、メモリアレーの外でデータ出力ア
ンプAMPa,AMPbに接続し、その出力端子は、コモン出力
線MOを通して出力バツフア回路DOBに接続している。な
お、データ出力アンプは、特許1185869号に記載されて
いるように構成とし、アドレス信号によつて、選択的に
動作させる。また、XDはワード線Ｗを選択するＸデコー
ダである。
次にこのメモリアレーの動作を説明する。メモリ待機
時、あらかじめ定めた電位にデータ線対を充電してお
く。メモリが動作状態にはいると、Ｘデコーダによりワ
ード線が選択される。ここでは、ワード線Ｗが選択され
たとすると、データ線D1,D2nに電位変化が生じる。一
方、対となるデータ線▲▼,D2nの電位は変化しな
い。したがつて対となるデータ線には、メモリセルの蓄
積情報に従つて微小な電位差を生じる。この電位差は、
その後センスアンプSAにより増幅される。この後、Ｙデ
コーダYDにより、出力線の１本がHighレベルになる。こ
こでは、YS1がHighレベルになつたとすると、D1,▲
▼の情報がサブ入出力線IOb,▲▼に読み出され
る。この情報はデコーダ出力アンプAMPbによつて増幅さ
れ、コモン出力線MOを通して出力バツフア回路DOBに読
み出される。ここで、データ線と接続されないサブ入出
力線IOa,▲▼につながるデータ出力アンプAMPaは
非動作である。すなわち、YDによつて、YS1〜ｎが選択
される場合はAMPbが動作し、YSn＋１〜2nが選択される
場合はAMPAが動作する。以上述べたように入出力線を分
割することによりメモリを高速に動作させる構成となつ
ていた。
時、あらかじめ定めた電位にデータ線対を充電してお
く。メモリが動作状態にはいると、Ｘデコーダによりワ
ード線が選択される。ここでは、ワード線Ｗが選択され
たとすると、データ線D1,D2nに電位変化が生じる。一
方、対となるデータ線▲▼,D2nの電位は変化しな
い。したがつて対となるデータ線には、メモリセルの蓄
積情報に従つて微小な電位差を生じる。この電位差は、
その後センスアンプSAにより増幅される。この後、Ｙデ
コーダYDにより、出力線の１本がHighレベルになる。こ
こでは、YS1がHighレベルになつたとすると、D1,▲
▼の情報がサブ入出力線IOb,▲▼に読み出され
る。この情報はデコーダ出力アンプAMPbによつて増幅さ
れ、コモン出力線MOを通して出力バツフア回路DOBに読
み出される。ここで、データ線と接続されないサブ入出
力線IOa,▲▼につながるデータ出力アンプAMPaは
非動作である。すなわち、YDによつて、YS1〜ｎが選択
される場合はAMPbが動作し、YSn＋１〜2nが選択される
場合はAMPAが動作する。以上述べたように入出力線を分
割することによりメモリを高速に動作させる構成となつ
ていた。
DRAMではメモリが高集積化されるに伴つてメモリセル
容量が減少し、データ線への読み出し信号が減少する。
この対策として、特開昭57−198592号公報に記載されて
いる、データ線を複数に分割する、いわゆる多分割デー
タ線回路方式が採られている。従来技術では、多分割回
路方式を用いた場合の入出力線の分割やデータ出力アン
プの配置に関しては、考慮されていなかつた。
容量が減少し、データ線への読み出し信号が減少する。
この対策として、特開昭57−198592号公報に記載されて
いる、データ線を複数に分割する、いわゆる多分割デー
タ線回路方式が採られている。従来技術では、多分割回
路方式を用いた場合の入出力線の分割やデータ出力アン
プの配置に関しては、考慮されていなかつた。
尚、多分割データ線回路方式を用いた半導体メモリ装
置に関しては他に特開昭59−129983号公報がある。
置に関しては他に特開昭59−129983号公報がある。
第２図（ｂ）は、多分割データ線回路方式を用いたDR
AMに、単純に従来の入出力線分割法を用いた場合のチツ
プ構成例である。チツプ中央にメモリアレー、上下にメ
モリアレーを制御する周辺回路を配置している。同図で
は、データ線を横方向に配置し、４つに分割して、A1〜
A4のサブアレーとしている。各サブアレーは、第２図
（ａ）と同じくデータ線対DPとワード線Ｗおよびその交
点に設けたメモリセルMCと、データ線対DPと入出力線対
との接続スイツチSWで構成される。入出力線対は、IPa,
IPbにて分割され、サブアレーの上部のデータ線はIP
aに、サブアレーの下部のデータ線はIPbに接続される。
接続スイツチSWは、複数のサブアレーに共通に設けたＹ
デコーダYDの出力線YSにより制御される。各サブ入出力
線は、サブアレー間に配置したデータ出力アンプAMPに
接続され、その出力端子は、コモン出力線MOに接続して
いる。MOは、チツプ上部に配置した出力バツフア回路DO
Bに接続している。このメモリの動作は、第２図（ａ）
と同じである。
AMに、単純に従来の入出力線分割法を用いた場合のチツ
プ構成例である。チツプ中央にメモリアレー、上下にメ
モリアレーを制御する周辺回路を配置している。同図で
は、データ線を横方向に配置し、４つに分割して、A1〜
A4のサブアレーとしている。各サブアレーは、第２図
（ａ）と同じくデータ線対DPとワード線Ｗおよびその交
点に設けたメモリセルMCと、データ線対DPと入出力線対
との接続スイツチSWで構成される。入出力線対は、IPa,
IPbにて分割され、サブアレーの上部のデータ線はIP
aに、サブアレーの下部のデータ線はIPbに接続される。
接続スイツチSWは、複数のサブアレーに共通に設けたＹ
デコーダYDの出力線YSにより制御される。各サブ入出力
線は、サブアレー間に配置したデータ出力アンプAMPに
接続され、その出力端子は、コモン出力線MOに接続して
いる。MOは、チツプ上部に配置した出力バツフア回路DO
Bに接続している。このメモリの動作は、第２図（ａ）
と同じである。
第２図（ｂ）に示したように、AMPを各サブアレーの
間に配置することにより、AMPをサブ入出力線の直近に
配置できる。このため、AMPとサブ入出力線を継ぐ配線
は非常に短くなり、それに起因する信号の遅延は無視で
きる。したがつて、メモリアレーからの情報を高速に読
み出すことができる。しかし、規則的な繰返しパターン
が高密度にレイアウトされるサブアレーの間に、不規則
で比較的レイアウト密度の低いデータ出力アンプを配置
することにより、サブアレー間に回路レイアウト使用し
ない領域ができてしまう。これにより、チツプ寸法が増
大してしまう、といつた問題がある。
間に配置することにより、AMPをサブ入出力線の直近に
配置できる。このため、AMPとサブ入出力線を継ぐ配線
は非常に短くなり、それに起因する信号の遅延は無視で
きる。したがつて、メモリアレーからの情報を高速に読
み出すことができる。しかし、規則的な繰返しパターン
が高密度にレイアウトされるサブアレーの間に、不規則
で比較的レイアウト密度の低いデータ出力アンプを配置
することにより、サブアレー間に回路レイアウト使用し
ない領域ができてしまう。これにより、チツプ寸法が増
大してしまう、といつた問題がある。
第２図（Ｃ）は多分割データ線回路方式を用いたDRAM
に入出力線分割法を適用した他のチツプ構成例である。
データ出力アンプを、メモリアレー外のチツプ上部に、
まとめて配置している点が、第２図（ｂ）と異なる。こ
のようにメモリアレー外にデータ出力アンプを配置する
ことにより、メモリアレー内を高密度にレイアウトでき
る。また、メモリアレー外は、比較的レイアウトの自由
度が大きいので、無駄なくレイアウトできるため、チツ
プ寸法は増加しない。しかしその反面、サブ入出力線IP
bのように、サブアレー下部のサブ入出力線は、データ
出力アンプまでの配線が長くなり、寄生抵抗および寄生
容量が大きくなる。サブ入出力線は、接続スイツチSWを
通して、センスアンプ（図示せず）によつて駆動され
る。通常は、レイアウト寸法を小さくするため、接続ス
イツチSWとセンスアンプは、ゲートの幅の小さいMOSFET
で構成される。このため駆動能力は小さく、サブ入出力
線の寄生抵抗および寄生容量が増大すると、メモリアレ
ーからの読み出し動作が遅くなる。したがつて、メモリ
全体の動作が遅くなる、といつた問題が生じる。
に入出力線分割法を適用した他のチツプ構成例である。
データ出力アンプを、メモリアレー外のチツプ上部に、
まとめて配置している点が、第２図（ｂ）と異なる。こ
のようにメモリアレー外にデータ出力アンプを配置する
ことにより、メモリアレー内を高密度にレイアウトでき
る。また、メモリアレー外は、比較的レイアウトの自由
度が大きいので、無駄なくレイアウトできるため、チツ
プ寸法は増加しない。しかしその反面、サブ入出力線IP
bのように、サブアレー下部のサブ入出力線は、データ
出力アンプまでの配線が長くなり、寄生抵抗および寄生
容量が大きくなる。サブ入出力線は、接続スイツチSWを
通して、センスアンプ（図示せず）によつて駆動され
る。通常は、レイアウト寸法を小さくするため、接続ス
イツチSWとセンスアンプは、ゲートの幅の小さいMOSFET
で構成される。このため駆動能力は小さく、サブ入出力
線の寄生抵抗および寄生容量が増大すると、メモリアレ
ーからの読み出し動作が遅くなる。したがつて、メモリ
全体の動作が遅くなる、といつた問題が生じる。
本発明の目的、多分割データ線回路方式を用いたDARM
において、上記したチツプ寸法の増加およびメモリ動作
の遅延を低減し、高集積で高速な半導体メモリ装置を提
供することにある。
において、上記したチツプ寸法の増加およびメモリ動作
の遅延を低減し、高集積で高速な半導体メモリ装置を提
供することにある。
上記目的は、分割したサブ入出力線ごどに設ける出力
データアンプ群を２組に分け、メモリアレーをはさむよ
うに、メモリアレーの両側の直近に配置することによ
り、達成される。
データアンプ群を２組に分け、メモリアレーをはさむよ
うに、メモリアレーの両側の直近に配置することによ
り、達成される。
データ出力アンプをメモリアレー外に配置することに
より、メモリアレー内の集積度が上がる。また、メモリ
アレー外はレイアウトの自由度が高いため、データ出力
アンプを無駄なくレイアウトすることができる。このた
め、チツプ寸法は増加しない。
より、メモリアレー内の集積度が上がる。また、メモリ
アレー外はレイアウトの自由度が高いため、データ出力
アンプを無駄なくレイアウトすることができる。このた
め、チツプ寸法は増加しない。
また、データ出力アンプを、メモリアレー外の両側に
配置することにより、サブ入出力線とデータ出力アンプ
は最も短い配線で接続できる。これにより、サブ入出力
線からデータ出力アンプまでの配線の寄生抵抗および寄
生容量が小さくなり、メモリアレーからの情報の読み出
しが速くなる。
配置することにより、サブ入出力線とデータ出力アンプ
は最も短い配線で接続できる。これにより、サブ入出力
線からデータ出力アンプまでの配線の寄生抵抗および寄
生容量が小さくなり、メモリアレーからの情報の読み出
しが速くなる。
したがつて、チツプ寸法を増加することなく、高速な
メモリ動作が可能となる。
メモリ動作が可能となる。
以下、本発明を実施例により説明する。
第１図は、本発明の第１の実施例を示す。第４図は、
チツプCHIPの中央にメモリアレー、その上下にデータ出
力アンプAMPを配置している。メモリアレーを制御する
周辺回路PRC1,PRC2は、AMPのさらに外側に配置してい
る。なお、出力バツフア回路DOBは、チツプの上辺に配
置している。メモリアレー内は、データ線を４つに分割
した、A1〜A4のサブアレーと、ワード線Ｗを選択するＸ
デコーダXDおよびＹデコーダYDで構成される。各サブア
レーは、複数のデータ線対DPと複数のワード線Ｗ（図で
は図面簡略のため１本のみ示した）、データ線対とワー
ド線の交点に配置された複数のメモリセルMCで構成され
ている。メモリセルはトランジスタ１個とキヤパシタ１
個で構成される。データ線対DPは、ＹデコーダYDの出力
線YSによつて制御される接続スイツチSWを介して、入出
力線に接続している。この入出力線はIPaとIPbの２つの
サブ入出力線に分割されている。サブアレー上部のデー
タ線対はIPaに接続され、IPaはチツプ上部に配置したデ
ータ出力アンプAMPに接続する。また、サブアレー下部
のデータ線対はIPbに接続され、IPbはチツプ下部に配置
したデータ出力アンプAMPに接続する。各データ出力ア
ンプAMPの出力端は、コモン出力線MOに接続され、MOは
出力バツフア回路DOBに接続する。
チツプCHIPの中央にメモリアレー、その上下にデータ出
力アンプAMPを配置している。メモリアレーを制御する
周辺回路PRC1,PRC2は、AMPのさらに外側に配置してい
る。なお、出力バツフア回路DOBは、チツプの上辺に配
置している。メモリアレー内は、データ線を４つに分割
した、A1〜A4のサブアレーと、ワード線Ｗを選択するＸ
デコーダXDおよびＹデコーダYDで構成される。各サブア
レーは、複数のデータ線対DPと複数のワード線Ｗ（図で
は図面簡略のため１本のみ示した）、データ線対とワー
ド線の交点に配置された複数のメモリセルMCで構成され
ている。メモリセルはトランジスタ１個とキヤパシタ１
個で構成される。データ線対DPは、ＹデコーダYDの出力
線YSによつて制御される接続スイツチSWを介して、入出
力線に接続している。この入出力線はIPaとIPbの２つの
サブ入出力線に分割されている。サブアレー上部のデー
タ線対はIPaに接続され、IPaはチツプ上部に配置したデ
ータ出力アンプAMPに接続する。また、サブアレー下部
のデータ線対はIPbに接続され、IPbはチツプ下部に配置
したデータ出力アンプAMPに接続する。各データ出力ア
ンプAMPの出力端は、コモン出力線MOに接続され、MOは
出力バツフア回路DOBに接続する。
次に動作を説明する。メモリが待機状態の時、あらか
じめ定めた電位にデータ線対DPを充電しておく。メモリ
が動作状態にはいると、Ｘデコーダによりワード線Ｗが
選択され、メモリセルMCの蓄積情報に従つて、データ線
に微小な電位差が生じる。これをセンスアンプ（図面簡
略のため省略）で増幅した後、ＹデコーダYDの出力線YS
がHihgになり、データ線の情報は、サブ入出力線を通し
てデータ出力アンプAMPに読み出される。例えば、YDに
よつて、サブアレー下部のＹデコーダ出力線が選択され
ると、サブ入出力線IPbを通して、チツプ下部のデータ
出力アンプAMPにデータ線の情報が読み出される。この
ときチツプ上部のデータ出力アンプは非動作である。ま
た、チツプ下部のデータ出力アンプは、アドレス信号に
よつて１個だけが選択的に動作する。データ出力アンプ
の出力は、コモン出力線MOを通して出力バツフア回路DO
Bに読み出される。
じめ定めた電位にデータ線対DPを充電しておく。メモリ
が動作状態にはいると、Ｘデコーダによりワード線Ｗが
選択され、メモリセルMCの蓄積情報に従つて、データ線
に微小な電位差が生じる。これをセンスアンプ（図面簡
略のため省略）で増幅した後、ＹデコーダYDの出力線YS
がHihgになり、データ線の情報は、サブ入出力線を通し
てデータ出力アンプAMPに読み出される。例えば、YDに
よつて、サブアレー下部のＹデコーダ出力線が選択され
ると、サブ入出力線IPbを通して、チツプ下部のデータ
出力アンプAMPにデータ線の情報が読み出される。この
ときチツプ上部のデータ出力アンプは非動作である。ま
た、チツプ下部のデータ出力アンプは、アドレス信号に
よつて１個だけが選択的に動作する。データ出力アンプ
の出力は、コモン出力線MOを通して出力バツフア回路DO
Bに読み出される。
このように、データ出力アンプをメモリアレー外の上
下に配置することにより、サブ入出力線とデータ出力ア
ンプとを継ぐ配線長が短くなり、寄生抵抗および寄生容
量を低減でき、メモリアレーからの情報の読み出しを高
速に行うことができる。例えば第１図のように、入出力
線を２分割した場合には、各サブ入出力線ともデータ出
力アンプに直結することができるため、サブ入力線とデ
ータ出力アンプ間の配線による影響はなくなる。一方、
コモン出力線MOの配線長が長くなる。しかし出力バツフ
ア回路DOBの入力段は、通常小さなMOSFETで構成される
ため、MOの負荷容量は小さい。またMOを駆動能力の大き
なAMPで駆動するため、MOの配線が長くなつても、これ
による信号遅延は小さい。したがつて、メモリ全体を高
速に動作させることができる。ところで、Ｙデコーダ
が、分割された入出力線ごとに１対のデータ線を選択す
るようにすると、複数の情報を一度にメモリアレーから
読み出すことができる。したがつて、本構成は多ビツト
出力のメモリを容易に作ることができる。
下に配置することにより、サブ入出力線とデータ出力ア
ンプとを継ぐ配線長が短くなり、寄生抵抗および寄生容
量を低減でき、メモリアレーからの情報の読み出しを高
速に行うことができる。例えば第１図のように、入出力
線を２分割した場合には、各サブ入出力線ともデータ出
力アンプに直結することができるため、サブ入力線とデ
ータ出力アンプ間の配線による影響はなくなる。一方、
コモン出力線MOの配線長が長くなる。しかし出力バツフ
ア回路DOBの入力段は、通常小さなMOSFETで構成される
ため、MOの負荷容量は小さい。またMOを駆動能力の大き
なAMPで駆動するため、MOの配線が長くなつても、これ
による信号遅延は小さい。したがつて、メモリ全体を高
速に動作させることができる。ところで、Ｙデコーダ
が、分割された入出力線ごとに１対のデータ線を選択す
るようにすると、複数の情報を一度にメモリアレーから
読み出すことができる。したがつて、本構成は多ビツト
出力のメモリを容易に作ることができる。
なお、本実施例では、ＸデコーダXDおよびＹデコーダ
YDを、サブアレーの周辺に配置した例を示したが、XD,Y
Dをサブアレーの中央に配置した場合でも、同様の効果
を得ることができる。
YDを、サブアレーの周辺に配置した例を示したが、XD,Y
Dをサブアレーの中央に配置した場合でも、同様の効果
を得ることができる。
第３図は、本発明の第２の実施例を示す。本実施例
は、複数のビツトを同時にテストする、いわゆる並列テ
ストを考慮した場合のチツプ構成例である。第１の実施
例と同様なサブアレー８個（A1〜A8）と、４個のＸデコ
ーダXDとＹデコーダYDで、メモリアレーを構成してい
る。なお、各サブアレーは、中央にＸデコーダXDを配置
しているため、上下に２分割されている。メモリセル，
リード線，センスアンプ，接続スイツチなどは図面簡略
のため、省略している。入出力線対は上下に２分割さ
れ、各サブ入出力線対の中央部で、直交する補助配線に
接続する。例えば、サブ入出力線IP1は補助配線SI1につ
ながる。SI1とIP1とは、交差部では異なる導電層で形成
され、接続はコンタクトホールによつて形成される。補
助配線は、メモリアレーの左右辺に配置したデータ出力
アンプAMPに接続する。AMPの出力は、CMOSの論理ゲート
で構成される切り換えスイツチCSWに入力する。CSWで
は、テスト信号TEによつて、AMPの出力を、コモン出力
線MOと各AMPごとに設けたテスト用出力バツフア回路TOB
とに切り換える。MOは、チツプ上部に配置した出力バツ
フア回路DOBに接続する。一方、各TOBの出力は、近傍に
配置したテストパツドTP1〜TP8に接続する。
は、複数のビツトを同時にテストする、いわゆる並列テ
ストを考慮した場合のチツプ構成例である。第１の実施
例と同様なサブアレー８個（A1〜A8）と、４個のＸデコ
ーダXDとＹデコーダYDで、メモリアレーを構成してい
る。なお、各サブアレーは、中央にＸデコーダXDを配置
しているため、上下に２分割されている。メモリセル，
リード線，センスアンプ，接続スイツチなどは図面簡略
のため、省略している。入出力線対は上下に２分割さ
れ、各サブ入出力線対の中央部で、直交する補助配線に
接続する。例えば、サブ入出力線IP1は補助配線SI1につ
ながる。SI1とIP1とは、交差部では異なる導電層で形成
され、接続はコンタクトホールによつて形成される。補
助配線は、メモリアレーの左右辺に配置したデータ出力
アンプAMPに接続する。AMPの出力は、CMOSの論理ゲート
で構成される切り換えスイツチCSWに入力する。CSWで
は、テスト信号TEによつて、AMPの出力を、コモン出力
線MOと各AMPごとに設けたテスト用出力バツフア回路TOB
とに切り換える。MOは、チツプ上部に配置した出力バツ
フア回路DOBに接続する。一方、各TOBの出力は、近傍に
配置したテストパツドTP1〜TP8に接続する。
次にこの動作を説明する。通常の１ビツト読み出し時
には、テスト信号TEが0Vである。このときテスト用出力
バツフアTOBは、切り換えスチツチCSWによつて常に非選
択となり、動作しない。この場合、第１の実施例と全く
同じ回路動作となり、選択された１個のデータ出力アン
プAMPの情報が、MOを通つて、出力バツフアによつて外
部に読み出される。一方、並列テスト時には、TEが電源
電圧Ｖ となり、全データ出力アンプAMPの出力が、個々に設け
たテスト用出力バツフアTOBに入力する。TOBの出力は、
近傍に設けたテスト用パツドTP1〜TP8を介して、一度に
複数（ここでは８個）の情報が、外部に読み出される。
には、テスト信号TEが0Vである。このときテスト用出力
バツフアTOBは、切り換えスチツチCSWによつて常に非選
択となり、動作しない。この場合、第１の実施例と全く
同じ回路動作となり、選択された１個のデータ出力アン
プAMPの情報が、MOを通つて、出力バツフアによつて外
部に読み出される。一方、並列テスト時には、TEが電源
電圧Ｖ となり、全データ出力アンプAMPの出力が、個々に設け
たテスト用出力バツフアTOBに入力する。TOBの出力は、
近傍に設けたテスト用パツドTP1〜TP8を介して、一度に
複数（ここでは８個）の情報が、外部に読み出される。
本実施例で示したように、サブ入出力線の中央でデー
タ出力アンプに接続することで、サブ入出力線自体の寄
生抵抗を約1/2にできるため、メモリアレーからの読み
出しをさらに高度に行うことができる。また、並列テス
トを行う場合でも、データ出力アンプからの出力を、そ
の近傍に設けたテスト用出力バツフア回路TOBおよびテ
スト用パツドTP1〜TP8で出力するため、高速化が図れ
る。
タ出力アンプに接続することで、サブ入出力線自体の寄
生抵抗を約1/2にできるため、メモリアレーからの読み
出しをさらに高度に行うことができる。また、並列テス
トを行う場合でも、データ出力アンプからの出力を、そ
の近傍に設けたテスト用出力バツフア回路TOBおよびテ
スト用パツドTP1〜TP8で出力するため、高速化が図れ
る。
なお、並列テスト用の出力バツフアTOBとパツドTP1〜
TP8も、メモリアレーの左右辺に配置する方が良い。す
なわち、通常ボンデイングパツドは、入出力信号の遅延
を考慮して、メモリアレーの上辺と下辺の、周辺回路の
領域近くに配置されている。この領域にさらにテスト用
のパツドを設けると、パツド間隔が狭くなり、ボンデイ
ングミスなどによる組立て時の不良が、増加する可能性
が大きくなる。さらにメモリアレーの左右辺には、ボン
デイングパツドはなく、しかもチツプの長辺方向である
から、多数の出力バツフア回路やテスト用パツドを、容
易に配置することができる。
TP8も、メモリアレーの左右辺に配置する方が良い。す
なわち、通常ボンデイングパツドは、入出力信号の遅延
を考慮して、メモリアレーの上辺と下辺の、周辺回路の
領域近くに配置されている。この領域にさらにテスト用
のパツドを設けると、パツド間隔が狭くなり、ボンデイ
ングミスなどによる組立て時の不良が、増加する可能性
が大きくなる。さらにメモリアレーの左右辺には、ボン
デイングパツドはなく、しかもチツプの長辺方向である
から、多数の出力バツフア回路やテスト用パツドを、容
易に配置することができる。
第４図は、本発明の第３の実施例を示す。本実施例
は、第２の実施例とデータ線およびワード線の配置方向
が異なり、縦方向にデータ線、横方向にワード線を配置
している。このようなメモリアレー構成の場合でも、第
２の実施例と同様な効果を得ることができる。
は、第２の実施例とデータ線およびワード線の配置方向
が異なり、縦方向にデータ線、横方向にワード線を配置
している。このようなメモリアレー構成の場合でも、第
２の実施例と同様な効果を得ることができる。
以上述べたように、本発明によれば、チツプ寸法を増
大することなく、入出力線を分割できるので入出力線の
寄生抵抗および寄生容量を低減でき、これらに起因する
信号の遅延を低減でき、したがつて、メモリの動作を高
速化できる。
大することなく、入出力線を分割できるので入出力線の
寄生抵抗および寄生容量を低減でき、これらに起因する
信号の遅延を低減でき、したがつて、メモリの動作を高
速化できる。
第１図は本発明の第１の実施例を示す図、第２図，
（ａ），（ｂ），（ｃ）は、従来の半導体メモリの構成
を示す図、第３図と第４図は、それぞれ本発明の第2,第
３の実施例を示す半導体メモリの構成図である。 D1,▲▼，〜,D2n,▲▼……データ線、Ｗ……
ワード線、MC……メモリセル、SA……センスアンプ、SW
1,〜,SW2n……接続スイツチ、YS1,YS2n……Ｙデコーダ
出力線、XD……Ｘデコーダ、YD……Ｙデコーダ、IOa,▲
▼,IOb,▲▼,IO,▲▼……入出力線、M
A……メモリアレー、AMP,AMPa,AMPb……データ出力アン
プ、MO,MOa,MOb……データ出力アンプ出力線、CSW……
切り換えスイツチ、DOb……出力バツフア、DP……デー
タ線対、IPa,IPb,IP1,IP2……入出力線対、PRC1,PRC2…
…周辺回路、A1,A8′……サブアレー、SI1,SI2……補助
配線、TE……テスト信号、TOB……テスト用出力バツフ
ア、TP1,TP16……テスト用パツド、CHIP……チツプ。
（ａ），（ｂ），（ｃ）は、従来の半導体メモリの構成
を示す図、第３図と第４図は、それぞれ本発明の第2,第
３の実施例を示す半導体メモリの構成図である。 D1,▲▼，〜,D2n,▲▼……データ線、Ｗ……
ワード線、MC……メモリセル、SA……センスアンプ、SW
1,〜,SW2n……接続スイツチ、YS1,YS2n……Ｙデコーダ
出力線、XD……Ｘデコーダ、YD……Ｙデコーダ、IOa,▲
▼,IOb,▲▼,IO,▲▼……入出力線、M
A……メモリアレー、AMP,AMPa,AMPb……データ出力アン
プ、MO,MOa,MOb……データ出力アンプ出力線、CSW……
切り換えスイツチ、DOb……出力バツフア、DP……デー
タ線対、IPa,IPb,IP1,IP2……入出力線対、PRC1,PRC2…
…周辺回路、A1,A8′……サブアレー、SI1,SI2……補助
配線、TE……テスト信号、TOB……テスト用出力バツフ
ア、TP1,TP16……テスト用パツド、CHIP……チツプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 均 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平１−152744（ＪＰ，Ａ) 特開 昭63−153793（ＪＰ，Ａ) 特開 昭52−58327（ＪＰ，Ａ) 特開 昭59−175093（ＪＰ，Ａ) 特開 昭59−198593（ＪＰ，Ａ)
Claims (4)
- 【請求項１】複数のデータ線と、該複数のデータ線と交
差する複数のワード線と、上記複数のデータ線と上記複
数のワード線との交点に配置された複数のメモリセル
と、上記複数のデータ線に接続された複数のセンスアン
プと、上記複数のデータ線に共通に接続されたサブ入出
力線とを有する第１及び第２のメモリアレーと、上記第
１および第２のメモリアレーの上記サブ入出力線にそれ
ぞれ接続された第１のデータ出力アンプと第２のデータ
出力アンプと、上記第１および第２のメモリアレーの所
望のワード線を選択するデコーダとを有する半導体メモ
リ装置において、 上記デコーダは上記第１のメモリアレーと上記第２のメ
モリアレーとの間に配置され、上記第１のデータ出力ア
ンプは上記第１のデータ出力アンプと上記デコーダとで
上記第１のメモリアレーを挟むように配置され、上記第
２のデータ出力アンプは上記第２のデータ出力アンプと
上記デコーダとで上記第２のメモリアレーを挟むように
配置されたことを特徴とする半導体メモリ装置。 - 【請求項２】上記第１のデータ出力アンプの出力と上記
第２のデータ出力アンプの出力とが上記共通接続される
共通出力線と、上記共通出力線が接続された出力バッフ
ァ回路とを有し、上記出力バッファ回路は上記第２のデ
ータ出力アンプよりも上記第１のデータ出力アンプの近
くに配置されたことを特徴とする特許請求の範囲第１項
に記載の半導体メモリ装置。 - 【請求項３】上記第１及び第２のデータ出力アンプの出
力にそれぞれ接続される複数の出力パッドを設けたこと
を特徴とする特許請求の範囲第２項に記載の半導体メモ
リ装置。 - 【請求項４】上記第１及び第２のデータ出力アンプの出
力と上記出力バッファ回路との間の接続と、上記第１及
び第２のデータ出力アンプの出力と上記複数の出力パッ
ドとの間の接続とを切り換える回路を有することを特徴
とする特許請求の範囲第３項に記載の半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067453A JP2680025B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067453A JP2680025B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241094A JPH01241094A (ja) | 1989-09-26 |
| JP2680025B2 true JP2680025B2 (ja) | 1997-11-19 |
Family
ID=13345366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63067453A Expired - Fee Related JP2680025B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680025B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2725467B2 (ja) * | 1990-03-28 | 1998-03-11 | 日本電気株式会社 | 半導体メモリ装置 |
| KR100546321B1 (ko) * | 2003-03-15 | 2006-01-26 | 삼성전자주식회사 | 데이터 라인 상에 전압 감지 증폭기와 전류 감지 증폭기를갖는 멀티 뱅크 메모리 장치 |
| JP4756581B2 (ja) * | 2005-07-21 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175093A (ja) * | 1983-03-22 | 1984-10-03 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH0743840Y2 (ja) * | 1986-02-19 | 1995-10-09 | 三洋電機株式会社 | 半導体メモリ |
| JPS637600A (ja) * | 1986-06-26 | 1988-01-13 | Nec Corp | 半導体メモリのテスト回路 |
-
1988
- 1988-03-23 JP JP63067453A patent/JP2680025B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241094A (ja) | 1989-09-26 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
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