JPH11317505A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11317505A JPH11317505A JP10123141A JP12314198A JPH11317505A JP H11317505 A JPH11317505 A JP H11317505A JP 10123141 A JP10123141 A JP 10123141A JP 12314198 A JP12314198 A JP 12314198A JP H11317505 A JPH11317505 A JP H11317505A
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- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【課題】 カラムデコーダなどに供給される電源電圧の
電圧降下を防止し、かつ電源配線のレイアウト面積を大
幅に小さくする。 【解決手段】 カラムデコーダ4の上方には、該カラム
デコーダ4に電源を供給する一対の電源線5が形成され
ている。電源線5は、電源を供給する複数の電源線6と
接続され、各々の電源線6は、電源電圧VDDを供給する
電源供給線6aとグランド電位VSSを供給するグランド
配線6bとからなっている。電源線6は、メモリアレイ
2の上方のカラム選択線の間に配線が形成され、複数の
電源線6を用いて電源供給を分散することにより、カラ
ムデコーダ4に供給される電源の電圧降下を大幅に減少
できる。また、電源線6によって電源が分散して供給さ
れているので、電源線5の配線幅を小さくすることがで
きる。
電圧降下を防止し、かつ電源配線のレイアウト面積を大
幅に小さくする。 【解決手段】 カラムデコーダ4の上方には、該カラム
デコーダ4に電源を供給する一対の電源線5が形成され
ている。電源線5は、電源を供給する複数の電源線6と
接続され、各々の電源線6は、電源電圧VDDを供給する
電源供給線6aとグランド電位VSSを供給するグランド
配線6bとからなっている。電源線6は、メモリアレイ
2の上方のカラム選択線の間に配線が形成され、複数の
電源線6を用いて電源供給を分散することにより、カラ
ムデコーダ4に供給される電源の電圧降下を大幅に減少
できる。また、電源線6によって電源が分散して供給さ
れているので、電源線5の配線幅を小さくすることがで
きる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、読み出し系回路における電源供給に適
用して有効な技術に関するものである。
置に関し、特に、読み出し系回路における電源供給に適
用して有効な技術に関するものである。
【0002】
【従来の技術】本発明者が検討したところによれば、た
とえば、階層形ワード線(DWD:Divided W
ord Driver)構成のDRAM(Dynami
c Ramdom Access Memory)にお
いて、カラム(列)方向のビット線を選択するカラムデ
コーダの電源は、該カラムデコーダ上に配線された1本
の電源電圧と基準電位である1本のグランド電位との一
対の電源配線によって供給されている。
とえば、階層形ワード線(DWD:Divided W
ord Driver)構成のDRAM(Dynami
c Ramdom Access Memory)にお
いて、カラム(列)方向のビット線を選択するカラムデ
コーダの電源は、該カラムデコーダ上に配線された1本
の電源電圧と基準電位である1本のグランド電位との一
対の電源配線によって供給されている。
【0003】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、株式会社培風館、19
94年11月5日発行「アドバンスト エレクトロニク
スI−9 超LSIメモリ」伊藤清男(著)、P145
〜P150があり、この文献には、DRAMにおけるデ
コーダの回路構成などが記載されている。
て詳しく述べてある例としては、株式会社培風館、19
94年11月5日発行「アドバンスト エレクトロニク
スI−9 超LSIメモリ」伊藤清男(著)、P145
〜P150があり、この文献には、DRAMにおけるデ
コーダの回路構成などが記載されている。
【0004】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
【0005】すなわち、カラムデコーダなどに電源を供
給する電源配線は、前述した一対の電源配線がカラムデ
コーダの上方に一方の端部から他方の端部にかけて配線
されるように形成されており、カラムデコーダの遠端部
では、配線の抵抗などによる電圧降下が発生してしま
い、動作速度の高速化の妨げとなるという問題がある。
給する電源配線は、前述した一対の電源配線がカラムデ
コーダの上方に一方の端部から他方の端部にかけて配線
されるように形成されており、カラムデコーダの遠端部
では、配線の抵抗などによる電圧降下が発生してしま
い、動作速度の高速化の妨げとなるという問題がある。
【0006】また、配線抵抗を低減するために、電源配
線の配線幅が大きく形成されており、これにより、配線
律則によって上方に電源配線が形成されているカラムデ
コーダなどの幅が大きくなってしまい、半導体チップに
おける省面積化が困難となる問題がある。
線の配線幅が大きく形成されており、これにより、配線
律則によって上方に電源配線が形成されているカラムデ
コーダなどの幅が大きくなってしまい、半導体チップに
おける省面積化が困難となる問題がある。
【0007】本発明の目的は、カラムデコーダなどに供
給される電源電圧の電圧降下を防止し、かつ電源配線の
レイアウト面積を大幅に小さくすることのできる半導体
集積回路装置を提供することにある。
給される電源電圧の電圧降下を防止し、かつ電源配線の
レイアウト面積を大幅に小さくすることのできる半導体
集積回路装置を提供することにある。
【0008】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0010】すなわち、本発明の半導体集積回路装置
は、電源を供給する複数の電源配線をメモリアレイ上に
形成し、当該複数の電源配線により読み出し系回路に電
源を供給するものである。
は、電源を供給する複数の電源配線をメモリアレイ上に
形成し、当該複数の電源配線により読み出し系回路に電
源を供給するものである。
【0011】また、本発明の半導体集積回路装置は、前
記読み出し系回路が、カラムデコーダ、センスアンプま
たはワードドライバのうち、少なくともいずれか1つよ
りなるものである。
記読み出し系回路が、カラムデコーダ、センスアンプま
たはワードドライバのうち、少なくともいずれか1つよ
りなるものである。
【0012】それらにより、読み出し系回路の上方に形
成された電源配線の配線幅を小さくできるので、配線律
則である読み出し系回路の幅を小さくすることができ、
かつ読み出し系回路に供給される電源の電圧降下を大幅
に低減することができる。
成された電源配線の配線幅を小さくできるので、配線律
則である読み出し系回路の幅を小さくすることができ、
かつ読み出し系回路に供給される電源の電圧降下を大幅
に低減することができる。
【0013】さらに、本発明の半導体集積回路装置は、
センスアンプにソース電圧を供給するソース供給配線
に、メモリアレイ上に形成されたバイパス用ソース供給
配線を接続したものである。
センスアンプにソース電圧を供給するソース供給配線
に、メモリアレイ上に形成されたバイパス用ソース供給
配線を接続したものである。
【0014】それにより、センスアンプ上方に形成され
たソース電圧を供給する配線幅を小さくできるので、配
線律則によるセンスアンプを小さくでき、かつセンスア
ンプに供給される電源の電圧降下を大幅に低減すること
ができる。
たソース電圧を供給する配線幅を小さくできるので、配
線律則によるセンスアンプを小さくでき、かつセンスア
ンプに供給される電源の電圧降下を大幅に低減すること
ができる。
【0015】また、本発明の半導体集積回路装置は、ワ
ード線を多分割化した階層形ワード線構成において、電
源を供給する複数の電源配線をメモリアレイ上に形成
し、当該複数の電源配線により読み出し系回路に電源を
供給するものである。
ード線を多分割化した階層形ワード線構成において、電
源を供給する複数の電源配線をメモリアレイ上に形成
し、当該複数の電源配線により読み出し系回路に電源を
供給するものである。
【0016】さらに、本発明の半導体集積回路装置は、
前記読み出し系回路が、カラムデコーダ、センスアンプ
またはサブワードドライバのうち、少なくともいずれか
1つでよりなるものである。
前記読み出し系回路が、カラムデコーダ、センスアンプ
またはサブワードドライバのうち、少なくともいずれか
1つでよりなるものである。
【0017】それらにより、階層形ワード線構成におけ
る読み出し系回路の上方に形成された電源配線の配線幅
を小さくできるので、配線律則である読み出し系回路の
幅を小さくすることができ、かつ読み出し系回路に供給
される電源の電圧降下を大幅に低減することができる。
る読み出し系回路の上方に形成された電源配線の配線幅
を小さくできるので、配線律則である読み出し系回路の
幅を小さくすることができ、かつ読み出し系回路に供給
される電源の電圧降下を大幅に低減することができる。
【0018】また、本発明の半導体集積回路装置は、ワ
ード線を多分割化した階層形ワード線構成におけるセン
スアンプにソース電圧を供給するソース供給配線に、メ
モリアレイ上に形成されたバイパス用ソース供給配線を
接続したものである。
ード線を多分割化した階層形ワード線構成におけるセン
スアンプにソース電圧を供給するソース供給配線に、メ
モリアレイ上に形成されたバイパス用ソース供給配線を
接続したものである。
【0019】それにより、センスアンプ上方に形成され
たソース電圧を供給する配線幅を小さくできるので、配
線律則によるセンスアンプを小さくでき、かつセンスア
ンプに供給される電源の電圧降下を大幅に低減すること
ができる。
たソース電圧を供給する配線幅を小さくできるので、配
線律則によるセンスアンプを小さくでき、かつセンスア
ンプに供給される電源の電圧降下を大幅に低減すること
ができる。
【0020】以上のことにより、半導体チップを省面積
化することができ、半導体集積回路装置の動作速度を大
幅に向上することができる。
化することができ、半導体集積回路装置の動作速度を大
幅に向上することができる。
【0021】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0022】(実施の形態1)図1は、本発明の実施の
形態1による階層形ワード線構造のメモリにおける半導
体チップのレイアウトの説明図、図2は、本発明の実施
の形態1によるメモリのサブアレイおよびその周辺部に
おけるレイアウトの説明図、図3は、本発明の実施の形
態1によるメモリに設けられたカラムデコーダおける電
源線の説明図である。
形態1による階層形ワード線構造のメモリにおける半導
体チップのレイアウトの説明図、図2は、本発明の実施
の形態1によるメモリのサブアレイおよびその周辺部に
おけるレイアウトの説明図、図3は、本発明の実施の形
態1によるメモリに設けられたカラムデコーダおける電
源線の説明図である。
【0023】本実施の形態1において、256Mビット
のDRAMである階層形ワード線構造のメモリ(半導体
集積回路装置)1のレイアウト構成は、図1に示すよう
に、たとえば、単結晶シリコンなどの半導体ウエハ上に
半導体素子が形成された半導体チップCHの長辺方向の
中央部に周辺回路SCが形成されている。
のDRAMである階層形ワード線構造のメモリ(半導体
集積回路装置)1のレイアウト構成は、図1に示すよう
に、たとえば、単結晶シリコンなどの半導体ウエハ上に
半導体素子が形成された半導体チップCHの長辺方向の
中央部に周辺回路SCが形成されている。
【0024】また、この周辺回路SCは、アドレスバッ
ファ、データ入力バッファ、データ出力バッファおよび
電源生成回路などから構成されている。アドレスバッフ
ァは、列方向のビット線を選択する列デコーダ、行、列
方向のアドレス信号が入力され、それぞれの内部アドレ
ス信号を発生させて出力する。データ出力バッファは、
入力データを所定のタイミングにより取り込み、電源生
成回路は、ワード線電位や周辺回路SCなどに供給され
る電源電圧を生成する。
ファ、データ入力バッファ、データ出力バッファおよび
電源生成回路などから構成されている。アドレスバッフ
ァは、列方向のビット線を選択する列デコーダ、行、列
方向のアドレス信号が入力され、それぞれの内部アドレ
ス信号を発生させて出力する。データ出力バッファは、
入力データを所定のタイミングにより取り込み、電源生
成回路は、ワード線電位や周辺回路SCなどに供給され
る電源電圧を生成する。
【0025】また、その周辺回路SCの上段および下段
がメモリセルアレイ領域となっており、2進情報の1ビ
ットを記憶するメモリセルがマトリクス構造に2次元配
置されたメモリアレイ2が設けられている。
がメモリセルアレイ領域となっており、2進情報の1ビ
ットを記憶するメモリセルがマトリクス構造に2次元配
置されたメモリアレイ2が設けられている。
【0026】さらに、メモリアレイ2は、32Mビット
毎に8分割されており、半導体チップCHの上段の長手
方向に4つのメモリアレイ2が位置しており、半導体チ
ップCHの下段の長手方向にも同様に、4つのメモリア
レイ2が位置するように設けられている。
毎に8分割されており、半導体チップCHの上段の長手
方向に4つのメモリアレイ2が位置しており、半導体チ
ップCHの下段の長手方向にも同様に、4つのメモリア
レイ2が位置するように設けられている。
【0027】また、それぞれのメモリアレイ2には、メ
インワードドライバMWDならびにメモリアレイ2の制
御を行うアレイコントロール3が形成されており、これ
らメインワードドライバMWD、アレイコントロール3
は、前述した上段と下段のメモリセルアレイ領域におけ
る中央部、すなわち、2つのメモリアレイ2の間に位置
するように形成されている。メインワードドライバMW
Dは、メモリアレイ2におけるメインワード線を駆動す
る。
インワードドライバMWDならびにメモリアレイ2の制
御を行うアレイコントロール3が形成されており、これ
らメインワードドライバMWD、アレイコントロール3
は、前述した上段と下段のメモリセルアレイ領域におけ
る中央部、すなわち、2つのメモリアレイ2の間に位置
するように形成されている。メインワードドライバMW
Dは、メモリアレイ2におけるメインワード線を駆動す
る。
【0028】アレイコントロール3を挟んで形成されて
いる2分割毎のメモリアレイ2には、それぞれカラムデ
コーダ(読み出し系回路)4が設けられており、このカ
ラムデコーダ4は、カラム方向のビット線を選択する。
カラムデコーダ4は、半導体チップCHの周辺部近傍に
位置するように形成されている。
いる2分割毎のメモリアレイ2には、それぞれカラムデ
コーダ(読み出し系回路)4が設けられており、このカ
ラムデコーダ4は、カラム方向のビット線を選択する。
カラムデコーダ4は、半導体チップCHの周辺部近傍に
位置するように形成されている。
【0029】さらに、メモリアレイ2は、所定のビット
単位におけるメモリ容量で分割したサブアレイSから構
成され、これらのサブアレイSが位置している領域がサ
ブアレイ領域となっている。
単位におけるメモリ容量で分割したサブアレイSから構
成され、これらのサブアレイSが位置している領域がサ
ブアレイ領域となっている。
【0030】また、サブアレイSおよびその周辺部(図
1におけるハッチング部)は、図2に示すように、サブ
アレイSの両側端部に、行方向に複数に分割されたサブ
ワード線を駆動するサブワードドライバSWDが位置し
ており、サブアレイSの上下部における位置には、セル
信号を読み出し増幅を行うセンスアンプSAが設けられ
ている。
1におけるハッチング部)は、図2に示すように、サブ
アレイSの両側端部に、行方向に複数に分割されたサブ
ワード線を駆動するサブワードドライバSWDが位置し
ており、サブアレイSの上下部における位置には、セル
信号を読み出し増幅を行うセンスアンプSAが設けられ
ている。
【0031】さらに、各々のセンスアンプSAの間に
は、クロスエリアCAが設けられており、このクロスエ
リアCAには、アレイコントロール3から出力される制
御信号に基づいてセンスアンプSAにソース電圧を供給
するドライバが設けられている。
は、クロスエリアCAが設けられており、このクロスエ
リアCAには、アレイコントロール3から出力される制
御信号に基づいてセンスアンプSAにソース電圧を供給
するドライバが設けられている。
【0032】次に、カラムデコーダ4に供給される電源
電圧について説明する。
電圧について説明する。
【0033】カラムデコーダ4の上方には、図3に示す
ように、一方の端部から他方の端部にかけて一対の電源
線5が形成されており、この電源線5によって該カラム
デコーダ4に電源が供給される。
ように、一方の端部から他方の端部にかけて一対の電源
線5が形成されており、この電源線5によって該カラム
デコーダ4に電源が供給される。
【0034】また、電源線5は、電源電圧VDDを供給す
る電源供給線5aと基準電位であるグランド電位VSSを
供給するグランド配線5bとによって構成されている。
さらに、電源線5には、複数の電源線(電源配線)6が
接続されており、これら複数の電源線6によって電源電
圧が供給されている。
る電源供給線5aと基準電位であるグランド電位VSSを
供給するグランド配線5bとによって構成されている。
さらに、電源線5には、複数の電源線(電源配線)6が
接続されており、これら複数の電源線6によって電源電
圧が供給されている。
【0035】それぞれの電源線6も、同様に電源電圧V
DDを供給する電源供給線6aとグランド電位VSSを供給
するグランド配線6bとによって構成されている。これ
ら電源線6は、一方の端部が前述したように電源線5と
接続され、他方の端部が周辺回路SCに形成されている
電源線7と接続されており、たとえば、メモリアレイ2
の上方のカラム選択線の間に配線が形成されている。
DDを供給する電源供給線6aとグランド電位VSSを供給
するグランド配線6bとによって構成されている。これ
ら電源線6は、一方の端部が前述したように電源線5と
接続され、他方の端部が周辺回路SCに形成されている
電源線7と接続されており、たとえば、メモリアレイ2
の上方のカラム選択線の間に配線が形成されている。
【0036】また、周辺回路SCに形成された電源線7
も同様に、電源電圧VDDを供給する電源供給線7aと基
準電位であるグランド電位VSSを供給するグランド配線
7bとによって構成されている。
も同様に、電源電圧VDDを供給する電源供給線7aと基
準電位であるグランド電位VSSを供給するグランド配線
7bとによって構成されている。
【0037】電源供給線7aは、前述した電源電圧VDD
を生成する電源生成回路と接続されており、グランド配
線7bは、半導体チップCHに形成されたグランド電位
VSS用のボンディングパッドと接続されている。
を生成する電源生成回路と接続されており、グランド配
線7bは、半導体チップCHに形成されたグランド電位
VSS用のボンディングパッドと接続されている。
【0038】よって、これら複数の電源線6を用いて電
源供給を分散してカラムデコーダ4の上方に形成された
電源線5に電源を供給することにより、カラムデコーダ
4に供給される電源の電圧降下を大幅に減少することが
できる。また、電源線6によって電源が分散して供給さ
れているので、電源線5の配線幅を小さくすることがで
きる。
源供給を分散してカラムデコーダ4の上方に形成された
電源線5に電源を供給することにより、カラムデコーダ
4に供給される電源の電圧降下を大幅に減少することが
できる。また、電源線6によって電源が分散して供給さ
れているので、電源線5の配線幅を小さくすることがで
きる。
【0039】それにより、本実施の形態1によれば、カ
ラムデコーダ4の上方に形成された電源線5の配線幅を
小さくできるので、配線律則であるカラムデコーダの幅
も小さくすることができ、半導体チップCHを省面積化
することができる。
ラムデコーダ4の上方に形成された電源線5の配線幅を
小さくできるので、配線律則であるカラムデコーダの幅
も小さくすることができ、半導体チップCHを省面積化
することができる。
【0040】また、カラムデコーダ4に供給される電源
の電圧降下を低減できるので、メモリ1の動作速度を大
幅に向上することができる。
の電圧降下を低減できるので、メモリ1の動作速度を大
幅に向上することができる。
【0041】(実施の形態2)図4は、本発明の実施の
形態2による階層形ワード線構造のメモリにおけるセン
スアンプに接続されるコモンソース配線の説明図であ
る。
形態2による階層形ワード線構造のメモリにおけるセン
スアンプに接続されるコモンソース配線の説明図であ
る。
【0042】本実施の形態2においては、メモリ1が、
前記実施の形態1と同様に256MビットのDRAMで
ある階層形ワード線構造となっており、メモリ1のレイ
アウト構成も図1と同様であるが、センスアンプSAに
電源電圧VDDA 〜グランド電位VSSA 振幅のソース電圧
が供給されるコモンソース配線8の配線が異なってい
る。
前記実施の形態1と同様に256MビットのDRAMで
ある階層形ワード線構造となっており、メモリ1のレイ
アウト構成も図1と同様であるが、センスアンプSAに
電源電圧VDDA 〜グランド電位VSSA 振幅のソース電圧
が供給されるコモンソース配線8の配線が異なってい
る。
【0043】コモンソース配線(ソース供給配線)8
は、図4に示すように、基準電位であるグランド電位V
SSA が供給されているNコモンソース配線8aと、たと
えば、電源電圧VDDを昇圧して生成された電源電圧V
DDA が供給されるPコモンソース配線8bとによって構
成されている。また、Nコモンソース配線8aは、セン
スアンプSA上方に形成された配線8a1 と、センスア
ンプSAの一方の端部近傍および他方の端部近傍におい
て該配線8a1 と接続され、メモリアレイ2の上方に形
成された配線(バイパス用ソース供給配線)8a2 との
2本の配線によって構成され、電源を分散して供給が行
われている。
は、図4に示すように、基準電位であるグランド電位V
SSA が供給されているNコモンソース配線8aと、たと
えば、電源電圧VDDを昇圧して生成された電源電圧V
DDA が供給されるPコモンソース配線8bとによって構
成されている。また、Nコモンソース配線8aは、セン
スアンプSA上方に形成された配線8a1 と、センスア
ンプSAの一方の端部近傍および他方の端部近傍におい
て該配線8a1 と接続され、メモリアレイ2の上方に形
成された配線(バイパス用ソース供給配線)8a2 との
2本の配線によって構成され、電源を分散して供給が行
われている。
【0044】さらに、Pコモンソース配線8bも同様
に、センスアンプSA上方に形成された配線8b1 と、
センスアンプSAの一方の端部近傍および他方の端部近
傍において該配線8b1 と接続され、メモリアレイ2の
上方に形成された配線(バイパス用ソース供給配線)8
b2 との2本の配線によって構成されており、電源が分
散して供給されている。
に、センスアンプSA上方に形成された配線8b1 と、
センスアンプSAの一方の端部近傍および他方の端部近
傍において該配線8b1 と接続され、メモリアレイ2の
上方に形成された配線(バイパス用ソース供給配線)8
b2 との2本の配線によって構成されており、電源が分
散して供給されている。
【0045】また、これらNコモンソース配線8aなら
びにPコモンソース配線8bは、前述したようにそれぞ
れ2本の配線によって構成されているので、1本当たり
の配線幅が小さく形成されている。
びにPコモンソース配線8bは、前述したようにそれぞ
れ2本の配線によって構成されているので、1本当たり
の配線幅が小さく形成されている。
【0046】それにより、本実施の形態2では、センス
アンプSAにソース電圧を分散して供給するコモンソー
ス配線8により、センスアンプSA上方に形成された配
線8a1 、8b1 の配線幅を小さくできるので、配線律
則によるセンスアンプSAの大きさを小さくでき、半導
体チップCHを省面積化することができる。
アンプSAにソース電圧を分散して供給するコモンソー
ス配線8により、センスアンプSA上方に形成された配
線8a1 、8b1 の配線幅を小さくできるので、配線律
則によるセンスアンプSAの大きさを小さくでき、半導
体チップCHを省面積化することができる。
【0047】また、配線8a2 ,8b2 によって、ソー
ス電圧の配線が強化されるので、電圧降下を低減でき、
センスアンプSAの動作を高速化することができる。
ス電圧の配線が強化されるので、電圧降下を低減でき、
センスアンプSAの動作を高速化することができる。
【0048】さらに、本実施の形態2においては、配線
8a1 と配線8a2 および配線8b1 と配線8b2 が、
センスアンプSAの一方の端部近傍および他方の端部近
傍においてそれぞれ接続された構成としたが、メモリア
レイ2上の配線を本数を複数にしたり、配線8a1 と配
線8a2 ならびに配線8b1 と配線8b2 の接続箇所を
複数にすることにより、より配線抵抗を低減することが
できる。
8a1 と配線8a2 および配線8b1 と配線8b2 が、
センスアンプSAの一方の端部近傍および他方の端部近
傍においてそれぞれ接続された構成としたが、メモリア
レイ2上の配線を本数を複数にしたり、配線8a1 と配
線8a2 ならびに配線8b1 と配線8b2 の接続箇所を
複数にすることにより、より配線抵抗を低減することが
できる。
【0049】たとえば、メモリアレイ2上の配線を本数
を複数にする場合、図5に示すように、Nコモンソース
配線8aを3本の配線8a1 〜8a3 によって構成す
る。新たに追加された配線(バイパス用ソース供給配
線)8a3 も配線8a2 と同様にメモリアレイ2上に形
成し、配線8a2 と接続を行うようにすればよい。
を複数にする場合、図5に示すように、Nコモンソース
配線8aを3本の配線8a1 〜8a3 によって構成す
る。新たに追加された配線(バイパス用ソース供給配
線)8a3 も配線8a2 と同様にメモリアレイ2上に形
成し、配線8a2 と接続を行うようにすればよい。
【0050】また、Pコモンソース配線8bにおいても
同様に、新たに配線(バイパス用ソース供給配線)8b
3 をメモリアレイ2上に形成し、配線8b2 と接続を行
う。
同様に、新たに配線(バイパス用ソース供給配線)8b
3 をメモリアレイ2上に形成し、配線8b2 と接続を行
う。
【0051】さらに、配線8a1 ,8a2 および配線8
b1 ,8b2 の接続箇所を複数にする場合には、図6に
示すように、配線8a1 と配線8a2 とを梯子状に接続
するなどして接続部を増加させることによってソース電
圧の配線の強化を行う。配線8b1 と配線8b2 とも同
様に梯子状に接して接続部を増加させることによってソ
ース電圧の配線の強化を行う。
b1 ,8b2 の接続箇所を複数にする場合には、図6に
示すように、配線8a1 と配線8a2 とを梯子状に接続
するなどして接続部を増加させることによってソース電
圧の配線の強化を行う。配線8b1 と配線8b2 とも同
様に梯子状に接して接続部を増加させることによってソ
ース電圧の配線の強化を行う。
【0052】これにより、よりソース電圧の電圧降下を
低減できるので、センスアンプSAの動作を一層高速化
することができる。
低減できるので、センスアンプSAの動作を一層高速化
することができる。
【0053】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【0054】たとえば、前記実施の形態1によれば、カ
ラムデコーダに電源供給を行う場合について記載した
が、この電源供給は、カラムデコーダだけではなく、図
7に示すように、センスアンプ(読み出し系回路)SA
Pならびにサブワードドライバ(読み出し系回路)SD
などに電源供給を行う複数の電源線(電源配線)9をメ
モリアレイ2上に形成するようにしてもよい。
ラムデコーダに電源供給を行う場合について記載した
が、この電源供給は、カラムデコーダだけではなく、図
7に示すように、センスアンプ(読み出し系回路)SA
Pならびにサブワードドライバ(読み出し系回路)SD
などに電源供給を行う複数の電源線(電源配線)9をメ
モリアレイ2上に形成するようにしてもよい。
【0055】これにより、センスアンプSA、サブワー
ドドライバSWDに供給される電源電圧VDDの電圧降下
を大幅に低減できるので、メモリ1の動作を大幅に高速
化することができる。
ドドライバSWDに供給される電源電圧VDDの電圧降下
を大幅に低減できるので、メモリ1の動作を大幅に高速
化することができる。
【0056】また、前記実施の形態1、2においては、
階層形ワード線構成のDRAMについて記載したが、非
階層形のDRAMなどの半導体集積回路装置であって
も、同様に半導体チップの省面積化ならびに動作の高速
化を行うことができる。
階層形ワード線構成のDRAMについて記載したが、非
階層形のDRAMなどの半導体集積回路装置であって
も、同様に半導体チップの省面積化ならびに動作の高速
化を行うことができる。
【0057】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0058】(1)本発明によれば、複数の電源配線を
メモリアレイ上に形成し、それら複数の電源配線により
読み出し系回路に電源を供給することにより、電源配線
の配線幅を小さくできるので、配線律則である読み出し
系回路の幅を小さくすることができ、かつ読み出し系回
路に供給される電源の電圧降下を大幅に低減することが
できる。
メモリアレイ上に形成し、それら複数の電源配線により
読み出し系回路に電源を供給することにより、電源配線
の配線幅を小さくできるので、配線律則である読み出し
系回路の幅を小さくすることができ、かつ読み出し系回
路に供給される電源の電圧降下を大幅に低減することが
できる。
【0059】(2)また、本発明では、センスアンプに
ソース電圧を供給するソース供給配線に、メモリアレイ
上に形成されたバイパス用ソース供給配線を接続するこ
とによって、ソース電圧を供給する配線幅を小さくでき
るので、配線律則によるセンスアンプを小さくでき、か
つセンスアンプに供給される電源の電圧降下を大幅に低
減することができる。
ソース電圧を供給するソース供給配線に、メモリアレイ
上に形成されたバイパス用ソース供給配線を接続するこ
とによって、ソース電圧を供給する配線幅を小さくでき
るので、配線律則によるセンスアンプを小さくでき、か
つセンスアンプに供給される電源の電圧降下を大幅に低
減することができる。
【0060】(3)さらに、本発明においては、上記
(1)、(2)により、半導体集積回路装置を小型化で
き、動作速度を大幅に向上することができる。
(1)、(2)により、半導体集積回路装置を小型化で
き、動作速度を大幅に向上することができる。
【図1】本発明の実施の形態1による階層形ワード線構
造のメモリにおける半導体チップのレイアウトの説明図
である。
造のメモリにおける半導体チップのレイアウトの説明図
である。
【図2】本発明の実施の形態1によるメモリのサブアレ
イおよびその周辺部におけるレイアウトの説明図であ
る。
イおよびその周辺部におけるレイアウトの説明図であ
る。
【図3】本発明の実施の形態1によるメモリに設けられ
たカラムデコーダおける電源線の説明図である。
たカラムデコーダおける電源線の説明図である。
【図4】本発明の実施の形態2による階層形ワード線構
造のメモリにおけるセンスアンプに接続されるコモンソ
ース配線の説明図である。
造のメモリにおけるセンスアンプに接続されるコモンソ
ース配線の説明図である。
【図5】本発明の他の実施の形態による階層形ワード線
構造のメモリにおけるセンスアンプに接続されるコモン
ソース配線の説明図である。
構造のメモリにおけるセンスアンプに接続されるコモン
ソース配線の説明図である。
【図6】本発明のさらに他の実施の形態による階層形ワ
ード線構造のメモリにおけるセンスアンプに接続される
コモンソース配線の説明図である。
ード線構造のメモリにおけるセンスアンプに接続される
コモンソース配線の説明図である。
【図7】本発明の他の実施の形態によるメモリに設けら
れたセンスアンプおよびサブワードドライバおける電源
線の説明図である。
れたセンスアンプおよびサブワードドライバおける電源
線の説明図である。
1 メモリ(半導体集積回路装置) 2 メモリアレイ 3 アレイコントロール 4 カラムデコーダ(読み出し系回路) 5 電源線 5a 電源供給線 5b グランド配線 6 電源線(電源配線) 6a 電源供給線 6b グランド配線 7 電源線 7a 電源供給線 7b グランド配線 8 コモンソース配線(ソース供給配線) 8a Nコモンソース配線 8b Pコモンソース配線 8a1 配線 8a2 配線(バイパス用ソース供給配線) 8b1 配線 8b2 配線(バイパス用ソース供給配線) 8a3 配線(バイパス用ソース供給配線) 8b3 配線(バイパス用ソース供給配線) 9 電源線(電源配線) CH 半導体チップ SC 周辺回路 MWD メインワードドライバ SD サブワードドライバ(読み出し系回路) SWD サブワードドライバ S サブアレイ SA センスアンプ SAP センスアンプ(読み出し系回路) CA クロスエリア VDD 電源電圧 VDDA 電源電圧 VSS グランド電位 VSSA グランド電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴木 津幸 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 余公 秀之 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 宮内 秀敏 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 太田 陽 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 藤井 勇 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 伊藤 豊 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 (72)発明者 加藤 英明 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内
Claims (6)
- 【請求項1】 電源を供給する複数の電源配線をメモリ
アレイ上に形成し、前記複数の電源配線により読み出し
系回路に電源を供給することを特徴とする半導体集積回
路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置にお
いて、前記読み出し系回路が、カラムデコーダ、センス
アンプまたはワードドライバのうち、少なくともいずれ
か1つであることを特徴とする半導体集積回路装置。 - 【請求項3】 センスアンプにソース電圧を供給するソ
ース供給配線に、メモリアレイ上に形成されたバイパス
用ソース供給配線を接続したことを特徴とする半導体集
積回路装置。 - 【請求項4】 ワード線を多分割化した階層形ワード線
構成により構成された半導体集積回路装置であって、電
源を供給する複数の電源配線をメモリアレイ上に形成
し、前記複数の電源配線により読み出し系回路に電源を
供給することを特徴とする半導体集積回路装置。 - 【請求項5】 請求項4記載の半導体集積回路装置にお
いて、前記読み出し系回路が、カラムデコーダ、センス
アンプまたはサブワードドライバのうち、少なくともい
ずれか1つであることを特徴とする半導体集積回路装
置。 - 【請求項6】 ワード線を多分割化した階層形ワード線
構成により構成された半導体集積回路装置であって、セ
ンスアンプにソース電圧を供給するソース供給配線に、
メモリアレイ上に形成されたバイパス用ソース供給配線
を接続したことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10123141A JPH11317505A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10123141A JPH11317505A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11317505A true JPH11317505A (ja) | 1999-11-16 |
Family
ID=14853212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10123141A Withdrawn JPH11317505A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11317505A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
US6831484B2 (en) | 1999-12-28 | 2004-12-14 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
JP2012252762A (ja) * | 2011-06-07 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
-
1998
- 1998-05-06 JP JP10123141A patent/JPH11317505A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6831484B2 (en) | 1999-12-28 | 2004-12-14 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2012252762A (ja) * | 2011-06-07 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |