JPH11317505A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11317505A JPH11317505A JP10123141A JP12314198A JPH11317505A JP H11317505 A JPH11317505 A JP H11317505A JP 10123141 A JP10123141 A JP 10123141A JP 12314198 A JP12314198 A JP 12314198A JP H11317505 A JPH11317505 A JP H11317505A
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Abstract
(57)【要約】
【課題】 カラムデコーダなどに供給される電源電圧の
電圧降下を防止し、かつ電源配線のレイアウト面積を大
幅に小さくする。 【解決手段】 カラムデコーダ４の上方には、該カラム
デコーダ４に電源を供給する一対の電源線５が形成され
ている。電源線５は、電源を供給する複数の電源線６と
接続され、各々の電源線６は、電源電圧ＶDDを供給する
電源供給線６ａとグランド電位ＶSSを供給するグランド
配線６ｂとからなっている。電源線６は、メモリアレイ
２の上方のカラム選択線の間に配線が形成され、複数の
電源線６を用いて電源供給を分散することにより、カラ
ムデコーダ４に供給される電源の電圧降下を大幅に減少
できる。また、電源線６によって電源が分散して供給さ
れているので、電源線５の配線幅を小さくすることがで
きる。
電圧降下を防止し、かつ電源配線のレイアウト面積を大
幅に小さくする。 【解決手段】 カラムデコーダ４の上方には、該カラム
デコーダ４に電源を供給する一対の電源線５が形成され
ている。電源線５は、電源を供給する複数の電源線６と
接続され、各々の電源線６は、電源電圧ＶDDを供給する
電源供給線６ａとグランド電位ＶSSを供給するグランド
配線６ｂとからなっている。電源線６は、メモリアレイ
２の上方のカラム選択線の間に配線が形成され、複数の
電源線６を用いて電源供給を分散することにより、カラ
ムデコーダ４に供給される電源の電圧降下を大幅に減少
できる。また、電源線６によって電源が分散して供給さ
れているので、電源線５の配線幅を小さくすることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、読み出し系回路における電源供給に適
用して有効な技術に関するものである。
置に関し、特に、読み出し系回路における電源供給に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、た
とえば、階層形ワード線（ＤＷＤ：Ｄｉｖｉｄｅｄ Ｗ
ｏｒｄ Ｄｒｉｖｅｒ）構成のＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にお
いて、カラム（列）方向のビット線を選択するカラムデ
コーダの電源は、該カラムデコーダ上に配線された１本
の電源電圧と基準電位である１本のグランド電位との一
対の電源配線によって供給されている。
とえば、階層形ワード線（ＤＷＤ：Ｄｉｖｉｄｅｄ Ｗ
ｏｒｄ Ｄｒｉｖｅｒ）構成のＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にお
いて、カラム（列）方向のビット線を選択するカラムデ
コーダの電源は、該カラムデコーダ上に配線された１本
の電源電圧と基準電位である１本のグランド電位との一
対の電源配線によって供給されている。
【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、株式会社培風館、１９
９４年１１月５日発行「アドバンスト エレクトロニク
スＩ−９ 超ＬＳＩメモリ」伊藤清男（著）、Ｐ１４５
〜Ｐ１５０があり、この文献には、ＤＲＡＭにおけるデ
コーダの回路構成などが記載されている。
て詳しく述べてある例としては、株式会社培風館、１９
９４年１１月５日発行「アドバンスト エレクトロニク
スＩ−９ 超ＬＳＩメモリ」伊藤清男（著）、Ｐ１４５
〜Ｐ１５０があり、この文献には、ＤＲＡＭにおけるデ
コーダの回路構成などが記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
【０００５】すなわち、カラムデコーダなどに電源を供
給する電源配線は、前述した一対の電源配線がカラムデ
コーダの上方に一方の端部から他方の端部にかけて配線
されるように形成されており、カラムデコーダの遠端部
では、配線の抵抗などによる電圧降下が発生してしま
い、動作速度の高速化の妨げとなるという問題がある。
給する電源配線は、前述した一対の電源配線がカラムデ
コーダの上方に一方の端部から他方の端部にかけて配線
されるように形成されており、カラムデコーダの遠端部
では、配線の抵抗などによる電圧降下が発生してしま
い、動作速度の高速化の妨げとなるという問題がある。
【０００６】また、配線抵抗を低減するために、電源配
線の配線幅が大きく形成されており、これにより、配線
律則によって上方に電源配線が形成されているカラムデ
コーダなどの幅が大きくなってしまい、半導体チップに
おける省面積化が困難となる問題がある。
線の配線幅が大きく形成されており、これにより、配線
律則によって上方に電源配線が形成されているカラムデ
コーダなどの幅が大きくなってしまい、半導体チップに
おける省面積化が困難となる問題がある。
【０００７】本発明の目的は、カラムデコーダなどに供
給される電源電圧の電圧降下を防止し、かつ電源配線の
レイアウト面積を大幅に小さくすることのできる半導体
集積回路装置を提供することにある。
給される電源電圧の電圧降下を防止し、かつ電源配線の
レイアウト面積を大幅に小さくすることのできる半導体
集積回路装置を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の半導体集積回路装置
は、電源を供給する複数の電源配線をメモリアレイ上に
形成し、当該複数の電源配線により読み出し系回路に電
源を供給するものである。
は、電源を供給する複数の電源配線をメモリアレイ上に
形成し、当該複数の電源配線により読み出し系回路に電
源を供給するものである。
【００１１】また、本発明の半導体集積回路装置は、前
記読み出し系回路が、カラムデコーダ、センスアンプま
たはワードドライバのうち、少なくともいずれか１つよ
りなるものである。
記読み出し系回路が、カラムデコーダ、センスアンプま
たはワードドライバのうち、少なくともいずれか１つよ
りなるものである。
【００１２】それらにより、読み出し系回路の上方に形
成された電源配線の配線幅を小さくできるので、配線律
則である読み出し系回路の幅を小さくすることができ、
かつ読み出し系回路に供給される電源の電圧降下を大幅
に低減することができる。
成された電源配線の配線幅を小さくできるので、配線律
則である読み出し系回路の幅を小さくすることができ、
かつ読み出し系回路に供給される電源の電圧降下を大幅
に低減することができる。
【００１３】さらに、本発明の半導体集積回路装置は、
センスアンプにソース電圧を供給するソース供給配線
に、メモリアレイ上に形成されたバイパス用ソース供給
配線を接続したものである。
センスアンプにソース電圧を供給するソース供給配線
に、メモリアレイ上に形成されたバイパス用ソース供給
配線を接続したものである。
【００１４】それにより、センスアンプ上方に形成され
たソース電圧を供給する配線幅を小さくできるので、配
線律則によるセンスアンプを小さくでき、かつセンスア
ンプに供給される電源の電圧降下を大幅に低減すること
ができる。
たソース電圧を供給する配線幅を小さくできるので、配
線律則によるセンスアンプを小さくでき、かつセンスア
ンプに供給される電源の電圧降下を大幅に低減すること
ができる。
【００１５】また、本発明の半導体集積回路装置は、ワ
ード線を多分割化した階層形ワード線構成において、電
源を供給する複数の電源配線をメモリアレイ上に形成
し、当該複数の電源配線により読み出し系回路に電源を
供給するものである。
ード線を多分割化した階層形ワード線構成において、電
源を供給する複数の電源配線をメモリアレイ上に形成
し、当該複数の電源配線により読み出し系回路に電源を
供給するものである。
【００１６】さらに、本発明の半導体集積回路装置は、
前記読み出し系回路が、カラムデコーダ、センスアンプ
またはサブワードドライバのうち、少なくともいずれか
１つでよりなるものである。
前記読み出し系回路が、カラムデコーダ、センスアンプ
またはサブワードドライバのうち、少なくともいずれか
１つでよりなるものである。
【００１７】それらにより、階層形ワード線構成におけ
る読み出し系回路の上方に形成された電源配線の配線幅
を小さくできるので、配線律則である読み出し系回路の
幅を小さくすることができ、かつ読み出し系回路に供給
される電源の電圧降下を大幅に低減することができる。
る読み出し系回路の上方に形成された電源配線の配線幅
を小さくできるので、配線律則である読み出し系回路の
幅を小さくすることができ、かつ読み出し系回路に供給
される電源の電圧降下を大幅に低減することができる。
【００１８】また、本発明の半導体集積回路装置は、ワ
ード線を多分割化した階層形ワード線構成におけるセン
スアンプにソース電圧を供給するソース供給配線に、メ
モリアレイ上に形成されたバイパス用ソース供給配線を
接続したものである。
ード線を多分割化した階層形ワード線構成におけるセン
スアンプにソース電圧を供給するソース供給配線に、メ
モリアレイ上に形成されたバイパス用ソース供給配線を
接続したものである。
【００１９】それにより、センスアンプ上方に形成され
たソース電圧を供給する配線幅を小さくできるので、配
線律則によるセンスアンプを小さくでき、かつセンスア
ンプに供給される電源の電圧降下を大幅に低減すること
ができる。
たソース電圧を供給する配線幅を小さくできるので、配
線律則によるセンスアンプを小さくでき、かつセンスア
ンプに供給される電源の電圧降下を大幅に低減すること
ができる。
【００２０】以上のことにより、半導体チップを省面積
化することができ、半導体集積回路装置の動作速度を大
幅に向上することができる。
化することができ、半導体集積回路装置の動作速度を大
幅に向上することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２２】（実施の形態１）図１は、本発明の実施の
形態１による階層形ワード線構造のメモリにおける半導
体チップのレイアウトの説明図、図２は、本発明の実施
の形態１によるメモリのサブアレイおよびその周辺部に
おけるレイアウトの説明図、図３は、本発明の実施の形
態１によるメモリに設けられたカラムデコーダおける電
源線の説明図である。
形態１による階層形ワード線構造のメモリにおける半導
体チップのレイアウトの説明図、図２は、本発明の実施
の形態１によるメモリのサブアレイおよびその周辺部に
おけるレイアウトの説明図、図３は、本発明の実施の形
態１によるメモリに設けられたカラムデコーダおける電
源線の説明図である。
【００２３】本実施の形態１において、２５６Ｍビット
のＤＲＡＭである階層形ワード線構造のメモリ（半導体
集積回路装置）１のレイアウト構成は、図１に示すよう
に、たとえば、単結晶シリコンなどの半導体ウエハ上に
半導体素子が形成された半導体チップＣＨの長辺方向の
中央部に周辺回路ＳＣが形成されている。
のＤＲＡＭである階層形ワード線構造のメモリ（半導体
集積回路装置）１のレイアウト構成は、図１に示すよう
に、たとえば、単結晶シリコンなどの半導体ウエハ上に
半導体素子が形成された半導体チップＣＨの長辺方向の
中央部に周辺回路ＳＣが形成されている。
【００２４】また、この周辺回路ＳＣは、アドレスバッ
ファ、データ入力バッファ、データ出力バッファおよび
電源生成回路などから構成されている。アドレスバッフ
ァは、列方向のビット線を選択する列デコーダ、行、列
方向のアドレス信号が入力され、それぞれの内部アドレ
ス信号を発生させて出力する。データ出力バッファは、
入力データを所定のタイミングにより取り込み、電源生
成回路は、ワード線電位や周辺回路ＳＣなどに供給され
る電源電圧を生成する。
ファ、データ入力バッファ、データ出力バッファおよび
電源生成回路などから構成されている。アドレスバッフ
ァは、列方向のビット線を選択する列デコーダ、行、列
方向のアドレス信号が入力され、それぞれの内部アドレ
ス信号を発生させて出力する。データ出力バッファは、
入力データを所定のタイミングにより取り込み、電源生
成回路は、ワード線電位や周辺回路ＳＣなどに供給され
る電源電圧を生成する。
【００２５】また、その周辺回路ＳＣの上段および下段
がメモリセルアレイ領域となっており、２進情報の１ビ
ットを記憶するメモリセルがマトリクス構造に２次元配
置されたメモリアレイ２が設けられている。
がメモリセルアレイ領域となっており、２進情報の１ビ
ットを記憶するメモリセルがマトリクス構造に２次元配
置されたメモリアレイ２が設けられている。
【００２６】さらに、メモリアレイ２は、３２Ｍビット
毎に８分割されており、半導体チップＣＨの上段の長手
方向に４つのメモリアレイ２が位置しており、半導体チ
ップＣＨの下段の長手方向にも同様に、４つのメモリア
レイ２が位置するように設けられている。
毎に８分割されており、半導体チップＣＨの上段の長手
方向に４つのメモリアレイ２が位置しており、半導体チ
ップＣＨの下段の長手方向にも同様に、４つのメモリア
レイ２が位置するように設けられている。
【００２７】また、それぞれのメモリアレイ２には、メ
インワードドライバＭＷＤならびにメモリアレイ２の制
御を行うアレイコントロール３が形成されており、これ
らメインワードドライバＭＷＤ、アレイコントロール３
は、前述した上段と下段のメモリセルアレイ領域におけ
る中央部、すなわち、２つのメモリアレイ２の間に位置
するように形成されている。メインワードドライバＭＷ
Ｄは、メモリアレイ２におけるメインワード線を駆動す
る。
インワードドライバＭＷＤならびにメモリアレイ２の制
御を行うアレイコントロール３が形成されており、これ
らメインワードドライバＭＷＤ、アレイコントロール３
は、前述した上段と下段のメモリセルアレイ領域におけ
る中央部、すなわち、２つのメモリアレイ２の間に位置
するように形成されている。メインワードドライバＭＷ
Ｄは、メモリアレイ２におけるメインワード線を駆動す
る。
【００２８】アレイコントロール３を挟んで形成されて
いる２分割毎のメモリアレイ２には、それぞれカラムデ
コーダ（読み出し系回路）４が設けられており、このカ
ラムデコーダ４は、カラム方向のビット線を選択する。
カラムデコーダ４は、半導体チップＣＨの周辺部近傍に
位置するように形成されている。
いる２分割毎のメモリアレイ２には、それぞれカラムデ
コーダ（読み出し系回路）４が設けられており、このカ
ラムデコーダ４は、カラム方向のビット線を選択する。
カラムデコーダ４は、半導体チップＣＨの周辺部近傍に
位置するように形成されている。
【００２９】さらに、メモリアレイ２は、所定のビット
単位におけるメモリ容量で分割したサブアレイＳから構
成され、これらのサブアレイＳが位置している領域がサ
ブアレイ領域となっている。
単位におけるメモリ容量で分割したサブアレイＳから構
成され、これらのサブアレイＳが位置している領域がサ
ブアレイ領域となっている。
【００３０】また、サブアレイＳおよびその周辺部（図
１におけるハッチング部）は、図２に示すように、サブ
アレイＳの両側端部に、行方向に複数に分割されたサブ
ワード線を駆動するサブワードドライバＳＷＤが位置し
ており、サブアレイＳの上下部における位置には、セル
信号を読み出し増幅を行うセンスアンプＳＡが設けられ
ている。
１におけるハッチング部）は、図２に示すように、サブ
アレイＳの両側端部に、行方向に複数に分割されたサブ
ワード線を駆動するサブワードドライバＳＷＤが位置し
ており、サブアレイＳの上下部における位置には、セル
信号を読み出し増幅を行うセンスアンプＳＡが設けられ
ている。
【００３１】さらに、各々のセンスアンプＳＡの間に
は、クロスエリアＣＡが設けられており、このクロスエ
リアＣＡには、アレイコントロール３から出力される制
御信号に基づいてセンスアンプＳＡにソース電圧を供給
するドライバが設けられている。
は、クロスエリアＣＡが設けられており、このクロスエ
リアＣＡには、アレイコントロール３から出力される制
御信号に基づいてセンスアンプＳＡにソース電圧を供給
するドライバが設けられている。
【００３２】次に、カラムデコーダ４に供給される電源
電圧について説明する。
電圧について説明する。
【００３３】カラムデコーダ４の上方には、図３に示す
ように、一方の端部から他方の端部にかけて一対の電源
線５が形成されており、この電源線５によって該カラム
デコーダ４に電源が供給される。
ように、一方の端部から他方の端部にかけて一対の電源
線５が形成されており、この電源線５によって該カラム
デコーダ４に電源が供給される。
【００３４】また、電源線５は、電源電圧ＶDDを供給す
る電源供給線５ａと基準電位であるグランド電位ＶSSを
供給するグランド配線５ｂとによって構成されている。
さらに、電源線５には、複数の電源線（電源配線）６が
接続されており、これら複数の電源線６によって電源電
圧が供給されている。
る電源供給線５ａと基準電位であるグランド電位ＶSSを
供給するグランド配線５ｂとによって構成されている。
さらに、電源線５には、複数の電源線（電源配線）６が
接続されており、これら複数の電源線６によって電源電
圧が供給されている。
【００３５】それぞれの電源線６も、同様に電源電圧Ｖ
DDを供給する電源供給線６ａとグランド電位ＶSSを供給
するグランド配線６ｂとによって構成されている。これ
ら電源線６は、一方の端部が前述したように電源線５と
接続され、他方の端部が周辺回路ＳＣに形成されている
電源線７と接続されており、たとえば、メモリアレイ２
の上方のカラム選択線の間に配線が形成されている。
DDを供給する電源供給線６ａとグランド電位ＶSSを供給
するグランド配線６ｂとによって構成されている。これ
ら電源線６は、一方の端部が前述したように電源線５と
接続され、他方の端部が周辺回路ＳＣに形成されている
電源線７と接続されており、たとえば、メモリアレイ２
の上方のカラム選択線の間に配線が形成されている。
【００３６】また、周辺回路ＳＣに形成された電源線７
も同様に、電源電圧ＶDDを供給する電源供給線７ａと基
準電位であるグランド電位ＶSSを供給するグランド配線
７ｂとによって構成されている。
も同様に、電源電圧ＶDDを供給する電源供給線７ａと基
準電位であるグランド電位ＶSSを供給するグランド配線
７ｂとによって構成されている。
【００３７】電源供給線７ａは、前述した電源電圧ＶDD
を生成する電源生成回路と接続されており、グランド配
線７ｂは、半導体チップＣＨに形成されたグランド電位
ＶSS用のボンディングパッドと接続されている。
を生成する電源生成回路と接続されており、グランド配
線７ｂは、半導体チップＣＨに形成されたグランド電位
ＶSS用のボンディングパッドと接続されている。
【００３８】よって、これら複数の電源線６を用いて電
源供給を分散してカラムデコーダ４の上方に形成された
電源線５に電源を供給することにより、カラムデコーダ
４に供給される電源の電圧降下を大幅に減少することが
できる。また、電源線６によって電源が分散して供給さ
れているので、電源線５の配線幅を小さくすることがで
きる。
源供給を分散してカラムデコーダ４の上方に形成された
電源線５に電源を供給することにより、カラムデコーダ
４に供給される電源の電圧降下を大幅に減少することが
できる。また、電源線６によって電源が分散して供給さ
れているので、電源線５の配線幅を小さくすることがで
きる。
【００３９】それにより、本実施の形態１によれば、カ
ラムデコーダ４の上方に形成された電源線５の配線幅を
小さくできるので、配線律則であるカラムデコーダの幅
も小さくすることができ、半導体チップＣＨを省面積化
することができる。
ラムデコーダ４の上方に形成された電源線５の配線幅を
小さくできるので、配線律則であるカラムデコーダの幅
も小さくすることができ、半導体チップＣＨを省面積化
することができる。
【００４０】また、カラムデコーダ４に供給される電源
の電圧降下を低減できるので、メモリ１の動作速度を大
幅に向上することができる。
の電圧降下を低減できるので、メモリ１の動作速度を大
幅に向上することができる。
【００４１】（実施の形態２）図４は、本発明の実施の
形態２による階層形ワード線構造のメモリにおけるセン
スアンプに接続されるコモンソース配線の説明図であ
る。
形態２による階層形ワード線構造のメモリにおけるセン
スアンプに接続されるコモンソース配線の説明図であ
る。
【００４２】本実施の形態２においては、メモリ１が、
前記実施の形態１と同様に２５６ＭビットのＤＲＡＭで
ある階層形ワード線構造となっており、メモリ１のレイ
アウト構成も図１と同様であるが、センスアンプＳＡに
電源電圧ＶDDA 〜グランド電位ＶSSA 振幅のソース電圧
が供給されるコモンソース配線８の配線が異なってい
る。
前記実施の形態１と同様に２５６ＭビットのＤＲＡＭで
ある階層形ワード線構造となっており、メモリ１のレイ
アウト構成も図１と同様であるが、センスアンプＳＡに
電源電圧ＶDDA 〜グランド電位ＶSSA 振幅のソース電圧
が供給されるコモンソース配線８の配線が異なってい
る。
【００４３】コモンソース配線（ソース供給配線）８
は、図４に示すように、基準電位であるグランド電位Ｖ
SSA が供給されているＮコモンソース配線８ａと、たと
えば、電源電圧ＶDDを昇圧して生成された電源電圧Ｖ
DDA が供給されるＰコモンソース配線８ｂとによって構
成されている。また、Ｎコモンソース配線８ａは、セン
スアンプＳＡ上方に形成された配線８ａ1 と、センスア
ンプＳＡの一方の端部近傍および他方の端部近傍におい
て該配線８ａ1 と接続され、メモリアレイ２の上方に形
成された配線（バイパス用ソース供給配線）８ａ2 との
２本の配線によって構成され、電源を分散して供給が行
われている。
は、図４に示すように、基準電位であるグランド電位Ｖ
SSA が供給されているＮコモンソース配線８ａと、たと
えば、電源電圧ＶDDを昇圧して生成された電源電圧Ｖ
DDA が供給されるＰコモンソース配線８ｂとによって構
成されている。また、Ｎコモンソース配線８ａは、セン
スアンプＳＡ上方に形成された配線８ａ1 と、センスア
ンプＳＡの一方の端部近傍および他方の端部近傍におい
て該配線８ａ1 と接続され、メモリアレイ２の上方に形
成された配線（バイパス用ソース供給配線）８ａ2 との
２本の配線によって構成され、電源を分散して供給が行
われている。
【００４４】さらに、Ｐコモンソース配線８ｂも同様
に、センスアンプＳＡ上方に形成された配線８ｂ1 と、
センスアンプＳＡの一方の端部近傍および他方の端部近
傍において該配線８ｂ1 と接続され、メモリアレイ２の
上方に形成された配線（バイパス用ソース供給配線）８
ｂ2 との２本の配線によって構成されており、電源が分
散して供給されている。
に、センスアンプＳＡ上方に形成された配線８ｂ1 と、
センスアンプＳＡの一方の端部近傍および他方の端部近
傍において該配線８ｂ1 と接続され、メモリアレイ２の
上方に形成された配線（バイパス用ソース供給配線）８
ｂ2 との２本の配線によって構成されており、電源が分
散して供給されている。
【００４５】また、これらＮコモンソース配線８ａなら
びにＰコモンソース配線８ｂは、前述したようにそれぞ
れ２本の配線によって構成されているので、１本当たり
の配線幅が小さく形成されている。
びにＰコモンソース配線８ｂは、前述したようにそれぞ
れ２本の配線によって構成されているので、１本当たり
の配線幅が小さく形成されている。
【００４６】それにより、本実施の形態２では、センス
アンプＳＡにソース電圧を分散して供給するコモンソー
ス配線８により、センスアンプＳＡ上方に形成された配
線８ａ1 、８ｂ1 の配線幅を小さくできるので、配線律
則によるセンスアンプＳＡの大きさを小さくでき、半導
体チップＣＨを省面積化することができる。
アンプＳＡにソース電圧を分散して供給するコモンソー
ス配線８により、センスアンプＳＡ上方に形成された配
線８ａ1 、８ｂ1 の配線幅を小さくできるので、配線律
則によるセンスアンプＳＡの大きさを小さくでき、半導
体チップＣＨを省面積化することができる。
【００４７】また、配線８ａ2 ，８ｂ2 によって、ソー
ス電圧の配線が強化されるので、電圧降下を低減でき、
センスアンプＳＡの動作を高速化することができる。
ス電圧の配線が強化されるので、電圧降下を低減でき、
センスアンプＳＡの動作を高速化することができる。
【００４８】さらに、本実施の形態２においては、配線
８ａ1 と配線８ａ2 および配線８ｂ1 と配線８ｂ2 が、
センスアンプＳＡの一方の端部近傍および他方の端部近
傍においてそれぞれ接続された構成としたが、メモリア
レイ２上の配線を本数を複数にしたり、配線８ａ1 と配
線８ａ2 ならびに配線８ｂ1 と配線８ｂ2 の接続箇所を
複数にすることにより、より配線抵抗を低減することが
できる。
８ａ1 と配線８ａ2 および配線８ｂ1 と配線８ｂ2 が、
センスアンプＳＡの一方の端部近傍および他方の端部近
傍においてそれぞれ接続された構成としたが、メモリア
レイ２上の配線を本数を複数にしたり、配線８ａ1 と配
線８ａ2 ならびに配線８ｂ1 と配線８ｂ2 の接続箇所を
複数にすることにより、より配線抵抗を低減することが
できる。
【００４９】たとえば、メモリアレイ２上の配線を本数
を複数にする場合、図５に示すように、Ｎコモンソース
配線８ａを３本の配線８ａ1 〜８ａ3 によって構成す
る。新たに追加された配線（バイパス用ソース供給配
線）８ａ3 も配線８ａ2 と同様にメモリアレイ２上に形
成し、配線８ａ2 と接続を行うようにすればよい。
を複数にする場合、図５に示すように、Ｎコモンソース
配線８ａを３本の配線８ａ1 〜８ａ3 によって構成す
る。新たに追加された配線（バイパス用ソース供給配
線）８ａ3 も配線８ａ2 と同様にメモリアレイ２上に形
成し、配線８ａ2 と接続を行うようにすればよい。
【００５０】また、Ｐコモンソース配線８ｂにおいても
同様に、新たに配線（バイパス用ソース供給配線）８ｂ
3 をメモリアレイ２上に形成し、配線８ｂ2 と接続を行
う。
同様に、新たに配線（バイパス用ソース供給配線）８ｂ
3 をメモリアレイ２上に形成し、配線８ｂ2 と接続を行
う。
【００５１】さらに、配線８ａ1 ，８ａ2 および配線８
ｂ1 ，８ｂ2 の接続箇所を複数にする場合には、図６に
示すように、配線８ａ1 と配線８ａ2 とを梯子状に接続
するなどして接続部を増加させることによってソース電
圧の配線の強化を行う。配線８ｂ1 と配線８ｂ2 とも同
様に梯子状に接して接続部を増加させることによってソ
ース電圧の配線の強化を行う。
ｂ1 ，８ｂ2 の接続箇所を複数にする場合には、図６に
示すように、配線８ａ1 と配線８ａ2 とを梯子状に接続
するなどして接続部を増加させることによってソース電
圧の配線の強化を行う。配線８ｂ1 と配線８ｂ2 とも同
様に梯子状に接して接続部を増加させることによってソ
ース電圧の配線の強化を行う。
【００５２】これにより、よりソース電圧の電圧降下を
低減できるので、センスアンプＳＡの動作を一層高速化
することができる。
低減できるので、センスアンプＳＡの動作を一層高速化
することができる。
【００５３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５４】たとえば、前記実施の形態１によれば、カ
ラムデコーダに電源供給を行う場合について記載した
が、この電源供給は、カラムデコーダだけではなく、図
７に示すように、センスアンプ（読み出し系回路）ＳＡ
Ｐならびにサブワードドライバ（読み出し系回路）ＳＤ
などに電源供給を行う複数の電源線（電源配線）９をメ
モリアレイ２上に形成するようにしてもよい。
ラムデコーダに電源供給を行う場合について記載した
が、この電源供給は、カラムデコーダだけではなく、図
７に示すように、センスアンプ（読み出し系回路）ＳＡ
Ｐならびにサブワードドライバ（読み出し系回路）ＳＤ
などに電源供給を行う複数の電源線（電源配線）９をメ
モリアレイ２上に形成するようにしてもよい。
【００５５】これにより、センスアンプＳＡ、サブワー
ドドライバＳＷＤに供給される電源電圧ＶDDの電圧降下
を大幅に低減できるので、メモリ１の動作を大幅に高速
化することができる。
ドドライバＳＷＤに供給される電源電圧ＶDDの電圧降下
を大幅に低減できるので、メモリ１の動作を大幅に高速
化することができる。
【００５６】また、前記実施の形態１、２においては、
階層形ワード線構成のＤＲＡＭについて記載したが、非
階層形のＤＲＡＭなどの半導体集積回路装置であって
も、同様に半導体チップの省面積化ならびに動作の高速
化を行うことができる。
階層形ワード線構成のＤＲＡＭについて記載したが、非
階層形のＤＲＡＭなどの半導体集積回路装置であって
も、同様に半導体チップの省面積化ならびに動作の高速
化を行うことができる。
【００５７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５８】（１）本発明によれば、複数の電源配線を
メモリアレイ上に形成し、それら複数の電源配線により
読み出し系回路に電源を供給することにより、電源配線
の配線幅を小さくできるので、配線律則である読み出し
系回路の幅を小さくすることができ、かつ読み出し系回
路に供給される電源の電圧降下を大幅に低減することが
できる。
メモリアレイ上に形成し、それら複数の電源配線により
読み出し系回路に電源を供給することにより、電源配線
の配線幅を小さくできるので、配線律則である読み出し
系回路の幅を小さくすることができ、かつ読み出し系回
路に供給される電源の電圧降下を大幅に低減することが
できる。
【００５９】（２）また、本発明では、センスアンプに
ソース電圧を供給するソース供給配線に、メモリアレイ
上に形成されたバイパス用ソース供給配線を接続するこ
とによって、ソース電圧を供給する配線幅を小さくでき
るので、配線律則によるセンスアンプを小さくでき、か
つセンスアンプに供給される電源の電圧降下を大幅に低
減することができる。
ソース電圧を供給するソース供給配線に、メモリアレイ
上に形成されたバイパス用ソース供給配線を接続するこ
とによって、ソース電圧を供給する配線幅を小さくでき
るので、配線律則によるセンスアンプを小さくでき、か
つセンスアンプに供給される電源の電圧降下を大幅に低
減することができる。
【００６０】（３）さらに、本発明においては、上記
（１）、（２）により、半導体集積回路装置を小型化で
き、動作速度を大幅に向上することができる。
（１）、（２）により、半導体集積回路装置を小型化で
き、動作速度を大幅に向上することができる。
【図１】本発明の実施の形態１による階層形ワード線構
造のメモリにおける半導体チップのレイアウトの説明図
である。
造のメモリにおける半導体チップのレイアウトの説明図
である。
【図２】本発明の実施の形態１によるメモリのサブアレ
イおよびその周辺部におけるレイアウトの説明図であ
る。
イおよびその周辺部におけるレイアウトの説明図であ
る。
【図３】本発明の実施の形態１によるメモリに設けられ
たカラムデコーダおける電源線の説明図である。
たカラムデコーダおける電源線の説明図である。
【図４】本発明の実施の形態２による階層形ワード線構
造のメモリにおけるセンスアンプに接続されるコモンソ
ース配線の説明図である。
造のメモリにおけるセンスアンプに接続されるコモンソ
ース配線の説明図である。
【図５】本発明の他の実施の形態による階層形ワード線
構造のメモリにおけるセンスアンプに接続されるコモン
ソース配線の説明図である。
構造のメモリにおけるセンスアンプに接続されるコモン
ソース配線の説明図である。
【図６】本発明のさらに他の実施の形態による階層形ワ
ード線構造のメモリにおけるセンスアンプに接続される
コモンソース配線の説明図である。
ード線構造のメモリにおけるセンスアンプに接続される
コモンソース配線の説明図である。
【図７】本発明の他の実施の形態によるメモリに設けら
れたセンスアンプおよびサブワードドライバおける電源
線の説明図である。
れたセンスアンプおよびサブワードドライバおける電源
線の説明図である。
１ メモリ（半導体集積回路装置） ２ メモリアレイ ３ アレイコントロール ４ カラムデコーダ（読み出し系回路） ５ 電源線 ５ａ 電源供給線 ５ｂ グランド配線 ６ 電源線（電源配線） ６ａ 電源供給線 ６ｂ グランド配線 ７ 電源線 ７ａ 電源供給線 ７ｂ グランド配線 ８ コモンソース配線（ソース供給配線） ８ａ Ｎコモンソース配線 ８ｂ Ｐコモンソース配線 ８ａ1 配線 ８ａ2 配線（バイパス用ソース供給配線） ８ｂ1 配線 ８ｂ2 配線（バイパス用ソース供給配線） ８ａ3 配線（バイパス用ソース供給配線） ８ｂ3 配線（バイパス用ソース供給配線） ９ 電源線（電源配線） ＣＨ 半導体チップ ＳＣ 周辺回路 ＭＷＤ メインワードドライバ ＳＤ サブワードドライバ（読み出し系回路） ＳＷＤ サブワードドライバ Ｓ サブアレイ ＳＡ センスアンプ ＳＡＰ センスアンプ（読み出し系回路） ＣＡ クロスエリア ＶDD 電源電圧 ＶDDA 電源電圧 ＶSS グランド電位 ＶSSA グランド電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴木 津幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 余公 秀之 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 宮内 秀敏 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 太田 陽 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 藤井 勇 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 伊藤 豊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 加藤 英明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内
Claims (6)
- 【請求項１】 電源を供給する複数の電源配線をメモリ
アレイ上に形成し、前記複数の電源配線により読み出し
系回路に電源を供給することを特徴とする半導体集積回
路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記読み出し系回路が、カラムデコーダ、センス
アンプまたはワードドライバのうち、少なくともいずれ
か１つであることを特徴とする半導体集積回路装置。 - 【請求項３】 センスアンプにソース電圧を供給するソ
ース供給配線に、メモリアレイ上に形成されたバイパス
用ソース供給配線を接続したことを特徴とする半導体集
積回路装置。 - 【請求項４】 ワード線を多分割化した階層形ワード線
構成により構成された半導体集積回路装置であって、電
源を供給する複数の電源配線をメモリアレイ上に形成
し、前記複数の電源配線により読み出し系回路に電源を
供給することを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記読み出し系回路が、カラムデコーダ、センス
アンプまたはサブワードドライバのうち、少なくともい
ずれか１つであることを特徴とする半導体集積回路装
置。 - 【請求項６】 ワード線を多分割化した階層形ワード線
構成により構成された半導体集積回路装置であって、セ
ンスアンプにソース電圧を供給するソース供給配線に、
メモリアレイ上に形成されたバイパス用ソース供給配線
を接続したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123141A JPH11317505A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123141A JPH11317505A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317505A true JPH11317505A (ja) | 1999-11-16 |
Family
ID=14853212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10123141A Withdrawn JPH11317505A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317505A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6831484B2 (en) | 1999-12-28 | 2004-12-14 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
| JP2012252762A (ja) * | 2011-06-07 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
-
1998
- 1998-05-06 JP JP10123141A patent/JPH11317505A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831484B2 (en) | 1999-12-28 | 2004-12-14 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2012252762A (ja) * | 2011-06-07 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |