JP3415573B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- memory cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
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- G11C—STATIC STORES
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- G—PHYSICS
- G11—INFORMATION STORAGE
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に半導体メモリ装置のセンスアンプおよびＩ
Ｏ線の配線パターン構造に関する。
に関し、特に半導体メモリ装置のセンスアンプおよびＩ
Ｏ線の配線パターン構造に関する。
【０００２】
【従来の技術】図１０は、従来の半導体メモリ装置のう
ち、アレイ部の一部を示すの拡大図である。
ち、アレイ部の一部を示すの拡大図である。
【０００３】図１０においてＬＩＯは、メモリセルのデ
ータを増幅するセンスアンプに接続する第１のＩＯ線で
あり、センスアンプが設けてあるＳＡＭＰ列の領域に配
置されている。一方、ＧＩＯは、ＬＩＯに接続し、デー
タアンプ（ＤＡＭＰ）にデータを供給するための第２の
ＩＯ線である。ここで、ＧＩＯはサブワ−ドドライバ
（ＳＷＤ）形成領域およびクロス部上層に配線される。
ータを増幅するセンスアンプに接続する第１のＩＯ線で
あり、センスアンプが設けてあるＳＡＭＰ列の領域に配
置されている。一方、ＧＩＯは、ＬＩＯに接続し、デー
タアンプ（ＤＡＭＰ）にデータを供給するための第２の
ＩＯ線である。ここで、ＧＩＯはサブワ−ドドライバ
（ＳＷＤ）形成領域およびクロス部上層に配線される。
【０００４】メモリセルは、８×８個配置されおり、各
メモリセル間には紙面に対して横方向にはＳＡＭＰ列が
配置され、紙面に対して縦方向にはＳＷＤ列が配置さ
れ、各ＳＡＭＰ列，ＳＷＤ列間にクロス部が配置され
る。
メモリセル間には紙面に対して横方向にはＳＡＭＰ列が
配置され、紙面に対して縦方向にはＳＷＤ列が配置さ
れ、各ＳＡＭＰ列，ＳＷＤ列間にクロス部が配置され
る。
【０００５】図８は、図１０の一部Ｌの拡大図であり、
図９は図８を破線Ｘで切った断面の簡易図である。
図９は図８を破線Ｘで切った断面の簡易図である。
【０００６】図８においてＳＷＤ上層にＳＷＤの入出力
配線群ＴとＧＩＯ８本が配線され、断面を見ると図９の
様になる。
配線群ＴとＧＩＯ８本が配線され、断面を見ると図９の
様になる。
【０００７】図１１は、ＬＩＯとＧＩＯが交差するクロ
ス部周辺の拡大図であり、図１２はＬＩＯとＧＩＯを接
続するスイッチ素子配置部周辺Ａの拡大図である。図１
１に示す様にＳＷ１を介してＬＩＯとＧＩＯは接続す
る。ＳＷ１は図１２に示す様にトランスファ−ゲ−トと
なっている。
ス部周辺の拡大図であり、図１２はＬＩＯとＧＩＯを接
続するスイッチ素子配置部周辺Ａの拡大図である。図１
１に示す様にＳＷ１を介してＬＩＯとＧＩＯは接続す
る。ＳＷ１は図１２に示す様にトランスファ−ゲ−トと
なっている。
【０００８】また図１１に於いて、ＬＩＯ４本に対して
ＧＩＯが８本あるのは、図１０の紙面の縦方向にセンス
アンプ列の奇数段と偶数段でアドレスが異なる為であ
る。
ＧＩＯが８本あるのは、図１０の紙面の縦方向にセンス
アンプ列の奇数段と偶数段でアドレスが異なる為であ
る。
【０００９】
【発明が解決しようとする課題】従来のアレイ部ではＧ
ＩＯ８本をＳＷＤ，クロス部上層に配線するために、Ｓ
ＷＤのサイズに対してＳＷＤ上層の配線群ＴとＧＩＯの
占めるサイズの方が大きくなってしまい、ＳＷＤのサイ
ズを縮小出来ない問題があった。
ＩＯ８本をＳＷＤ，クロス部上層に配線するために、Ｓ
ＷＤのサイズに対してＳＷＤ上層の配線群ＴとＧＩＯの
占めるサイズの方が大きくなってしまい、ＳＷＤのサイ
ズを縮小出来ない問題があった。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ装
置は、メモリセルと、メモリセルのデータを増幅するセ
ンスアンプと、前記センスアンプに接続した第１のＩＯ
線と、前記第１のＩＯ線とスイッチを介して接続した第
２のＩＯ線とを有し、前記第２のＩＯ線が前記メモリセ
ル上に配置され、前記スイッチは前記センスアンプが形
成されている領域内に形成されていることを特徴とす
る。
置は、メモリセルと、メモリセルのデータを増幅するセ
ンスアンプと、前記センスアンプに接続した第１のＩＯ
線と、前記第１のＩＯ線とスイッチを介して接続した第
２のＩＯ線とを有し、前記第２のＩＯ線が前記メモリセ
ル上に配置され、前記スイッチは前記センスアンプが形
成されている領域内に形成されていることを特徴とす
る。
【００１１】
【００１２】
【００１３】更に、本発明の半導体メモリ装置は、メモ
リセルのデータを増幅するセンスアンプと、前記センス
アンプからのデータをデータアンプに供給するためのＩ
Ｏ線を有する半導体装置において、前記ＩＯ線が前記メ
モリセル上に配置され、前記ＩＯ線は、第１および第２
の配線部からなり、前記第１の配線と前記第２の配線部
を接続するスイッチ素子を有し、前記スイッチ素子は、
前記センスアンプ形成領域内にあることを特徴とする
リセルのデータを増幅するセンスアンプと、前記センス
アンプからのデータをデータアンプに供給するためのＩ
Ｏ線を有する半導体装置において、前記ＩＯ線が前記メ
モリセル上に配置され、前記ＩＯ線は、第１および第２
の配線部からなり、前記第１の配線と前記第２の配線部
を接続するスイッチ素子を有し、前記スイッチ素子は、
前記センスアンプ形成領域内にあることを特徴とする
【００１４】
【００１５】
【００１６】
【発明の実施の形態】図１は、本発明の半導体メモリ装
置のアレイ部の一部を示す図である。
置のアレイ部の一部を示す図である。
【００１７】図１に示すように、メモリセルのデータを
増幅するセンスアンプ（以下ＳＡＭＰ）に接続する第１
のＩＯ線ロ−カルＩＯ（以下ＬＩＯ）と、ＬＩＯに接続
し、データアンプ（ＤＡＭＰ）にデータを供給する第２
のＩＯ線グロ−バルＩＯ（以下ＧＩＯ）を有している。
このような構造の半導体メモリ装置において、従来サブ
ワ−ドドライバ（以下ＳＷＤ）の上層に配線されていた
ＧＩＯを、本発明ではメモリセルの上層に配線した。図
２は図１を破線Ｘで切った断面の簡易図である。図２に
示すように、ＧＩＯはメモリセル領域上に存在する。
増幅するセンスアンプ（以下ＳＡＭＰ）に接続する第１
のＩＯ線ロ−カルＩＯ（以下ＬＩＯ）と、ＬＩＯに接続
し、データアンプ（ＤＡＭＰ）にデータを供給する第２
のＩＯ線グロ−バルＩＯ（以下ＧＩＯ）を有している。
このような構造の半導体メモリ装置において、従来サブ
ワ−ドドライバ（以下ＳＷＤ）の上層に配線されていた
ＧＩＯを、本発明ではメモリセルの上層に配線した。図
２は図１を破線Ｘで切った断面の簡易図である。図２に
示すように、ＧＩＯはメモリセル領域上に存在する。
【００１８】図３は本発明の全体の簡易図ある。チップ
は大きく分けてアレイ部と周辺部に分けられる。アレイ
部は、メモリセルとメモリセル周りの回路（ＳＡＭＰ，
ＳＷＤ），Ｘデコ−ダ（ＸＤＥＣ），Ｙデコ−ダ（ＹＤ
ＥＣ）で構成される。
は大きく分けてアレイ部と周辺部に分けられる。アレイ
部は、メモリセルとメモリセル周りの回路（ＳＡＭＰ，
ＳＷＤ），Ｘデコ−ダ（ＸＤＥＣ），Ｙデコ−ダ（ＹＤ
ＥＣ）で構成される。
【００１９】本発明では、メモリセルとメモリセル周り
の回路（ＳＡＭＰ，ＳＷＤ）以外の構成は従来の構成と
同じで周知の技術である為、メモリセルとメモリセル周
りの回路（ＳＡＭＰ，ＳＷＤ）以外の部分については詳
細な説明を省略する。
の回路（ＳＡＭＰ，ＳＷＤ）以外の構成は従来の構成と
同じで周知の技術である為、メモリセルとメモリセル周
りの回路（ＳＡＭＰ，ＳＷＤ）以外の部分については詳
細な説明を省略する。
【００２０】図４は、図３のアレイ部の一部Ｈの拡大図
である。
である。
【００２１】図４においてＬＩＯはセンスアンプに接続
する第１のＩＯ線でありＧＩＯはＬＩＯとを接続する第
２のＩＯ線であり、ＧＩＯはメモリセル形成領域上およ
びＳＡＭＰ上層に配線される。
する第１のＩＯ線でありＧＩＯはＬＩＯとを接続する第
２のＩＯ線であり、ＧＩＯはメモリセル形成領域上およ
びＳＡＭＰ上層に配線される。
【００２２】またメモリセルを８×８個配置され、各メ
モリセル間には紙面に対して横方向にはＳＡＭＰ列が配
置され、紙面に対して縦方向にはＳＷＤ列が配置され、
各ＳＡＭＰ列，ＳＷＤ列間にクロス部が配置される。
モリセル間には紙面に対して横方向にはＳＡＭＰ列が配
置され、紙面に対して縦方向にはＳＷＤ列が配置され、
各ＳＡＭＰ列，ＳＷＤ列間にクロス部が配置される。
【００２３】図５は、図１のａ，ｂの拡大図である。
【００２４】図５においてグロ−バルＩＯ線/ＧＩＯ
１，ＧＩＯ１ ，/ＧＩＯ２，ＧＩＯ２は、メモリセル，
ＳＡＭＰ上層に配線したためセンスアンプ列内Ａ，Ｂに
ＳＷ１が形成され、ロ−カルＩＯ線/ＬＩＯ１，ＬＩＯ
１，/ＬＩＯ２，ＬＩＯ２とＳＷ１を介して接続され
る。またグロ−バルＩＯ線は、図４において紙面に対し
て上下に配置される他のセンスアンプ列と共有してい
る。
１，ＧＩＯ１ ，/ＧＩＯ２，ＧＩＯ２は、メモリセル，
ＳＡＭＰ上層に配線したためセンスアンプ列内Ａ，Ｂに
ＳＷ１が形成され、ロ−カルＩＯ線/ＬＩＯ１，ＬＩＯ
１，/ＬＩＯ２，ＬＩＯ２とＳＷ１を介して接続され
る。またグロ−バルＩＯ線は、図４において紙面に対し
て上下に配置される他のセンスアンプ列と共有してい
る。
【００２５】図６は、図４でＳＷ１が形成されたＳＡＭ
Ｐ列の一部Ａ，Ｂを拡大した図であり、トランスファ−
ゲ−トを介してＧＩＯ線とＬＩＯ線が接続されている。
Ｐ列の一部Ａ，Ｂを拡大した図であり、トランスファ−
ゲ−トを介してＧＩＯ線とＬＩＯ線が接続されている。
【００２６】図７（ｂ）は、本発明の１メモリセル当た
りのＳＡＭＰ列の簡易図である。図７（ｂ）に示す様に
ＳＡＭＰ列にＳＡＭＰ４台ごとに１台のセンスアンプド
ライバ（以下ＳＡＤ）が１４台形成されており、 ＬＩ
ＯとＧＩＯを接続するスイッチ素子１（以下ＳＷ１）が
２台センスアンプ列内に形成した。図７（ａ）は従来の
ＳＡＭＰ列の簡易図であり、ＳＷ１がセンスアンプ列内
に形成されていない点が本発明と異なる。
りのＳＡＭＰ列の簡易図である。図７（ｂ）に示す様に
ＳＡＭＰ列にＳＡＭＰ４台ごとに１台のセンスアンプド
ライバ（以下ＳＡＤ）が１４台形成されており、 ＬＩ
ＯとＧＩＯを接続するスイッチ素子１（以下ＳＷ１）が
２台センスアンプ列内に形成した。図７（ａ）は従来の
ＳＡＭＰ列の簡易図であり、ＳＷ１がセンスアンプ列内
に形成されていない点が本発明と異なる。
【００２７】図７（ｂ）においてＳＡＭＰは全部で６４
台あり、ＳＡＭＰ４台単位で計１４台のＳＡＤと計２台
のＳＷ１がＳＡＭＰ列内に形成され、ＳＷ１はＳＡＭＰ
列中央付近に形成されている。
台あり、ＳＡＭＰ４台単位で計１４台のＳＡＤと計２台
のＳＷ１がＳＡＭＰ列内に形成され、ＳＷ１はＳＡＭＰ
列中央付近に形成されている。
【００２８】図１４は、本発明でスイッチ素子１を形成
したＳＡＭＰ部のマスク図であり、図１３はＳＡＤを形
成した従来と同じＳＡＭＰ部で、図１４は本発明でＳＷ
１を形成したＳＡＭＰ部である。
したＳＡＭＰ部のマスク図であり、図１３はＳＡＤを形
成した従来と同じＳＡＭＰ部で、図１４は本発明でＳＷ
１を形成したＳＡＭＰ部である。
【００２９】図１３はドライバが埋め込まれていて、ド
ライバのＴｒのソースに接続する電源・ＧＮＤ配線間
〜にドライバのＴｒの出力とセンスアンプのＰｃｈ・
ＮｃｈＴｒのソースを接続する配線を通している。図１
４はドライバをスイッチ素子１にしており、図１３の
〜の領域にそれぞれＬＩＯ、ＧＩＯを配線してスイッ
チ素子１を介して接続されている。
ライバのＴｒのソースに接続する電源・ＧＮＤ配線間
〜にドライバのＴｒの出力とセンスアンプのＰｃｈ・
ＮｃｈＴｒのソースを接続する配線を通している。図１
４はドライバをスイッチ素子１にしており、図１３の
〜の領域にそれぞれＬＩＯ、ＧＩＯを配線してスイッ
チ素子１を介して接続されている。
【００３０】次に、メモリセル内のデ−タの書き込み，
読み出し動作の内、読み出しの際の動作を例に説明す
る。
読み出し動作の内、読み出しの際の動作を例に説明す
る。
【００３１】まず、メモリセルからデ−タを読み出した
後、センスアンプドライバが活性化しセンスアンプに電
位が供給され、センスアンプでデ−タを増幅する。この
ときスイッチ素子１の入力信号は、センスアンプドライ
バ用Ｔｒの入力信号を使用しているので、センスアンプ
ドライバが活性化すると同時にスイッチ素子１も活性化
してＬＩＯとＧＩＯが導通する。
後、センスアンプドライバが活性化しセンスアンプに電
位が供給され、センスアンプでデ−タを増幅する。この
ときスイッチ素子１の入力信号は、センスアンプドライ
バ用Ｔｒの入力信号を使用しているので、センスアンプ
ドライバが活性化すると同時にスイッチ素子１も活性化
してＬＩＯとＧＩＯが導通する。
【００３２】したがって、センスアンプで増幅されたデ
−タはＬＩＯ−スイッチ素子１−ＧＩＯ−データアンプ
という順序でデ−タを伝達する。
−タはＬＩＯ−スイッチ素子１−ＧＩＯ−データアンプ
という順序でデ−タを伝達する。
【００３３】
【発明の効果】従来のアレイ部で、サブワ−ドドライバ
（ＳＷＤ），クロス部上に配線されていたＧＩＯ８本を
メモリセル上に配線することにより、ＳＷＤ，クロス部
上の配線の占めるサイズが、ＳＷＤのサイズと同等にな
り、ＳＷＤ，クロス部のサイズをＧＩＯ８本分縮小でき
る。
（ＳＷＤ），クロス部上に配線されていたＧＩＯ８本を
メモリセル上に配線することにより、ＳＷＤ，クロス部
上の配線の占めるサイズが、ＳＷＤのサイズと同等にな
り、ＳＷＤ，クロス部のサイズをＧＩＯ８本分縮小でき
る。
【００３４】ＧＩＯの幅ａ，間隔ｂとすると縮小できる
サイズｄはｄ ＝ ８×（ａ＋ｂ） である。
サイズｄはｄ ＝ ８×（ａ＋ｂ） である。
【図１】本発明のメモリセルアレイ部を示す図である。
【図２】図１のＸ線断面図である。
【図３】半導体メモリ装置の全体を示す簡易図である。
【図４】半発明のメモリセルアレイ部を示す図である。
【図５】図１の部分拡大図である。
【図６】図４の部分拡大図である。
【図７】センスアンプ列の配置図である。
【図８】従来のメモリセル部を示す図である。
【図９】図８のＸ線断面図である。
【図１０】従来のメモリセルアレイ部を示す図である
【図１１】クロス部周辺の拡大図である。
【図１２】スイッチ部周辺の拡大図である。
【図１３】従来のＳＡＭＰ周辺の平面パターン図であ
る。
る。
【図１４】本発明のＳＡＭＰ周辺の平面パターン図であ
る。
る。
ＳＡＭＰ センスアンプ
ＬＩＯ 第１のＩＯ線ローカルＩＯ
ＧＩＯ 第２のＩＯ線ローカルＩＯ
ＳＷ１ スイッチ素子
ＸＤＥＣ Ｘデコーダ
ＹＤＥＣ Ｙデコーダ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/108
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10 481
G11C 11/401
G11C 11/41
G11C 11/417
H01L 21/8242
H01L 27/108
Claims (2)
- 【請求項１】 メモリセルと、メモリセルのデータを増
幅するセンスアンプと、前記センスアンプに接続した第
１のＩＯ線と、前記第１のＩＯ線とスイッチを介して接
続した第２のＩＯ線とを有し、前記第２のＩＯ線が前記
メモリセル上に配置され、前記スイッチは前記センスア
ンプが形成されている領域内に形成されていることを特
徴とする半導体メモリ装置。 - 【請求項２】 メモリセルのデータを増幅するセンスア
ンプと、前記センスアンプからのデータをデータアンプ
に供給するためのＩＯ線を有する半導体装置において、
前記ＩＯ線が前記メモリセル上に配置され、前記ＩＯ線
は、第１および第２の配線部からなり、前記第１の配線
と前記第２の配線部を接続するスイッチ素子を有し、前
記スイッチ素子は、前記センスアンプ形成領域内にある
ことを特徴とする半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000227683A JP3415573B2 (ja) | 2000-07-27 | 2000-07-27 | 半導体メモリ装置 |
| US09/907,920 US6501668B2 (en) | 2000-07-27 | 2001-07-19 | Semiconductor memory device |
| KR10-2001-0044470A KR100424497B1 (ko) | 2000-07-27 | 2001-07-24 | 반도체 기억 장치 |
| TW090118147A TW594752B (en) | 2000-07-27 | 2001-07-25 | A semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000227683A JP3415573B2 (ja) | 2000-07-27 | 2000-07-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043536A JP2002043536A (ja) | 2002-02-08 |
| JP3415573B2 true JP3415573B2 (ja) | 2003-06-09 |
Family
ID=18721094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000227683A Expired - Fee Related JP3415573B2 (ja) | 2000-07-27 | 2000-07-27 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6501668B2 (ja) |
| JP (1) | JP3415573B2 (ja) |
| KR (1) | KR100424497B1 (ja) |
| TW (1) | TW594752B (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049305A (ja) * | 1998-07-28 | 2000-02-18 | Hitachi Ltd | 半導体記憶装置 |
| US6097640A (en) * | 1998-08-05 | 2000-08-01 | Winbond Electronics Corporation | Memory and circuit for accessing data bits in a memory array in multi-data rate operation |
| JP2000150820A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3569727B2 (ja) * | 1999-03-31 | 2004-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
2000
- 2000-07-27 JP JP2000227683A patent/JP3415573B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-19 US US09/907,920 patent/US6501668B2/en not_active Expired - Lifetime
- 2001-07-24 KR KR10-2001-0044470A patent/KR100424497B1/ko not_active IP Right Cessation
- 2001-07-25 TW TW090118147A patent/TW594752B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20020024853A1 (en) | 2002-02-28 |
| JP2002043536A (ja) | 2002-02-08 |
| KR100424497B1 (ko) | 2004-03-26 |
| KR20020010495A (ko) | 2002-02-04 |
| TW594752B (en) | 2004-06-21 |
| US6501668B2 (en) | 2002-12-31 |
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