JP2002190532A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002190532A JP2002190532A JP2000386087A JP2000386087A JP2002190532A JP 2002190532 A JP2002190532 A JP 2002190532A JP 2000386087 A JP2000386087 A JP 2000386087A JP 2000386087 A JP2000386087 A JP 2000386087A JP 2002190532 A JP2002190532 A JP 2002190532A
- Authority
- JP
- Japan
- Prior art keywords
- pair
- bit lines
- signal transmission
- transmission line
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
上層に配置された信号伝送線との間に形成される寄生容
量を低減する。 【解決手段】 相補性ビット線(BL、/BL)を通じ
て読み出されたメモリセルMCのデータを伝達する相補
性第2グローバルビット線(GBL、/GBL)をメモ
リセルアレイ(BLock)の上部に配置する。また、
相補性ビット線(BL、/BL)の一方(BL)の断面
中心と、他方(/BL)断面中心と、これら相補性ビッ
ト線(BL、/BL)の真上に配置された第2グローバ
ルビット線(GBLまたは/GBL)の断面中心とを頂
点として形成される三角形が、二等辺三角形となるよう
に第2グローバルビット線(GBLまたは/GBL)を
配置する。
Description
配線レイアウト技術に関し、特に、メモリセルの信号を
読み出すビット線とその上層に配置された信号伝送線と
の間に形成される寄生容量の低減に適用して有効な技術
に関するものである。
M(Dynamic Random Access Memory)の配線方法(ビット
線とYセレクト線の配置方法)を開示している。
択するYセレクト線をビット線の上層に配置し、ビット
線と平行に延在させる配線方式を採用している。しか
し、この配線方式では、Yセレクト線とビット線との間
の寄生容量が大きくなるため、Yセレクト線の電位変化
が寄生容量を介してビット線対(ビット線/ビット補
線)に不平衡に作用し、メモリセルからの記憶情報のセ
ンシングが不安定になる虞れがある。
ト線対との距離が等距離となるように配置し、Yセレク
ト線に対するビット線対の寄生容量を略等しくすること
によってビット線への悪影響を低減している。この配線
構造によれば、Yセレクト線とその近傍のビット線対と
の間の寄生容量が平衡になるため、メモリセルからの記
憶情報のセンシングを安定確実に行うことができる。ま
た、この配線構造を採用した場合でも、着目したビット
線の隣のビット線に関しては寄生容量の不平衡が否めな
い。そこで、隣のビット線に関しては、ビット線対をY
セレクト線の中途部で捻って配線することで、Yセレク
ト線に対する寄生容量を略等しくしている。
(Static Random Access Memory)のチップ面積を低減す
る技術について検討した。
から読み出された信号をセンスアンプ回路で増幅し、信
号伝送線を通じて出力する。一般にこの種の信号伝送線
は、周辺回路の配線チャネル上に配置され、チップ内を
引き回される。
てチップ面積を縮小するためには、メモリセルの微細化
と平行して配線チャネルの面積も縮小することが要求さ
れる。その対策として、配線チャネル上に配置されてい
た信号伝送線をメモリセルアレイ上に配置することが考
えられるが、メモリセルアレイに形成されたビット線上
に信号伝送線を配置した場合、ビット線とこれに平行に
延在する信号線との間に寄生の容量が形成される。
能力によって小振幅が出力されるだけでセンスアンプが
増幅してもビット線は増幅されない。そのため、常に小
振幅のビット線上に信号伝送配線が通ると、この信号伝
送線の信号レベルが変化するタイミングがビット線の動
作時と重なったとき、信号伝送線とビット線との間に形
成された寄生容量がビット線に悪影響を及ぼし、誤動作
を引き起こす可能性がある。
面積を縮小する技術を提供することにある。
読み出すビット線とその上層に配置された信号伝送線と
の間に形成される寄生容量を低減する技術を提供するこ
とにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
伝送線をメモリセルアレイ上に配置する。その際、一対
の相補性ビット線の上層をビット線と平行に延在する信
号伝送線は、その直下のビット線とビット補線に対して
等距離となるようにレイアウトすることにより、信号伝
送線とビット線との間の容量を、信号伝送線とビット補
線との間の容量と略等しくする。
は、相補性ビット線上の信号伝送線を相補性ビット線の
長さのほぼ中央付近で折り曲げ、他の相補性ビット線上
に配置することにより、信号伝送線の直下に位置する相
補性ビット線以外のビット線も、信号伝送線に対してほ
ぼ平衡な容量を持つようにする。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
形態であるSRAM(Static Random Access Memory)の
ブロック図である。このSRAMは、例えばワークステ
ーションのキャッシュメモリなどに使用される8メガビ
ット(Mbit)の記憶容量を有する高速SRAMであ
り、複数のメモリセルが形成されたメモリセルアレイ
(MARY)101とその周辺に配置された周辺回路と
によって構成されている。周辺回路は、Xデコーダ回路
(XD)102、Yセレクト回路(YSW)103、ラ
イトアンプ回路(WA)104、センスアンプ回路(S
A)105、Yデコーダ回路(YD)106、アドレス
入力バッファ回路107、データ入力バッファ回路10
8、データ出力回路109、クロック入力バッファ回路
110、ライトイネーブル入力バッファ回路111、リ
ード/ライト信号生成回路112、データバスイコライ
ズ信号生成回路113、センスアンプ活性信号とアドレ
ス信号との論理を取るための回路114、センスアンプ
活性タイミング調整信号生成回路115などによって構
成されている。
Y)101に形成されたメモリセルMCの等価回路図で
ある。メモリセルMCは、一対の相補性ビット線(B
L、/BL)とワード線(WL)との交差部に配置され
た一対の駆動用MISFET(Metal Insulated Semicon
ductor Field Effect Transistorの略であり、MOSF
ET(Metal Oxide Semiconductor Field Effect Transi
stor)を含む)(Qd1、Qd2)、一対の負荷用MISF
ET(Qp1、Qp2)および一対の転送用MISFET
(Qt1、Qt2)によって構成されている。駆動用MI
SFET(Qd1、Qd2)および転送用MISFET
(Qt1、Qt2)はnチャネル型MISFETで構成さ
れ、負荷用MISFET(Qp1、Qp2)はpチャネル
型MISFETで構成されている。すなわち、メモリセ
ルは、4個のnチャネル型MISFETと2個のpチャ
ネル型MISFETとを使った完全CMOS型で構成さ
れている。完全CMOS型メモリセルは、4個のnチャ
ネル型MISFETと2個の高抵抗負荷素子とを使った
負荷抵抗型メモリセルに比べて待機時のリーク電流が少
ないため、消費電力が低いという特徴を備えている。
ETのうち、駆動用MISFETQd1および負荷用M
ISFETQp1は第1のインバータ(INV1)を構成
し、駆動用MISFETQd2および負荷用MISFE
TQp2は第2のインバータ(INV2)を構成してい
る。これら一対のインバータ(INV1、INV2)はメ
モリセルMC内で交差結合され、1ビットの情報を記憶
する情報蓄積部としてのフリップフロップ回路を構成し
ている。フリップフロップ回路の一端(2個の負荷用M
ISFETQp1、Qp2のそれぞれのソース、ドレイン
の一方)は、例えば1.5Vの内部電源電圧(VDDI)
に接続され、他端(2個の駆動用MISFETQd1、
Qd2のそれぞれのソース、ドレインの一方)は、例え
ば0Vの基準電圧(Vss)に接続されている。
端子は、転送用MISFETQt1のソース、ドレイン
の一方に接続され、もう一方の入出力端子は、転送用M
ISFETQt2のソース、ドレインの一方に接続され
ている。転送用MISFET(Qt1、Qt2)のゲート
電極は、ワード線WLを介して前記Xデコーダ回路(X
D)102に接続されている。また、転送用MISFE
TQt1のソース、ドレインの他方は、ビット線BLに
接続され、転送用MISFETQt2のソース、ドレイ
ンの他方は、ビット線/BLに接続されている。これら
の相補性ビット線(BL、/BL)は、前記Yセレクト
回路(YSW)103を介してライトアンプ回路(W
A)104およびセンスアンプ回路(SA)105に接
続されている。
NV1、INV2)を交差結合する配線は、第1層目のメ
タル配線で形成されている。相補性ビット線(BL、/
BL)は、第1層目のメタル配線の上部に配置された第
2層目のメタル配線で形成されている。また、フリップ
フロップ回路に内部電源電圧(VDDI)および基準電圧
(Vss)を供給する配線は、第2層目のメタル配線で形
成されている。ワード線WLは、転送用MISFET
(Qt1、Qt2)のゲート電極と一体に形成されてお
り、例えば多結晶シリコン膜で構成されている。多結晶
シリコン膜で構成されたワード線WLは、配線遅延を低
減するために、第2層目のメタル配線の上部に配置され
た第3層目のメタル配線(メインワード線)に接続さ
れ、このメインワード線を通じてXデコーダ回路(X
D)102に接続されている。第1層目〜第3層目のメ
タル配線は、例えばAl合金膜からなる。
Y)101のレイアウトを示すシリコンチップ1の平面
図である。図示のように、メモリセルアレイ(MAR
Y)101は、それぞれが2メガビットの記憶容量を有
する4個のメモリセルアレイ(MARY−A〜MARY
−D)に分割されている。これら4個のメモリセルアレ
イ(MARY−A〜MARY−D)の周囲には、前記図
1に示した周辺回路や、アドレス入力パッドADR、デ
ータ入出力パッドDQ、クロック入力パッドCLK、ラ
イトイネーブル入力パッドWEなどを含む複数のボンデ
ィングパッドBP(外部接続端子)が配置されている。
−A)を拡大したブロック図である。図示のように、メ
モリセルアレイ(MARY−A)は、それぞれが250
キロビット(Kbit)の記憶容量を有する8個のメモ
リセルアレイ(BLock0〜BLock7)に分割さ
れている。さらに、これら8個のメモリセルアレイ(B
Lock0〜BLock7)のそれぞれは、8個のマッ
ト(MAT0〜MAT7)に分割されている。図示は省
略するが、他の3個のメモリセルアレイ(MARY−B
〜MARY−D)のそれぞれも、8個のメモリセルアレ
イ(BLock0〜BLock7)に分割され、さらに
これら8個のメモリセルアレイ(BLock0〜BLo
ck7)のそれぞれが8個のマット(MAT0〜MAT
7)に分割されている。
ck0〜BLock7)に分割されたメモリセルアレイ
(MARY−A)のブロック図、図6は、メモリセルア
レイ(BLock0)内の8個のマット(MAT0〜M
AT7)の一つ(MAT0)を示す拡大ブロック図、図
7は、マット(MAT0)およびその近傍の周辺回路
(Xデコーダ回路(XD)102、Yセレクト回路(Y
SW)103、センスアンプ回路(SA)105、デー
タバスバッファ回路116)の回路図、図8は、マット
(MAT0)に接続されたマット、カラム論理回路11
7の回路図、図9は、マット、カラム論理回路117内
のカラムデコーダ回路118の回路図をそれぞれ示して
いる。
Lock0)内のマット(MAT0)は、9個のI/O
ブロックに分割されており、それぞれのI/Oブロック
は、さらに16個のカラム(COL)に分割されてい
る。図示は省略するが、他の7個のマット(MAT1〜
MAT7)のそれぞれも、9個のI/Oブロックに分割
されており、9個のI/Oブロックのそれぞれも、さら
に16個のカラム(COL)に分割されている。
L)のそれぞれには、複数個のメモリセルMCが接続さ
れた一対の相補性ビット線(BL、/BL)が列方向に
延在しており、この相補性ビット線(BL、/BL)の
一端部にYセレクト回路(YSW)103が接続されて
いる。
ルMCのデータは、上記相補性ビット線(BL、/B
L)およびこれに接続されたYセレクト回路(YSW)
103のY選択スイッチを介して一対の相補性コモンビ
ット線(CBL、/CBL)に伝達される。そして、相
補性コモンビット線(CBL、/CBL)に伝達された
メモリセルMCのデータは、センスアンプ回路105に
よって増幅された後、一対の相補性第1グローバルビッ
ト線(GBL、/GBL)を通じてデータバスバッファ
回路116に伝達され、さらにデータバスバッファ回路
116に接続された一対の相補性第2グローバルビット
線(GBL、/GBL)を通じて図1に示したデータ出
力回路109に出力される。相補性コモンビット線(C
BL、/CBL)には、マット、カラム論理回路117
が接続されており、この回路に供給されるカラム(Y)
選択信号およびMAT選択信号によってカラムデコーダ
回路118が制御され、所定のMATおよびその内部の
所定のカラム(COL)が選択されるようになってい
る。
Lock0)とそれに隣接するメモリセルアレイ(BL
ock1)との間には、配線チャネルが設けられてい
る。この配線チャネルには、前述したYセレクト回路
(YSW)103、相補性コモンビット線(CBL、/
CBL)、センスアンプ回路105、マット、カラム論
理回路117、この回路(117)にカラム(Y)選択
信号を伝達する配線、相補性第1グローバルビット線
(GBL、/GBL)などが配置されている。また、図
示の一部を省略してあるが、この配線チャネルには、メ
モリセルアレイ(BLock1)の相補性ビット線(B
L、/BL)に接続されたYセレクト回路(YSW)1
03、相補性コモンビット線(CBL、/CBL)、セ
ンスアンプ回路105、マット、カラム論理回路11
7、この回路(117)にカラム(Y)選択信号を伝達
する配線なども配置されている。相補性コモンビット線
(CBL、/CBL)、マット、カラム論理回路117
にカラム(Y)選択信号を伝達する配線、相補性第1グ
ローバルビット線(GBL、/GBL)は、この配線チ
ャネルを行方向に延在する第3層目のメタル配線によっ
て構成されている。
AT選択信号を供給する配線119、およびデータバス
バッファ回路116に接続された相補性第2グローバル
ビット線(GBL、/GBL)などは、メモリセルアレ
イ(BLock1〜BLock7)の上部を横切って列
方向に延在する第4層目のメタル配線によって構成され
ている。
2)とそれに隣接するメモリセルアレイ(BLock
3)との間、メモリセルアレイ(BLock4)とそれ
に隣接するメモリセルアレイ(BLock5)との間、
およびメモリセルアレイ(BLock6)とそれに隣接
するメモリセルアレイ(BLock7)との間にも、そ
れぞれ配線チャネルが設けられている。これらの配線チ
ャネルには、前述したメモリセルアレイ(BLock
0)とそれに隣接するメモリセルアレイ(BLock
1)との間の配線チャネル上と同様の回路および第3層
目のメタル配線が配置されている。
マット、カラム論理回路117には、この回路(11
7)にMAT選択信号を供給する配線119が接続され
ており、データバスバッファ回路116には、相補性第
2グローバルビット線(GBL、/GBL)が接続され
ている。マット、カラム論理回路117にMAT選択信
号を供給する配線119、およびデータバスバッファ回
路116に接続された相補性第2グローバルビット線
(GBL、/GBL)は、他のメモリセルアレイ(BL
ock)の上部を横切って列方向に延在する第4層目の
メタル配線によって構成されている。
補性ビット線(BL、/BL)を通じて読み出されたメ
モリセルMCのデータを伝達する相補性第1グローバル
ビット線(GBL、/GBL)および相補性第2グロー
バルビット線(GBL、/GBL)のうち、列方向に延
在する第4層目のメタル配線によって構成される相補性
第2グローバルビット線(GBL、/GBL)をメモリ
セルアレイ(BLock)の上部に配置する。
ることができるので、SRAMが形成されるシリコンチ
ップの面積を縮小することができる。また、相補性第2
グローバルビット線(GBL、/GBL)を配線チャネ
ル上で引き回す場合に比べてその配線長を短くすること
ができるので、信号遅延が低減され、データの読み出し
を高速で行うことができる。
ト線(GBL、/GBL)をメモリセルアレイ(BLo
ck)の上部に配置し、列方向に延在した場合は、メモ
リセルアレイ(BLock)内を列方向に延在する相補
性ビット線(BL、/BL)と上記相補性第2グローバ
ルビット線(GBL、/GBL)とが互いに平行して延
在することになるため、相補性ビット線(BL、/B
L)と相補性第2グローバルビット線(GBL、/GB
L)との間の寄生容量が大きくなる。
に接続された複数のメモリセルMCから相補性ビット線
(BL、/BL)に信号が読み出されているときに、こ
の相補性ビット線(BL、/BL)の近傍に位置する相
補性第2グローバルビット線(GBL、/GBL)の信
号レベルが変化すると、その電位変化が寄生容量を介し
て相補性ビット線(BL、/BL)に悪影響を及ぼし、
その振幅を減少させるため、アクセス時間が劣化したり
誤動作を引き起こしたりする虞れがある。
k)が形成された基板に垂直な面から見た相補性ビット
線(BL、/BL)とその近傍の相補性第2グローバル
ビット線(GBL、/GBL)との位置関係を示してい
る。
(BL、/BL)と相補性第2グローバルビット線(G
BL、/GBL)との間に形成される寄生容量に起因す
る読み出し誤動作を防ぐ対策として、第4層目の配線で
ある第2グローバルビット線(GBLまたは/GBL)
とその直下に位置する第2層目の配線である相補性ビッ
ト線(BL、/BL)との距離を等しくする。すなわ
ち、基板の主面に垂直な仮想断面において、相補性ビッ
ト線(BL、/BL)の一方(BL)の断面中心と、他
方(/BL)断面中心と、これら相補性ビット線(B
L、/BL)の真上に配置された第2グローバルビット
線(GBLまたは/GBL)の断面中心とを頂点として
形成される三角形が、二等辺三角形となるように第2グ
ローバルビット線(GBLまたは/GBL)を配置す
る。
L、/BL)の一方(BL)と第2グローバルビット線
(GBLまたは/GBL)との間に形成される容量(C
1)は、相補性ビット線(BL、/BL)の他方(/B
L)と第2グローバルビット線(GBLまたは/GB
L)との間に形成される容量(C2)と実質的に同じに
なる(C1≒C2)。これにより、第2グローバルビッ
ト線(GBLまたは/GBL)とその直下の相補性ビッ
ト線(BL、/BL)との間の寄生容量がほぼ平衡にな
るため、アクセス時間の劣化や誤動作の発生を防止する
ことができる。
も、第2グローバルビット線(GBLまたは/GBL)
の直下に位置する相補性ビット線(BL、/BL)以外
のビット線(BLまたは/BL)は、上記第2グローバ
ルビット線(GBLまたは/GBL)に対し、不平衡な
容量を持つ。この容量は、第2グローバルビット線(G
BLまたは/GBL)とその直下の相補性ビット線(B
L、/BL)との間に形成される容量に比べれば小さい
が、アクセス時間の劣化などを引き起こす原因となる場
合もある。
相補性ビット線(BL、/BL)の長さのほぼ中央付近
で相補性第2グローバルビット線(GBL、/GBL)
を折り曲げ、他の相補性ビット線(BL、/BL)の上
に配置する。このようにすると、第2グローバルビット
線(GBLまたは/GBL)の直下に位置する相補性ビ
ット線(BL、/BL)以外のビット線(BLまたは/
BL)も、上記第2グローバルビット線(GBLまたは
/GBL)に対してほぼ平衡な容量を持つようになるた
め、アクセス時間の劣化や誤動作の発生をより確実に防
止することができる。
在する第4層目のメタル配線によって構成される相補性
第2グローバルビット線(GBL、/GBL)をメモリ
セルアレイ(BLock)の上部に配置するが、列方向
に延在する第4層目のメタル配線は、相補性第2グロー
バルビット線(GBL、/GBL)の他、マット、カラ
ム論理回路117にMAT選択信号を供給する配線11
9や、メモリセルMCにデータを書き込むためのグロー
バルビット線なども含まれる。従って、図12および図
13に示すように、これらの配線も相補性ビット線(B
L、/BL)の中央に配置することにより、相補性ビッ
ト線(BL、/BL)との間の寄生容量をほぼ平衡にす
ることができる。
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
/BL)を通じて読み出されたメモリセルMCのデータ
を増幅するセンスアンプ回路(SA)105に相補性第
2グローバルビット線(GBL、/GBL)を直接接続
する。
ブロック毎に相補性第2グローバルビット線(GBL、
/GBL)が接続されるので、相補性第2グローバルビ
ット線(GBL、/GBL)の数は増えるが、行方向に
延在する相補性第1グローバルビット線(GBL、/G
BL)が不要となり、その分、配線チャネルの面積を縮
小することができるので、チップ面積をさらに縮小する
ことができ、また、アクセス時間もさらに短縮すること
ができる。
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
補性第2グローバルビット線(GBL、/GBL)を斜
めに配線する。これにより、相補性ビット線(BL、/
BL)との間の寄生容量が低減されるため、ビット線に
悪影響を及ぼしたり、誤動作が発生が発生したりする不
具合を防止することができる。
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
リセルMC同士を近接して配置する。これにより、行方
向に延在する相補性第1グローバルビット線(GBL、
/GBL)の配線長が短くなるので、信号遅延が低減さ
れ、データの読み出しを高速で行うことができる。
第2グローバルビット線(GBL、/GBL)をメモリ
セルアレイ上に配置した場合に有効となる周辺回路のレ
イアウトについて説明する。
イトアンプ回路(WA)とをメモリセルアレイの同じ側
に配置し、センスアンプ回路(SA)とデコード信号と
反対側に配置した例である。
データ速度が高速になるメリットがある。しかし、WR
ITE時にライトデータとデコード信号が逆側にあるた
め、ライトデータとデコード信号にタイミングのずれが
生じる。これによってライトデータを書き込める期間を
確実に設けようとすると、サイクル時間を短くすること
ができないデメリットがある。
イトアンプ回路(WA)とデコード信号をメモリセルア
レイの同じ側に配置した例である。
ド信号との間にタイミングのずれを生じにくいため、サ
イクル時間を最低限まで短くすることができるメリット
がある。その反面、遠端側のメモリセルをアクセスする
時、デコード信号とREADデータ信号が共にメモリセ
ルアレイ分の配線長を信号が通過しなければならないた
め、遅延が大きくなるというデメリットがある。
イトアンプ回路(WA)とをメモリセルアレイの反対側
に配置し、ライトアンプ回路(WA)とデコード信号を
同じ側に配置した例である。
のデメリットを解消できるため、サイクル時間の低減、
READ時のアクセスタイムの低減が可能になるという
メリットがある。その反面、READ時用のYセレクト
回路(YSW)103とWRITE時用のYセレクト回
路(YSW)103の2つを配置しなければならないと
いうデメリットがある。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
場合について説明したが、これに限定されるものではな
く、DRAMなどを含むメモリLSIに広く適用するこ
とができる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
出すビット線とその上層に配置された信号伝送線との間
に形成される寄生容量を低減することができるので、半
導体記憶装置のチップ面積を縮小し、その製造コストを
低減することができる。
図である。
ルの等価回路図である。
ルアレイのレイアウトを示すシリコンチップの平面図で
ある。
ク図である。
ブロック図である。
拡大ブロック図である。
回路図である。
論理回路の回路図である。
デコーダ回路を示す回路図である。
面から見た相補性ビット線とその近傍の相補性第2グロ
ーバルビット線との位置関係を示す仮想断面図である。
平面図である。
面から見た相補性ビット線とその近傍のMAT選択信号
配線との位置関係を示す仮想断面図である。
面から見た相補性ビット線とその近傍のグローバルビッ
ト線との位置関係を示す仮想断面図である。
線レイアウトを示すメモリセルアレイのブロック図であ
る。
線レイアウトを示すメモリセルアレイのブロック図であ
る。
線レイアウトを示すメモリセルアレイのブロック図であ
る。
回路のレイアウトを示すブロック図である。
回路のレイアウトを示すブロック図である。
回路のレイアウトを示すブロック図である。
を取る回路 115 センスアンプ活性タイミング調整信号生成回路 116 データバスバッファ回路 117 マット、カラム論理回路 118 カラムデコーダ回路 119 MAT選択信号供給線 AD アドレス入力パッド BL、/BL ビット線 CK クロック入力パッド DQ データ入出力パッド GBL、/GBL グローバルビット線 INV1、INV2 インバータ MARY メモリセルアレイ MC メモリセル Qd1、Qd2 駆動用MISFET Qp1、Qp2 負荷用MISFET Qt1、Qt2 転送用MISFET WL ワード線
Claims (10)
- 【請求項1】 複数のメモリセルと、前記複数のメモリ
セルに対応して設けられた一対のビット線と、前記一対
のビット線の信号を増幅する増幅回路と、前記増幅回路
によって増幅された信号を伝送する信号伝送線とを含
み、 前記一対のビット線は、半導体基板の主面上の第1の層
に形成され、前記主面の第1方向に延在するように配置
され、 前記信号伝送線は、前記第1の層よりも上層に位置する
第2の層に形成され、前記第1方向に延在するように配
置され、 前記信号伝送線は、前記一対のビット線の一方と前記信
号伝送線との間の容量と、前記一対のビット線の他方と
前記信号伝送線との間の容量とが実質的に等しくなるよ
うに配置されていることを特徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、前記一対のビット線の長さのほぼ中央付近で前記信
号伝送線を折り曲げ、前記一対のビット線と異なる他の
一対のビット線上に配置することを特徴とする半導体記
憶装置。 - 【請求項3】 半導体基板の主面に形成された複数のメ
モリセルと、 前記半導体基板の主面上の第1の層に形成され、前記複
数のメモリセルに接続された一対のビット線と、 前記半導体基板の主面に形成され、前記一対のビット線
に接続された増幅回路と、 前記半導体基板の主面上の前記第1の層よりも上層に位
置する第2の層に形成され、前記増幅回路によって増幅
された信号を伝送する信号伝送線とを含み、 前記一対のビット線および前記信号伝送線が、前記半導
体基板の主面の第1方向に延在するように配置された半
導体記憶装置であって、 前記半導体基板の主面に垂直な仮想断面において、前記
一対のビット線の一方の断面中心と、前記一対のビット
線の他方の断面中心と、前記信号伝送線の断面中心とを
頂点として形成される三角形は、前記一対のビット線の
断面中心と前記信号伝送線の断面中心とを結ぶ二辺の距
離がほぼ等しい二等辺三角形であることを特徴とする半
導体記憶装置。 - 【請求項4】 請求項3記載の半導体記憶装置におい
て、前記一対のビット線の長さのほぼ中央付近で前記信
号伝送線を折り曲げ、前記一対のビット線と異なる他の
一対のビット線上に配置することを特徴とする半導体記
憶装置。 - 【請求項5】 ワード線と、複数のビット線対と、前記
ワード線および前記複数のビット線対に接続される複数
のメモリセルと、前記複数のメモリセルを選択するため
のアドレス信号を伝送する信号伝送線とを含み、 前記複数のビット線対は、半導体基板の主面上の第1の
層に形成され、前記主面の第1方向に延在するように配
置され、 前記信号伝送線は、前記第1の層よりも上層に位置する
第2の層に形成され、前記第1方向に延在するように配
置され、 前記信号伝送線は、前記複数のビット線対に含まれる第
1ビット線対の一方と前記信号伝送線との間の容量と、
前記第1ビット線対の他方と前記信号伝送線との間の容
量とが実質的に等しくなるように配置されていることを
特徴とする半導体記憶装置。 - 【請求項6】 請求項5記載の半導体記憶装置におい
て、前記一対のビット線の長さのほぼ中央付近で前記信
号伝送線を折り曲げ、前記一対のビット線と異なる他の
一対のビット線上に配置することを特徴とする半導体記
憶装置。 - 【請求項7】 複数のワード線と、複数のビット線対
と、前記複数のワード線および前記複数のビット線対に
接続される複数のメモリセルと、前記複数のメモリセル
から前記複数のビット線対に読み出された信号を増幅す
る複数の増幅回路と、 前記複数のワード線のうちの一つが選択された後、前記
選択された一つのワード線に接続された複数のメモリセ
ルから読み出された信号が前記複数の増幅回路によって
所定の電位に増幅されるまでの間に、その信号レベルが
変化する信号を伝送する信号伝送線とを含み、 前記複数のビット線対は、半導体基板の主面上の第1の
層に形成され、前記主面の第1方向に延在するように配
置され、 前記信号伝送線は、前記第1の層よりも上層に位置する
第2の層に形成され、前記第1方向に延在するように配
置され、 前記信号伝送線は、前記複数のビット線対に含まれる第
1ビット線対の一方と前記信号伝送線との間の容量と、
前記第1ビット線対の他方と前記信号伝送線との間の容
量とが実質的に等しくなるように配置されていることを
特徴とする半導体記憶装置。 - 【請求項8】 請求項7記載の半導体記憶装置におい
て、前記一対のビット線の長さのほぼ中央付近で前記信
号伝送線を折り曲げ、前記一対のビット線と異なる他の
一対のビット線上に配置することを特徴とする半導体記
憶装置。 - 【請求項9】 請求項7記載の半導体記憶装置におい
て、前記信号伝送線は、前記複数の増幅回路のうちの一
つによって増幅された信号を伝送することを特徴とする
半導体記憶装置。 - 【請求項10】 請求項7記載の半導体記憶装置におい
て、前記信号伝送線は、前記複数のビット線対のうちの
一つのビット線対を選択するためのアドレス信号のうち
の一つを伝送することを特徴とする半導体記憶装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000386087A JP2002190532A (ja) | 2000-12-19 | 2000-12-19 | 半導体記憶装置 |
TW090126430A TW527715B (en) | 2000-12-19 | 2001-10-25 | Semiconductor memory device |
US10/011,488 US6625070B2 (en) | 2000-12-19 | 2001-12-11 | Semiconductor memory device |
KR1020010080448A KR100855055B1 (ko) | 2000-12-19 | 2001-12-18 | 반도체기억장치 |
US10/637,549 US6856559B2 (en) | 2000-12-19 | 2003-08-11 | Semiconductor memory device |
US11/046,690 US7068551B2 (en) | 2000-12-19 | 2005-02-01 | Semiconductor memory device |
US11/375,060 US7254068B2 (en) | 2000-12-19 | 2006-03-15 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000386087A JP2002190532A (ja) | 2000-12-19 | 2000-12-19 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002190532A true JP2002190532A (ja) | 2002-07-05 |
Family
ID=18853239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000386087A Pending JP2002190532A (ja) | 2000-12-19 | 2000-12-19 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (4) | US6625070B2 (ja) |
JP (1) | JP2002190532A (ja) |
KR (1) | KR100855055B1 (ja) |
TW (1) | TW527715B (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
US6906361B2 (en) * | 2002-04-08 | 2005-06-14 | Guobiao Zhang | Peripheral circuits of electrically programmable three-dimensional memory |
US20070204122A1 (en) * | 2004-04-04 | 2007-08-30 | Guobiao Zhang | Multimedia Three-Dimensional Memory (M3DM) System |
JP4756581B2 (ja) * | 2005-07-21 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7310257B2 (en) * | 2005-11-10 | 2007-12-18 | Micron Technology, Inc. | Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells |
US9111634B2 (en) | 2012-07-13 | 2015-08-18 | Freescale Semiconductor, Inc. | Methods and structures for multiport memory devices |
US9305635B2 (en) * | 2013-10-31 | 2016-04-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | High density memory structure |
US11532351B2 (en) * | 2020-05-08 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device with additional write bit lines |
US11398274B2 (en) | 2020-08-25 | 2022-07-26 | Qualcomm Incorporated | Pseudo-triple-port SRAM |
US11302388B2 (en) | 2020-08-25 | 2022-04-12 | Qualcomm Incorporated | Decoding for pseudo-triple-port SRAM |
US11361817B2 (en) * | 2020-08-25 | 2022-06-14 | Qualcomm Incorporated | Pseudo-triple-port SRAM bitcell architecture |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793376B2 (ja) | 1987-07-08 | 1995-10-09 | 三菱電機株式会社 | 半導体記憶装置 |
JPS6414954U (ja) | 1987-07-17 | 1989-01-25 | ||
JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
US5170243A (en) | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
JP3227923B2 (ja) | 1993-07-27 | 2001-11-12 | ソニー株式会社 | 半導体記憶装置 |
JP3440335B2 (ja) * | 1993-08-18 | 2003-08-25 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置 |
JP4052697B2 (ja) * | 1996-10-09 | 2008-02-27 | 富士通株式会社 | 信号伝送システム、および、該信号伝送システムのレシーバ回路 |
JP3085241B2 (ja) | 1997-04-11 | 2000-09-04 | 日本電気株式会社 | 半導体記憶装置 |
US6804304B1 (en) * | 1998-10-30 | 2004-10-12 | Broadcom Corporation | Reduction of aggregate EMI emissions of multiple transmitters |
US6888776B2 (en) * | 2000-09-06 | 2005-05-03 | Renesas Technology Corp. | Semiconductor memory device |
US6859883B2 (en) * | 2001-05-31 | 2005-02-22 | Koninklijke Philips Electronics N.V. | Parallel data communication consuming low power |
US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
US6891311B2 (en) * | 2002-06-27 | 2005-05-10 | Siemens Medical Solutions Usa, Inc | Ultrasound transmit pulser with receive interconnection and method of use |
US6994674B2 (en) * | 2002-06-27 | 2006-02-07 | Siemens Medical Solutions Usa, Inc. | Multi-dimensional transducer arrays and method of manufacture |
US20040078615A1 (en) * | 2002-10-17 | 2004-04-22 | Intel Corporation (A Delaware Corporation) | Multi-module system, distribution circuit and their methods of operation |
JP2004158802A (ja) * | 2002-11-08 | 2004-06-03 | Renesas Technology Corp | 半導体記憶装置 |
KR100608365B1 (ko) * | 2004-05-17 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 장치의 내부 제어 신호를 측정하는 방법 및 장치 |
KR100549869B1 (ko) * | 2004-10-18 | 2006-02-06 | 삼성전자주식회사 | 의사 차동 출력 버퍼, 이를 이용한 메모리 칩 및 메모리시스템 |
-
2000
- 2000-12-19 JP JP2000386087A patent/JP2002190532A/ja active Pending
-
2001
- 2001-10-25 TW TW090126430A patent/TW527715B/zh not_active IP Right Cessation
- 2001-12-11 US US10/011,488 patent/US6625070B2/en not_active Expired - Lifetime
- 2001-12-18 KR KR1020010080448A patent/KR100855055B1/ko not_active IP Right Cessation
-
2003
- 2003-08-11 US US10/637,549 patent/US6856559B2/en not_active Expired - Lifetime
-
2005
- 2005-02-01 US US11/046,690 patent/US7068551B2/en not_active Expired - Fee Related
-
2006
- 2006-03-15 US US11/375,060 patent/US7254068B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US7068551B2 (en) | 2006-06-27 |
TW527715B (en) | 2003-04-11 |
KR20020050125A (ko) | 2002-06-26 |
US7254068B2 (en) | 2007-08-07 |
US20050128839A1 (en) | 2005-06-16 |
US20020075732A1 (en) | 2002-06-20 |
US20040027896A1 (en) | 2004-02-12 |
US6625070B2 (en) | 2003-09-23 |
KR100855055B1 (ko) | 2008-08-29 |
US20060158918A1 (en) | 2006-07-20 |
US6856559B2 (en) | 2005-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7440350B2 (en) | Semiconductor integrated circuit device | |
US8305836B2 (en) | Semiconductor memory device highly integrated in direction of columns | |
KR100589569B1 (ko) | 반도체 메모리 장치 | |
US5554874A (en) | Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells | |
US7254068B2 (en) | Semiconductor memory device | |
US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
JP2004103159A (ja) | 半導体記憶装置 | |
JPH0775116B2 (ja) | 半導体記憶装置 | |
US7259977B2 (en) | Semiconductor device having hierarchized bit lines | |
JP3996267B2 (ja) | 半導体記憶装置 | |
US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
US5101377A (en) | Semiconductor memory device | |
US6977860B1 (en) | SRAM power reduction | |
US7403408B2 (en) | Semiconductor memory device and semiconductor device | |
JP2003332467A (ja) | 半導体装置 | |
JP3732111B2 (ja) | 半導体装置 | |
KR100244824B1 (ko) | 반도체집적회로장치 | |
JP3579068B2 (ja) | 論理回路 | |
JP2008146734A (ja) | 半導体記憶装置 | |
JPH11214652A (ja) | 半導体記憶装置 | |
KR19990086386A (ko) | 계층적 비트라인 구조를 갖는 반도체 메모리장치 | |
JPH10275469A (ja) | 半導体記憶装置 | |
JP2000323682A (ja) | 半導体集積回路装置 | |
JPH09245474A (ja) | 半導体集積回路 | |
JPH04212779A (ja) | 半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041206 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081021 |