JP2002043352A - 半導体素子とその製造方法および半導体装置 - Google Patents

半導体素子とその製造方法および半導体装置

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semiconductor device
alloy
semiconductor
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Rika Tanaka
里佳 田中
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】 【課題】 半導体素子の活性層の直下に金属性のバンプ
を形成しても、ソフトエラーによる半導体集積回路の誤
動作を起こさないようにする。 【解決手段】 半導体基板１２の能動素子面に内部回路
に接続されたパッド２４が形成され、そのパッド２４上
に、Ｃｕ，Ｓｎ−Ｃｕ合金又はＳｎ−Ａｇ合金からなる
金属スタッド１３が２０μm以上の膜厚に形成されてい
る。金属スタッド１３は、実装基板１８上の凹部に形成
された銅電極２１の表面のＮｉ／Ａｕメッキ層２０と半
田層２１を介して電気的に接続される。そして半導体基
板１２と実装基板１８の間を充填樹脂１７が充填されて
おり、前記銅電極２１以外の部分はソルダーレジスト２
３で覆われている。 【効果】 金属スタッド１３は、鉛を含まない材料によ
り形成され且つその高さが２０μm以上になされている
ので、ソフトエラーの発生は抑制される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子とその
製造方法および半導体装置に関し、さらに詳しくは、α
線の放射が少ない金属スタッドを有する、フリップチッ
プ方式にて実装される半導体素子とその製造方法および
その半導体素子を実装した半導体装置に関するものであ
る。
【０００２】
【従来の技術】金属スタッドないし金属バンプを外部端
子として有する半導体素子は、ＢＧＡ（ball grid arra
y ）構造やＭＣＭ（multi chip module ）構造の半導体
装置を形成するために、あるいはＣＩＢ（chip in boar
d ）方式、ＣＯＢ（chip on board ）方式、ＴＡＢ（ta
pe automated bonding ）方式により半導体素子を実装
する用途などに広く用いられている。而して、半導体素
子の金属バンプやスタッドについては各種のものが提案
されているが、半田バンプを用いるのが一般的である。
図７は、半田バンプを用いた従来のフリップチップ構造
の半導体素子の断面図である。活性領域７を有する半導
体基板１上には内部回路に接続されたパッド２が形成さ
れており、基板上全面はパッド２上に開口を有する、パ
ッシベーション膜としての絶縁層３によって覆われてい
る。そして、このパッド２上にバリアメタル５をメタル
マスク（図示せず）を使用して蒸着し、このバリアメタ
ル５の上にスズと鉛を蒸着し、加熱溶融して半田バンプ
６を形成している。
【０００３】前述した半田バンプ６は、バンプ材料とし
て鉛を使用しているため、α線を放射するウラン（Ｕ）
およびトリウム（Ｔｈ）などの放射性不純物が１００〜
１０００ｐｐｂ（１０-9）程度と多く含まれている。従
って、半導体素子の活性領域７にα線が放射されると、
デバイス構造の物理的な破壊を伴わないで記憶内容が破
壊される現象、いわゆるソフトエラーを起こすことがあ
るので、半田バンプ６は活性領域７を避けて設ける必要
があった。そのために、搭載できる半田バンプの数が制
限を受ける。基板上全領域にわたって半田バンプを設け
かつソフトエラーを起こすことのないようにするには、
放射性不純物の含有量を５０ｐｐｂ以下にする必要があ
り、スズと鉛のそれぞれの原材料に精錬を施さなければ
ならず、コストが高くなってしまう。この結果スズと鉛
で形成した低α線半田の価格は、通常の半田の数倍から
数十倍になる。この高価な半田を使ってピン数が１００
０以上の半導体素子の半田バンプを形成すると、半導体
装置の価格はきわめて高くなってしまう。
【０００４】特開平１１−８７３８７号公報には、上述
の欠点を改善するために、半田バンプを半導体素子の活
性領域と対応する位置と、非活性領域に対応する位置と
にそれぞれ設けるために、活性領域側の半田バンプを、
非活性領域側の半田バンプより放射線不純物の含有量が
少ない材料（低α線半田）を用い、α線によるソフトエ
ラーの発生を抑制する方法が開示されている。
【０００５】図８は、上記公報にて開示された半導体素
子の構造を示す断面図である。図８において、図７に示
した従来例の部分と同等の部分には同じ参照番号が付せ
られているので重複する説明は省略する。図８に示され
るように、この従来例では、活性領域７上には、放射線
不純物の含有量の少ない半田により形成された第２のバ
ンプ４が設けられる。この従来例によれば、放射性不純
物の含有量を低減させることにより相対的に高価になる
第２の半田バンプ４を必要最小限だけ設けるため、コス
トアップになるのを可及的に少なく抑えながら、基板上
の広い範囲にわたって半田バンプを設けることができ
る。
【０００６】
【発明が解決しようとする課題】近年、世界的な傾向と
して、環境破壊を如何に防ぐかが大きな問題となってお
り、また企業においてもそれを無視することはできなく
なってきている。むしろ積極的に行動する必要性に迫ら
れている。そのような中で、鉛レスの半田技術は前述の
ソフトエラーの防止のみならず、環境破壊を防ぐ点でも
重要である。その観点から、先に述べた従来例では、α
線によるソフトエラーの影響を最小限にする効果はみら
れるものの、放射性不純物の含有量の異なる２種類の半
田ボールを、別々に載置しなければならず、その工程が
複雑となり資材管理の面で繁雑となるばかりか、鉛を依
然として使用しており、鉛レスの観点からも問題があ
る。また、上記公報には、活性領域と対応する位置に、
金を堆積したバンプを形成する方法も開示されている
が、コストが非常に高価になるという問題点がある。
【０００７】本発明の課題は、上述の従来例の問題点を
解決することであって、その目的は、第１に、半導体素
子の金属スタッドにα線放射の少ない材料を使用するこ
とにより、ソフトエラーによる半導体集積回路の誤動作
を抑制することであり、第２に、鉛フリーにより環境破
壊の防止に役立つ半導体装置を安価に提供できるように
することである。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、金属電極上に金属スタッドが形成
されたフリップチップ構造の半導体素子において、金属
スタッドが銅、スズと銅の合金、スズと銀の合金、また
は、それらの積層体で形成されていることを特徴とする
半導体素子、が提供される。そして、好ましくは、前記
金属スタッドの高さは、２０μｍ以上になされる。
【０００９】また、上記の目的を達成するため、本発明
によれば、（１）金属電極を露出させるパッシベーショ
ン膜が形成された半導体基板上に、鉛を含まない低融点
金属またはバリアメタルと鉛を含まない低融点金属とを
堆積し、その堆積膜をパターニングして前記金属電極上
にパッドを形成する工程と、（２）別に、導電性を有す
る若しくは導電層を有する別基板に、銅、スズと銅の合
金、スズと銀の合金、または、それらの積層体を電解メ
ッキ法により堆積し、金属スタッドを形成する工程と、
（３）前記半導体基板を、前記金属スタッドと前記パッ
ドとを位置決めして、前記別基板と重ねる工程と、
（４）前記低融点金属をリフローさせることにより前記
パッドと前記金属スタッドとを接続し、前記別基板を除
去する工程と、を有することを特徴とする半導体素子の
製造方法、が提供される。
【００１０】また、上記の目的を達成するため、本発明
によれば、金属電極上に金属スタッドが形成されたフリ
ップチップ構造の半導体素子を実装基板上に搭載してな
るＢＧＡ（ball grid array ）型の半導体装置におい
て、前記金属スタッドが銅、スズと銅の合金、スズと銀
の合金、または、それらの積層体で形成されていること
を特徴とする半導体装置、が提供される。そして、好ま
しくは、前記半導体素子が、前記実装基板上に鉛を含ま
ない半田により接続される。
【００１１】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について実施例に即して説明する。図１（ａ）
は、本発明の第１の実施例のＦＣＢＧＡ（flip chip ba
ll grid array ）型半導体装置の断面図である。半導体
基板１２の能動素子面に金属スタッド１３が形成されて
おり、その金属スタッド１３は、後述する方法により実
装基板１８に接続され、半導体基板１２−実装基板１８
間は充填樹脂１７により充填されている。実装基板１８
の裏面には半田ボール１６が固着された電極パッド１８
ａが形成されている。前述の金属スタッド１３は、実装
基板１８の電極パッド１８ａを介して外部端子としての
半田ボール１６に接続されている。また、パッケージ内
を外部からの塵埃、湿気等から守るためにスペーサ１５
およびカバープレート１１が接着剤１４により接着され
ており、これにより密閉空間が形成されている。
【００１２】図１（ｂ）は、図１（ａ）のＡ部の詳細を
示す部分拡大図である。半導体基板１２の表面に内部回
路に接続されたパッド２４が形成されており、そのパッ
ド２４上に、金属スタッド１３が形成されており、実装
基板１８上の凹部に形成された銅電極１９表面のＮｉ／
Ａｕメッキ層２０と半田層２１を介して電気的に接続さ
れている。そして半導体基板１２と実装基板１８の間を
充填樹脂１７が満たしており、また、実装基板１８上の
金属スタッド１３との接続部以外の領域はソルダーレジ
スト２３で覆われている。ここで、金属スタッド１３の
高さは２０μｍ以上になされており、これにより半田層
２１より放射され得るα線を有効に減衰させることがで
きる。
【００１３】図２、図３は、本発明の第１の実施例のＦ
ＣＢＧＡ型半導体装置の製造方法を説明するための製造
工程順の断面図である。半導体ウェハ１２ａ上にＡｌか
らなる電極（図示なし）が形成されており、その上に全
面にパッシベーション膜としての絶縁層（図示なし）
が、Ａｌ電極と対応する部分に開口を有するように形成
されている。その上に、バリアメタルであるＴｉＷとＳ
ｎ−Ａｇ半田をスパッタリングにより堆積し、その後フ
ォトエッチングしてパッド２４を形成する〔図２
（ａ）〕。そして、スクライビングを行って個々のチッ
プに分断する。これとは別に、金属製の別基板２５に、
パッド２４に対応した領域に開口を有するマスクを介し
てＣｕ単体、ＳｎとＣｕの合金またはＳｎとＡｇの合金
を電解メッキ法により堆積し、直径１００〜１５０μ
ｍ、高さ２０μｍ以上の金属スタッド１３を形成する。
ここで、金属スタッド１３の高さを２０μｍ以上とする
のは、上述したように半導体基板に入射するα線のエネ
ルギーを有効に減衰させるためと、充填樹脂１７の注入
をよりスムースに行いうるようにするためである〔図２
（ｂ）〕。上記で形成された金属スタッド１３上に、半
導体基板１２上のパッド２４をフリップチップマウンタ
（図示せず）にて位置合わせし、パッド２４上に金属ス
タッド１３をリフローにより接続する。その後、別基板
２５をエッチングにより除去する〔図２（ｃ）〕。
【００１４】次に、実装基板１８上のバンプ搭載位置に
メタルマスクを介して半田ペースト２１ａをスクリーン
印刷する〔図２（ｄ）〕。ここで、半田ペースト１２ａ
には通常のものが用いられているが量的に少ないことと
金属スタッド１３と充填樹脂１７による遮蔽効果によっ
てソフトエラーの発生を抑制することができる。しか
し、放射性不純物の含有量が例えば５０ｐｐｂ以下と低
い半田材ないしＰｂを含まない半田材のペーストを用い
ることにより、より確実にソフトエラーの発生を防止す
ることができる。上記〔図２（ｃ）〕の工程にて金属ス
タッド１３が転写された半導体基板１２を、金属スタッ
ド１３を半田ペースト２１と位置合わせして、実装基板
１８上に載置する〔図３（ｅ）〕。リフローにより半田
ペースト２１ａを半田層２１として金属スタッド１３を
実装基板１８に接続する〔図３（ｆ）〕。次に、半導体
基板１２と実装基板１８の間に充填樹脂１７を注入し、
この充填樹脂１７を硬化させる〔図３（ｇ）〕。スペー
サ１５とカバープレート１１を接着剤１４により接着し
て全体をパッケージングする。その後、実装基板１８の
電極パッド１８ａに半田ボール１６を固着する〔図３
（ｈ）〕。
【００１５】図４は、本発明の第２の実施例のフリップ
チップ構造の半導体素子の製造工程を示す工程順の断面
図である。まず、フォトリソグラフィ法により、金属製
の別基板２５上に、半導体基板上に形成されたパッドと
逆パターン状に、レジストマスク２７を形成する〔図４
（ａ）〕。次に、電解メッキ法により、Ａｇ３．５％の
Ｓｎ−Ａｇ半田からなる半田メッキ層１３ａ、銅メッキ
層１３ｂ、Ａｇ５％のＳｎ−Ａｇ半田からなる半田メッ
キ層１３ｃをこの順に堆積する〔図４（ｂ）〕。レジス
トマスク２７を剥離除去し、第１の実施例の場合と同様
にして形成された、パッド２４を有する半導体基板１２
を、パッド２４を金属スタッド１３に位置合わせして、
別基板２５上に載置する〔図４（ｃ）〕。そして、一
旦、半田（１３ａ、１３ｃ）を溶融した後、降温し、半
田メッキ層１３ａが溶融状態で半田メッキ層１３ｃが凝
固する２２５℃にて別基板２５を半導体素子側から引き
離す〔図４（ｄ）〕。このようにして形成された半導体
素子を用いて、第１の実施例と同様な手法により、ＦＣ
ＢＧＡ型の半導体装置を作製する。なお、本実施例にお
いては、パッド２４はＡｇ５％のＳｎ−Ａｇ半田を用い
て形成されているが、半田を用いるのに代え、バリアメ
タルと銅などの良導電性材料を用いてパッドを形成する
ようにしてもよい。あるいは、パッド２４をＡｇ５％の
Ｓｎ−Ａｇ半田を用いて形成し、半田メッキ層１３ｃの
形成を省略するようにしてもよい。
【００１６】図５は、本発明の第３の実施例のＦＣＢＧ
Ａ型半導体装置の部分拡大断面図である。本実施例の図
１（ａ）に示した第１の実施例と相違する点は、半導体
素子のパッドがメッキ下地層２８によって形成され、そ
の金属スタッド１３を構成する銅メッキ層１３ｂと半田
メッキ層１３ａが形成されていることと、金属スタッド
１３の半田メッキ層１３ａが直接実装基板１８上のＮｉ
／Ａｕメッキ層２０上に半田付けされている点である。
【００１７】図６は、本発明の第３の実施例のフリップ
チップ構造の半導体素子の製造工程を示す工程順の断面
図である。まず、Ａｌ電極上に開口を有するパッシベー
ション膜が形成された半導体ウェハ１２ａ上に、スパッ
タ法によりバリアメタルとなるＴｉ／ＴｉＮを堆積し、
その上にＣｕを堆積してメッキ下地層２８を形成する
〔図６（ａ）〕。次に、フォトリソグラフィ法により、
半導体ウェハ上のパッシベーション膜と同一パターンの
開口を有するレジストマスク２９を形成する〔図６
（ｂ）〕。次に、電解メッキ法により、銅メッキ層１３
ｂとＳｎ−Ａｇ半田からなる半田メッキ層１３ａを堆積
する〔図６（ｃ）〕。レジストマスク２９を剥離除去
し、スクライビングにより、半導体ウェハを個々の半導
体基板１２に分割して、フリップチップ構造の半導体素
子を得る〔図６（ｄ）〕。そして、このようにして形成
された半導体素子を、半田ペーストを介することなく、
実装基板１８上に搭載し、充填樹脂１７を形成した後、
パッケージングを行えば、図５に示す半導体装置を得る
ことができる。
【００１８】以上、本発明の好ましい実施例について説
明したが、本発明は、これら実施例に限定されるもので
はなく、本発明の要旨を逸脱することのない範囲内にお
いて適宜の変更が可能なものである。例えば、金属スタ
ッドの形状を円柱として説明したが、角柱でもかまわな
いし、また、金属スタッドの製造方法を無電解メッキ法
や蒸着法によって形成することも可能である。また、第
２の実施例において使用される別基板は、ガラス基板等
の絶縁性基板上に導電層を設けたものであってもよい。
また、電解メッキの際のマスク材料としては、レジスト
に代えシリコン酸化膜などの無機膜を用いてもよい。さ
らに、実施例では半導体素子を個々のチップに分断した
後に別基板にマウントしていたが、ウェハ状態にて別基
板上に搭載しその後に個々のチップに分割するようにし
てもよい。
【００１９】
【発明の効果】以上説明したように、本発明による半導
体装置は、半導体素子に形成された金属スタッドをα線
放射の少ない物質で構成したものであるので、半導体素
子のソフトエラーによる誤動作を抑制できる。また、金
属スタッドの高さを２０μｍ以上としたので、金属スタ
ッド下に形成される半田層などの導電体層がα線放射源
となる場合にもその影響を減殺することができる。さら
に、金属スタッドの半田メッキに鉛を使用しないため環
境破壊の防止に役立つことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例のＦＣＢＧＡ型半導体
装置の断面図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための工程順の断面図（その１）。
【図３】 本発明の第１の実施例の製造方法を説明する
ための工程順の断面図（その２）。
【図４】 本発明の第２の実施例の製造方法を説明する
ための工程順の断面図。
【図５】 本発明の第３の実施例のＦＣＢＧＡ型半導体
装置の部分拡大断面図。
【図６】 本発明の第３の実施例の製造方法を説明する
ための工程順の断面図。
【図７】 従来の半田バンプ式のフリップチップ構造半
導体素子の断面図。
【図８】 特開平１１−８７３８７号公報にて開示され
た半田バンプ式のフリップチップ構造半導体素子の断面
図。
【符号の説明】
１ 半導体基板 ２、２４ パッド ３ 絶縁層 ４ 第２の半田バンプ ５ バリアメタル層 ６ 半田バンプ ７ 活性領域 １１ カバープレート １２ 半導体基板 １２ａ 半導体ウェハ １３ 金属スタッド １３ａ、１３ｃ 半田メッキ層 １３ｂ 銅メッキ層 １４ 接着剤 １５ スペーサ １６ 半田ボール １７ 充填樹脂 １８ 実装基板 １８ａ 電極パッド １９ 銅電極 ２０ Ｎｉ／Ａｕメッキ層 ２１ 半田層 ２１ａ 半田ペースト ２３ ソルダーレジスト ２５ 別基板（金属板） ２７、２９ レジストマスク ２８ メッキ下地層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/14 Ｍ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 金属電極上に形成された金属スタッドを
    外部端子として有する半導体素子において、前記金属ス
    タッドが銅、スズと銅の合金、スズと銀の合金、また
    は、それらの積層体で形成されていることを特徴とする
    半導体素子。
  2. 【請求項２】 前記金属スタッドの高さが、２０μｍ以
    上であることを特徴とする請求項１記載の半導体素子。
  3. 【請求項３】 （１）金属電極を露出させるパッシベー
    ション膜が形成された半導体基板上に、鉛を含まない低
    融点金属またはバリアメタルと鉛を含まない低融点金属
    とを堆積し、その堆積膜をパターニングして前記金属電
    極上にパッドを形成する工程と、 （２）別に、導電性を有する若しくは導電層を有する別
    基板に、銅、スズと銅の合金、スズと銀の合金、また
    は、それらの積層体を電解メッキ法により堆積し、金属
    スタッドを形成する工程と、 （３）前記半導体基板を、前記金属スタッドと前記パッ
    ドとを位置決めして、前記別基板と重ねる工程と、 （４）前記低融点金属をリフローさせることにより前記
    パッドと前記金属スタッドとを接続し、前記別基板を除
    去する工程と、を有することを特徴とする半導体素子の
    製造方法。
  4. 【請求項４】 前記第（４）の工程における別基板の除
    去がエッチングにより行われることを特徴とする請求項
    ３記載の半導体素子の製造方法。
  5. 【請求項５】 前記第（２）のスタッド形成工程におい
    て該スタッドの少なくとも最上層をスズと銀の合金にて
    形成し、前記第（４）の工程における別基板の除去がス
    ズと銀の合金のリフローにより行われることを特徴とす
    る請求項３記載の半導体素子の製造方法。
  6. 【請求項６】 （１）金属電極を露出させるパッシベー
    ション膜が形成された半導体基板上にメッキ下地層を堆
    積する工程と、 （２）前記メッキ下地層上に、前記金属電極上に開口を
    有するマスク層を形成する工程と、 （３）前記マスク層をマスクとして電解メッキ法によ
    り、銅、スズと銅の合金、スズと銀の合金、または、そ
    れらの積層体を堆積し、金属スタッドを形成する工程
    と、 （４）前記マスク層とその下層の前記メッキ下地層を除
    去する工程と、を有することを特徴とする半導体素子の
    製造方法。
  7. 【請求項７】 前記メッキ下地層が、下層にバリアメタ
    ル層を有することを特徴とする請求項６記載の半導体素
    子の製造方法。
  8. 【請求項８】 金属電極上に金属スタッドが形成された
    半導体素子を実装基板上に搭載してなるＢＧＡ（ball g
    rid array ）型の半導体装置において、前記金属スタッ
    ドが銅、スズと銅の合金、スズと銀の合金、または、そ
    れらの積層体で形成されていることを特徴とする半導体
    装置。
  9. 【請求項９】 前記半導体素子を構成する半導体基板と
    前記実装基板との間の間隔が２０μｍ以上であることを
    特徴とする請求項８記載の半導体装置。
  10. 【請求項１０】 前記半導体素子が、前記実装基板上に
    鉛を含まない半田により接続されていることを特徴とす
    る請求項８または９記載の半導体装置。
  11. 【請求項１１】 前記半導体素子が、前記実装基板上に
    α線放射性不純物の濃度が５０ｐｐｂ以下の低融点金属
    により接続されていることを特徴とする請求項８または
    ９記載の半導体装置。
  12. 【請求項１２】 前記半導体素子と前記実装基板との間
    が樹脂により充填されていることを特徴とする請求項８
    〜１１の何れかに記載の半導体装置。
  13. 【請求項１３】 前記半導体装置の外囲器が、前記実装
    基板と、前記半導体素子の周囲に空間を隔てて配置され
    たスペーサと、前記半導体素子の前記実装基板側と反対
    側に配置されたカバープレートと、それらを接着する接
    着剤とによって構成されていることを特徴とする請求項
    ８〜１２の何れかに記載の半導体装置。
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