CN111682006A - 一种半导体封装结构及其制造方法 - Google Patents

一种半导体封装结构及其制造方法 Download PDF

Info

Publication number
CN111682006A
CN111682006A CN202010658821.XA CN202010658821A CN111682006A CN 111682006 A CN111682006 A CN 111682006A CN 202010658821 A CN202010658821 A CN 202010658821A CN 111682006 A CN111682006 A CN 111682006A
Authority
CN
China
Prior art keywords
layer
bump
metal
chip
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010658821.XA
Other languages
English (en)
Inventor
申政澔
袁泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Nepes Semiconductor Co ltd
Original Assignee
Jiangsu Nepes Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Nepes Semiconductor Co ltd filed Critical Jiangsu Nepes Semiconductor Co ltd
Priority to CN202010658821.XA priority Critical patent/CN111682006A/zh
Publication of CN111682006A publication Critical patent/CN111682006A/zh
Priority to PCT/CN2020/126415 priority patent/WO2022007267A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/13076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

本发明属于半导体封装技术领域，公开了一种半导体封装结构及其制造方法，所述半导体封装结构包括：设有芯片焊垫的半导体基板；形成于所述芯片焊垫上的高分子凸块层，且高分子凸块层内设有多个可暴露芯片焊垫的通孔；形成于所述高分子凸块层上的金属粘合层，且金属粘合层包括位于通孔内侧并连接到芯片焊垫上的多个柱状体、与多个柱状体连接并位于高分子凸块层顶部的平面部；与所述金属粘合层的平面部相连的焊接凸块；综上，在本发明中，基于高分子凸块层的设置，能有效缩小电极端子与金属粘合层之间的距离，实现微间距连接；由此，电信号的移动距离缩短、半导体封装的尺寸减小，有利于实现半导体芯片的高速化和小型化。

Description

一种半导体封装结构及其制造方法
技术领域
本发明属于半导体封装技术领域，具体涉及一种半导体封装结构及其制造方法。
背景技术
一般说来，采用焊线(wire bonding)方式制作的半导体封装，由于印刷电路板的电极端子和半导体芯片的焊垫由导电性的线进行电连接，半导体封装尺寸比半导体芯片大，且焊线工艺耗费时间长，小型化大规模生产受限。目前，随着上述半导体芯片的高度集成化、高性能化和高速化，正尝试各种方法实现半导体封装小型化大规模生产。例如，通过在半导体芯片焊垫上形成的焊接材料或金属焊接凸块，直接在半导体芯片焊垫和印刷电路板电极端子之间进行电连接的半导体封装。
采用上述焊接材料凸块的半导体封装具有代表性的是倒装芯片球栅阵列(FCBGA)或晶圆级芯片尺寸/规模封装(WLCSP)方式；采用上述金属焊接凸块的半导体封装具有代表性的是玻璃载芯片/带载封装方式。
上述倒装芯片球栅阵列方式将与半导体芯片上的焊垫接触的焊接材料凸块和基板上的焊垫之间进行电连接，并进行底部填充，以保护上述焊接材料凸块免受外界环境或机械问题的影响。在上述半导体芯片所接触的基板背面附着焊球，与印刷电路板上的电极端子进行电连接。晶圆级芯片尺寸/规模封装，为了产品的轻薄短小，通过重新布线和金属焊接凸块，可实现与芯片尺寸相同的封装尺寸。
上述玻璃载芯片方式在半导体芯片的焊垫上形成金属焊接凸块，并将印刷电路板的电极端子和含有异方性导电粒子的聚合物作为媒介进行热压和固化，通过金属焊接凸块在半导体芯片焊垫和印刷电路板电极端子之间进行电连接。
图1和2所示为传统技术半导体封装结构剖面，根据图示，半导体封装结构包括：设有芯片焊垫10的半导体芯片20；在上述半导体芯片20表面形成并选择性地暴露上述芯片焊垫的保护膜30；形成于上述芯片焊垫10的上部，从该芯片焊垫10上部延伸到芯片焊垫10周围的保护膜30上部的金属粘合层50；在上述金属粘合层50的上部形成的金属焊接凸块60；与上述金属焊接凸块60表面接触的设有电极端子70的印刷电路板80。
如上所述，晶圆级芯片尺寸/规模封装在重新布线工艺后，形成金属焊接凸块60，然后将印刷电路板80的电极端子70和金属焊接凸块60对齐，通过加热进行电连接。
与传统的焊线方式所制造的半导体封装相比，这种方式能缩短电信号的移动距离，有利于高速化，同时也能够减小半导体封装的大小，有利于产品的小型化。另一方面，上述半导体芯片20可应用半导体工艺，因此可使芯片焊垫10之间和金属焊接凸块60之间的间距最小化。
但是，上述印刷电路板80无法应用半导体工艺，因此对减少布线和电极端子70之间的间距具有局限性。并且，为了芯片的多功能，随着相同面积下引脚数量的增加，相邻金属焊接凸块60之间的间距呈日益减小的趋势。
此外，由此金属焊接凸块60与电极端子70的热膨胀系数不同，使得金属焊接凸块60受到的应力会增加；同时，还会在金属焊接凸块60与金属粘合层50之间生成金属间化合物，使封装的结合可靠性降低。
发明内容
鉴于此，为解决现有技术中的不足，本发明的目的在于提供一种半导体封装结构及其制造方法。
为实现上述目的，本发明提供如下技术方案：
一种半导体封装结构，包括：
设有芯片焊垫的半导体基板；
形成于所述芯片焊垫上的高分子凸块层，且所述高分子凸块层内设有多个可暴露所述芯片焊垫的通孔；
形成于所述高分子凸块层上的金属粘合层，且所述金属粘合层包括位于通孔内侧并连接到所述芯片焊垫上的多个柱状体、与多个柱状体连接并位于所述高分子凸块层顶部的平面部；
与所述金属粘合层的平面部相连的焊接凸块。
优选的，所述半导体封装结构还包括形成于所述半导体基板上的多孔保护膜，所述保护膜用于部分覆盖所述芯片焊垫，且所述保护膜的孔与所述通孔一一对应。具体的，所述保护膜的孔径不小于所述通孔孔径。
优选的，上述金属粘合层的特征为：
至少包括一层单层结构；
厚度为100Å-20000Å；
制成材料至少采用具有良好的湿性能的钛或钛合金、镍或镍合金、铜或铜合金、铬或铬合金、金或金合金、铝或铝合金中的一种。
优选的，上述高分子凸块层的特征为：
由有机物材料和无机物材料混合制成；其中，所述有机物材料包括感光性或非感光性的聚酰亚胺、苯并环丁烯、环氧树脂、硅树脂；
采用介电常数大于1的材料制成。
优选的，上述柱状体的特征为：
包括中间部位形成的第一柱体、及以环形阵列的方式均匀分布于第一柱体周围的第二柱体，且所述第二柱体直径小于所述第一柱体直径。
如上述公开的一种半导体封装结构的制造方法，包括如下步骤：
S1.基于重新布线在半导体基板表面形成芯片焊垫，并在芯片焊垫上部形成保护膜，蚀刻所述保护膜，使得芯片焊垫部分露出；
S2.在步骤S1中形成的芯片焊垫和保护膜上部涂覆形成感光性或非感光性的高分子凸块层，并在其内部形成与保护膜蚀刻部位相对应的通孔；高分子凸块层形成后，将其进行灰化，去除高分子凸块层的残渣；
S3.在高分子凸块层表面、保护膜上部和芯片焊垫上部涂覆形成金属粘合层，并通过溅射、热沉积或电子束沉积的处理，使金属粘合层的厚度沉积至100Å-20000Å；
S4.在金属粘合层上部涂覆光阻，并通过选择性透光/遮光的光罩进行局部曝光，以光刻出焊接凸块形成区域；局部曝光后，对光阻进行显影，暴露金属粘合层；
S5.对显影区域进行灰化，以去除光阻残渣；
S6.在上述光阻显影后暴露的金属粘合层上通过电镀或无电解电镀的方法形成金属凸块，并在金属凸块上形成焊接凸块，所述金属凸块包括与芯片焊垫连接的多个柱状体、及与焊接凸块连接的平面部；
S7.去除感光性光阻，并以焊接凸块作为掩模，蚀刻金属粘合层，获得完整半导体封装结构。
本发明与现有技术相比，具有以下有益效果：
(1)基于高分子凸块层的设置，能有效缩小电极端子与金属粘合层之间的距离，从而达到微间距连接的效果；由此，电信号的移动距离缩短，有利于实现半导体芯片的高速化，同时也能够减小半导体封装的尺寸，有利于半导体产品的小型化。另外，高分子凸块层还可以缓冲焊接凸块下部的应力，从而提高封装的可靠性。
(2)上述高分子凸块层中设有多个通孔，且金属粘合层在通孔内形成多个柱状体、在高分子凸块层上部形成平面部，基于此，可有效扩大金属粘合层和芯片焊垫之间的粘合面积，从而改善电特性，防止部分电应力集中引起的劣化。另外，基于多个柱状体的设置，使高分子凸块层的高度提高到期望的高度，提高通孔的纵横比，从而有效消除电路断路问题。
(3)针对上述多个柱状体，优选为中间设有大尺寸柱状体、周围设有小尺寸柱状体的结构，由此，在印刷电路板上粘贴本发明所提供的封装结构时，其产生的物理和热冲击可被小尺寸柱体体吸收，从而防止大尺寸柱体崩塌。
附图说明
图1为现有半导体封装结构的剖面图；
图2为在印刷电路板的电极端子上安装现有半导体封装结构的剖面图；
图3为本发明所提供的半导体封装结构的剖面图；
图4为在印刷电路板的电极端子上安装本发明所提供的半导体封装结构的剖面图；
图5为本发明所提供的半导体封装结构中金属粘合层的一示例平面图；
图6为本发明所提供的半导体封装结构中金属粘合层的另一示例平面图；
图7为制造本发明所提供的半导体封装结构的流程图。
图8为本发明所提供的半导体封装结构应用于晶圆级芯片尺寸封装中的结构示意图。
具体实施方式
以下，参照附图详细描述本发明概念的优选实施例。然而，本发明概念的实施例可以被变形为各种不同的形态，不应解释为本发明概念的范围限于以下详细描述的实施例。应理解为提供本发明概念的实施例以向本领域的普通技术人员更完整地说明本发明的概念。相同的符号始终代表相同的要素。 进而，在附图中的各种要素和区域是概略地图示的。因此，本发明的概念不限于显示在附图中的相对大小或间隔。
虽然第一、第二等术语可以被用于描述各种构成要素，但是，所述构成要素不限于所述术语。所述术语只用于将一个构成要素与其他构成要素区分开。例如，不脱离本发明概念的权利范围的同时，第一构成要素可以被命名为第二构成要素，相反，第二构成要素可以被命名为第一构成要素。
在本申请中使用的术语只用于描述特定实施例而不是用于限定本发明概念。 除非明确地另有所指，否则单数形式的表达还包括复数形式的表达。 在本申请中，“包括”或“具有”等的表达应理解为用于制定记载于说明书中的特征、数量、步骤、动作、构成要素、部件，或其组合的存在，而不是提前排除一个或更多其他特征、数量、动作、构成要素、部件，或其组合的存在或附加的可能性。
除非有其他定义，在此使用的所有术语，包括技术术语和科学术语，具有与本发明概念所属的技术领域的普通技术人员共同理解的含义相同的含义。并且，应理解通常被使用的、在词典中定义的术语应解释为所述术语具有与在有关技术的语境中所表示的含义一致的含义，除非在此明确地定义，否则不应被过度解释为表面含义。
在可以不同地实现有些实施例的情况下，可以与描述顺序不同地进行特定工艺。例如，被连续描述的两个工艺在实际上可以被同时进行，也可以与描述的顺序相反的顺序进行。
在附图中，例如，根据制造技术及/或公差，可以预测所示形状的变形。 因此，本发明的实施例不应被解释为限于显示在本说明书中的区域的特定形状，例如要包括在制造过程中导致的形状的变化。在此使用的所有“及/或”包括涉及的构成要素的各个或一个以上的所有组合。并且，在本说明书中使用的术语“基板”可以包括基板本身，或者包括基板和形成于其表面的预定层或膜等的堆叠结构。还有，在本说明书中“基板的表面”可以包括基板本身被露出的表面，或者形成于基板上的预定层或膜等的外侧表面。
以下，请参阅图3-图6所示，为本发明所提供的一种半导体封装结构：
如图3-图4所示，为本发明所提供的半导体封装结构的剖面图，具体：
在半导体基板120上形成有芯片焊垫110和保护膜130，其中保护膜130为多孔保护膜，以选择性地暴露出部分芯片焊垫110。
在上述芯片焊垫110和保护膜130上部形成开设有通孔140’的高分子凸块层140，且通孔140’孔径小于保护膜130暴露芯片焊垫110的孔径。
在上述高分子凸块层140上形成的金属粘合层150，并使其从上述通孔140’内部的芯片焊垫110上部延伸到保护膜130上部。
具体，金属粘合层150包括位于通孔140’内侧并连接到芯片焊垫110上部的多个柱状体、与多个柱状体连接并位于高分子凸块层140顶部的平面部。基于此，可有效扩大金属粘合层150和芯片焊垫110之间的粘合面积，从而改善电特性，防止部分电应力集中引起的劣化。另外，基于多个柱状体的设置，使高分子凸块层140的高度提高到期望的高度，使得通孔140’的纵横比提高，从而有效消除电路断路问题。
图5为本发明中的金属粘合层150的一示例平面图，由图可知，在金属粘合层150中形成有3个柱状体，但在实际应用时，不限于此，可以形成不同数量的柱状体。
图6为本发明中的金属粘合层150的另一示例平面图，由图可知，在金属粘合层150中形成有位于芯片焊垫110中间部位的大尺寸柱体，及围绕于大尺寸柱体周围的小尺寸柱体，为便于描述及图示，在图6中，仅示出5个小尺寸柱体。基于此，不仅有利于防止断路问题和劣化问题，还有利于缓冲上部冲击；即在印刷电路板180上粘贴本发明所提供的封装结构时，其产生的物理和热冲击可被小尺寸柱体体吸收，从而防止大尺寸柱体崩塌。在此，“大尺寸”及“小尺寸”仅为相对而言的尺寸，并不限定具体尺寸。
在上述金属粘合层150的上部形成焊接凸块160，该焊接凸块160上部与印刷电路板180的电极端子170接触。
具体，在以现有半导体基板120与印刷电路板180之间的距离为基准时，基于上述高分子凸块层140的设置，可形成以较小的焊接凸块160实现半导体基板120与印刷电路板180之间的连接，从而有效缩小电极端子170与金属粘合层150之间的距离，以达到微间距连接的效果。此外，上述高分子凸块层140可以缓冲焊接凸块160下部的应力，从而提高封装的可靠性。
综上可知，与现有焊线方式的半导体封装相比，电信号的移动距离缩短，有利于高速化，同时也能够减小半导体封装的尺寸，具有有利于产品小型化的优势。
另外，请参阅图7（图7a-图7h）所示，为实现上述公开的一种半导体封装结构的制造流程图，由图可知，一种半导体封装结构的制造方法包括如下步骤
首先，如图7a所示，通过重新布线的方式，在半导体基板220表面形成芯片焊垫210，并在芯片焊垫210上部形成保护膜230，蚀刻上述保护膜230的一部分，使得芯片焊垫210部分露出。
接下来，如图7b所示，在上述形成的芯片焊垫210和保护膜230上部涂覆形成感光性或非感光性的高分子凸块层240，并在其内部形成与保护膜230蚀刻部位相对应的通孔240’；高分子凸块层240形成后，将其进行灰化，去除高分子凸块层240的残渣。基于此，提高该高分子凸块层240与后续金属粘合层250的粘合力。
然后，如图7c所示，在高分子凸块层240表面、保护膜230上部和芯片焊垫210上部涂覆形成金属粘合层250，并通过溅射、热沉积或电子束沉积的处理，使金属粘合层250的厚度沉积至100Å-20000Å。
上述，金属粘合层250采用与高分子凸块层240之间具有良好润湿性的材料制成，具体通过钛或钛合金、铬或铬合金、镍或镍合金、铜或铜合金、铝或铝合金、金或金合金、钒或钒合金中的至少一种材质构成，且其结构至少包括一层单层结构。
再然后，如图7d所示，在金属粘合层250上部涂覆光阻260，通过选择性透光/遮光的光罩进行局部曝光；具体，根据光阻260类型，选用不同规格的光罩，光刻出金属凸块270形成区域；局部曝光后，对光阻260进行显影，暴露金属粘合层250。
对显影区域进行灰化，以去除光阻260残渣。
接下来，如图7e所示，在上述光阻260显影后暴露的金属粘合层250上通过电镀或无电解电镀的方法形成金属凸块270，如图7f所示，并在金属凸块270上形成焊接凸块280；具体，通过金属凸块270即可形成金属粘合层250内与芯片焊垫210连接的多个柱状体、及与焊接凸块280连接的平面部。
之后，如图7g所示，去除上述感光性光阻260，如图7h所示，以上述焊接凸块280作为掩模，蚀刻金属粘合层250，获得完整半导体封装结构。
最后，针对上述完整的半导体封装结构，将其与印刷电路板连接的方式为：将上述焊接凸块280和印刷电路板的电极端子对齐，通过热压合方法使焊接凸块280上部和印刷电路板的电极端子接触。上述印刷电路板的电极端子与焊接凸块280上表面在100℃至400℃的温度下压合键合。此外，通过在半导体基板220和印刷电路板之间进行底部填充，提高接触可靠性。
另外，请参阅图8所示为：晶圆级芯片尺寸封装中重新布线的焊垫上，采用本发明技术的半导体封装焊接凸块的剖面图，表明本发明的凸块比传统的凸块占用面积小，有利于微间距连接。
上述本发明的半导体封装制造方法，仅说明通过电解电镀法或无电解电镀法形成凸块的例子，但不限于此。另外，还可采用Au stud方法/stencil print方法等。
综上，在芯片焊垫上部涂上感光性或非感光性高分子凸块层，提高焊接凸块的stand-off，实现微间距，同时提高粘合可靠性的结构，在不偏离本发明技术思想的范围内，会有多样的变化。
如上所述，本发明的半导体封装凸块，以及采用此凸块的半导体封装和制造方法，通过在半导体基板的焊垫上部涂上高分子凸块层实现，与传统技术制作的金属凸块相比，提高了焊接凸块的stand-off，实现了微间距，使半导体基板实现轻薄短小以及多引脚。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (10)

1.一种半导体封装结构，其特征在于，所述半导体封装结构包括：
设有芯片焊垫的半导体基板；
形成于所述芯片焊垫上的高分子凸块层，且所述高分子凸块层内设有多个可暴露所述芯片焊垫的通孔；
形成于所述高分子凸块层上的金属粘合层，且所述金属粘合层包括位于通孔内侧并连接到所述芯片焊垫上的多个柱状体、与多个柱状体连接并位于所述高分子凸块层顶部的平面部；
与所述金属粘合层的平面部相连的焊接凸块。
2.如权利要求1所述的一种半导体封装结构，其特征在于：所述半导体封装结构还包括形成于所述半导体基板上的多孔保护膜，所述保护膜用于部分覆盖所述芯片焊垫，且所述保护膜的孔与所述通孔一一对应。
3.如权利要求2所述的一种半导体封装结构，其特征在于：所述保护膜的孔径不小于所述通孔孔径。
4.如权利要求1所述的一种半导体封装结构，其特征在于：所述金属粘合层至少包括一层单层结构。
5.如权利要求4所述的一种半导体封装结构，其特征在于：所述金属粘合层采用金属或金属合金制成，且金属至少采用钛、镍、铜、铬、金、铝、钒、铋中的一种。
6.如权利要求1所述的一种半导体封装结构，其特征在于：所述金属粘合层的厚度为100Å-20000Å。
7.如权利要求1所述的一种半导体封装结构，其特征在于：所述高分子凸块层由有机物材料和无机物材料混合制成；其中，所述有机物材料包括感光性或非感光性的聚酰亚胺、苯并环丁烯、环氧树脂、硅树脂。
8.如权利要求7所述的一种半导体封装结构，其特征在于：所述高分子凸块层采用介电常数大于1的材料制成。
9.如权利要求1所述的一种半导体封装结构，其特征在于：所述柱状体包括中间部位形成的第一柱体、及以环形阵列的方式均匀分布于第一柱体周围的第二柱体，且所述第二柱体直径小于所述第一柱体直径。
10.如权利要求1-9中任意一项所述的一种半导体封装结构的制造方法，其特征在于，包括如下步骤：
S1.基于重新布线在半导体基板表面形成芯片焊垫，并在芯片焊垫上部形成保护膜，蚀刻所述保护膜，使得芯片焊垫部分露出；
S2.在步骤S1中形成的芯片焊垫和保护膜上部涂覆形成感光性或非感光性的高分子凸块层，并在其内部形成与保护膜蚀刻部位相对应的通孔；高分子凸块层形成后，将其进行灰化，去除高分子凸块层的残渣；
S3.在高分子凸块层表面、保护膜上部和芯片焊垫上部涂覆形成金属粘合层，并通过溅射、热沉积或电子束沉积的处理，使金属粘合层的厚度沉积至100Å-20000Å；
S4.在金属粘合层上部涂覆光阻，并通过选择性透光/遮光的光罩进行局部曝光，以光刻出焊接凸块形成区域；局部曝光后，对光阻进行显影，暴露金属粘合层；
S5.对显影区域进行灰化，以去除光阻残渣；
S6.在上述光阻显影后暴露的金属粘合层上通过电镀或无电解电镀的方法形成金属凸块，并在金属凸块上形成焊接凸块，所述金属凸块包括与芯片焊垫连接的多个柱状体、及与焊接凸块连接的平面部；
S7.去除感光性光阻，并以焊接凸块作为掩模，蚀刻金属粘合层，获得完整半导体封装结构。
CN202010658821.XA 2020-07-09 2020-07-09 一种半导体封装结构及其制造方法 Pending CN111682006A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010658821.XA CN111682006A (zh) 2020-07-09 2020-07-09 一种半导体封装结构及其制造方法
PCT/CN2020/126415 WO2022007267A1 (zh) 2020-07-09 2020-11-04 一种半导体封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010658821.XA CN111682006A (zh) 2020-07-09 2020-07-09 一种半导体封装结构及其制造方法

Publications (1)

Publication Number Publication Date
CN111682006A true CN111682006A (zh) 2020-09-18

Family

ID=72457324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010658821.XA Pending CN111682006A (zh) 2020-07-09 2020-07-09 一种半导体封装结构及其制造方法

Country Status (2)

Country Link
CN (1) CN111682006A (zh)
WO (1) WO2022007267A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885825A (zh) * 2021-01-21 2021-06-01 Tcl华星光电技术有限公司 一种led面板及led面板的制备方法
WO2022007267A1 (zh) * 2020-07-09 2022-01-13 江苏纳沛斯半导体有限公司 一种半导体封装结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273547A (ja) * 2006-03-30 2007-10-18 Nec Corp 半導体素子及び半導体装置
US20090014871A1 (en) * 2007-07-13 2009-01-15 Infineon Technologies Ag Semiconductor device
CN101364586A (zh) * 2007-08-10 2009-02-11 全懋精密科技股份有限公司 封装基板结构及其制作方法
CN107204316A (zh) * 2016-03-16 2017-09-26 三星电子株式会社 能够分散应力的半导体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102790016B (zh) * 2011-05-16 2014-10-15 颀邦科技股份有限公司 凸块结构及制造工艺
CN102790035B (zh) * 2011-05-17 2015-02-18 颀邦科技股份有限公司 凸块结构及工艺
TWI502691B (zh) * 2011-11-18 2015-10-01 Chipmos Technologies Inc 導電結構及其形成方法
CN111682006A (zh) * 2020-07-09 2020-09-18 江苏纳沛斯半导体有限公司 一种半导体封装结构及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273547A (ja) * 2006-03-30 2007-10-18 Nec Corp 半導体素子及び半導体装置
US20090014871A1 (en) * 2007-07-13 2009-01-15 Infineon Technologies Ag Semiconductor device
CN101364586A (zh) * 2007-08-10 2009-02-11 全懋精密科技股份有限公司 封装基板结构及其制作方法
CN107204316A (zh) * 2016-03-16 2017-09-26 三星电子株式会社 能够分散应力的半导体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022007267A1 (zh) * 2020-07-09 2022-01-13 江苏纳沛斯半导体有限公司 一种半导体封装结构及其制造方法
CN112885825A (zh) * 2021-01-21 2021-06-01 Tcl华星光电技术有限公司 一种led面板及led面板的制备方法

Also Published As

Publication number Publication date
WO2022007267A1 (zh) 2022-01-13

Similar Documents

Publication Publication Date Title
US7977789B2 (en) Bump with multiple vias for semiconductor package and fabrication method thereof, and semiconductor package utilizing the same
JP4698125B2 (ja) バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ
US7112524B2 (en) Substrate for pre-soldering material and fabrication method thereof
US7670876B2 (en) Integrated circuit device with embedded passive component by flip-chip connection and method for manufacturing the same
KR100597993B1 (ko) 반도체 패키지용 범프, 그 범프를 적용한 반도체 패키지 및 제조방법
US20170301645A1 (en) Method and Apparatus for Connecting Packages onto Printed Circuit Boards
US20060244140A1 (en) Conductive bump structure of circuit board and method for forming the same
US7084498B2 (en) Semiconductor device having projected electrodes and structure for mounting the same
US20080230925A1 (en) Solder-bumping structures produced by a solder bumping method
KR101095409B1 (ko) 반도체 장치
KR20140012689A (ko) 지지 터미널 패드를 갖는 반도체 칩
US6358836B1 (en) Wafer level package incorporating elastomeric pads in dummy plugs
JP2001110831A (ja) 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
US20120326299A1 (en) Semiconductor chip with dual polymer film interconnect structures
CN111682006A (zh) 一种半导体封装结构及其制造方法
WO2007064073A1 (en) Bump with multiple vias for semiconductor package, method of fabrication method thereof, and semiconductor package using the same
US6539624B1 (en) Method for forming wafer level package
US8048776B2 (en) Semiconductor device and method of supporting a wafer during backgrinding and reflow of solder bumps
KR100790527B1 (ko) 웨이퍼레벨 패키지 및 그 제조 방법
US20040266066A1 (en) Bump structure of a semiconductor wafer and manufacturing method thereof
US11508649B2 (en) Semiconductor package including substrate with outer insulating layer
KR100693207B1 (ko) 플립 칩 기법을 이용한 이미지 센서 패키지 및 그 제조 방법
US20070080452A1 (en) Bump structure and its forming method
KR100597995B1 (ko) 반도체 패키지용 범프 및 제조 방법, 이를 이용한 반도체패키지
JP4015660B2 (ja) 半導体装置の実装構造体

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200918

RJ01 Rejection of invention patent application after publication