JP2841825B2 - 混成集積回路 - Google Patents

混成集積回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、混成集積回路に関し、特に複数個の半導体
素子が配線基板に搭載されてなる混成集積回路に関す
る。
〔従来の技術〕
近年、電子機器の高密度化や高機能化の進展は著し
く、そこに用いられる混成集積回路についても高密度化
や高機能化が進められている。混成集積回路において特
にそこに搭載される半導体素子の実装密度を高める技術
として、第３図に示すようなワイヤボンディング技術が
実施されている。第３図において、半導体素子１が配線
基板２に搭載され、半導体素子１と配線基板２の接続は
金属細線３を介してなされる。このワイヤボンディング
技術においては、配線基板上に、裸の半導体素子を直接
搭載しているので、外装された半導体装置を半田付実装
する場合に比較して実装密度が向上することは明らかで
ある。
上述したワイヤボンディング技術より、さらに実装密
度を高め技術として、第４図に示すようなフリップチッ
プ技術が知られている。第４図において、半導体素子４
は配線基板５に搭載され、半導体素子４と配線基板５の
接続は半導体素子４にあらかじめ形成された半田バンプ
６を介してなされる。このフリップチップ技術において
は、ワイヤボンディング技術の場合に半導体素子の周囲
に設けられていた接続領域が、半導体素子の真下に設け
られるため半導体素子の実装面積は半導体素子自身の面
積と同一寸法となる。
〔発明が解決しようとする課題〕
上述した従来の混成集積回路では、単位面積当りの半
導体素子の実装密度は向上するものの半導体素子の両面
実装を実現するためには以下のような問題点があった。
ワイヤボンディング技術においては、通常配線基板を下
地加熱により昇温する必要があるので両面実装は実用上
困難である。また、フリップチップ技術においては、雰
囲気加熱を行うことにより両面実装を行うことは可能で
あるが、片側の面に搭載される半導体素子と他方の面に
搭載される半導体素子の半田バンプは異なる融点の半田
材料で形成する必要がある。
〔課題を解決するための手段〕
本発明の混成集積回路は、従来困難であった半導体素
子の両面実装を容易に実現させるために、少なくとも１
個の半導体素子がワイヤボンディング技術で配線基板の
片面に搭載され、前記配線基板の反対側の面に他の少な
くとも１個の半導体素子がフリップチップ技術により搭
載されている構造を備えている。
〔実施例〕
次に本発明について図面を参照して説明する。第１図
は本発明の第１の実施例の混成集積回路の断面図であ
る。厚膜印刷基板10の片方の面に半導体素子11が例えば
銀／エポキシペースト12により厚膜印刷基板10に設けら
れた搭載ランド13に接着されており、半導体素子11に設
けられた電極パッド14と厚膜印刷基板10に設けられた接
続ランド15が例えば30μｍ径の金線16で接続されてい
る。半導体素子11および金線16を保護するために例えば
フェノール系樹脂17による被覆がなされている。一方、
厚膜印刷基板10の反対側の面には接続ランド18と保護ガ
ラス層19が設けられており、半導体素子20が半導体素子
20に設けられた例えば鉛−スズ共晶半田からなる半田バ
ンプ21を介して接続されている。
本実施例において、半導体素子11の搭載により占有さ
れる領域は、半導体素子11自身の寸法2.5mm角の部分、
その周囲2mmの範囲に設けられた接続ランド15の部分、
さらにその周囲1mmの範囲まで被覆するフェノール系樹
脂17の塗布領域であり、およそ70mm2の面積を占有す
る。一方半導体素子20の搭載により占有される領域は半
導体素子20自身の寸法4.5mm角の部分のみであり、およ
そ20mm2の面積を占有する。すなわち、4.5mm角の半導体
素子20を、2.5m角の半導体素子11の搭載部分の裏面にフ
リップチップ技術により搭載することにより、半導体素
子11の搭載領域内に半導体素子20を搭載することが可能
になった。また、本実施例においてワイヤボンディング
技術による半導体素子の搭載は従来の片面実装における
方法と実質上同一の方法であり、反対面のフリップチッ
プ技術による半導体素子の搭載は、半田バンプのリフロ
ー工程を例えば蒸気相加熱方式等の雰囲気加熱方式で行
うことにより、半導体素子の両面実装を容易に実現する
ことができる。
第２図は本発明の第２の実施例の混成集積回路の断面
図である。厚膜印刷基板10aの片方の面にトランジスタ
素子11aが搭載され30μｍ径の金線16で接続されてい
る。反対側の面にはゲートアレイ素子20aが半田バンプ2
1を介して接続されており、さらにチップコンデンサ22
が鉛−スズ共晶合金からなる半田23によって接続されて
いる。本実施例において、トランジスタ素子11aは、コ
レクタ接続を素子の裏面からとる必要があるため、ワイ
ヤボンディング技術により搭載している。一方、ゲート
アレイ素子20aは接続端子数が多いことから、フリップ
チップ技術を採用することにより、ワイヤボンディング
技術の場合に比較して搭載占有領域を著しく縮小できる
メリットがある。さらに、半田バンプのリフロー工程に
おいてチップコンデンサ22の半田付けを同時に行うこと
によって、能動素子と受動素子の高密度実装を一括処理
で行っている。
〔発明の効果〕
以上説明したように本発明は、複数個の半導体素子が
配線基板に搭載されてなる混成集積回路において少なく
とも１個の半導体素子がワイヤボンディング技術で配線
基板の片面に搭載され、前記配線基板の反対側の面に他
の少なくとも１個の半導体素子がフリップチップ技術に
より搭載されている構造を備えているので、従来の混成
集積回路では困難であった裸の半導体素子の両面実装を
容易に実現することができるという効果を有する。また
ワイヤボンディング技術とフリップチップ技術を併用し
ているので、個々の半導体素子の有する特性に応じて最
適な搭載技術を選択することが可能になるという効果を
有する。
【図面の簡単な説明】
第１図は本発明の第１の実施例の混成集積回路の断面
図、第２図は本発明の第２の実施例の混成集積回路の断
面図、第３図はワイヤボンディング技術を示す断面図、
第４図はフリップチップ技術を示す断面図である。 １……半導体素子、２……配線基板、３……金属細線、
４……半導体素子、５……配線基板、６……半田バン
プ、10,10a……厚膜印刷基板、11,20……半導体素子、1
1a……トランジスタ素子、20a……ゲートアレイ素子、1
6……金線、21……半田バンプ、22……チップコンデン
サ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数個の半導体素子が配線基板に搭載され
    てなる混成集積回路において、少なくとも１個の半導体
    素子がワイヤボンディング技術で配線基板の片面に搭載
    され、前記配線基板反対側の面に他の少なくとも１個の
    半導体素子がフリップチップ技術により搭載されている
    構造を備えていることを特徴とする混成集積回路。
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