JPH06208130A

JPH06208130A - 液晶表示装置

Info

Publication number: JPH06208130A
Application number: JP245293A
Authority: JP
Inventors: Katsuhiko Shoda; 克彦鎗田; Kaoru Hasegawa; 薫長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-01-11
Filing date: 1993-01-11
Publication date: 1994-07-26

Abstract

(57)【要約】【構成】薄膜トランジスタ（ＴＦＴ）のゲート電極（Ｇ
Ｔ）を兼用する走査信号線（ＧＬ）にバイパス（ＧＢ
Ｐ）を各画素毎に設け、走査信号線（ＧＬ）とバイパス
（ＧＢＰ）とにより外部回路と接続された閉ループを各
画素毎に形成し、映像信号線（ＤＬ）は閉ループと複数
箇所で交差し、画素電極（ＩＴＯ１）を一方の電極と
し、隣の画素のバイパス（ＧＢＰ）を他方の電極とする
保持容量素子（Ｃａｄｄ）を形成してバイパス（ＧＢ
Ｐ）と保持容量素子（Ｃａｄｄ）とを兼用し、かつ、す
べての画素の薄膜トランジスタ（ＴＦＴ）において、映
像信号線（ＤＬ）と一体となったドレイン電極（ＳＤ
１）に対してソース電極（ＳＤ２）を同じ向きに配置し
た構成。【効果】開口率向上、線欠陥の完全修正可能、保持容量
素子部の短絡による点欠陥修正可能、薄膜トランジスタ
の特性のばらつきの防止。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタと画
素電極とを一画素の構成要素とするアクティブ・マトリ
クス方式の液晶表示装置に係り、特に、信号線にバイパ
スを設けることにより短絡や断線による表示画面の欠陥
を修正できる技術に関する。

【０００２】

【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比 1.0）されているので、時分割駆動
方式を採用している、いわゆる単純マトリクス方式と比
べてアクティブ方式はコントラストが良く、特にカラー
液晶表示装置では欠かせない技術となりつつある。スイ
ッチング素子として代表的なものとしては薄膜トランジ
スタ（ＴＦＴ）がある。

【０００３】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、例えば「冗長
構成を採用した12.5型アクティブ・マトリクス方式カラ
ー液晶ディスプレイ」、日経エレクトロニクス、頁193
〜210、1986年12月15日、日経マグロウヒル社発行、や
特開昭６１−１５１５１６号公報で知られている。

【０００４】液晶表示部（液晶表示パネル）は、液晶層
を基準として下部透明ガラス基板上に薄膜トランジス
タ、透明画素電極、薄膜トランジスタの保護膜、液晶分
子の向きを設定するための下部配向膜を順次設けた下部
透明基板と、上部透明ガラス基板上にブラックマトリク
ス、カラーフィルタ、カラーフィルタの保護膜、共通透
明画素電極、上部配向膜を順次設けた上部透明基板とを
互いの配向膜が向き合うように重ね合わせ、基板の縁周
囲に配置したシール材によって両基板を接着すると共に
両基板の間に液晶を封止し、さらに両基板の外側に偏光
板を設置または貼り付けて構成されている。なお、一方
の基板側にはバックライトが配置される。

【０００５】また、液晶表示部は、水平方向に延在し、
かつ垂直方向に複数本配置された走査信号線と、垂直方
向に延在し、かつ水平方向に複数本配置された映像信号
線と、隣接する２本の上記走査信号線と隣接する２本の
上記映像信号線との交差領域内にそれぞれ配置された薄
膜トランジスタと画素電極とを有し、上記薄膜トランジ
スタと上記画素電極とを一画素の構成要素としている。

【０００６】

【発明が解決しようとする課題】垂直に交差する走査信
号線と映像信号線との交差部、あるいは走査信号線と映
像信号線とが重ね合わせられた部分（すなわち、薄膜ト
ランジスタ部において、走査信号線と一体であるゲート
電極と、映像信号線と一体であるドレイン電極とが重ね
合わせられた部分）においては、絶縁層を介して走査信
号線と映像信号線、あるいはゲート電極とソースまたは
ドレイン電極とが絶縁されているが、絶縁膜のピンホー
ルや異物、段差等が原因となって、走査信号線と映像信
号線、あるいはゲート電極とソースまたはドレイン電極
との短絡、または映像信号線や走査信号線の断線が発生
し、表示画面において縦横十字形の線欠陥が発生する問
題がある。後者の部分における短絡、すなわち、薄膜ト
ランジスタ部のゲート電極とソースまたはドレイン電極
との短絡の方は、その短絡部の両側をレーザを用いて切
断することにより、線欠陥を点欠陥に修正することはで
きるが、走査信号線と映像信号線との交差部における短
絡または断線による線欠陥は修正できない。

【０００７】なお、短絡や断線が発生した場合に修正可
能なように走査信号線または映像信号線の本来の信号線
にバイパス（副行路）を設け、短絡が発生すると本来の
信号線またはバイパスのいずれか一方の適宜の箇所を切
断して短絡部を電気的に切離し、線欠陥を修正する構造
が提案されている。信号線かバイパスのいずれかに断線
が発生した場合は、断線していない方の線に信号が流れ
るので、修正は不要である。これらは、例えば、特開昭
６１−２４９０７８、特開昭６３−２２１３２５、実公
平４−１９５３０、特公平４−３５０５０、特開平１−
１３４３４１、特開平１−１３４３４２、特開平１−１
３４３４３、特開平１−１３４３４４、特開平１−１３
４３４５、特開平１−２８４８３１、および特開平２−
２５２１号公報に記載されている。しかし、これらすべ
ての装置では、保持容量素子を備えていない。保持容量
素子は、液晶の寿命の低下と、液晶表示画面の切り替え
時に前の画像が残るいわゆる焼き付きの原因となる、薄
膜トランジスタのスイッチング時に液晶に加わる直流成
分を低減できる。また、保持容量素子は放電時間を長く
する作用もあり、薄膜トランジスタがオフした後の映像
情報を長く蓄積する。

【０００８】また、特開昭６４−６２６１７号公報で
は、バイパスと保持容量素子を設けた装置が記載されて
いる。しかし、この装置では、バイパスの部分に保持容
量素子を設けていない。したがって、保持容量素子部に
短絡が発生した場合、該短絡部の修正を行なうことがで
きず、また、バイパスと保持容量素子を兼用しない構造
なので、開口率が低い。

【０００９】本発明の目的は、走査信号線と映像信号線
との交差部や重ね合わされた部分のどの箇所において短
絡や断線が発生しても、線欠陥を完全に修正できる液晶
表示装置を提供することにある。

【００１０】また、本発明の他の目的は、液晶の寿命の
低下と画面の焼き付きの原因となる直流成分を低減で
き、かつ放電時間を長くできる保持容量素子を備えると
ともに、保持容量素子部に発生した短絡の修正を行なう
ことができる液晶表示装置を提供することにある。

【００１１】さらに、本発明の他の目的は、バイパスと
保持容量素子とを兼用することにより、開口率を向上で
きる液晶表示装置を提供することにある。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、上記薄膜トランジスタのゲート電極を
兼用する上記走査信号線にバイパスを各画素毎に設
け、上記走査信号線と上記バイパスとにより外部回路と
接続された閉ループを各画素毎に形成し、上記映像信
号線は上記閉ループと複数箇所で交差し、かつ、上記
画素電極を一方の電極とし、隣の上記画素の上記バイパ
スを他方の電極とする保持容量素子を形成して上記バ
イパスと上記保持容量素子とを兼用した液晶表示装置を
提供する。

【００１３】また、本発明は、すべての上記画素の上
記薄膜トランジスタにおいて、上記映像信号線と一体と
なったドレイン電極に対してソース電極を同じ向きに配
置した液晶表示装置を提供する。

【００１４】

【作用】本発明では、走査信号線と薄膜トランジスタ
のゲート電極とを兼用したので、開口率を向上できる。

【００１５】走査信号線にバイパスを各画素毎に設
け、走査信号線とバイパスとにより外部回路と接続され
た閉ループを各画素毎に形成したので、閉ループに短絡
が生じた場合、レーザ等を用いて閉ループのどこを切断
しても外部回路に接続され、線欠陥を修正できる。な
お、閉ループを構成する走査信号線に断線が発生して
も、走査信号はバイパスを通り、線欠陥は発生しない。
また、閉ループを構成するバイパスに断線が発生して
も、走査信号は走査信号線の主行路を通り、線欠陥は発
生しない。

【００１６】映像信号線を閉ループと複数箇所で交差
させたので、走査信号線と映像信号線との該複数箇所の
交差部や重ね合わされた部分（すなわち、薄膜トランジ
スタ部において、走査信号線と一体であるゲート電極
と、映像信号線と一体であるドレイン電極とが重ね合わ
せられた部分）のどの箇所において短絡が発生しても短
絡部の両側の閉ループを切断することにより線欠陥を完
全に修正できる。

【００１７】画素電極を一方の電極とし、隣の画素の
バイパスを他方の電極とする保持容量素子を形成したの
で、保持容量素子部に短絡が発生した場合、該短絡部の
両側のバイパスを切断することにより、短絡部は電気的
に切り離され、保持容量素子部の短絡による点欠陥を修
正できる。

【００１８】バイパスと保持容量素子とを兼用したの
で、開口率を向上できる。

【００１９】すべての上記画素の上記薄膜トランジス
タにおいて、上記映像信号線と一体となったドレイン電
極に対してソース電極を同じ向きに配置したので、水平
方向または垂直方向への薄膜トランジスタ形成用マスク
の合わせずれが生じても、薄膜トランジスタのソースま
たはドレイン電極の重なり具合の変化がすべての画素に
ついて同様になるので、薄膜トランジスタの特性のばら
つきを防止できる。

【００２０】

【実施例】

（アクティブ・マトリクス液晶表示装置）以下、アクテ
ィブ・マトリクス方式のカラー液晶表示装置にこの発明
を適用した実施例を説明する。なお、以下説明する図面
で、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２１】図１は本発明の第１の実施例のアクティブ
・マトリクス方式カラー液晶表示装置の一画素とその周
辺を示す平面図、図２は図１の３−３切断線における断
面を示す図、図３は図１の４−４切断線における断面図
である。また、図４には図１に示す画素を複数配置した
ときの平面図を示す。

【００２２】（画素配置）図１において、ＴＦＴは薄膜
トランジスタ、ＩＴＯ１は透明画素電極、ＧＬは走査信
号線、ＧＢＰは走査信号線ＧＬのバイパス（副行路）、
ＤＬは映像信号線、ＳＨ１、ＳＨ２、ＳＨ３は短絡（ま
たは断線）が発生して線欠陥が発生しやすい部分（短絡
発生部と称す）で、ＳＨ１は走査信号線ＧＬと映像信号
線ＤＬとが交差する第１の交差部、ＳＨ２は走査信号線
ＧＬのバイパスＧＢＰと映像信号線ＤＬとが交差する第
２の交差部、ＳＨ３は走査信号線ＧＬと映像信号線ＤＬ
とが重ね合わせられた部分、すなわち、薄膜トランジス
タＴＦＴにおいて、走査信号線ＧＬと一体であるゲート
電極ＧＴと、映像信号線ＤＬと一体であるドレイン電極
ＳＤ１とが重ね合わせられた部分である。ＲＴＬ１、Ｒ
ＴＬ２、ＲＴＬ３はレーザを用いて切断するレーザトリ
ミング部である。なお、図１では、理解しやすいよう
に、走査信号線ＧＬには右上がりの斜線を付し、映像信
号線ＤＬには右下がりの斜線を付した。

【００２３】図１に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃadd（あとで詳細に説明する）を含む。走査信号線Ｇ
Ｌは列方向に延在し、行方向に複数本配置されている。
映像信号線ＤＬは行方向に延在し、列方向に複数本配置
されている。

【００２４】本実施例では、図１に示すように、各画素
毎に、走査信号線ＧＬにバイパスＧＢＰを設け、このバ
イパスＧＢＰは走査信号線ＧＬと映像信号線ＤＬとの第
１の交差部ＳＨ１の上流側で走査信号線ＧＬから分岐
し、バイパスＧＢＰと映像信号線ＤＬとの第２の交差部
ＳＨ２および薄膜トランジスタＴＦＴの下流側で走査信
号線ＧＬに合流している。

【００２５】すなわち、本実施例では、図１に示すよう
に、走査信号線ＧＬと薄膜トランジスタＴＦＴのゲー
ト電極ＧＴとを兼用したので、開口率を向上できる。

【００２６】走査信号線ＧＬにバイパスＧＢＰを各画
素毎に設け、走査信号線ＧＬとバイパスＧＢＰとにより
外部回路と接続された閉ループを各画素毎に形成したの
で、閉ループに短絡が生じた場合、レーザ等を用いて閉
ループのどこを切断しても外部回路に接続され、線欠陥
を修正できる。なお、閉ループを構成する走査信号線Ｇ
Ｌに断線が発生しても、走査信号はバイパスＧＢＰを通
り、線欠陥は発生しない。また、閉ループを構成するバ
イパスＧＢＰに断線が発生しても、走査信号は走査信号
線ＧＬの主行路を通り、線欠陥は発生しない。

【００２７】映像信号線ＤＬを閉ループと２箇所で交
差させたので、走査信号線ＧＬと映像信号線ＤＬとの該
２箇所の交差部や重ね合わされた部分（すなわち、薄膜
トランジスタＴＦＴ部において、走査信号線ＧＬと一体
であるゲート電極ＧＴと、映像信号線ＤＬと一体である
ドレイン電極ＳＤ１とが重ね合わせられた部分）のどの
箇所において短絡が発生しても短絡部の両側の閉ループ
を切断することにより線欠陥を完全に修正できる。

【００２８】すなわち、第１に、第１の交差部ＳＨ１で
走査信号線ＧＬと映像信号線ＤＬとの短絡が発生した場
合には、第１の交差部ＳＨ１の両側（第１の交差部ＳＨ
１の上流側および下流側）の走査信号線ＧＬをレーザを
用いてレーザトリミング部ＲＴＬ１、ＲＴＬ２で示すよ
うに切断することにより、短絡部は電気的に切り離さ
れ、かつ、走査信号はバイパスＧＢＰを通り、線欠陥を
修正することができる。また、第１の交差部ＳＨ１で断
線が発生しても、走査信号はバイパスＧＢＰを通り、線
欠陥は発生しない。

【００２９】第２に、第２の交差部ＳＨ２で走査信号線
ＧＬと映像信号線ＤＬとの短絡が発生した場合には、第
２の交差部ＳＨ２の両側（第２の交差部ＳＨ２の上流側
および下流側）のバイパスＧＢＰをレーザを用いてレー
ザトリミング部ＲＴＬ３、ＲＴＬ４で示すように切断す
ることにより、短絡部は電気的に切り離され、かつ、走
査信号は走査信号線ＧＬの主行路を通り、線欠陥を修正
することができる。また、第２の交差部ＳＨ２で断線が
発生しても、走査信号は走査信号線ＧＬの主行路を通
り、線欠陥は発生しない。

【００３０】第３に、薄膜トランジスタＴＦＴにおい
て、走査信号線ＧＬと一体であるゲート電極ＧＴと、映
像信号線ＤＬと一体であるドレイン電極ＳＤ１との短絡
が発生した場合には、第１の交差部ＳＨ１および薄膜ト
ランジスタＴＦＴの両側（第１の交差部ＳＨ１の上流側
および薄膜トランジスタＴＦＴの下流側）の走査信号線
ＧＬをレーザを用いて例えばレーザトリミング部ＲＴＬ
１、ＲＴＬ５で示すように切断することにより、短絡部
（薄膜トランジスタＴＦＴ）は電気的に切り離され、か
つ、走査信号はバイパスＧＢＰを通り、この短絡した薄
膜トランジスタＴＦＴを有する画素の点欠陥で済み、線
欠陥を点欠陥に修正することができる。

【００３１】なお、走査信号線ＧＬと一体であるゲート
電極ＧＴと、映像信号線ＤＬと一体でないソース電極Ｓ
Ｄ２とが重ね合わせられた部分において短絡が発生した
場合には、この短絡した薄膜トランジスタＴＦＴを有す
る画素の点欠陥で済む。

【００３２】このように、走査信号線ＧＬと映像信号線
ＤＬが交差したり、ゲート電極ＧＴとドレイン電極ＳＤ
１が重なる部分ＳＨ１、ＳＨ２、ＳＨ３で短絡または断
線が発生して線欠陥が発生する場合でも、線欠陥を修正
することができ、線欠陥のない表示画面が得られ、液晶
表示装置の歩留りを向上させ、製造コストを下げること
ができる。なお、走査信号線ＧＬと映像信号線ＤＬある
いはバイパスＧＢＰとの２つの第１の交差部ＳＨ１、第
２の交差部ＳＨ２の両方に、短絡、断線が発生する確率
は低い。

【００３３】さらに、第２の交差部ＳＨ２で走査信号線
ＧＬと映像信号線ＤＬとの短絡が発生し、かつ、薄膜ト
ランジスタＴＦＴにおいて、ゲート電極ＧＴと映像信号
線ＤＬと一体であるドレイン電極ＳＤ１が重なる部分Ｓ
Ｈ３で、ゲート電極ＧＴとドレイン電極ＳＤ１との短絡
が発生した場合には、第２の交差部ＳＨ２の両側のバイ
パスＧＢＰと、ゲート電極ＧＴとドレイン電極ＳＤ１が
重なる部分ＳＨ３の左側の映像信号線ＤＬを、レーザを
用いてレーザトリミング部ＲＴＬ３、ＲＴＬ４、および
ＲＴＬ６で示すように切断することにより、２箇所の短
絡部は電気的に切り離され、かつ、走査信号は走査信号
線ＧＬの主行路を通り、線欠陥を点欠陥に修正すること
ができる。

【００３４】画素電極ＩＴＯ１を一方の電極とし、隣
の画素のバイパスＧＢＰを他方の電極とする保持容量素
子Ｃaddを形成したので、保持容量素子Ｃadd部に短絡が
発生した場合、該短絡部の両側のバイパスＧＢＰを切断
することにより、短絡部は電気的に切り離され、保持容
量素子Ｃadd部の短絡による点欠陥を修正できる。ま
た、保持容量素子Ｃaddを設けたので、液晶の寿命の低
下と、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きの原因となる、薄膜トランジスタＴＦＴの
スイッチング時に液晶に加わる直流成分を低減できる。
また、保持容量素子Ｃaddは放電時間を長くする作用も
あり、薄膜トランジスタＴＦＴがオフした後の映像情報
を長く蓄積する。

【００３５】バイパスＧＢＰと保持容量素子Ｃaddと
を兼用したので、開口率を向上できる。

【００３６】すべての画素の薄膜トランジスタＴＦＴ
の向きを同一にしたので、換言すると、すべての画素の
薄膜トランジスタＴＦＴにおいて、映像信号線ＤＬと一
体となったドレイン電極ＳＤ１に対してソース電極ＳＤ
２を同じ向きに配置したので、水平方向または垂直方向
への薄膜トランジスタＴＦＴの形成用マスクの合わせず
れが生じても、薄膜トランジスタＴＦＴのソースまたは
ドレイン電極ＳＤ１、ＳＤ２の重なり具合の変化がすべ
ての画素について同様になるので、薄膜トランジスタＴ
ＦＴの特性のばらつきを防止できる。例えば、薄膜トラ
ンジスタの映像信号線と一体となったドレイン電極に対
するソース電極の向きを走査信号線毎に互い違いになる
ように薄膜トランジスタを配置すると（すなわち、ある
走査信号線の画素の薄膜トランジスタのドレイン電極を
兼ねる映像信号線がその画素に対して左側にあり、その
次段の走査信号線の画素の薄膜トランジスタのドレイン
電極を兼ねる映像信号線が右側にある場合）、薄膜トラ
ンジスタ形成用マスクが水平方向にずれると、走査信号
線毎に薄膜トランジスタのソースまたはドレイン電極の
重なり具合の変化が逆になり、薄膜トランジスタの特性
のばらつきが生じるが、本実施例では、すべての薄膜ト
ランジスタＴＦＴの向きを同一としたので、これを防止
できる。

【００３７】なお、図４は、図１に示す画素を複数配置
した液晶表示部の部分平面図である。液晶表示部の各画
素は、図４に示すように、水平方向にも垂直方向にも直
線状に並んだ（ずれていない）ストライプ配置構造とな
っている。

【００３８】（表示部断面全体構造）図２に示すよう
に、液晶ＬＣを基準に下部透明ガラス基板ＳＵＢ１側に
は薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１
が形成され、上部透明ガラス基板ＳＵＢ２側にはカラー
フィルタＦＩＬ、遮光用ブラックマトリクスパターンＢ
Ｍが形成されている。下部透明ガラス基板ＳＵＢ１はた
とえば１.１mm程度の厚さで構成されている。また、透
明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディップ処
理等によって形成された酸化シリコン膜ＳＩＯが設けら
れている。このため、透明ガラス基板ＳＵＢ１、ＳＵＢ
２の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜ＳＩＯで覆うことができるので、その上にデポジ
ットされる走査信号線ＧＬ、遮光膜ＢＭ等の膜質を均質
に保つことができる。

【００３９】図示していないが、液晶封入口を除く透明
ガラス基板ＳＵＢ１、ＳＵＢ２の縁周囲全体に沿って液
晶ＬＣを封止するようにシール材が形成され。シール材
は例えばエポキシ樹脂から成る。上部透明ガラス基板Ｓ
ＵＢ２側の共通透明画素電極ＩＴＯ２は、少なくとも一
個所において、銀ペースト材によって下部透明ガラス基
板ＳＵＢ１側に形成された外部引出配線に接続されてい
る。この外部引出配線は後述するゲート端子ＧＴＭ、ド
レイン端子ＤＴＭと同一製造工程で形成される。

【００４０】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シール材の内側に形成される。偏光板ＰＯＬ１、Ｐ
ＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ１、上部透
明ガラス基板ＳＵＢ２の外側の表面に形成されている。
液晶ＬＣは液晶分子の向きを設定する下部配向膜ＯＲＩ
１と上部配向膜ＯＲＩ２との間に封入され、シール材に
よってシールされている。下部配向膜ＯＲＩ１は下部透
明ガラス基板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成
される。

【００４１】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００４２】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、その後下部透明ガラス基板ＳＵＢ１
と上部透明ガラス基板ＳＵＢ２とを重ね合わせ、下部透
明ガラス基板ＳＵＢ１と上部透明ガラス基板ＳＵＢ２と
の間に液晶ＬＣを封入することによって組み立てられ
る。

【００４３】（薄膜トランジスタＴＦＴ）薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。

【００４４】各画素の薄膜トランジスタＴＦＴは、ゲー
ト電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、intrinsi
c、導電型決定不純物がドープされていない）非晶質シ
リコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソー
ス電極、ドレイン電極ＳＤ１、ＳＤ２を有す。なお、ソ
ース、ドレインは本来その間のバイアス極性によって決
まるもので、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
ると理解されたい。しかし、以下の説明では、便宜上一
方をソース、他方をドレインと固定して表現する。

【００４５】すべての画素の薄膜トランジスタＴＦＴの
向きは、図４に示すように、同一になっている。すなわ
ち、すべての画素の薄膜トランジスタＴＦＴにおいて、
映像信号線ＤＬと一体となったドレイン電極ＳＤ１に対
してソース電極ＳＤ２が同じ向きに配置されている。し
たがって、水平方向または垂直方向への薄膜トランジス
タＴＦＴの形成用マスクの合わせずれが生じても、薄膜
トランジスタＴＦＴのソースまたはドレイン電極ＳＤ
１、ＳＤ２の重なり具合の変化がすべての画素について
同様になるので、薄膜トランジスタＴＦＴの特性のばら
つきを防止できる。

【００４６】なお、本実施例では、図１に示すように各
画素につき、１個の薄膜トランジスタＴＦＴをそれぞれ
設けたが、各画素において、それぞれ実質的に同一寸法
（チャネル長、チャネル幅が同じ）の薄膜トランジスタ
を２個（ＴＦＴ１、ＴＦＴ２とする）並べて配置しても
よい（３個以上配置してもよい）。この場合、透明画素
電極ＩＴＯ１は、薄膜トランジスタＴＦＴ１のソース電
極ＳＤ１および薄膜トランジスタＴＦＴ２のソース電極
ＳＤ１の両方に接続する。これにより、薄膜トランジス
タＴＦＴ１、ＴＦＴ２のうちの１個に欠陥が生じても、
その欠陥が表示画面上における線欠陥の発生等の副作用
をもたらす場合は、レーザ光等によって適切な箇所を切
断し、そうでない場合は他方の薄膜トランジスタが正常
に動作しているので放置すればよい。なお、２個の薄膜
トランジスタＴＦＴ１、ＴＦＴ２に同時に欠陥が発生す
ることは稀であり、このような冗長方式により点欠陥や
線欠陥の確率を極めて小さくすることができる。

【００４７】（ゲート電極ＧＴ）ゲート電極ＧＴは薄膜
トランジスタＴＦＴの能動領域を越えてるよう突出して
いる。薄膜トランジスタＴＦＴのゲート電極ＧＴは、一
体に（共通ゲート電極として）構成されており、走査信
号線ＧＬに連続して形成されている。本例では、ゲート
電極ＧＴは、単層の第２導電膜ｇ２で形成されている。
第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム（Ａｌ）膜を用い、１０００〜５５００Å程度の
膜厚で形成する。また、ゲート電極ＧＴ上にはＡｌの陽
極酸化膜ＡＯＦが設けられている。

【００４８】このゲート電極ＧＴは図２に示されている
ように、ｉ型半導体層ＡＳを完全に覆うよう（下方から
みて）それより大き目に形成される。したがって、下部
透明ガラス基板ＳＵＢ１の下方に蛍光灯等のバックライ
トＢＬを取り付けた場合、この不透明なＡｌからなるゲ
ート電極ＧＴが影となって、ｉ型半導体層ＡＳにはバッ
クライト光が当たらず、光照射による導電現象すなわち
薄膜トランジスタＴＦＴのオフ特性劣化は起きにくくな
る。なお、ゲート電極ＧＴの本来の大きさは、ソース電
極ＳＤ１とドレイン電極ＳＤ２との間をまたがるに最低
限必要な（ゲート電極ＧＴとソース電極ＳＤ１、ドレイ
ン電極ＳＤ２との位置合わせ余裕分も含めて）幅を持
ち、チャネル幅Ｗを決めるその奥行き長さはソース電極
ＳＤ１とドレイン電極ＳＤ２との間の距離（チャネル
長）Ｌとの比、すなわち相互コンダクタンスgmを決定す
るファクタＷ／Ｌをいくつにするかによって決められ
る。この液晶表示装置におけるゲート電極ＧＴの大きさ
はもちろん、上述した本来の大きさよりも大きくされ
る。

【００４９】（走査信号線ＧＬおよびバイパスＧＢＰ）
走査信号線ＧＬおよびそのバイパスＧＢＰは第２導電膜
ｇ２で構成されている。この走査信号線ＧＬおよびバイ
パスＧＢＰの第２導電膜ｇ２はゲート電極ＧＴの第２導
電膜ｇ２と同一製造工程で形成され、かつ一体に構成さ
れている。また、走査信号線ＧＬおよびバイパスＧＢＰ
上にもＡｌの陽極酸化膜ＡＯＦが設けられている。

【００５０】（絶縁膜ＧＩ）絶縁膜ＧＩは薄膜トランジ
スタＴＦＴのゲート絶縁膜として使用される。絶縁膜Ｇ
Ｉはゲート電極ＧＴおよび走査信号線ＧＬの上層に形成
されている。絶縁膜ＧＩはたとえばプラズマＣＶＤで形
成された窒化シリコン膜を用い、１２００〜２７００Å
の膜厚（この液晶表示装置では、２０００Å程度の膜
厚）で形成する。

【００５１】（ｉ型半導体層ＡＳ）ｉ型半導体層ＡＳ
は、薄膜トランジスタＴＦＴのチャネル形成領域として
使用される。ｉ型半導体層ＡＳは非晶質シリコン膜また
は多結晶シリコン膜で形成し、２００〜２２００Åの膜
厚（この液晶表示装置では、２０００Å程度の膜厚）で
形成する。

【００５２】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ₃Ｎ₄からなるゲート絶縁膜として使用され
る絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ装
置で、しかもそのプラズマＣＶＤ装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン（Ｐ）を２.５％ドープしたＮ(＋)型半導体層ｄ
０（図２）も同様に連続して２００〜５００Åの膜厚
（この液晶表示装置では、３００Å程度の膜厚）で形成
される。しかる後、下部透明ガラス基板ＳＵＢ１はＣＶ
Ｄ装置から外に取り出され、写真処理技術によりＮ(＋)
型半導体層ｄ０およびｉ型半導体層ＡＳは図２に示すよ
うに独立した島状にパターニングされる。

【００５３】ｉ型半導体層ＡＳは、走査信号線ＧＬと映
像信号線ＤＬとの交差部（クロスオーバ部）の両者間に
も設けられている。この交差部のｉ型半導体層ＡＳは交
差部における走査信号線ＧＬと映像信号線ＤＬとの短絡
を低減する。

【００５４】（透明画素電極ＩＴＯ１）透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００５５】透明画素電極ＩＴＯ１は第１導電膜ｄ１に
よって構成されており、この第１導電膜ｄ１はスパッタ
リングで形成された透明導電膜（Indium-Tin-Oxide Ｉ
ＴＯ：ネサ膜）からなり、１０００〜２０００Åの膜厚
（この液晶表示装置では、１４００Å程度の膜厚）で形
成される。

【００５６】（ソース電極ＳＤ１、ドレイン電極ＳＤ
２）薄膜トランジスタＴＦＴのソース電極ＳＤ１とドレ
イン電極ＳＤ２とは、図２に示すように、ｉ型半導体層
ＡＳ上にそれぞれ離隔して設けられている。

【００５７】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ(＋)型半導体層ｄ０に接触する下層側か
ら、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせ
て構成されている。ソース電極ＳＤ１の第２導電膜ｄ２
および第３導電膜ｄ３は、ドレイン電極ＳＤ２の第２導
電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成さ
れる。

【００５８】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの膜厚（この
液晶表示装置では、６００Å程度の膜厚）で形成する。
Ｃｒ膜は膜厚を厚く形成するとストレスが大きくなるの
で、２０００Å程度の膜厚を越えない範囲で形成する。
Ｃｒ膜はＮ(＋)型半導体層ｄ０との接触が良好である。
Ｃｒ膜は後述する第３導電膜ｄ３のＡｌがＮ(＋)型半導
体層ｄ０に拡散することを防止するいわゆるバリア層を
構成する。第２導電膜ｄ２として、Ｃｒ膜の他に高融点
金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイ
ド（ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を
用いてもよい。

【００５９】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの膜厚（この液晶表示装置では、
４０００Å程度の膜厚）に形成される。Ａｌ膜はＣｒ膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２および
映像信号線ＤＬの抵抗値を低減するように構成されてい
る。第３導電膜ｄ３として純Ａｌ膜の他にシリコンや銅
（Ｃｕ）を添加物として含有させたＡｌ膜を用いてもよ
い。

【００６０】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ(＋)型半導体層ｄ０が除去される。つまり、
ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０
は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフ
アラインで除去される。このとき、Ｎ(＋)型半導体層ｄ
０はその厚さ分は全て除去されるようエッチングされる
ので、ｉ型半導体層ＡＳも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。

【００６１】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
に接続されている。ソース電極ＳＤ１は、ｉ型半導体層
ＡＳ段差（第２導電膜ｇ２の膜厚、陽極酸化膜ＡＯＦの
膜厚、ｉ型半導体層ＡＳの膜厚およびＮ(＋)型半導体層
ｄ０の膜厚を加算した膜厚に相当する段差）に沿って構
成されている。具体的には、ソース電極ＳＤ１は、ｉ型
半導体層ＡＳの段差に沿って形成された第２導電膜ｄ２
と、この第２導電膜ｄ２の上部に形成した第３導電膜ｄ
３とで構成されている。ソース電極ＳＤ１の第３導電膜
ｄ３は第２導電膜ｄ２のＣｒ膜がストレスの増大から厚
く形成できず、ｉ型半導体層ＡＳの段差形状を乗り越え
られないので、このｉ型半導体層ＡＳを乗り越えるため
に構成されている。つまり、第３導電膜ｄ３は厚く形成
することでステップカバレッジを向上している。第３導
電膜ｄ３は厚く形成できるので、ソース電極ＳＤ１の抵
抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについても
同様）の低減に大きく寄与している。

【００６２】（保護膜ＰＳＶ１）薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００６３】（遮光膜ＢＭ）上部透明ガラス基板ＳＵＢ
２側には、外部光（図２では上方からの光）がチャネル
形成領域として使用されるｉ型半導体層ＡＳに入射され
ないように、遮光膜ＢＭが設けられ、遮光膜ＢＭはほぼ
透明画素電極ＩＴＯ１を除くようなパターンとされてい
る。

【００６４】したがって、薄膜トランジスタＴＦＴのｉ
型半導体層ＡＳは上下にある遮光膜ＢＭおよび大き目の
ゲート電極ＧＴによってサンドイッチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜ＢＭは画素の周囲に形成され、つまり、遮光膜ＢＭ
は格子状に形成され（ブラックマトリクス）、この格子
で１画素の有効表示領域が仕切られている。したがっ
て、各画素の輪郭が遮光膜ＢＭによってはっきりとし、
コントラストが向上する。つまり、遮光膜ＢＭはｉ型半
導体層ＡＳに対する遮光とブラックマトリクスとの２つ
の機能をもつ。

【００６５】また、透明画素電極ＩＴＯ１のラビング方
向の根本側のエッジ部に対向する部分（図示せず）が遮
光膜ＢＭによって遮光されているから、上記部分にドメ
インが発生したとしても、ドメインが見えないので、表
示特性が劣化することはない。

【００６６】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもできる。

【００６７】（カラーフィルタＦＩＬ）カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置・形状に上述のようにストラ
イプ状に配置形成され（図５）、染め分けられている
（図５は図４に対応してカラーフィルタＦＩＬのみを描
いたもので、Ｂ、Ｒ、Ｇの各カラーフィルターＦＩＬは
それぞれ、平行な縦線、４５°、１３５°のハッチを施
してある）。カラーフィルタＦＩＬは透明画素電極ＩＴ
Ｏ１の全てを覆うように大き目に形成され、遮光膜ＢＭ
はカラーフィルタＦＩＬおよび透明画素電極ＩＴＯ１の
エッジ部分と重なるよう透明画素電極ＩＴＯ１の周縁部
より内側に形成されている。

【００６８】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタＧ、青色フィルタＢを順次形成
する。

【００６９】（保護膜ＰＳＶ２）保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２は例えばアクリル樹脂、エポキシ樹脂等の透
明樹脂材料で形成されている。

【００７０】（共通透明画素電極ＩＴＯ２）共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。コモン電圧
Ｖcomは映像信号線ＤＬに印加されるロウレベルの駆動
電圧Ｖｄminとハイレベルの駆動電圧Ｖｄmaxとの中間電
位である。

【００７１】（ゲート端子部）図６は表示マトリクスの
走査信号線ＧＬからその外部接続端子ＧＴＭまでの接続
構造を示す図であり、（Ａ）は平面であり（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面を示している。な
お、同図は図４のマトリクスを基準にすれば基板ＳＵＢ
１の左端付近を示すものである。

【００７２】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線ＡＯを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたＡ
Ｌ層ｇ２は表面にその酸化物Ａｌ₂Ｏ₃膜ＡＯＦが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンＡＯは前述したように、走査
線ＧＬに単一の直線では交差せず、クランク状に折れ曲
がって交差させている。

【００７３】図中ＡＬ層ｇ２は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクＡＯに沿ってずらしている。

【００７４】ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接
着性の良いＣｒ層ｇ１と、更にその表面を保護し画素電
極ＩＴＯ１と同レベル（同層、同時形成）の透明導電層
ｄ１とで構成されている。なお、ゲート絶縁膜ＧＩ上及
びその側面部に形成された導電層ｄ２及びｄ３は、導電
層ｄ３やｄ２のエッチング時ピンホール等が原因で導電
層ｇ２やｇ１が一緒にエッチングされないようその領域
をホトレジストで覆っていた結果として残っているもの
である。又、ゲート絶縁膜ＧＩを乗り越えて右方向に延
長されたＩＴＯ層ｄ１は同様な対策を更に万全とさせた
ものである。

【００７５】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置する端子部ＧＴＭ
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線ＧＬとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図で上下に複数本並べられ、図でゲート端子の左端は、
製造過程では、基板の切断領域を越えて延長され短絡さ
れる。製造過程におけるこのような短絡は陽極化成時の
給電と、配向膜ＯＲＩ１のラビング時等の静電破壊防止
に役立つ。

【００７６】（ドレイン端子ＤＴＭ）図７は映像信号線
ＤＬからその外部接続端子ＤＴＭまでの接続を示す図で
あり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ−
Ｂ切断線における断面を示す。同図は、図４のマトリク
スを基準にすれば基板ＳＵＢ１の上端部及び下端部を示
しており、便宜上方向は変えてあるが左端方向が基板Ｓ
ＵＢ１の上端部又は下端部に該当する。

【００７７】ＴＳＴｄは検査端子でありここには外部回
路は接続されない。検査端子ＴＳＴｄと外部接続ドレイ
ン端子ＤＴＭは上下方向に千鳥状に複数交互に配列さ
れ、検査端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の
端部に到達することなく終端しているが、ドレイン端子
ＤＴＭは基板ＳＵＢ１の切断線を越えて更に延長され、
製造過程中は静電破壊防止のためその全てが互いに短絡
される。図中検査端子ＴＳＴｄが存在する映像信号線Ｄ
Ｌのマトリクスを挟んで反対側にはドレイン接続端子が
接続され、逆にドレイン接続端子ＤＴＭが存在する映像
信号線ＤＬのマトリクスを挟んで反対側には検査端子が
接続されるドレイン接続端子ＤＴＭは前述したゲート端
子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１の
２層で形成されており、ゲート絶縁膜ＧＩを除去した部
分で映像信号線ＤＬと接続されている。ゲート絶縁膜Ｇ
Ｉの端部上に形成された半導体層ＡＳはゲート絶縁膜Ｇ
Ｉの縁をテーパ状にエッチングするためのものである。
端子ＤＴＭ上では外部回路との接続を行うため保護膜Ｐ
ＳＶ１は勿論のこと取り除かれている。ＡＯは前述した
陽極酸化マスクでありその境界線はマトリクス全体をを
大きく囲むように形成され、図ではその境界線から左側
がマスクで覆われるが、この図で覆われない部分には層
ｇ２が存在しないのでこのパターンは直接は関係しな
い。

【００７８】（保持容量素子Ｃaddの構造）透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬのバ
イパスＧＢＰと重なるように形成されている。この重ね
合わせは、図３からも明らかなように、透明画素電極Ｉ
ＴＯ１を一方の電極ＰＬ２とし、隣りの走査信号線ＧＬ
のバイパスＧＢＰを他方の電極ＰＬ１とする保持容量素
子（静電容量素子）Ｃaddを構成する。この保持容量素
子Ｃaddの誘電体膜は、薄膜トランジスタＴＦＴのゲー
ト絶縁膜として使用される絶縁膜ＧＩおよび陽極酸化膜
ＡＯＦで構成されている。

【００７９】保持容量素子Ｃaddは、図１からも明らか
なように、走査信号線ＧＬのバイパスＧＢＰの第２導電
膜ｇ２の部分に形成されている。なお、映像信号線ＤＬ
と交差する部分の第２導電膜ｇ２は映像信号線ＤＬとの
短絡の確率を小さくするため細くされている。保持容量
素子Ｃaddの電極ＰＬ１の段差部において透明画素電極
ＩＴＯ１が断線しても、その段差をまたがるように形成
された第２導電膜ｄ２および第３導電膜ｄ３で構成され
た島領域によってその不良は補償される。この島領域
は、開口率を低下しないように、できる限り小さく構成
する。

【００８０】また、画素電極ＩＴＯ１を一方の電極と
し、隣の画素のバイパスＧＢＰを他方の電極とする保持
容量素子Ｃaddを形成したので、保持容量素子Ｃadd部に
短絡が発生した場合、該短絡部の両側のバイパスＧＢＰ
を切断することにより、短絡部は電気的に切り離され、
保持容量素子Ｃadd部の短絡による点欠陥を修正でき
る。さらに、バイパスＧＢＰと保持容量素子Ｃaddとを
兼用したので、開口率を向上できる。

【００８１】（表示装置全体等価回路）表示マトリクス
部の等価回路とその周辺回路の結線図を図８に示す。同
図は回路図ではあるが、実際の幾何学的配置に対応して
描かれている。ＡＲは複数の画素を二次元状に配列した
マトリクス・アレイである。

【００８２】図中、Ｘ（添字省略）は映像信号線ＤＬを
意味し、添字Ｇ、ＢおよびＲがそれぞれ緑、青および赤
画素に対応して付加されている。Ｙは走査信号線ＧＬを
意味し、添字１，２，３，…，endは走査タイミングの
順序に従って付加されている。

【００８３】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００８４】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００８５】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００８６】（保持容量素子Ｃaddの等価回路とその動
作）図１に示される画素の等価回路を図９に示す。図９
において、Ｃgsは薄膜トランジスタＴＦＴのゲート電極
ＧＴとソース電極ＳＤ１との間に形成される寄生容量で
ある。寄生容量Ｃgsの誘電体膜は絶縁膜ＧＩおよび陽極
酸化膜ＡＯＦである。Ｃpixは透明画素電極ＩＴＯ１
（ＰＩＸ）と共通透明画素電極ＩＴＯ２（ＣＯＭ）との
間に形成される液晶容量である。液晶容量Ｃpixの誘電
体膜は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ
１、ＯＲＩ２である。Ｖlcは中点電位である。

【００８７】保持容量素子Ｃaddは、薄膜トランジスタ
ＴＦＴがスイッチングするとき、中点電位（画素電極電
位）Ｖlcに対するゲート電位変化ΔＶgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。

【００８８】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶg ここで、ΔＶlcはΔＶgによる中点電位の変化分を表わ
す。この変化分ΔＶlcは液晶ＬＣに加わる直流成分の原
因となるが、保持容量Ｃaddを大きくすればする程、そ
の値を小さくすることができる。また、保持容量素子Ｃ
addは放電時間を長くする作用もあり、薄膜トランジス
タＴＦＴがオフした後の映像情報を長く蓄積する。液晶
ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命を
向上し、液晶表示画面の切り替え時に前の画像が残るい
わゆる焼き付きを低減することができる。

【００８９】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃgsが大きくなり、中点
電位Ｖlcはゲート（走査）信号Ｖgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Ｃadd
を設けることによりこのデメリットも解消することがで
きる。

【００９０】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００９１】（保持容量素子Ｃadd電極線の結線方法）
保持容量電極線としてのみ使用される初段の走査信号線
ＧＬ（Ｙ₀）は、図８に示すように、共通透明画素電極
ＩＴＯ２（Ｖcom）に接続する。基板ＳＵＢ２の共通透
明画素電極ＩＴＯ２は、前述したように、液晶表示装置
の周縁部において銀ペースト材によって基板ＳＵＢ１の
外部引出配線に接続されているので、初段の走査信号線
ＧＬ（Ｙ₀）は基板ＳＵＢ１側でその外部引出配線に接
続すれば良い。或いは、初段の保持容量電極線Ｙ₀は最
終段の走査信号線Ｙendに接続、Ｖcom以外の直流電位点
（交流接地点）に接続するかまたは垂直走査回路Ｖから
１つ余分に走査パルスＹ₀を受けるように接続してもよ
い。

【００９２】（製造方法）つぎに、上述した液晶表示装
置の基板ＳＵＢ１側の製造方法について図１０〜図１２
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図２に示す画素部分、右側
は図６に示すゲート端子付近の断面形状でみた加工の流
れを示す。工程Ｄを除き工程Ａ〜工程Ｉは各写真処理に
対応して区分けしたもので、各工程のいずれの断面図も
写真処理後の加工が終わりフォトレジストを除去した段
階を示している。なお、写真処理とは本説明ではフォト
レジストの塗布からマスクを使用した選択露光を経てそ
れを現像するまでの一連の作業を示すものとし、繰返し
の説明は避ける。以下区分けした工程に従って、説明す
る。

【００９３】工程Ａ、図１０７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロムからなる第１導電膜ｇ１をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第２セリ
ウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッ
チングする。それによって、ゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バ
スライン（図示せず）、ドレイン端子ＤＴＭを短絡する
バスライン（図示せず）、陽極酸化バスラインに接続さ
れた陽極酸化パッド（図示せず）を形成する。

【００９４】工程Ｂ、図１０膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。

【００９５】工程Ｃ、図１０写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６.２５±０.０５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成
電流密度が０.５ｍＡ／ｃｍ²になるように調整する（定
電流化成）。次に所定のＡｌ₂Ｏ₃膜厚が得られるのに必
要な化成電圧１２５Ｖに達するまで陽極酸化を行う。そ
の後この状態で数１０分保持することが望ましい（定電
圧化成）。これは均一なＡｌ₂Ｏ₃膜を得る上で大事なこ
とである。それによって、導電膜ｇ２を陽極酸化され、
走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１上に
膜厚が１８００Åの陽極酸化膜ＡＯＦが形成される工程Ｄ、図１１プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜を設
ける。

【００９６】工程Ｅ、図１１写真処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ
膜を選択的にエッチングすることにより、ｉ型半導体層
ＡＳの島を形成する。

【００９７】工程Ｆ、図１１写真処理後、ドライエッチングガスとしてＳＦ₆を使用
して、窒化Ｓｉ膜を選択的にエッチングする。

【００９８】工程Ｇ、図１２膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。

【００９９】工程Ｈ、図１２膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。写真処理後、第３導電膜ｄ３を工程Ｂと同様な液
でエッチングし、第２導電膜ｄ２を工程Ａと同様な液で
エッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、ド
レイン電極ＳＤ２を形成する。つぎに、ドライエッチン
グ装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ(＋)型非晶質Ｓ
ｉ膜をエッチングすることにより、ソースとドレイン間
のＮ(＋)型半導体層ｄ０を選択的に除去する。

【０１００】工程Ｉ、図１２プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。写真処理後、ドライエッチングガスとしてＳＦ₆を
使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチン
グすることによって、保護膜ＰＳＶ１を形成する。

【０１０１】（変形例）前述の実施例では、Ａｌゲ−ト
配線上のホトレジパタンを、クランク形状で構成した
が、この形状にとらわれるものではない。要はホトレジ
パタンに剥離が発生し進行する時に、これを止める形状
なら矩形、三角形、円形、台形等の単独または組合せで
構成してもよい。

【０１０２】（応用範囲）以上、本発明者によってなさ
れた発明を、実施例に基づき具体的に説明したが、この
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【０１０３】例えば、走査信号線ＧＬ、そのバイパスＧ
ＢＰ、映像信号線ＤＬ、薄膜トランジスタＴＦＴ等のパ
ターン形状、位置あるいは数等は、図１に示したものに
限定されないことは言うまでもない。また、図１の実施
例では、走査信号線ＧＬのバイパスＧＢＰは各画素当り
１本だけ設けたが、２本以上設けてもよい。また、上記
実施例では、図４、図５、図１に示したように、画素お
よびカラーフィルタＦＩＬの配置をストライプ配置構造
としたが、三角形（トライアングル）配置構造としても
よい。この構造にすることにより、各色の混色を良くす
ることができるので、カラー画像の解像度を向上でき
る。

【０１０４】さらに、例えば、前述の実施例では最も大
きい量産効果が期待できる液晶表示装置で説明したが、
本発明はそれに限らず、薄膜トランジスタを使用した密
着式フォトセンサー、エレクトロルミネセント表示装置
等の薄膜デバイスにも適用できる。

【０１０５】

【発明の効果】以上説明したように、本発明の液晶表示
装置では、走査信号線と薄膜トランジスタのゲート電
極とを兼用したので、開口率を向上できる。走査信号
線にバイパスを各画素毎に設け、走査信号線とバイパス
とにより外部回路と接続された閉ループを各画素毎に形
成したので、閉ループに短絡が生じた場合、レーザ等を
用いて閉ループのどこを切断しても外部回路に接続さ
れ、線欠陥を修正できる。映像信号線を閉ループと複
数箇所で交差させたので、走査信号線と映像信号線との
該複数箇所の交差部や重ね合わされた部分のどの箇所に
おいて短絡が発生しても短絡部の両側の閉ループを切断
することにより線欠陥を完全に修正できる。画素電極
を一方の電極とし、隣の画素のバイパスを他方の電極と
する保持容量素子を形成したので、保持容量素子部に短
絡が発生した場合、該短絡部の両側のバイパスを切断す
ることにより、短絡部は電気的に切り離され、保持容量
素子部の短絡による点欠陥を修正できる。バイパスと
保持容量素子とを兼用したので、開口率を向上できる。
さらに、すべての画素の薄膜トランジスタにおいて、
映像信号線と一体となったドレイン電極に対してソース
電極を同じ向きに配置したので、水平方向または垂直方
向への薄膜トランジスタ形成用マスクの合わせずれが生
じても、薄膜トランジスタのソースまたはドレイン電極
の重なり具合の変化がすべての画素について同様になる
ので、薄膜トランジスタの特性のばらつきを防止でき
る。その結果、線欠陥のない明るく表示品質の良好な表
示画面が得られ、かつ、液晶表示装置の歩留りを向上さ
せ、製造コストを下げることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のアクティブ・マトリク
ス方式カラー液晶表示装置の液晶表示部の一画素とその
周辺を示す要部平面図である。

【図２】図１の３−３切断線下における１画素とその周
辺を示す断面図である。

【図３】図１の４−４切断線における付加容量Ｃaddの
断面図である。

【図４】図１に示す画素を複数配置した液晶表示部の要
部平面図である。

【図５】図１に示す画素配列のカラーフィルタ層のみを
描いた要部平面図である。

【図６】本発明が適用されたゲート端子ＧＴＭとゲート
配線ＧＬの接続部近辺を示す平面と断面の図である。

【図７】ドレイン端子ＤＴＭと映像信号線ＤＬとの接続
部付近を示す平面と断面の図である。

【図８】アクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図である。

【図９】図１に示す画素の等価回路図である。

【図１０】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１１】基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１２】基板ＳＵＢ１側の工程Ｇ〜Ｉの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【符号の説明】

ＧＬ…走査信号線、ＧＢＰ…バイパス、ＤＬ…映像信号
線、ＴＦＴ…薄膜トランジスタ、ＧＴ…ゲート電極、Ｓ
Ｄ１…映像信号線と一体となったドレイン電極、ＳＤ２
…ソース電極、ＩＴＯ１…透明画素電極、Ｃadd…保持
容量素子、ＳＨ１〜３…短絡発生部、ＲＴＬ１〜５…レ
ーザトリミング部。

Claims

【特許請求の範囲】

【請求項１】水平方向に延在し、かつ垂直方向に複数本
配置された走査信号線と、垂直方向に延在し、かつ水平
方向に複数本配置された映像信号線と、隣接する２本の
上記走査信号線と隣接する２本の上記映像信号線との交
差領域内にそれぞれ配置された薄膜トランジスタと画素
電極とを有し、上記薄膜トランジスタと上記画素電極と
を一画素の構成要素とするアクティブ・マトリクス方式
の液晶表示装置において、上記各画素を水平方向および
垂直方向に直線状に並べて配置し、上記薄膜トランジス
タのゲート電極を兼用する上記走査信号線にバイパスを
上記各画素毎に設け、上記走査信号線と上記バイパスと
により外部回路と接続された閉ループを上記各画素毎に
形成し、上記映像信号線は上記閉ループと複数箇所で交
差し、かつ、上記画素電極を一方の電極とし、隣の上記
画素の上記バイパスを他方の電極とする保持容量素子を
形成して上記バイパスと上記保持容量素子とを兼用した
ことを特徴とする液晶表示装置。
【請求項２】すべての上記画素の上記薄膜トランジスタ
において、上記映像信号線と一体となったドレイン電極
に対してソース電極を同じ向きに配置したことを特徴と
する請求項１記載の液晶表示装置。