JP2001093287A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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Abstract
(57)【要約】
【課題】 書き込み特性に基づき消去特性を予測し、そ
れに応じて設定した消去条件に従ってメモリ消去を行
い、消去後のしきい値電圧を高精度に制御できる不揮発
性半導体記憶装置を実現する。 【解決手段】 消去特性推定手段はメモリセルの書き込
み特性に基づき、例えば、予め取得した書き込み特性と
消去特性との相関関係に応じて消去特性を推定し、得ら
れた消去特性情報を記憶手段に記憶する。消去動作のと
き、消去手段によって、記憶した消去特性情報に応じて
消去条件、例えば、所定のしきい値電圧に達するまでの
消去パルスの印加回数を設定し、それに従って消去動作
を行うので、消去後のメモリセルのしきい値電圧を予め
設定した消去目標値の近傍に制御することができ、消去
ベリファイを行うことなく消去後のメモリセルのしきい
値電圧を高精度に制御できる。
れに応じて設定した消去条件に従ってメモリ消去を行
い、消去後のしきい値電圧を高精度に制御できる不揮発
性半導体記憶装置を実現する。 【解決手段】 消去特性推定手段はメモリセルの書き込
み特性に基づき、例えば、予め取得した書き込み特性と
消去特性との相関関係に応じて消去特性を推定し、得ら
れた消去特性情報を記憶手段に記憶する。消去動作のと
き、消去手段によって、記憶した消去特性情報に応じて
消去条件、例えば、所定のしきい値電圧に達するまでの
消去パルスの印加回数を設定し、それに従って消去動作
を行うので、消去後のメモリセルのしきい値電圧を予め
設定した消去目標値の近傍に制御することができ、消去
ベリファイを行うことなく消去後のメモリセルのしきい
値電圧を高精度に制御できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に電荷蓄積層であるフローティングゲートを
有するフローティングゲート型メモリセルを記憶素子に
備え、それぞれのメモリセルの書き込み特性に基づいて
推定した消去条件でメモリセルに対して消去を行う不揮
発性半導体記憶装置に関するものである。
憶装置、特に電荷蓄積層であるフローティングゲートを
有するフローティングゲート型メモリセルを記憶素子に
備え、それぞれのメモリセルの書き込み特性に基づいて
推定した消去条件でメモリセルに対して消去を行う不揮
発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】書き込みデータをほぼ半永久的に保持で
きる不揮発性メモリとして、フローティングゲート型メ
モリセルを記憶素子とするＮＡＮＤ型不揮発性メモリが
ある。ＮＡＮＤ型不揮発性メモリでは、複数のメモリセ
ルを直列接続してなるメモリストリングを基板上に多数
配置してメモリセルアレイを形成するため、高密度化、
大容量化に適しており、さらにそれぞれのメモリセルの
フローティングゲートに注入した電荷量を制御すること
によって、メモリセルのしきい値電圧を複数の異なるレ
ベルに設定できる、いわゆる多値メモリを実現できる。
このような多値メモリ装置において、一つのメモリセル
に複数ビットのデータを記憶でき、メモリセル数を増加
せずに大容量化を実現できる特徴が注目され、近年、Ｎ
ＡＮＤ型不揮発性メモリに関する研究が盛んに行われて
いる。
きる不揮発性メモリとして、フローティングゲート型メ
モリセルを記憶素子とするＮＡＮＤ型不揮発性メモリが
ある。ＮＡＮＤ型不揮発性メモリでは、複数のメモリセ
ルを直列接続してなるメモリストリングを基板上に多数
配置してメモリセルアレイを形成するため、高密度化、
大容量化に適しており、さらにそれぞれのメモリセルの
フローティングゲートに注入した電荷量を制御すること
によって、メモリセルのしきい値電圧を複数の異なるレ
ベルに設定できる、いわゆる多値メモリを実現できる。
このような多値メモリ装置において、一つのメモリセル
に複数ビットのデータを記憶でき、メモリセル数を増加
せずに大容量化を実現できる特徴が注目され、近年、Ｎ
ＡＮＤ型不揮発性メモリに関する研究が盛んに行われて
いる。
【０００３】フローティングゲート型の不揮発性メモリ
セルにおいて、消去時に制御ゲートを低い電圧、例え
ば、０Ｖに保持し、メモリストリングの両端に接続され
ているビット線及びソース線をともにフローティング状
態にし、そして基板に正の高電圧（以下、これを消去電
圧という）を印加することによって、それぞれのメモリ
セルにおいて、ゲート絶縁膜を隔ててフローティングゲ
ートからチャネル形成領域に向かって高電界が発生し、
フローティングゲートにある電荷（電子）がゲート絶縁
膜を通過してチャネル形成領域に放出するＦＮトンネリ
ング現象が発生するので、フローティングゲートの蓄積
電荷が基板側に引き抜かれ、メモリセルのしきい値電圧
が低いレベル、例えば、デプレッション型トランジスタ
のように負のレベルに保持される。書き込みによって、
書き込みデータに応じてそれぞれのメモリセルの制御ゲ
ートに接続されているワード線電圧が設定されるので、
書き込みデータに応じて各メモリセルのしきい値電圧が
制御される。このため、読み出しにおいて選択メモリセ
ルの制御ゲートに接続されているワード線の電圧を段階
的に変化させながら、選択メモリセルを流れる読み出し
電流を検出することで、そのしきい値電圧を判断できる
ので、選択メモリセルの記憶データを読み出すことがで
きる。
セルにおいて、消去時に制御ゲートを低い電圧、例え
ば、０Ｖに保持し、メモリストリングの両端に接続され
ているビット線及びソース線をともにフローティング状
態にし、そして基板に正の高電圧（以下、これを消去電
圧という）を印加することによって、それぞれのメモリ
セルにおいて、ゲート絶縁膜を隔ててフローティングゲ
ートからチャネル形成領域に向かって高電界が発生し、
フローティングゲートにある電荷（電子）がゲート絶縁
膜を通過してチャネル形成領域に放出するＦＮトンネリ
ング現象が発生するので、フローティングゲートの蓄積
電荷が基板側に引き抜かれ、メモリセルのしきい値電圧
が低いレベル、例えば、デプレッション型トランジスタ
のように負のレベルに保持される。書き込みによって、
書き込みデータに応じてそれぞれのメモリセルの制御ゲ
ートに接続されているワード線電圧が設定されるので、
書き込みデータに応じて各メモリセルのしきい値電圧が
制御される。このため、読み出しにおいて選択メモリセ
ルの制御ゲートに接続されているワード線の電圧を段階
的に変化させながら、選択メモリセルを流れる読み出し
電流を検出することで、そのしきい値電圧を判断できる
ので、選択メモリセルの記憶データを読み出すことがで
きる。
【０００４】ＮＡＮＤ型不揮発性メモリの一つの特徴
は、複数メモリセルの一括消去である。即ち、消去動作
は、メモリセルアレイ単位、或いは複数のメモリセルを
含むメモリブロック単位で一括して行われる。このた
め、ＮＡＮＤ型不揮発性メモリは通常ＮＡＮＤ型フラッ
シュメモリ（Flash memory）と呼ばれている。
は、複数メモリセルの一括消去である。即ち、消去動作
は、メモリセルアレイ単位、或いは複数のメモリセルを
含むメモリブロック単位で一括して行われる。このた
め、ＮＡＮＤ型不揮発性メモリは通常ＮＡＮＤ型フラッ
シュメモリ（Flash memory）と呼ばれている。
【０００５】消去によってしきい値電圧を０Ｖ以下の負
レベルにし、それを例えばデータ“１”に対応させ、そ
して書き込みによってしきい値電圧を０Ｖ以上にし、そ
れをデータ“０”に対応させる従来の２値不揮発性メモ
リでは、データ“１”と“０”にそれぞれ対応するしき
い値電圧の分布の間に十分のマージンが取れ、かつ負型
のしきい値電圧分布は書き込みまたは読み出し動作に特
に影響を与えないので、消去動作時にしきい値電圧のベ
リファイ（Verify）を行わず、基板側に消去電圧の振幅
を持つパルス信号を十分に印加して消去を行う。
レベルにし、それを例えばデータ“１”に対応させ、そ
して書き込みによってしきい値電圧を０Ｖ以上にし、そ
れをデータ“０”に対応させる従来の２値不揮発性メモ
リでは、データ“１”と“０”にそれぞれ対応するしき
い値電圧の分布の間に十分のマージンが取れ、かつ負型
のしきい値電圧分布は書き込みまたは読み出し動作に特
に影響を与えないので、消去動作時にしきい値電圧のベ
リファイ（Verify）を行わず、基板側に消去電圧の振幅
を持つパルス信号を十分に印加して消去を行う。
【０００６】多値メモリの場合、書き込みの高速化のた
め、ビット線に書き込みデータに応じた複数の電圧を印
加して、複数のメモリセルに対して同時に多値データの
書き込みを行う。また、多値メモリの場合、一つのメモ
リセルに記憶データに応じて複数のしきい値電圧分布を
設定するため、各しきい値電圧の分布範囲の間にのマー
ジンが２値メモリより狭くなり、書き込み時のディスタ
ーブによる誤動作を防止する対策が必要である。これを
実現する技術として、特開平８−２７９２９７号公報に
開示されたローカルセルフブーストがある。
め、ビット線に書き込みデータに応じた複数の電圧を印
加して、複数のメモリセルに対して同時に多値データの
書き込みを行う。また、多値メモリの場合、一つのメモ
リセルに記憶データに応じて複数のしきい値電圧分布を
設定するため、各しきい値電圧の分布範囲の間にのマー
ジンが２値メモリより狭くなり、書き込み時のディスタ
ーブによる誤動作を防止する対策が必要である。これを
実現する技術として、特開平８−２７９２９７号公報に
開示されたローカルセルフブーストがある。
【０００７】ローカルセルフブースト方法を用いて書き
込みを行う場合、選択ワード線に高い書き込み電圧Ｖ
pgm を印加し、選択ワード線に隣接するワード線に第１
のパス電圧Ｖpass1 を印加し、選択ワード線とその隣接
するワード線以外の他のすべてのワード線に第２のパス
電圧Ｖpass2 を印加する。第１のパス電圧Ｖpass1 は、
第２のパス電圧Ｖpass2 より低く設定することによっ
て、選択ワード線に隣接するワード線に接続されている
メモリセルを非導通状態に保持されるので、選択メモリ
セルにおいて、そのソース、ドレイン及びチャネル形成
領域それぞれの電圧が容量結合によって局部的昇圧され
る。これによって、選択メモリセルの制御ゲートとチャ
ネル形成領域の電圧差がＦＮトンネリングが発生するの
に必要な電圧差以下に抑制されるので、しきい値電圧の
変動を効果的に防止できる。
込みを行う場合、選択ワード線に高い書き込み電圧Ｖ
pgm を印加し、選択ワード線に隣接するワード線に第１
のパス電圧Ｖpass1 を印加し、選択ワード線とその隣接
するワード線以外の他のすべてのワード線に第２のパス
電圧Ｖpass2 を印加する。第１のパス電圧Ｖpass1 は、
第２のパス電圧Ｖpass2 より低く設定することによっ
て、選択ワード線に隣接するワード線に接続されている
メモリセルを非導通状態に保持されるので、選択メモリ
セルにおいて、そのソース、ドレイン及びチャネル形成
領域それぞれの電圧が容量結合によって局部的昇圧され
る。これによって、選択メモリセルの制御ゲートとチャ
ネル形成領域の電圧差がＦＮトンネリングが発生するの
に必要な電圧差以下に抑制されるので、しきい値電圧の
変動を効果的に防止できる。
【０００８】
【発明が解決しようとする課題】ところで、多値ＮＡＮ
Ｄ型フラッシュメモリにおいて、ローカルセルフブース
トを用いて、並列書き込みを行う場合、その動作が以下
の制限を受ける。まず、消去セルのしきい値電圧の上限
を決める必要があり、そして、ディスターブ耐性向上の
ために、消去メモリセルのしきい値電圧の下限を決定す
る必要がある。即ち、消去メモリセルのしきい値電圧が
予め決められている電圧範囲内に分布するように制御す
る必要がある。
Ｄ型フラッシュメモリにおいて、ローカルセルフブース
トを用いて、並列書き込みを行う場合、その動作が以下
の制限を受ける。まず、消去セルのしきい値電圧の上限
を決める必要があり、そして、ディスターブ耐性向上の
ために、消去メモリセルのしきい値電圧の下限を決定す
る必要がある。即ち、消去メモリセルのしきい値電圧が
予め決められている電圧範囲内に分布するように制御す
る必要がある。
【０００９】これらを実現するために、消去時に消去パ
ルスを印加した後ベリファイを行い、メモリセルのしき
い値電圧が目標値に達しているか否かを判断する必要が
ある。ベリファイは、例えば、書き込みベリファイに使
用しているリファレンス電流発生回路を用いて行うが、
このリファレンス電流は、読み出しにおいて誤動作を引
き起こすＡＧＬの影響をなくすために、通常、１μＡ以
下程度に設定している。しかし、並列書き込みを実現す
るために、必要な消去しきい値電圧を得るには、リファ
レンス電流を２．８μＡ程度に設定する必要がある。こ
のため、従来のＮＡＮＤ型フラッシュメモリでは、書き
込みベリファイと消去ベリファイの判定電流に大きな開
きがあり、消去ベリファイを正しく行うためには、消去
ベリファイを改善する必要がある。
ルスを印加した後ベリファイを行い、メモリセルのしき
い値電圧が目標値に達しているか否かを判断する必要が
ある。ベリファイは、例えば、書き込みベリファイに使
用しているリファレンス電流発生回路を用いて行うが、
このリファレンス電流は、読み出しにおいて誤動作を引
き起こすＡＧＬの影響をなくすために、通常、１μＡ以
下程度に設定している。しかし、並列書き込みを実現す
るために、必要な消去しきい値電圧を得るには、リファ
レンス電流を２．８μＡ程度に設定する必要がある。こ
のため、従来のＮＡＮＤ型フラッシュメモリでは、書き
込みベリファイと消去ベリファイの判定電流に大きな開
きがあり、消去ベリファイを正しく行うためには、消去
ベリファイを改善する必要がある。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリセルの消去特性を予測
し、それに応じて設定した消去条件により消去を行い、
消去時のメモリセルのしきい値電圧を高精度に制御でき
る不揮発性半導体記憶装置を提供することにある。
のであり、その目的は、メモリセルの消去特性を予測
し、それに応じて設定した消去条件により消去を行い、
消去時のメモリセルのしきい値電圧を高精度に制御でき
る不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、書き込み及び
消去により、電荷蓄積層であるフローティングゲートの
蓄積電荷量を制御し、しきい値電圧を少なくとも２つの
異なるレベルに設定し、当該しきい値電圧に応じた情報
を記憶するメモリセルを有する不揮発性半導体記憶装置
であって、上記メモリセルの書き込み特性に応じて、上
記メモリセルの消去特性を推定する消去特性推定手段
と、上記消去特性推定手段によって推定した消去特性情
報を記憶する特性記憶手段と、消去時に上記特性記憶手
段に記憶した上記消去特性情報に応じて、上記メモリセ
ルの消去条件を決定し、当該消去条件に従って上記メモ
リセルに対して消去動作を行う消去手段とを有する。
め、本発明の不揮発性半導体記憶装置は、書き込み及び
消去により、電荷蓄積層であるフローティングゲートの
蓄積電荷量を制御し、しきい値電圧を少なくとも２つの
異なるレベルに設定し、当該しきい値電圧に応じた情報
を記憶するメモリセルを有する不揮発性半導体記憶装置
であって、上記メモリセルの書き込み特性に応じて、上
記メモリセルの消去特性を推定する消去特性推定手段
と、上記消去特性推定手段によって推定した消去特性情
報を記憶する特性記憶手段と、消去時に上記特性記憶手
段に記憶した上記消去特性情報に応じて、上記メモリセ
ルの消去条件を決定し、当該消去条件に従って上記メモ
リセルに対して消去動作を行う消去手段とを有する。
【００１２】また、本発明の不揮発性半導体記憶装置
は、例えば、ＮＡＮＤ型不揮発性メモリであり、複数の
メモリセルを直列接続してなるメモリストリングが複数
配置され、各メモリストリングがそれぞれ選択トランジ
スタを介してビット線及びソース線に接続されたメモリ
セルアレイにおいて、各メモリセル行に配置されている
複数のメモリセルの制御ゲートがそれぞれ複数のワード
線に接続され、書き込み及び消去によって、各メモリセ
ルのフローティングゲートの蓄積電荷量を制御し、しき
い値電圧を少なくとも２つの異なるレベルに設定し、当
該しきい値電圧に応じた情報を各メモリセルに記憶する
不揮発性半導体記憶装置であって、上記メモリセルの書
き込み特性に応じて、上記メモリセルの消去特性を推定
する消去特性推定手段と、上記消去特性推定手段によっ
て推定した消去特性情報を記憶する特性記憶手段と、消
去時に上記特性記憶手段に記憶した上記消去特性情報に
応じて、上記メモリセルの消去条件を決定し、当該消去
条件に従って上記メモリセルに対して消去動作を行う消
去手段とを有する。
は、例えば、ＮＡＮＤ型不揮発性メモリであり、複数の
メモリセルを直列接続してなるメモリストリングが複数
配置され、各メモリストリングがそれぞれ選択トランジ
スタを介してビット線及びソース線に接続されたメモリ
セルアレイにおいて、各メモリセル行に配置されている
複数のメモリセルの制御ゲートがそれぞれ複数のワード
線に接続され、書き込み及び消去によって、各メモリセ
ルのフローティングゲートの蓄積電荷量を制御し、しき
い値電圧を少なくとも２つの異なるレベルに設定し、当
該しきい値電圧に応じた情報を各メモリセルに記憶する
不揮発性半導体記憶装置であって、上記メモリセルの書
き込み特性に応じて、上記メモリセルの消去特性を推定
する消去特性推定手段と、上記消去特性推定手段によっ
て推定した消去特性情報を記憶する特性記憶手段と、消
去時に上記特性記憶手段に記憶した上記消去特性情報に
応じて、上記メモリセルの消去条件を決定し、当該消去
条件に従って上記メモリセルに対して消去動作を行う消
去手段とを有する。
【００１３】また、本発明では、好適には、上記複数の
ワード線から何れか一つを選択ワード線として選択し、
当該選択ワード線に書き込み電圧を振幅とする書き込み
パルスを印加し、上記選択ワード線に隣接するワード線
に基準電圧を印加し、上記選択ワード線及びそれに隣接
するワード線以外のすべてのワード線に上記書き込み電
圧と上記基準電圧の間に設定されているパス電圧を印加
するワード線駆動回路と、上記ビット線に書き込みデー
タに応じた電圧を印加するビット線駆動回路とを有す
る。
ワード線から何れか一つを選択ワード線として選択し、
当該選択ワード線に書き込み電圧を振幅とする書き込み
パルスを印加し、上記選択ワード線に隣接するワード線
に基準電圧を印加し、上記選択ワード線及びそれに隣接
するワード線以外のすべてのワード線に上記書き込み電
圧と上記基準電圧の間に設定されているパス電圧を印加
するワード線駆動回路と、上記ビット線に書き込みデー
タに応じた電圧を印加するビット線駆動回路とを有す
る。
【００１４】また、本発明では、好適には、上記消去特
性推定手段は、上記メモリセルのしきい値電圧を所定の
書き込み目標値に達するまで、上記メモリセルの制御ゲ
ートに印加される上記書き込みパルスの回数を、上記書
き込み特性として入力する。
性推定手段は、上記メモリセルのしきい値電圧を所定の
書き込み目標値に達するまで、上記メモリセルの制御ゲ
ートに印加される上記書き込みパルスの回数を、上記書
き込み特性として入力する。
【００１５】また、本発明では、好適には、上記消去手
段は、上記メモリセルの制御ゲートを基準電位に保持
し、上記メモリセルのチャネル形成領域に所定の振幅を
持つ消去パルスを印加し、上記フローティングゲートか
ら電荷を引き抜く。当該消去手段は、上記メモリセルの
しきい値電圧が所定の消去目標値に達するまで、上記メ
モリセルのチャネル形成領域に印加される上記消去パル
スの回数を、上記消去条件として決定する。
段は、上記メモリセルの制御ゲートを基準電位に保持
し、上記メモリセルのチャネル形成領域に所定の振幅を
持つ消去パルスを印加し、上記フローティングゲートか
ら電荷を引き抜く。当該消去手段は、上記メモリセルの
しきい値電圧が所定の消去目標値に達するまで、上記メ
モリセルのチャネル形成領域に印加される上記消去パル
スの回数を、上記消去条件として決定する。
【００１６】また、本発明では、好適には、上記消去特
性推定手段は、上記メモリセルの書き込み特性と消去特
性との相関関係に基づき、上記メモリセルの消去特性を
推定する。
性推定手段は、上記メモリセルの書き込み特性と消去特
性との相関関係に基づき、上記メモリセルの消去特性を
推定する。
【００１７】さらに、本発明では、好適には、上記消去
特性推定手段による消去特性の推定は、ワード線ごと
に、消去単位であるメモリブロックごとに、またはメモ
リチップごとに行われる。これに応じて、上記特性記憶
手段は、ワード線ごとに、メモリブロックごとに、また
はメモリチップごとに上記推定した消去特性情報を記憶
する。
特性推定手段による消去特性の推定は、ワード線ごと
に、消去単位であるメモリブロックごとに、またはメモ
リチップごとに行われる。これに応じて、上記特性記憶
手段は、ワード線ごとに、メモリブロックごとに、また
はメモリチップごとに上記推定した消去特性情報を記憶
する。
【００１８】本発明によれば、不揮発性半導体記憶装置
において、消去特性推定手段によって、書き込み特性、
例えば、書き込み動作のときメモリセルのしきい値電圧
が所定の書き込み基準値に達するまで、選択ワード線に
印加する書き込みパルスの数に基づき、予め取得した書
き込み特性と消去特性との相関関係によって消去特性が
推定され、得られた消去特性情報が記憶手段に記憶され
る。消去動作のとき、消去手段によって、記憶手段に記
憶した消去特性情報に応じて消去条件、例えば、メモリ
セルに印加する消去パルスの回数が設定され、それに従
って消去動作が行われる。この結果、消去後のメモリセ
ルのしきい値電圧を予め設定した消去目標値の近傍に制
御することができる。即ち、本発明の不揮発性半導体記
憶装置において、消去動作のとき消去ベリファイの代わ
りに、書き込み特性から推定して消去特性に基づいて設
定した消去条件に従ってメモリ消去を行うことで、消去
後のメモリセルのしきい値電圧を高精度に制御できる。
において、消去特性推定手段によって、書き込み特性、
例えば、書き込み動作のときメモリセルのしきい値電圧
が所定の書き込み基準値に達するまで、選択ワード線に
印加する書き込みパルスの数に基づき、予め取得した書
き込み特性と消去特性との相関関係によって消去特性が
推定され、得られた消去特性情報が記憶手段に記憶され
る。消去動作のとき、消去手段によって、記憶手段に記
憶した消去特性情報に応じて消去条件、例えば、メモリ
セルに印加する消去パルスの回数が設定され、それに従
って消去動作が行われる。この結果、消去後のメモリセ
ルのしきい値電圧を予め設定した消去目標値の近傍に制
御することができる。即ち、本発明の不揮発性半導体記
憶装置において、消去動作のとき消去ベリファイの代わ
りに、書き込み特性から推定して消去特性に基づいて設
定した消去条件に従ってメモリ消去を行うことで、消去
後のメモリセルのしきい値電圧を高精度に制御できる。
【００１９】
【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置の一実施形態を示すブロック図である。図示
のように、本実施形態の不揮発性半導体記憶装置はメモ
リセルアレイ１０、カラムデコーダ＆センスアンプ＆デ
ータラッチ２０、ロウデコーダ３０、コントロール回路
４０、昇圧回路５０、消去特性推定回路６０及び特性記
憶回路７０によって構成されている。
体記憶装置の一実施形態を示すブロック図である。図示
のように、本実施形態の不揮発性半導体記憶装置はメモ
リセルアレイ１０、カラムデコーダ＆センスアンプ＆デ
ータラッチ２０、ロウデコーダ３０、コントロール回路
４０、昇圧回路５０、消去特性推定回路６０及び特性記
憶回路７０によって構成されている。
【００２０】メモリセルアレイ１０は、行列状に配置さ
れている複数の不揮発性メモリセルによって構成されて
いる。ここで、各メモリセルは、例えば、電荷蓄積層と
するフローティングゲートを持つフローティングゲート
型メモリセルであり、同一行に配置されている各メモリ
セルの制御ゲートが同じワード線に接続され、ワード線
によって、メモリセルが行ごとに選択される。また、同
一列に配置されている各メモリセルは同じビット線によ
って書き込みデータが供給され、さらに同じビット線か
ら記憶データが読み出される。各ワード線がロウデコー
ダ３０に接続され、各ビット線がカラムデコーダに接続
されている。
れている複数の不揮発性メモリセルによって構成されて
いる。ここで、各メモリセルは、例えば、電荷蓄積層と
するフローティングゲートを持つフローティングゲート
型メモリセルであり、同一行に配置されている各メモリ
セルの制御ゲートが同じワード線に接続され、ワード線
によって、メモリセルが行ごとに選択される。また、同
一列に配置されている各メモリセルは同じビット線によ
って書き込みデータが供給され、さらに同じビット線か
ら記憶データが読み出される。各ワード線がロウデコー
ダ３０に接続され、各ビット線がカラムデコーダに接続
されている。
【００２１】カラムデコーダは、入力されるカラムアド
レスに応じて、一本または複数本のビット線を選択す
る。読み出しのとき、選択ビット線をセンスアンプに接
続し、センスアンプによって、選択ビット線に接続され
ている選択メモリセルの記憶データを読み出し、書き込
みのとき、選択ビット線をデータラッチに接続し、デー
タラッチによってラッチされた書き込みデータに応じ
て、選択ビット線の電圧を設定し、選択メモリセルに書
き込みデータを格納する。
レスに応じて、一本または複数本のビット線を選択す
る。読み出しのとき、選択ビット線をセンスアンプに接
続し、センスアンプによって、選択ビット線に接続され
ている選択メモリセルの記憶データを読み出し、書き込
みのとき、選択ビット線をデータラッチに接続し、デー
タラッチによってラッチされた書き込みデータに応じ
て、選択ビット線の電圧を設定し、選択メモリセルに書
き込みデータを格納する。
【００２２】センスアンプは、読み出し及びベリファイ
のときに動作し、選択ビット線の電位を検出し、検出し
た電位に応じて選択メモリセルの記憶データを読み出
す。データラッチは、書き込みのとき動作し、書き込み
データを保持し、それに応じて選択ビット線を所定の電
位に設定する。
のときに動作し、選択ビット線の電位を検出し、検出し
た電位に応じて選択メモリセルの記憶データを読み出
す。データラッチは、書き込みのとき動作し、書き込み
データを保持し、それに応じて選択ビット線を所定の電
位に設定する。
【００２３】ロウデコーダ３０は、入力されるロウアド
レスに応じて一本または複数本のワード線を選択する。
書き込み、読み出しまたは消去動作のとき選択ワード線
にそれぞれ所定の電圧を印加する。
レスに応じて一本または複数本のワード線を選択する。
書き込み、読み出しまたは消去動作のとき選択ワード線
にそれぞれ所定の電圧を印加する。
【００２４】コントロール回路４０は、外部から入力さ
れる制御信号に応じて、メモリ装置の各部分回路の動作
を制御し、装置全体の書き込み、読み出し及び消去動作
を制御する。
れる制御信号に応じて、メモリ装置の各部分回路の動作
を制御し、装置全体の書き込み、読み出し及び消去動作
を制御する。
【００２５】昇圧回路５０は、制御回路４０の制御に従
って電源電圧から必要な高電圧を発生し、ロウデコーダ
３０または他の部分回路に供給する。書き込み、読み出
し及び消去動作のとき、昇圧回路５０は、それぞれ異な
る電圧を発生し、選択ワード線または基板に供給する。
って電源電圧から必要な高電圧を発生し、ロウデコーダ
３０または他の部分回路に供給する。書き込み、読み出
し及び消去動作のとき、昇圧回路５０は、それぞれ異な
る電圧を発生し、選択ワード線または基板に供給する。
【００２６】なお、上述した各構成部分は、従来の不揮
発性半導体記憶装置のそれぞれの部分回路とほぼ同じ構
成及び機能を有する。このため、本発明では、公知技術
によって構成できる部分回路については特に詳細な説明
を省略する。
発性半導体記憶装置のそれぞれの部分回路とほぼ同じ構
成及び機能を有する。このため、本発明では、公知技術
によって構成できる部分回路については特に詳細な説明
を省略する。
【００２７】消去特性推定回路６０と特性記憶回路７０
は、本発明によって提案した構成部分である。以下、こ
れらについてそれぞれ説明する。消去特性推定回路６０
は、コントロール回路４０からメモリセルの書き込み時
の特性データを入力し、それに応じてメモリセルの消去
特性を推定する。ここで、書き込み特性データは、例え
ば、書き込み動作においてメモリセルのしきい値電圧が
所定の目標値に達するまでの書き込みパルスの印加する
回数Ｎなどをいう。不揮発性メモリ、特性ＮＡＮＤ型の
フラッシュメモリにおいて、書き込み及び消去は、とも
にＦＮトンネリング電流によってメモリセルのフローテ
ィングゲートに対して電荷の注入若しくは電荷の引き抜
きによって行われる。即ち、書き込み及び消去は、同じ
ゲート絶縁膜に対して高電圧を印加することによって当
該ゲート酸化膜を通過するＦＮトンネリング電流を発生
させることによって実現できる。このため、書き込み特
性と消去特性には一定の関連性が存在する。本発明は、
この書き込みと消去特性の関連性に注目して、書き込み
特性に応じて消去特性を推定し、それに基づき消去時印
加する消去パルスの電圧振幅、消去パルスの印加回数な
どの消去条件などを推定し、当該推定条件従って消去動
作を行うので、消去後のベリファイ動作の代わりに、消
去後のメモリセルのしきい値電圧を保証する。
は、本発明によって提案した構成部分である。以下、こ
れらについてそれぞれ説明する。消去特性推定回路６０
は、コントロール回路４０からメモリセルの書き込み時
の特性データを入力し、それに応じてメモリセルの消去
特性を推定する。ここで、書き込み特性データは、例え
ば、書き込み動作においてメモリセルのしきい値電圧が
所定の目標値に達するまでの書き込みパルスの印加する
回数Ｎなどをいう。不揮発性メモリ、特性ＮＡＮＤ型の
フラッシュメモリにおいて、書き込み及び消去は、とも
にＦＮトンネリング電流によってメモリセルのフローテ
ィングゲートに対して電荷の注入若しくは電荷の引き抜
きによって行われる。即ち、書き込み及び消去は、同じ
ゲート絶縁膜に対して高電圧を印加することによって当
該ゲート酸化膜を通過するＦＮトンネリング電流を発生
させることによって実現できる。このため、書き込み特
性と消去特性には一定の関連性が存在する。本発明は、
この書き込みと消去特性の関連性に注目して、書き込み
特性に応じて消去特性を推定し、それに基づき消去時印
加する消去パルスの電圧振幅、消去パルスの印加回数な
どの消去条件などを推定し、当該推定条件従って消去動
作を行うので、消去後のベリファイ動作の代わりに、消
去後のメモリセルのしきい値電圧を保証する。
【００２８】具体的に、消去特性推定回路６０は、コン
トロール回路４０から入力された書き込み特性データに
応じて、消去特性を推定する。なお、書き込み特性デー
タは、例えば、製品検査時に行われる書き込みにおい
て、コントロール回路４０によって取得される。そし
て、推定した消去特性に応じて、消去条件を設定し、コ
ントロール回路４０に当該消去条件を提供するので、コ
ントロール回路４０は、消去条件に従って、消去動作に
かかわるそれぞれの部分回路に動作指示を出力し、それ
に従ってそれぞれの部分回路が動作し、消去動作が実行
される。
トロール回路４０から入力された書き込み特性データに
応じて、消去特性を推定する。なお、書き込み特性デー
タは、例えば、製品検査時に行われる書き込みにおい
て、コントロール回路４０によって取得される。そし
て、推定した消去特性に応じて、消去条件を設定し、コ
ントロール回路４０に当該消去条件を提供するので、コ
ントロール回路４０は、消去条件に従って、消去動作に
かかわるそれぞれの部分回路に動作指示を出力し、それ
に従ってそれぞれの部分回路が動作し、消去動作が実行
される。
【００２９】特性記憶回路７０は、メモリセルの書き込
み特性または消去特性を示す特性データを記憶する。例
えば、書き込み動作においてコントロール回路４０から
書き込み特性データが入力されると、特性記憶回路７０
は、当該特性データを記憶し、必要なとき消去特性推定
回路６０に提供する。なお、書き込み特性データの代わ
りに、例えば、消去特性推定回路６０によって推定した
消去特性を示す消去データを記憶することもできる。こ
の場合、例えば、書き込み動作時に消去特性推定回路６
０から推定結果に応じて消去特性データが出力され、特
性記憶回路７０によって記憶される。そして、消去動作
を行うとき、コントロール回路４０によって消去特性デ
ータが読み出され、それに応じて消去条件が設定され
る。
み特性または消去特性を示す特性データを記憶する。例
えば、書き込み動作においてコントロール回路４０から
書き込み特性データが入力されると、特性記憶回路７０
は、当該特性データを記憶し、必要なとき消去特性推定
回路６０に提供する。なお、書き込み特性データの代わ
りに、例えば、消去特性推定回路６０によって推定した
消去特性を示す消去データを記憶することもできる。こ
の場合、例えば、書き込み動作時に消去特性推定回路６
０から推定結果に応じて消去特性データが出力され、特
性記憶回路７０によって記憶される。そして、消去動作
を行うとき、コントロール回路４０によって消去特性デ
ータが読み出され、それに応じて消去条件が設定され
る。
【００３０】上述したように、本実施形態の不揮発性半
導体記憶装置において、従来の構成に消去特性推定回路
６０及び特性記憶回路７０を設けて、消去特性推定回路
６０によって、メモリセルの書き込み特性から消去特性
が推定される。消去動作のとき、推定された消去特性に
基づき、消去条件が設定され、それに従って消去動作が
行われるので、従来の不揮発性メモリにおける消去ベリ
ファイの代わりに、消去後のメモリセルのしきい値電圧
が保証される。
導体記憶装置において、従来の構成に消去特性推定回路
６０及び特性記憶回路７０を設けて、消去特性推定回路
６０によって、メモリセルの書き込み特性から消去特性
が推定される。消去動作のとき、推定された消去特性に
基づき、消去条件が設定され、それに従って消去動作が
行われるので、従来の不揮発性メモリにおける消去ベリ
ファイの代わりに、消去後のメモリセルのしきい値電圧
が保証される。
【００３１】図２は、メモリセルアレイ１０の一構成例
を示す回路図である。ここで、例えば、ＮＡＮＤ型フラ
ッシュメモリを例として、メモリセルアレイの構成を示
す。図示のように、メモリセルアレイ１０は、行列状に
配置されている１６行×４列のメモリセルＭＣ11，ＭＣ
12，ＭＣ13，ＭＣ14，ＭＣ21，ＭＣ22，ＭＣ23，Ｍ
Ｃ24，…，ＭＣ151 ，ＭＣ152 ，ＭＣ153 ，ＭＣ154 ，
ＭＣ161 ，ＭＣ162 ，ＭＣ163 ，ＭＣ164 によって構成
されている。
を示す回路図である。ここで、例えば、ＮＡＮＤ型フラ
ッシュメモリを例として、メモリセルアレイの構成を示
す。図示のように、メモリセルアレイ１０は、行列状に
配置されている１６行×４列のメモリセルＭＣ11，ＭＣ
12，ＭＣ13，ＭＣ14，ＭＣ21，ＭＣ22，ＭＣ23，Ｍ
Ｃ24，…，ＭＣ151 ，ＭＣ152 ，ＭＣ153 ，ＭＣ154 ，
ＭＣ161 ，ＭＣ162 ，ＭＣ163 ，ＭＣ164 によって構成
されている。
【００３２】メモリセルアレイ１０において、各列に１
６個のメモリセルが直列接続されて、メモリストリング
が構成されている。それぞれのメモリストリングの一端
がビット線側選択トランジスタＳＴ11，ＳＴ12，Ｓ
Ｔ13，ＳＴ14を介して、ビット線ＢＬ１，ＢＬ２，ＢＬ
３，ＢＬ４に接続され、他端がソース選択側選択トラン
ジスタＧＴ11，ＧＴ12，ＧＴ13，ＧＴ14を介して共通の
ソース線ＣＳＬに接続されている。ビット線側選択トラ
ンジスタＳＴ11〜ＳＴ14のゲートが選択信号線ＤＳＧに
接続され、ソース線側選択トランジスタＧＴ11〜ＧＴ14
のゲートが選択信号線ＳＳＧに接続されている。各行に
配置されているメモリセルの制御ゲートがそれぞれワー
ド線ＷＬ１，ＷＬ２，…，ＷＬ１５，ＷＬ１６に接続さ
れている。ここで、共通のソース線ＣＳＬは、例えば、
基板上に形成されているｐウェル領域に形成され、ワー
ド線ＷＬ１〜ＷＬ１６は、それぞれ金属配線層に形成さ
れている。
６個のメモリセルが直列接続されて、メモリストリング
が構成されている。それぞれのメモリストリングの一端
がビット線側選択トランジスタＳＴ11，ＳＴ12，Ｓ
Ｔ13，ＳＴ14を介して、ビット線ＢＬ１，ＢＬ２，ＢＬ
３，ＢＬ４に接続され、他端がソース選択側選択トラン
ジスタＧＴ11，ＧＴ12，ＧＴ13，ＧＴ14を介して共通の
ソース線ＣＳＬに接続されている。ビット線側選択トラ
ンジスタＳＴ11〜ＳＴ14のゲートが選択信号線ＤＳＧに
接続され、ソース線側選択トランジスタＧＴ11〜ＧＴ14
のゲートが選択信号線ＳＳＧに接続されている。各行に
配置されているメモリセルの制御ゲートがそれぞれワー
ド線ＷＬ１，ＷＬ２，…，ＷＬ１５，ＷＬ１６に接続さ
れている。ここで、共通のソース線ＣＳＬは、例えば、
基板上に形成されているｐウェル領域に形成され、ワー
ド線ＷＬ１〜ＷＬ１６は、それぞれ金属配線層に形成さ
れている。
【００３３】ワード線ＷＬ１〜ＷＬ１６及び選択信号線
ＤＳＧ，ＳＳＧは、それぞれロウデコーダ３０に接続さ
れ、書き込み、読み出しまたは消去時に、ロウデコーダ
３０によって、これらのワード線及び信号線にそれぞれ
所定の電圧信号が印加される。ビット線ＢＬ１〜ＢＬ４
は、選択ゲートを介してセンスアンプまたはデータラッ
チ回路に接続される。選択ゲートは、カラムデコーダに
よってオン／オフが制御される。
ＤＳＧ，ＳＳＧは、それぞれロウデコーダ３０に接続さ
れ、書き込み、読み出しまたは消去時に、ロウデコーダ
３０によって、これらのワード線及び信号線にそれぞれ
所定の電圧信号が印加される。ビット線ＢＬ１〜ＢＬ４
は、選択ゲートを介してセンスアンプまたはデータラッ
チ回路に接続される。選択ゲートは、カラムデコーダに
よってオン／オフが制御される。
【００３４】図３は、本実施形態のメモリセルのしきい
値電圧の分布例を示している。図示のように、メモリセ
ルのしきい値電圧は記憶データＤａｔａ０〜Ｄａｔａ７
に対応して、それぞれ８つの異なる領域に分布するよう
に制御される。ここで、例えば、消去動作によってメモ
リセルのしきい値電圧Ｖthが０Ｖ以下の負の領域に分布
するように制御される。しきい値電圧Ｖthがこの領域に
分布する場合、メモリセルの記憶データを“Ｄａｔａ
７”とする。
値電圧の分布例を示している。図示のように、メモリセ
ルのしきい値電圧は記憶データＤａｔａ０〜Ｄａｔａ７
に対応して、それぞれ８つの異なる領域に分布するよう
に制御される。ここで、例えば、消去動作によってメモ
リセルのしきい値電圧Ｖthが０Ｖ以下の負の領域に分布
するように制御される。しきい値電圧Ｖthがこの領域に
分布する場合、メモリセルの記憶データを“Ｄａｔａ
７”とする。
【００３５】書き込み動作によって、書き込みデータに
応じて、メモリセルのしきい値電圧Ｖthがそれぞれ異な
る分布領域に設定される。例えば、書き込みデータが
“Ｄａｔａ０”の場合、図３に示すように、メモリセル
のしきい値電圧Ｖthが電圧Ｖg0以上の分布領域に設定さ
れる。
応じて、メモリセルのしきい値電圧Ｖthがそれぞれ異な
る分布領域に設定される。例えば、書き込みデータが
“Ｄａｔａ０”の場合、図３に示すように、メモリセル
のしきい値電圧Ｖthが電圧Ｖg0以上の分布領域に設定さ
れる。
【００３６】読み出しのとき、それぞれのメモリセルの
しきい値電圧Ｖthに応じて、それに記憶されているデー
タが読み出される。読み出し動作において、例えば、選
択ワード線に印加される読み出し電圧をスキャンして、
それぞれの読み出し電圧が印加したとき、センスアンプ
によって選択メモリセルを流れる読み出し電流を検出
し、それに応じて選択メモリセルの記憶データを判断す
る。例えば、選択ワード線に電圧Ｖg2を印加したとき、
センスアンプによって読み出し電流が検出されず、電圧
Ｖg3を印加したとき、センスアンプによって読み出し電
流が検出された場合、選択メモリセルのしきい値電圧Ｖ
thは、電圧Ｖg3と電圧Ｖg2との間に分布していることが
わかり、その記憶データは、Ｄａｔａ３と判断できる。
しきい値電圧Ｖthに応じて、それに記憶されているデー
タが読み出される。読み出し動作において、例えば、選
択ワード線に印加される読み出し電圧をスキャンして、
それぞれの読み出し電圧が印加したとき、センスアンプ
によって選択メモリセルを流れる読み出し電流を検出
し、それに応じて選択メモリセルの記憶データを判断す
る。例えば、選択ワード線に電圧Ｖg2を印加したとき、
センスアンプによって読み出し電流が検出されず、電圧
Ｖg3を印加したとき、センスアンプによって読み出し電
流が検出された場合、選択メモリセルのしきい値電圧Ｖ
thは、電圧Ｖg3と電圧Ｖg2との間に分布していることが
わかり、その記憶データは、Ｄａｔａ３と判断できる。
【００３７】以下、図４を参照しつつ、本実施形態の不
揮発性半導体記憶装置におけるデータの読み出し、消去
及び書き込み動作についてさらに詳細に説明する。図４
において、例えば、ワード線ＷＬ６を選択ワード線とし
て、それに接続されている選択メモリセルに対して、読
み出し、消去及び書き込み動作時それぞれの動作条件を
示している。
揮発性半導体記憶装置におけるデータの読み出し、消去
及び書き込み動作についてさらに詳細に説明する。図４
において、例えば、ワード線ＷＬ６を選択ワード線とし
て、それに接続されている選択メモリセルに対して、読
み出し、消去及び書き込み動作時それぞれの動作条件を
示している。
【００３８】まず、読み出しのとき、例えば、プリチャ
ージ回路（図示せず）によって、ビット線ＢＬ１〜ＢＬ
４が１．５Ｖ程度のプリチャージ電圧に設定される。ロ
ウデコーダ３０によって、選択信号線ＤＳＧ，ＳＳＧに
それぞれ６Ｖの電圧が印加されるので、ビット線側選択
トランジスタＳＴ11〜ＳＴ14及びソース線側選択トラン
ジスタＧＴ11〜ＧＴ14がすべてオンする。さらに、選択
ワード線ＷＬ６を除く他のワード線には、６Ｖの電圧が
印加される。ここで、メモリセルのしきい値電圧Ｖthが
もっとも高い場合、例えば、図３に示すデータ“Ｄａｔ
ａ０”に対応するしきい値電圧Ｖthが５Ｖとすると、ワ
ード線に６Ｖの電圧が印加されると、それに接続されて
いるすべてのメモリセルがオンする。読み出しのとき、
共通ソース線ＣＳＬが０Ｖに保持され、ｐウェル（Ｐｗ
ｅｌｌ）も０Ｖに保持される。
ージ回路（図示せず）によって、ビット線ＢＬ１〜ＢＬ
４が１．５Ｖ程度のプリチャージ電圧に設定される。ロ
ウデコーダ３０によって、選択信号線ＤＳＧ，ＳＳＧに
それぞれ６Ｖの電圧が印加されるので、ビット線側選択
トランジスタＳＴ11〜ＳＴ14及びソース線側選択トラン
ジスタＧＴ11〜ＧＴ14がすべてオンする。さらに、選択
ワード線ＷＬ６を除く他のワード線には、６Ｖの電圧が
印加される。ここで、メモリセルのしきい値電圧Ｖthが
もっとも高い場合、例えば、図３に示すデータ“Ｄａｔ
ａ０”に対応するしきい値電圧Ｖthが５Ｖとすると、ワ
ード線に６Ｖの電圧が印加されると、それに接続されて
いるすべてのメモリセルがオンする。読み出しのとき、
共通ソース線ＣＳＬが０Ｖに保持され、ｐウェル（Ｐｗ
ｅｌｌ）も０Ｖに保持される。
【００３９】選択ワード線ＷＬ６には、０Ｖから６Ｖま
で複数段階に分けられた読み出し電圧が順次印加され
る。例えば、図３に示すように、選択ワード線ＷＬ６に
０Ｖの電圧から、Ｖg5，Ｖg4，…，Ｖg0の順にそれぞれ
印加される。選択ワード線ＷＬ６に印加される読み出し
電圧が選択メモリセルのしきい値電圧Ｖthより低い場
合、選択メモリセルがオフし、読み出し電流が流れない
ので、ビット線電圧はほぼプリチャージ電圧のままにな
る。一方、読み出し電圧が選択メモリセルのしきい値電
圧Ｖthより高い場合、選択メモリセルがオンし、ビット
線から共通のソース線ＣＳＬに電流の経路が形成される
ので、読み出し電流が流れ、ビット線電位は低下し、プ
リチャージ電圧より低くなる。このため、読み出しのと
き、ビット線に接続されているセンスアンプによって、
ビット線電位を検出することにより選択メモリセルの記
憶データを読み出すことができる。
で複数段階に分けられた読み出し電圧が順次印加され
る。例えば、図３に示すように、選択ワード線ＷＬ６に
０Ｖの電圧から、Ｖg5，Ｖg4，…，Ｖg0の順にそれぞれ
印加される。選択ワード線ＷＬ６に印加される読み出し
電圧が選択メモリセルのしきい値電圧Ｖthより低い場
合、選択メモリセルがオフし、読み出し電流が流れない
ので、ビット線電圧はほぼプリチャージ電圧のままにな
る。一方、読み出し電圧が選択メモリセルのしきい値電
圧Ｖthより高い場合、選択メモリセルがオンし、ビット
線から共通のソース線ＣＳＬに電流の経路が形成される
ので、読み出し電流が流れ、ビット線電位は低下し、プ
リチャージ電圧より低くなる。このため、読み出しのと
き、ビット線に接続されているセンスアンプによって、
ビット線電位を検出することにより選択メモリセルの記
憶データを読み出すことができる。
【００４０】次に、消去動作について説明する。図３に
示すように、消去動作時に、ビット線ＢＬ１〜ＢＬ４が
フローティング状態に保持され、さらに選択信号ＤＳ
Ｇ，ＳＳＧ及び共通のソース線ＣＳＬもフローティング
状態に保持される。すべてのワード線ＷＬ１〜ＷＬ１６
が０Ｖに保持され、ｐウェルに、例えば、２０Ｖ程度の
消去電圧が印加される。
示すように、消去動作時に、ビット線ＢＬ１〜ＢＬ４が
フローティング状態に保持され、さらに選択信号ＤＳ
Ｇ，ＳＳＧ及び共通のソース線ＣＳＬもフローティング
状態に保持される。すべてのワード線ＷＬ１〜ＷＬ１６
が０Ｖに保持され、ｐウェルに、例えば、２０Ｖ程度の
消去電圧が印加される。
【００４１】このようなバイアス条件において、各メモ
リセルにおいて、制御ゲートが０Ｖに保持され、ソー
ス、ドレインがフローティング状態にあり、チャネル形
成領域が高い消去電圧でバイアスされるので、ＦＮトン
ネリング電流によって、フローティングゲートからチャ
ネル形成領域に向かって電子が流れ、メモリセルのしき
い値電圧Ｖthが低下し、例えば、図３に示すように“Ｄ
ａｔａ７”に対応する分布領域に設定される。
リセルにおいて、制御ゲートが０Ｖに保持され、ソー
ス、ドレインがフローティング状態にあり、チャネル形
成領域が高い消去電圧でバイアスされるので、ＦＮトン
ネリング電流によって、フローティングゲートからチャ
ネル形成領域に向かって電子が流れ、メモリセルのしき
い値電圧Ｖthが低下し、例えば、図３に示すように“Ｄ
ａｔａ７”に対応する分布領域に設定される。
【００４２】なお、本実施形態において、消去特性推定
回路６０によって推定された消去特性に応じて消去時の
動作条件が制御される。例えば、ここで、消去動作時に
ｐウェルにパルス状の消去電圧が印加されるとする。推
定された消去特性に応じて、パルス信号の振幅、パルス
幅及びパルスの印加回数などがそれぞれ設定されるの
で、消去動作後、メモリセルのしきい値電圧Ｖthがある
一定の分布範囲内に収束する。即ち、本実施形態におい
て、消去後のベリファイが行われず、その代わりに消去
動作の条件がすべて推定された消去特性に基づいて正確
に制御されるので、消去後のメモリセルのしきい値電圧
Ｖthがある一定の分布範囲内に制御することができる。
回路６０によって推定された消去特性に応じて消去時の
動作条件が制御される。例えば、ここで、消去動作時に
ｐウェルにパルス状の消去電圧が印加されるとする。推
定された消去特性に応じて、パルス信号の振幅、パルス
幅及びパルスの印加回数などがそれぞれ設定されるの
で、消去動作後、メモリセルのしきい値電圧Ｖthがある
一定の分布範囲内に収束する。即ち、本実施形態におい
て、消去後のベリファイが行われず、その代わりに消去
動作の条件がすべて推定された消去特性に基づいて正確
に制御されるので、消去後のメモリセルのしきい値電圧
Ｖthがある一定の分布範囲内に制御することができる。
【００４３】次に、書き込み動作について説明する。本
実施形態において、ローカルセルフブースト方式に基づ
き、選択メモリセルに対して書き込みが行われる。図４
に示すように、書き込みのとき、ビット線ＢＬ１〜ＢＬ
４に書き込みデータに応じた電圧が印加される。例え
ば、書き込みデータが消去後のしきい値電圧に対応する
データ（図３では、“Ｄａｔａ７”である）と同じ場
合、メモリセルのしきい値電圧を変化させる必要がな
く、かつ書き込みディスターブによるしきい値電圧の変
化を防止することが要求される。この場合、当該メモリ
セルに接続されているビット線を非選択ビット線とし
て、それに電源電圧ＶCCに相当する電圧が印加される。
一方、非選択ビット線以外のビット線にそれぞれの書き
込みデータに応じて０〜１．４Ｖの電圧が印加される。
実施形態において、ローカルセルフブースト方式に基づ
き、選択メモリセルに対して書き込みが行われる。図４
に示すように、書き込みのとき、ビット線ＢＬ１〜ＢＬ
４に書き込みデータに応じた電圧が印加される。例え
ば、書き込みデータが消去後のしきい値電圧に対応する
データ（図３では、“Ｄａｔａ７”である）と同じ場
合、メモリセルのしきい値電圧を変化させる必要がな
く、かつ書き込みディスターブによるしきい値電圧の変
化を防止することが要求される。この場合、当該メモリ
セルに接続されているビット線を非選択ビット線とし
て、それに電源電圧ＶCCに相当する電圧が印加される。
一方、非選択ビット線以外のビット線にそれぞれの書き
込みデータに応じて０〜１．４Ｖの電圧が印加される。
【００４４】ロウデコーダ３０によって、選択信号線Ｄ
ＳＧに電源電圧ＶCCが印加され、選択信号線ＳＳＧに０
Ｖの電圧が印加されるので、ビット線側選択トランジス
タＳＴ11〜ＳＴ14がオンし、ソース線側選択トランジス
タＧＴ11〜ＧＴ14がオフする。さらに、選択ワード線Ｗ
Ｌ６に、例えば１８Ｖ程度の高電圧（以下プログラム電
圧Ｖpgm という）が印加され、選択ワード線に隣接する
ワード線、この場合、ワード線ＷＬ６の両側のワード線
ＷＬ５，ＷＬ７に０Ｖの電圧が印加され、それ以外のワ
ード線ＷＬ１〜ＷＬ４、ＷＬ８〜ＷＬ１６にプログラム
電圧Ｖpgm の半分程度のパス電圧Ｖpass、例えば、１０
Ｖ前後の電圧が印加される。なお、書き込み時に共通の
ソース線ＣＳＬ及びｐウェルがともに０Ｖに保持されて
いる。
ＳＧに電源電圧ＶCCが印加され、選択信号線ＳＳＧに０
Ｖの電圧が印加されるので、ビット線側選択トランジス
タＳＴ11〜ＳＴ14がオンし、ソース線側選択トランジス
タＧＴ11〜ＧＴ14がオフする。さらに、選択ワード線Ｗ
Ｌ６に、例えば１８Ｖ程度の高電圧（以下プログラム電
圧Ｖpgm という）が印加され、選択ワード線に隣接する
ワード線、この場合、ワード線ＷＬ６の両側のワード線
ＷＬ５，ＷＬ７に０Ｖの電圧が印加され、それ以外のワ
ード線ＷＬ１〜ＷＬ４、ＷＬ８〜ＷＬ１６にプログラム
電圧Ｖpgm の半分程度のパス電圧Ｖpass、例えば、１０
Ｖ前後の電圧が印加される。なお、書き込み時に共通の
ソース線ＣＳＬ及びｐウェルがともに０Ｖに保持されて
いる。
【００４５】以下、図４及び図５を参照しながら、ロー
カルセルフブースト方式における書き込み動作について
さらに詳細に説明する。図５、一列のメモリセルを示し
ている。以下、説明の便宜上当該メモリセル列に接続さ
れているビット線をＢＬｉとし（ｉは自然数）、ビット
線側選択トランジスタをＳＴｉ、ソース線側選択トラン
ジスタをＧＴｉ、メモリセルをＭＣ1i，ＭＣ2i，…，Ｍ
Ｃ6i，…，ＭＣ15i ，ＭＣ16i とする。ここで、メモリ
セルＭＣ6iが選択メモリセルである。
カルセルフブースト方式における書き込み動作について
さらに詳細に説明する。図５、一列のメモリセルを示し
ている。以下、説明の便宜上当該メモリセル列に接続さ
れているビット線をＢＬｉとし（ｉは自然数）、ビット
線側選択トランジスタをＳＴｉ、ソース線側選択トラン
ジスタをＧＴｉ、メモリセルをＭＣ1i，ＭＣ2i，…，Ｍ
Ｃ6i，…，ＭＣ15i ，ＭＣ16i とする。ここで、メモリ
セルＭＣ6iが選択メモリセルである。
【００４６】図５に示すように、選択ワード線ＷＬ６に
プログラム電圧Ｖpgm が印加され、それに隣接するワー
ド線ＷＬ５，ＷＬ７に０Ｖの電圧が印加され、それ以外
のワード線にパス電圧Ｖpassが印加される。さらに、選
択信号線ＤＳＧに電源電圧ＶCCが印加されるので、ビッ
ト線側選択トランジスタＳＴｉがオンする。選択信号線
ＳＳＧに０Ｖの電圧が印加されるので、ソース線側選択
トランジスタＧＴｉがオフする。
プログラム電圧Ｖpgm が印加され、それに隣接するワー
ド線ＷＬ５，ＷＬ７に０Ｖの電圧が印加され、それ以外
のワード線にパス電圧Ｖpassが印加される。さらに、選
択信号線ＤＳＧに電源電圧ＶCCが印加されるので、ビッ
ト線側選択トランジスタＳＴｉがオンする。選択信号線
ＳＳＧに０Ｖの電圧が印加されるので、ソース線側選択
トランジスタＧＴｉがオフする。
【００４７】また、図４によると、選択ワード線ＷＬ６
に印加されるプログラムＶpgm は、例えば、１８Ｖ程度
であり、選択ワード線及びそれの隣接ワード線以外のワ
ード線に印加されるパス電圧Ｖpassは、例えば、１０Ｖ
程度である。選択メモリセルＭＣ6iに消去状態のしきい
値電圧分布に対応するデータ、例えば、図３に示すデー
タ“Ｄａｔａ７”を保持させる場合、ビット線ＢＬｉに
電源電圧ＶCCが印加され、一方、選択メモリセルＭＣ6i
にデータ“Ｄａｔａ７”を書き込み場合に、ビット線Ｂ
Ｌｉに、書き込みデータに応じて、例えば、０〜１．４
Ｖの間に設定された書き込み電圧ＶBLが印加される。
に印加されるプログラムＶpgm は、例えば、１８Ｖ程度
であり、選択ワード線及びそれの隣接ワード線以外のワ
ード線に印加されるパス電圧Ｖpassは、例えば、１０Ｖ
程度である。選択メモリセルＭＣ6iに消去状態のしきい
値電圧分布に対応するデータ、例えば、図３に示すデー
タ“Ｄａｔａ７”を保持させる場合、ビット線ＢＬｉに
電源電圧ＶCCが印加され、一方、選択メモリセルＭＣ6i
にデータ“Ｄａｔａ７”を書き込み場合に、ビット線Ｂ
Ｌｉに、書き込みデータに応じて、例えば、０〜１．４
Ｖの間に設定された書き込み電圧ＶBLが印加される。
【００４８】書き込みは、選択ワード線ＷＬ６に隣接す
るワード線ＷＬ５，ＷＬ７に０Ｖの電圧を印加し、他の
ワード線ＷＬ１〜ＷＬ４，ＷＬ８〜ＷＬ１６にパス電圧
Ｖpassを印加したあと、選択ワード線ＷＬ６にプログラ
ム電圧Ｖpgm を印加する手順で行われる。書き込みの間
に、ビット線ＢＬｉには、書き込みデータに応じた書き
込み電圧ＶBLが印加される。
るワード線ＷＬ５，ＷＬ７に０Ｖの電圧を印加し、他の
ワード線ＷＬ１〜ＷＬ４，ＷＬ８〜ＷＬ１６にパス電圧
Ｖpassを印加したあと、選択ワード線ＷＬ６にプログラ
ム電圧Ｖpgm を印加する手順で行われる。書き込みの間
に、ビット線ＢＬｉには、書き込みデータに応じた書き
込み電圧ＶBLが印加される。
【００４９】上述したように、選択メモリセルＭＣ6iの
しきい値電圧を消去状態のままに保持する場合、ビット
線ＢＬｉに書き込み電圧ＶBLとして、電源電圧ＶCCが印
加される。このため、選択トランジスタＳＴｉのソース
が（ＶCC−Ｖth1 ）に保持される。ここで、Ｖth1 は選
択トランジスタＳＴｉのしきい値電圧である。制御ゲー
トにパス電圧Ｖpassが印加されるメモリセルＭＣ1i〜Ｍ
Ｃ4iがオンする。このため、パス電圧Ｖpassがワード線
ＷＬ１〜ＷＬ４に印加されたとき、メモリセルＭＣ5iの
ドレインが少なくとも（ＶCC−Ｖth1 ）に保持される。
そして、選択ワード線ＷＬ６にプログラム電圧Ｖpgm が
印加されたとき、選択メモリセルＭＣ6iにおける容量結
合（カップリング）によって、当該選択メモリセルＭＣ
6iのドレイン、ソース及びチャネル形成領域が高い電圧
に昇圧されるので、選択メモリセルＭＣ6iの両側に接続
されている隣接メモリセルＭＣ5i，ＭＣ7iがすべてオフ
する。
しきい値電圧を消去状態のままに保持する場合、ビット
線ＢＬｉに書き込み電圧ＶBLとして、電源電圧ＶCCが印
加される。このため、選択トランジスタＳＴｉのソース
が（ＶCC−Ｖth1 ）に保持される。ここで、Ｖth1 は選
択トランジスタＳＴｉのしきい値電圧である。制御ゲー
トにパス電圧Ｖpassが印加されるメモリセルＭＣ1i〜Ｍ
Ｃ4iがオンする。このため、パス電圧Ｖpassがワード線
ＷＬ１〜ＷＬ４に印加されたとき、メモリセルＭＣ5iの
ドレインが少なくとも（ＶCC−Ｖth1 ）に保持される。
そして、選択ワード線ＷＬ６にプログラム電圧Ｖpgm が
印加されたとき、選択メモリセルＭＣ6iにおける容量結
合（カップリング）によって、当該選択メモリセルＭＣ
6iのドレイン、ソース及びチャネル形成領域が高い電圧
に昇圧されるので、選択メモリセルＭＣ6iの両側に接続
されている隣接メモリセルＭＣ5i，ＭＣ7iがすべてオフ
する。
【００５０】選択メモリセルＭＣ6iの両側のメモリセル
ＭＣ5i，ＭＣ7iがオフしたとき、容量カップリングによ
る昇圧（セルフブースト）が選択メモリセルＭＣ6iのみ
において行われる、いわゆるローカルセルフブーストが
起きる。このため、選択メモリセルＭＣ6iのドレイン、
ソース及びチャネル形成領域が通常の容量カップリング
より高い電圧に昇圧され、制御ゲートとチャネル形成領
域間の電圧差がＦＮトンネリングが発生しにくい低いレ
ベルに保持されるので、当該選択メモリセルＭＣ6iのし
きい値電圧の変動を防止できる。
ＭＣ5i，ＭＣ7iがオフしたとき、容量カップリングによ
る昇圧（セルフブースト）が選択メモリセルＭＣ6iのみ
において行われる、いわゆるローカルセルフブーストが
起きる。このため、選択メモリセルＭＣ6iのドレイン、
ソース及びチャネル形成領域が通常の容量カップリング
より高い電圧に昇圧され、制御ゲートとチャネル形成領
域間の電圧差がＦＮトンネリングが発生しにくい低いレ
ベルに保持されるので、当該選択メモリセルＭＣ6iのし
きい値電圧の変動を防止できる。
【００５１】次に、選択メモリセルＭＣ6iのしきい値電
圧を書き込みデータに応じて、消去後のしきい値電圧と
異なるレベルに設定する場合、上述したように、ビット
線ＢＬｉには、書き込みデータに応じて０〜１．４Ｖの
間に設定された書き込み電圧ＶBLが印加される。この場
合、選択トランジスタＳＴｉ及びメモリセルＭＣ1i〜Ｍ
Ｃ4iがオンし、さらに、選択メモリセルＭＣ6iに隣接す
るメモリセルＭＣ5iのしきい値電圧が消去状態のしきい
値電圧、即ち、０Ｖ以下とすると、ワード線ＷＬ５に０
Ｖの電圧が印加されたときでも当該メモリセルＭＣ5iが
オンする。このため、ビット線ＢＬｉに印加される書き
込み電圧ＶBLが選択トランジスタＳＴｉ及びメモリセル
ＭＣ1i〜ＭＣ5iを介して、選択メモリセルＭＣ6iのチャ
ネル形成領域に伝達される。これによって、選択メモリ
セルＭＣ6iのチャネル電圧がビット線ＢＬに印加される
書き込み電圧ＶBLに応じて設定されるので、選択ワード
線ＷＬ６にプログラム電圧Ｖpgm が印加されたとき、当
該選択メモリセルＭＣ6iの制御ゲートとチャネル形成領
域間の電圧差に応じて、ＦＮトンネリングによってその
しきい値電圧が書き込みデータに応じたレベルに制御さ
れる。
圧を書き込みデータに応じて、消去後のしきい値電圧と
異なるレベルに設定する場合、上述したように、ビット
線ＢＬｉには、書き込みデータに応じて０〜１．４Ｖの
間に設定された書き込み電圧ＶBLが印加される。この場
合、選択トランジスタＳＴｉ及びメモリセルＭＣ1i〜Ｍ
Ｃ4iがオンし、さらに、選択メモリセルＭＣ6iに隣接す
るメモリセルＭＣ5iのしきい値電圧が消去状態のしきい
値電圧、即ち、０Ｖ以下とすると、ワード線ＷＬ５に０
Ｖの電圧が印加されたときでも当該メモリセルＭＣ5iが
オンする。このため、ビット線ＢＬｉに印加される書き
込み電圧ＶBLが選択トランジスタＳＴｉ及びメモリセル
ＭＣ1i〜ＭＣ5iを介して、選択メモリセルＭＣ6iのチャ
ネル形成領域に伝達される。これによって、選択メモリ
セルＭＣ6iのチャネル電圧がビット線ＢＬに印加される
書き込み電圧ＶBLに応じて設定されるので、選択ワード
線ＷＬ６にプログラム電圧Ｖpgm が印加されたとき、当
該選択メモリセルＭＣ6iの制御ゲートとチャネル形成領
域間の電圧差に応じて、ＦＮトンネリングによってその
しきい値電圧が書き込みデータに応じたレベルに制御さ
れる。
【００５２】書き込み時に、選択ワード線にパルス信号
であるプログラム電圧Ｖpgm を印加し、その後書き込み
ベリファイによって書き込み対象となる選択メモリセル
のしきい値電圧が目標値に達しているか否かを判定す
る。選択メモリセルのしきい値電圧が目標値に達するま
で、書き込みパルスが繰り返し選択ワード線に印加され
る。なお、書き込みベリファイにおいて、例えば、選択
ワード線に目標のしきい値電圧値に基づいたベリファイ
電圧を印加したとき、選択メモリセルを流れる電流を検
出し、検出した電流と基準電流（リファレンス電流）と
を比較することによって、選択メモリセルのしきい値電
圧が目標値に達したか否かを判断する。
であるプログラム電圧Ｖpgm を印加し、その後書き込み
ベリファイによって書き込み対象となる選択メモリセル
のしきい値電圧が目標値に達しているか否かを判定す
る。選択メモリセルのしきい値電圧が目標値に達するま
で、書き込みパルスが繰り返し選択ワード線に印加され
る。なお、書き込みベリファイにおいて、例えば、選択
ワード線に目標のしきい値電圧値に基づいたベリファイ
電圧を印加したとき、選択メモリセルを流れる電流を検
出し、検出した電流と基準電流（リファレンス電流）と
を比較することによって、選択メモリセルのしきい値電
圧が目標値に達したか否かを判断する。
【００５３】上述したように、ローカルセルフブースト
方式によって書き込みを行うとき、選択メモリセルのし
きい値電圧を書き込みデータに応じて正しく制御するた
めに、消去状態にあるメモリセルのしきい値電圧Ｖthが
ある一定のレベル以下に設定する必要がある。即ち、消
去動作によって設定されたメモリセルのしきい値電圧Ｖ
thには上限値がある。通常、このしきい値電圧の上限値
を保証するために、消去動作時に消去ベリファイが行わ
れ、メモリセルのしきい値電圧がその上限値以下になっ
ているか否かを確認しながら、消去動作が繰り返され
る。消去ベリファイは、書き込みベリファイで使用して
いるリファレンス電流で行うことができるが、通常、消
去ベリファイにおけるメモリセル電流が書き込みベリフ
ァイにおけるメモリセル電流と大きく異なるため、消去
ベリファイは十分な精度が得られない。
方式によって書き込みを行うとき、選択メモリセルのし
きい値電圧を書き込みデータに応じて正しく制御するた
めに、消去状態にあるメモリセルのしきい値電圧Ｖthが
ある一定のレベル以下に設定する必要がある。即ち、消
去動作によって設定されたメモリセルのしきい値電圧Ｖ
thには上限値がある。通常、このしきい値電圧の上限値
を保証するために、消去動作時に消去ベリファイが行わ
れ、メモリセルのしきい値電圧がその上限値以下になっ
ているか否かを確認しながら、消去動作が繰り返され
る。消去ベリファイは、書き込みベリファイで使用して
いるリファレンス電流で行うことができるが、通常、消
去ベリファイにおけるメモリセル電流が書き込みベリフ
ァイにおけるメモリセル電流と大きく異なるため、消去
ベリファイは十分な精度が得られない。
【００５４】図６は、消去ベリファイ電流と書き込みベ
リファイ電流を比較するためのグラフである。図示のよ
うに、消去状態の目標しきい値電圧Ｖthを、例えば、−
１．５Ｖとすると、それに応じた消去ベリファイの判定
電流が２．８μＡである。これに対して、書き込みベリ
ファイは、例えば、しきい値電圧Ｖthが−０．８Ｖに対
応したリファレンス電流、例えば、１μＡで判定するの
で、これら判定基準電流には大きな開きがある。即ち、
読み出しベリファイのリファレンス電流によって、消去
ベリファイの精度を十分に保証できない。
リファイ電流を比較するためのグラフである。図示のよ
うに、消去状態の目標しきい値電圧Ｖthを、例えば、−
１．５Ｖとすると、それに応じた消去ベリファイの判定
電流が２．８μＡである。これに対して、書き込みベリ
ファイは、例えば、しきい値電圧Ｖthが−０．８Ｖに対
応したリファレンス電流、例えば、１μＡで判定するの
で、これら判定基準電流には大きな開きがある。即ち、
読み出しベリファイのリファレンス電流によって、消去
ベリファイの精度を十分に保証できない。
【００５５】そこで、本発明では、消去ベリファイの代
わりに、書き込み、例えば製品検査段階に行われている
書き込みにおいて取得した書き込み特性より、メモリセ
ルの消去特性を推定し、推定した消去特性に基づいて消
去条件を設定し、それに従って消去動作を行うことによ
って、消去後のメモリセルのしきい値電圧Ｖthを所定の
目標値に設定する。
わりに、書き込み、例えば製品検査段階に行われている
書き込みにおいて取得した書き込み特性より、メモリセ
ルの消去特性を推定し、推定した消去特性に基づいて消
去条件を設定し、それに従って消去動作を行うことによ
って、消去後のメモリセルのしきい値電圧Ｖthを所定の
目標値に設定する。
【００５６】図７は、書き込み特性に基づく消去特性の
推定方法を示すグラフである。なお、図７は、ＩＳＰＰ
（Incremental Step Pulse Programing ）法を用いた書
き込みの動作例をシミュレーションによって得られた結
果を示しているものである。ＩＳＰＰ法では、書き込み
時に選択ワード線に書き込みパルスを複数回にわたって
印加する。書き込み回数の増加に伴って書き込みパルス
の電圧レベルを変化させ、例えば、徐々に高く設定して
いく。ＩＳＰＰ法によって、書き込みの高速化を実現で
きる利点があり、現在不揮発性メモリの書き込みに広く
利用されている方法である。
推定方法を示すグラフである。なお、図７は、ＩＳＰＰ
（Incremental Step Pulse Programing ）法を用いた書
き込みの動作例をシミュレーションによって得られた結
果を示しているものである。ＩＳＰＰ法では、書き込み
時に選択ワード線に書き込みパルスを複数回にわたって
印加する。書き込み回数の増加に伴って書き込みパルス
の電圧レベルを変化させ、例えば、徐々に高く設定して
いく。ＩＳＰＰ法によって、書き込みの高速化を実現で
きる利点があり、現在不揮発性メモリの書き込みに広く
利用されている方法である。
【００５７】図７に示すように、メモリセルのバラツキ
によって、そのしきい値電圧Ｖthを所定の書き込み目標
値ＶthW に達するまでの印加パルスの回数が異なる。例
えば、書き込み開始時のしきい値電圧初期値をＶth0 と
すると、あるメモリセルがＮ１回のパルス印加によって
しきい値電圧が書き込み目標値ＶthW に達する。他のメ
モリセルがそれぞれＮ２回及びＮ３回のパルス印加によ
ってしきい値電圧が目標値ＶthW に達する。
によって、そのしきい値電圧Ｖthを所定の書き込み目標
値ＶthW に達するまでの印加パルスの回数が異なる。例
えば、書き込み開始時のしきい値電圧初期値をＶth0 と
すると、あるメモリセルがＮ１回のパルス印加によって
しきい値電圧が書き込み目標値ＶthW に達する。他のメ
モリセルがそれぞれＮ２回及びＮ３回のパルス印加によ
ってしきい値電圧が目標値ＶthW に達する。
【００５８】メモリセルの消去及び書き込みは、ともに
ＦＮトンネリングによる電子の移動でしきい値電圧を変
化させて実現できるので、書き込みと消去の動作条件に
は強い相関関係がある。即ち、あるメモリセルに対し
て、書き込み時に書き込みパルスの印加回数Ｎに基づ
き、同じメモリセルに対して消去を行う場合、消去後の
しきい値電圧をある基準値に達するために必要な消去パ
ルスの印加回数は、一意に求まる。
ＦＮトンネリングによる電子の移動でしきい値電圧を変
化させて実現できるので、書き込みと消去の動作条件に
は強い相関関係がある。即ち、あるメモリセルに対し
て、書き込み時に書き込みパルスの印加回数Ｎに基づ
き、同じメモリセルに対して消去を行う場合、消去後の
しきい値電圧をある基準値に達するために必要な消去パ
ルスの印加回数は、一意に求まる。
【００５９】このため、本発明では、例えば、図１に示
す消去特性推定回路６０によって、メモリセルの書き込
み特性に基づき、その消去特性を推定する。具体的に、
例えば、予め求めた書き込みと消去動作の相関関係を消
去特性推定回路６０に入力して、消去特性推定回路６０
は、書き込み動作時に取得した書き込み特性、例えば、
書き込みパルスの印加回数により、予め入力した相関関
係に基づき消去特性、例えば、消去パルスの印加回数を
推定する。当該推定の結果を図１に示す特性記憶回路７
０に記憶し、消去動作時にこの記憶データに基づき制御
回路４０は消去条件を設定し、消去動作を実行する。こ
れによって、消去後のメモリセルのしきい値電圧をほぼ
予定した目標範囲内に分布するように制御される。
す消去特性推定回路６０によって、メモリセルの書き込
み特性に基づき、その消去特性を推定する。具体的に、
例えば、予め求めた書き込みと消去動作の相関関係を消
去特性推定回路６０に入力して、消去特性推定回路６０
は、書き込み動作時に取得した書き込み特性、例えば、
書き込みパルスの印加回数により、予め入力した相関関
係に基づき消去特性、例えば、消去パルスの印加回数を
推定する。当該推定の結果を図１に示す特性記憶回路７
０に記憶し、消去動作時にこの記憶データに基づき制御
回路４０は消去条件を設定し、消去動作を実行する。こ
れによって、消去後のメモリセルのしきい値電圧をほぼ
予定した目標範囲内に分布するように制御される。
【００６０】例えば、図７（ｂ）に示すように、書き込
みパルスの印加回数Ｎ１に対応して、消去特性推定回路
６０は、消去パルスの印加回数Ｎ１’の推定結果が得ら
れる。同様に、書き込みパルスの印加回数Ｎ２及びＮ３
それぞれに対して、消去パルスの印加回数Ｎ２’とＮ
３’がそれぞれ推定される。推定された消去パルス印加
回数が特性記憶回路７０に記憶され、消去時に記憶デー
タに応じて消去条件が設定されるので、図７（ｂ）に示
すように、バラツキによって特性のそれぞれ異なるメモ
リセルに対して、推定した消去回数で消去パルスを印加
した後、それぞれのしきい値電圧Ｖthが目標の分布範
囲、例えば、消去上限値と消去下限値の間に、消去目標
値ＶthE の近傍に分布するように制御される。
みパルスの印加回数Ｎ１に対応して、消去特性推定回路
６０は、消去パルスの印加回数Ｎ１’の推定結果が得ら
れる。同様に、書き込みパルスの印加回数Ｎ２及びＮ３
それぞれに対して、消去パルスの印加回数Ｎ２’とＮ
３’がそれぞれ推定される。推定された消去パルス印加
回数が特性記憶回路７０に記憶され、消去時に記憶デー
タに応じて消去条件が設定されるので、図７（ｂ）に示
すように、バラツキによって特性のそれぞれ異なるメモ
リセルに対して、推定した消去回数で消去パルスを印加
した後、それぞれのしきい値電圧Ｖthが目標の分布範
囲、例えば、消去上限値と消去下限値の間に、消去目標
値ＶthE の近傍に分布するように制御される。
【００６１】上述した図７では、ＩＳＰＰ法による書き
込みをシミュレーションした結果を示しているが、本発
明は、書き込み方法としてＩＳＰＰ法に限らず、例え
ば、印加電圧を一定のままにして、パルスを印加する時
間を制御する方法でも消去特性の推定が可能である。
込みをシミュレーションした結果を示しているが、本発
明は、書き込み方法としてＩＳＰＰ法に限らず、例え
ば、印加電圧を一定のままにして、パルスを印加する時
間を制御する方法でも消去特性の推定が可能である。
【００６２】また、書き込み特性による消去特性の推定
は、上述した書き込みと消去の相関性に基づく推定方式
以外に、例えば、ＦＮトンネリング特性を反映する数式
に基づいて、書き込み特性により消去特性を計算する方
法、また、書き込み特性と消去特性を元にデータベース
を作成し、当該データベースを参照して、消去特性を推
定する方法も可能である。
は、上述した書き込みと消去の相関性に基づく推定方式
以外に、例えば、ＦＮトンネリング特性を反映する数式
に基づいて、書き込み特性により消去特性を計算する方
法、また、書き込み特性と消去特性を元にデータベース
を作成し、当該データベースを参照して、消去特性を推
定する方法も可能である。
【００６３】一般的に、同一チップ上に形成されている
不揮発性メモリセルがほぼ同一の特性を有する。このた
め、本発明では、消去特性推定回路６０は不揮発性メモ
リセルの消去単に毎に、例えば、メモリブロック毎に書
き込み特性に基づき消去特性を推定し、推定結果に応じ
た消去特性データを特性記憶回路７０によって保持す
る。消去動作時に、特性記憶回路７０に記憶した消去特
性データに基づき、消去条件が設定される。即ち、ブロ
ック毎に一括消去を行うフラッシュメモリにおいて、同
一の消去単位においてすべてのメモリセルが同じ消去条
件によって消去される。なお、本発明はこれに限定する
ものではなく、例えば、同一チップ上のすべてのメモリ
セルが同じ特性を有することを前提し、チップ毎に消去
条件が推定され、記憶することが可能である。また、消
去後のしきい値電圧の精度を改善するため、消去単位で
ある例えばメモリセルブロックを複数のグループに細分
化して、各グループ毎に消去特性を推定し、消去条件を
設定することもできる。これによって、特性記憶回路７
０の記憶容量が増加するが、消去後のしきい値電圧を高
精度に制御できる。
不揮発性メモリセルがほぼ同一の特性を有する。このた
め、本発明では、消去特性推定回路６０は不揮発性メモ
リセルの消去単に毎に、例えば、メモリブロック毎に書
き込み特性に基づき消去特性を推定し、推定結果に応じ
た消去特性データを特性記憶回路７０によって保持す
る。消去動作時に、特性記憶回路７０に記憶した消去特
性データに基づき、消去条件が設定される。即ち、ブロ
ック毎に一括消去を行うフラッシュメモリにおいて、同
一の消去単位においてすべてのメモリセルが同じ消去条
件によって消去される。なお、本発明はこれに限定する
ものではなく、例えば、同一チップ上のすべてのメモリ
セルが同じ特性を有することを前提し、チップ毎に消去
条件が推定され、記憶することが可能である。また、消
去後のしきい値電圧の精度を改善するため、消去単位で
ある例えばメモリセルブロックを複数のグループに細分
化して、各グループ毎に消去特性を推定し、消去条件を
設定することもできる。これによって、特性記憶回路７
０の記憶容量が増加するが、消去後のしきい値電圧を高
精度に制御できる。
【００６４】特性記憶回路７０は、不揮発性メモリを用
いて構成することができるが、他の記憶手段、例えば、
ヒューズなどの素子で構成することもできる。この場
合、製品検査のとき書き込み特性に応じて消去特性を推
定し、得られた消去特性データに応じて、例えば、レー
ザビームなどによるヒューズの切断を行い、ヒューズの
切断状態に応じて消去特性データが記憶される。
いて構成することができるが、他の記憶手段、例えば、
ヒューズなどの素子で構成することもできる。この場
合、製品検査のとき書き込み特性に応じて消去特性を推
定し、得られた消去特性データに応じて、例えば、レー
ザビームなどによるヒューズの切断を行い、ヒューズの
切断状態に応じて消去特性データが記憶される。
【００６５】なお、以上の説明では、ＮＡＮＤ型不揮発
性メモリを実施形態として説明したが、本発明は、ＮＡ
ＮＤ型不揮発性メモリに限定されるものではなく、書き
込み特性と消去特性との間に何らかの対応関係を有する
ならば、他の不揮発性メモリ、例えば、ＮＯＲ型、ＡＮ
Ｄ型などの不揮発性メモリにも適用できる。それぞれの
不揮発性メモリにおいて、例えば、予めメモリセルの書
き込み特性と消去特性との相関関係を取得すれば、書き
込み特性に基づいて消去特性及び消去条件を一意的に推
定できる。そして、消去ベリファイの代わりに取得した
消去条件に従ってメモリ消去を行うことによって、消去
後のメモリセルのしきい値電圧を高精度に制御できる。
性メモリを実施形態として説明したが、本発明は、ＮＡ
ＮＤ型不揮発性メモリに限定されるものではなく、書き
込み特性と消去特性との間に何らかの対応関係を有する
ならば、他の不揮発性メモリ、例えば、ＮＯＲ型、ＡＮ
Ｄ型などの不揮発性メモリにも適用できる。それぞれの
不揮発性メモリにおいて、例えば、予めメモリセルの書
き込み特性と消去特性との相関関係を取得すれば、書き
込み特性に基づいて消去特性及び消去条件を一意的に推
定できる。そして、消去ベリファイの代わりに取得した
消去条件に従ってメモリ消去を行うことによって、消去
後のメモリセルのしきい値電圧を高精度に制御できる。
【００６６】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、メモリセルの書き込み特性か
ら消去特性を推定し、消去時に推定した消去特性に基づ
き消去特性を推定し、それに応じて消去条件が設定され
るので、消去ベリファイの代わりに設定された消去条件
によって消去後のメモリセルのしきい値電圧を目標範囲
内に設定でき、消去しきい値電圧を高精度に制御でき、
書き込みディスターブの影響を抑制でき、高信頼性の多
値メモリを実現できる利点がある。
半導体記憶装置によれば、メモリセルの書き込み特性か
ら消去特性を推定し、消去時に推定した消去特性に基づ
き消去特性を推定し、それに応じて消去条件が設定され
るので、消去ベリファイの代わりに設定された消去条件
によって消去後のメモリセルのしきい値電圧を目標範囲
内に設定でき、消去しきい値電圧を高精度に制御でき、
書き込みディスターブの影響を抑制でき、高信頼性の多
値メモリを実現できる利点がある。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路ブロック図である。
形態を示す回路ブロック図である。
【図２】メモリセルアレイの構成を示す回路図である。
【図３】多値メモリのしきい値電圧の分布図である。
【図４】メモリの読み出し、消去及び書き込み動作条件
を示す図である。
を示す図である。
【図５】ローカルセルフブーストによる書き込み動作を
示す回路図である。
示す回路図である。
【図６】メモリセルの消去しきい値電圧とメモリセル電
流を示すグラフである。
流を示すグラフである。
【図７】書き込み特性に基づく消去特性の推定を示すグ
ラフである。
ラフである。
１０…メモリセルアレイ、２０…カラムデコーダ＆セン
スアンプ＆データラッチ、３０…ロウデコーダ、４０…
コントロール回路、５０…昇圧回路、６０…消去特性推
定回路、７０…特性記憶回路、ＷＬ１，ＷＬ２，ＷＬ
３，…，ＷＬ１５，ＷＬ１６…ワード線、ＢＬ１，ＢＬ
２，ＢＬ３，ＢＬ４…ビット線、ＣＳＬ…共通のソース
線、ＳＴ11，ＳＴ12，ＳＴ13，ＳＴ14…ビット線側選択
トランジスタ、ＧＴ11，ＧＴ12，ＧＴ13，ＧＴ14…ソー
ス線側選択トランジスタ、ＶCC…電源電圧、ＧＮＤ…接
地電位。
スアンプ＆データラッチ、３０…ロウデコーダ、４０…
コントロール回路、５０…昇圧回路、６０…消去特性推
定回路、７０…特性記憶回路、ＷＬ１，ＷＬ２，ＷＬ
３，…，ＷＬ１５，ＷＬ１６…ワード線、ＢＬ１，ＢＬ
２，ＢＬ３，ＢＬ４…ビット線、ＣＳＬ…共通のソース
線、ＳＴ11，ＳＴ12，ＳＴ13，ＳＴ14…ビット線側選択
トランジスタ、ＧＴ11，ＧＴ12，ＧＴ13，ＧＴ14…ソー
ス線側選択トランジスタ、ＶCC…電源電圧、ＧＮＤ…接
地電位。
Claims (19)
- 【請求項１】書き込み及び消去により、電荷蓄積層であ
るフローティングゲートの蓄積電荷量を制御し、しきい
値電圧を少なくとも２つの異なるレベルに設定し、当該
しきい値電圧に応じた情報を記憶するメモリセルを有す
る不揮発性半導体記憶装置であって、 上記メモリセルの書き込み特性に応じて、上記メモリセ
ルの消去特性を推定する消去特性推定手段と、 上記消去特性推定手段によって推定した消去特性情報を
記憶する特性記憶手段と、 消去時に上記特性記憶手段に記憶した上記消去特性情報
に応じて、上記メモリセルの消去条件を決定し、当該消
去条件に従って上記メモリセルに対して消去動作を行う
消去手段とを有する不揮発性半導体記憶装置。 - 【請求項２】上記書き込み動作のとき、上記メモリセル
のチャネル形成領域を基準電圧に保持し、制御ゲートに
所定の振幅を持つ書き込みパルスを印加し、上記フロー
ティングゲートに電荷を注入する書き込み手段を有する
請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】上記消去特性推定手段は、上記メモリセル
のしきい値電圧を所定の書き込み目標値に達するまで、
上記メモリセルの制御ゲートに印加される上記書き込み
パルスの回数を、上記書き込み特性として入力する請求
項２記載の不揮発性半導体記憶装置。 - 【請求項４】上記消去手段は、上記メモリセルの制御ゲ
ートを基準電位に保持し、上記メモリセルのチャネル形
成領域に所定の振幅を持つ消去パルスを印加し、上記フ
ローティングゲートから電荷を引き抜く請求項１記載の
不揮発性半導体記憶装置。 - 【請求項５】上記消去特性推定手段は、上記メモリセル
のしきい値電圧が所定の消去目標値に達するまで、上記
メモリセルのチャネル形成領域に印加される上記消去パ
ルスの回数を、上記消去条件として決定する請求項４記
載の不揮発性半導体記憶装置。 - 【請求項６】上記消去特性推定手段は、上記メモリセル
の書き込み特性と消去特性との相関関係に基づき、上記
メモリセルの消去特性を推定する請求項１記載の不揮発
性半導体記憶装置。 - 【請求項７】複数のメモリセルを直列接続してなるメモ
リストリングが複数配置され、各メモリストリングがそ
れぞれ選択トランジスタを介してビット線及びソース線
に接続されたメモリセルアレイにおいて、各メモリセル
行に配置されている複数のメモリセルの制御ゲートがそ
れぞれ複数のワード線に接続され、書き込み及び消去に
よって、各メモリセルのフローティングゲートの蓄積電
荷量を制御し、しきい値電圧を少なくとも２つの異なる
レベルに設定し、当該しきい値電圧に応じた情報を各メ
モリセルに記憶する不揮発性半導体記憶装置であって、 上記メモリセルの書き込み特性に応じて、上記メモリセ
ルの消去特性を推定する消去特性推定手段と、 上記消去特性推定手段によって推定した消去特性情報を
記憶する特性記憶手段と、 消去時に上記特性記憶手段に記憶した上記消去特性情報
に応じて、上記メモリセルの消去条件を決定し、当該消
去条件に従って上記メモリセルに対して消去動作を行う
消去手段とを有する不揮発性半導体記憶装置。 - 【請求項８】上記複数のワード線から何れか一つを選択
ワード線として選択し、当該選択ワード線に書き込み電
圧を振幅とする書き込みパルスを印加し、上記選択ワー
ド線に隣接するワード線に基準電圧を印加し、上記選択
ワード線及びそれに隣接するワード線以外のすべてのワ
ード線に上記書き込み電圧と上記基準電圧の間に設定さ
れているパス電圧を印加するワード線駆動回路と、 上記ビット線に書き込みデータに応じた電圧を印加する
ビット線駆動回路とを有する請求項７記載の不揮発性半
導体記憶装置。 - 【請求項９】上記消去特性推定手段は、上記メモリセル
のしきい値電圧を所定の書き込み目標値に達するまで、
上記メモリセルの制御ゲートに印加される上記書き込み
パルスの回数を、上記書き込み特性として入力する請求
項８記載の不揮発性半導体記憶装置。 - 【請求項１０】上記消去手段は、上記メモリセルの制御
ゲートを基準電位に保持し、上記メモリセルのチャネル
形成領域に所定の振幅を持つ消去パルスを印加し、上記
フローティングゲートから電荷を引き抜く請求項７記載
の不揮発性半導体記憶装置。 - 【請求項１１】上記消去手段は、上記メモリセルのしき
い値電圧が所定の消去目標値に達するまで、上記メモリ
セルのチャネル形成領域に印加される上記消去パルスの
回数を、上記消去条件として決定する請求項１０記載の
不揮発性半導体記憶装置。 - 【請求項１２】上記消去特性推定手段は、上記メモリセ
ルの書き込み特性と消去特性との相関関係に基づき、上
記メモリセルの消去特性を推定する請求項７記載の不揮
発性半導体記憶装置。 - 【請求項１３】上記消去特性推定手段は、上記各ワード
線ごとに上記消去特性を推定する請求項７記載の不揮発
性半導体記憶装置。 - 【請求項１４】上記特性記憶手段は、上記各ワード線ご
とに推定した上記消去特性情報を記憶する請求項１３記
載の不揮発性半導体記憶装置。 - 【請求項１５】上記消去手段は、複数のワード線に接続
されているメモリセルからなるメモリブロック消去単位
として、各消去単位ごとに一括して消去を行う請求項７
記載の不揮発性半導体記憶装置。 - 【請求項１６】上記消去特性推定手段は、上記メモリブ
ロックごとに上記消去特性を推定する請求項１５記載の
不揮発性半導体記憶装置。 - 【請求項１７】上記特性記憶手段は、上記メモリセルブ
ロックごとに推定した上記消去特性情報を記憶する請求
項１６記載の不揮発性半導体記憶装置。 - 【請求項１８】上記消去特性推定手段は、メモリチップ
ごとに上記消去特性を推定する請求項１５記載の不揮発
性半導体記憶装置。 - 【請求項１９】上記特性記憶手段は、上記メモリチップ
ごとに推定した上記消去特性情報を記憶する請求項１８
記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27087399A JP2001093287A (ja) | 1999-09-24 | 1999-09-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27087399A JP2001093287A (ja) | 1999-09-24 | 1999-09-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093287A true JP2001093287A (ja) | 2001-04-06 |
Family
ID=17492165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27087399A Pending JP2001093287A (ja) | 1999-09-24 | 1999-09-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001093287A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9916900B2 (en) | 2015-08-25 | 2018-03-13 | Samsung Electronics Co., Ltd. | Memory device, memory system, method of operating memory device, and method of operating memory system |
| CN112017701A (zh) * | 2020-08-26 | 2020-12-01 | 珠海博雅科技有限公司 | 阈值电压调整装置和阈值电压调整方法 |
-
1999
- 1999-09-24 JP JP27087399A patent/JP2001093287A/ja active Pending
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